JP7304827B2 - 半導体装置およびクラック検出方法 - Google Patents

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Description

本開示は、半導体装置に関するものであり、特に、半導体装置に生じるクラックを検出する技術に関する。
パワーデバイスの省エネルギー化および小型化という市場の要求を受け、パワーデバイス実使用時の損失低減を目的としたウエハの薄厚化が進んでいる。ウエハを薄くすると、電気的特性の良化に繋がるが、ウエハのハンドリングが困難になったり、半導体装置の製造に係る各種の処理に制約が加わったりするなど、量産性の課題が出てくる。特に、ウエハから個々のチップを切り出すダイシング工程においては、ウエハをダイヤモンドカッター等で物理的に切断するため、ウエハ上の異物や、カッターの欠け割れ、ウエハの反り、ウエハの表面状態などの様々な要因により、ウエハのダイシングライン部にクラックや欠け割れなど（以下「クラック」と総称する）が発生する。クラックの発生を防止するために、小集団活動などの改善活動によりウエハプロセスの改善が日々なされている。
クラックが生じたチップの流出防止に関しては、電気的特性測定によるテストや目視検査で判別できるほどの大きなクラックを持つチップであれば、ほぼ確実にリジェクトできる。しかし、電気的特性に影響を与えず且つ目視検査でも判別困難な微細なクラックを持つチップは後工程へ流出するおそれがある。微細なクラックを持つチップが流出しても、殆どの場合、後工程で何の影響も出ないが、稀にアセンブリによる応力や実使用時の過酷な環境（熱や物理的な力）による応力などが発生してクラックが進行する場合がある。そのため、チップに生じたクラックの進行状況を精度良くモニタリングできる技術が求められている。
例えば下記の特許文献１には、チップの有効領域（半導体素子の形成領域）の周囲に、半導体層に形成された拡散層または半導体層に直接埋め込まれた電極を、クラック検出用の配線として延在させ、拡散層または電極に接続した２つのパッドを用いて拡散層または電極の抵抗値を測定することで、チップのクラックの有無を判定する技術が開示されている。
特開２０１５－１６７２０７号公報
特許文献１の技術では、クラック検出用の配線（拡散層または電極）の抵抗値に基づいてクラックの有無を判定するため、クラック検出用の配線の抵抗値が大きく変化する程度にクラックが当該配線に大きく切り込まなければクラックを検出することができない。そのため、特許文献１の技術はクラックの進行状況を精度良く検出することは困難である。
本開示は以上のような課題を解決するためになされたものであり、クラックの進行状況を精度良く検出できる半導体装置を提供することを目的とする。
本開示に係る半導体装置は、半導体素子が形成された活性領域および前記活性領域の外側のエッジターミネーション領域を有する半導体層と、前記エッジターミネーション領域に形成されたクラック検出構造体と、を備え、前記クラック検出構造体は、前記半導体層に形成され前記エッジターミネーション領域の周方向に伸びるトレンチと、前記トレンチの内壁に形成された内壁絶縁膜と、前記内壁絶縁膜上に形成され前記トレンチに埋め込まれた埋め込み電極と、前記半導体層上に形成され前記埋め込み電極と接続したモニタ電極と、を備え、前記クラック検出構造体の前記トレンチは、前記半導体層における第１導電型のドリフト層内に形成されており、前記ドリフト層における前記トレンチの周囲に、少なくとも前記トレンチの底部の周囲を覆い、前記埋め込み電極および前記モニタ電極から絶縁された第２導電型の領域が形成されている。
本開示に係る半導体装置によれば、モニタ電極とその他の電極との間のリーク電流または電位差を測定することでクラックの進行状況をモニタリングできる。クラックがクラック検出構造体に到達しさえすれば、リーク電流または電位差は大きく変化するため、クラックの進行状況を精度良く検出できる。
実施の形態１に係る半導体装置の構成を示す断面図である。 実施の形態１に係る半導体装置のクラックのモニタリング方法の一例を示す図である。 実施の形態１に係る半導体装置のクラックのモニタリング方法の一例を示す図である。 実施の形態２に係る半導体装置の構成を示す断面図である。 実施の形態３に係る半導体装置の構成を示す断面図である。 実施の形態３に係る半導体装置の構成を示す断面図である。 実施の形態４に係る半導体装置の構成を示す断面図である。 実施の形態５に係る半導体装置の構成を示す断面図である。
＜実施の形態１＞
図１は、実施の形態１に係る半導体装置１００の構成を示す断面図である。本実施の形態では、半導体装置１００が備える半導体素子は、絶縁ゲート型、より具体的にはトレンチゲート型のＩＧＢＴ（Insulated Gate Bipolar Transistor）であるものとする。ただし、半導体素子は、例えばＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）やダイオードなど、ＩＧＢＴ以外の素子であってもよい。また、ＩＧＢＴやＭＯＳＦＥＴはプレーナゲート型でもよい。また、以下では第１導電型をＮ型、第２導電型をＰ型として説明するが、それとは逆に、第１導電型をＰ型、第２導電型をＮ型としてもよい。
半導体装置１００は、半導体層としての半導体基板１を用いて形成されている。ここでは半導体基板１の材料をシリコンとするが、半導体基板１は、シリコン以外の材料、例えばＳｉＣ、ＧａＮ等のワイドバンドギャップ半導体などで形成されていてもよい。半導体基板１の材料としてワイドバンドギャップ半導体を用いた場合、シリコンを用いた場合と比較して、高電圧、大電流、高温での動作に優れた半導体装置１００が得られる。
図１に示すように、半導体基板１は、上面側の表層部に形成された第１導電型のＮ型ドリフト層２と、Ｎ型ドリフト層２の下に形成されＮ型ドリフト層２よりも不純物のピーク濃度が高い第１導電型のＮ型バッファ層３と、下面側の表層部に形成された第２導電型のＰ型コレクタ層４とを含んでいる。Ｎ型バッファ層３は、Ｎ型ドリフト層２とＰ型コレクタ層４との間に介在している。また、半導体基板１の下面には、ＩＧＢＴのコレクタ電極５が形成されている。
半導体装置１００は、半導体素子（ＩＧＢＴ）が形成される活性領域１０と、活性領域１０の外側に設けられたエッジターミネーション領域２０とを備えている。エッジターミネーション領域２０は、活性領域１０を囲む環状の領域である。
まず、活性領域１０の構成を説明する。活性領域１０においては、Ｎ型ドリフト層２の表層部に第２導電型のＰ－型ベース層１１が形成されている。また、半導体基板１の上面に、Ｐ－型ベース層１１の下のＮ型ドリフト層２に達するゲートトレンチ１２が形成されている。ゲートトレンチ１２の内壁（側面および底面）には、例えばシリコン酸化膜から成るＩＧＢＴのゲート絶縁膜１３が形成されている。ゲート絶縁膜１３の上には、例えばポリシリコンやアルミニウムなどの金属から成るＩＧＢＴのゲート電極１４が、ゲートトレンチ１２に埋め込まれるように形成されている。また、Ｐ－型ベース層１１の表層部には、ゲートトレンチ１２に隣接するように第１導電型のＮ＋型ソース領域１５が形成されている。ゲート電極１４は、ゲート絶縁膜１３を介してＮ＋型ソース領域１５、Ｐ－型ベース層１１およびＮ型ドリフト層２に対向することになる。
半導体基板１の上にはゲート電極１４を覆うように層間絶縁膜６が形成されており、層間絶縁膜６の上にエミッタ電極１６が形成されている。層間絶縁膜６には、Ｎ＋型ソース領域１５およびＰ－型ベース層１１に達するコンタクトホールが形成されており、エミッタ電極１６はコンタクトホールを通してＮ＋型ソース領域１５およびＰ－型ベース層１１と接続している。
次に、エッジターミネーション領域２０の構成を説明する。エッジターミネーション領域２０においては、Ｎ型ドリフト層２の表層部に、Ｐ－型ベース層１１の外側を囲み、Ｐ－型ベース層１１よりも不純物のピーク濃度が高い第２導電型（Ｐ型）のＦＬＲ（Field Limiting Ring）２１が形成されている。ＦＬＲ２１も層間絶縁膜６で覆われており、その上にはコンタクトホールを通してＦＬＲ２１に接続するＦＬＲ電極２２が形成されている。また、ＦＬＲ２１の外側を囲むように、Ｎ型ドリフト層２の表層部に、Ｎ型ドリフト層２よりも不純物のピーク濃度が高い第１導電型（Ｎ型）のチャネルストッパー層２３が形成されている。チャネルストッパー層２３も層間絶縁膜６で覆われており、その上にはコンタクトホールを通してチャネルストッパー層２３に接続するチャネルストッパー電極２４が形成されている。
実施の形態１の半導体装置１００は、エッジターミネーション領域２０において、チャネルストッパー電極２４の外側を囲むように、クラックを検出するための配線構造であるクラック検出構造体３０を備えている。クラック検出構造体３０は、半導体基板１のＮ型ドリフト層２内に形成され、エッジターミネーション領域２０の周方向に伸びるトレンチ３１と、トレンチ３１の内壁（側面および底面）に形成された内壁絶縁膜３２と、内壁絶縁膜３２の上に形成されトレンチ３１に埋め込まれた埋め込み電極３３と、半導体基板１上に形成され埋め込み電極３３に接続するモニタ電極３４とを有している。
なお、図１の断面ではモニタ電極３４と埋め込み電極３３との間に層間絶縁膜６が介在しているが、モニタ電極３４と埋め込み電極３３とは、不図示の領域で、層間絶縁膜６に形成されたコンタクトホールを通して接続されている。モニタ電極３４と埋め込み電極３３とを接続させる領域の位置に制約はないが、例えば、無効領域ができやすいチップのコーナー部に配置するとよい。その場合、チップのコーナー部以外の部分において、モニタ電極３４の幅を狭くして無効領域を減らすことができる。
また、半導体装置１００の上面には、保護膜としてガラスコート７が形成されている。ガラスコート７には、エミッタ電極１６にワイヤ等を接続可能とするために、エミッタ電極１６の上面を露出する開口が形成されている。また、ガラスコート７には、不図示の領域（例えばチップのコーナー部）においてモニタ電極３４の上面を露出する開口も有しており、モニタ電極３４にワイヤを接続したり測定針を当接させたりできる。
実施の形態１では、トレンチ３１の深さはゲートトレンチ１２の深さと同じであり、内壁絶縁膜３２の厚さおよび材料はゲート絶縁膜１３の厚さおよび材料（例えばシリコン酸化膜）と同じであり、埋め込み電極３３の材料はゲート電極１４の材料（例えばポリシリコンやアルミニウムなどの金属）と同じであるものとする。この場合、トレンチ３１、内壁絶縁膜３２、埋め込み電極３３は、それぞれゲートトレンチ１２、ゲート絶縁膜１３およびゲート電極１４と同じ工程で形成できるため、半導体装置１００にクラック検出構造体３０を設けることによる製造工程数の増加を抑えることができる。
半導体装置１００におけるクラックの進行状況のモニタリングは、モニタ電極３４と他の電極との間のリーク電流もしくは電位差を監視することで行うことができる。ここでいう「他の電極」は、例えばエミッタ電極１６、コレクタ電極５、ＦＬＲ電極２２、チャネルストッパー電極２４のいずれかでよい。また、半導体装置１００がクラック検出構造体３０を複数備える場合は、２つのモニタ電極３４の間のリーク電流もしくは電位差を監視することで、クラックの進行状況のモニタリングを行ってもよい。この場合、２つのモニタ電極３４のうちの片方が「他の電極」である。
モニタ電極３４と他の電極との間のリーク電流に基づいてクラックのモニタリングする場合、クラック検出構造体３０にクラックが達していなければ、リーク電流は内壁絶縁膜３２のリーク電流のみであるためｐＡ以下のオーダーであるが、クラック検出構造体３０にクラックが達すると、内壁絶縁膜３２の絶縁が破れ、リーク電流はｎＡ以上のオーダーへと桁違いに上昇する。このように、クラック検出構造体３０にクラックが大きく切り込まなくとも、クラック検出構造体３０にクラックが達しさえすれば、リーク電流は大きく変化するため、クラックの進行状況を精度良く判定できる。
モニタ電極３４と他の電極との間の電位差に基づいてクラックのモニタリングする場合、クラック検出構造体３０にクラックが達していなければ、モニタ電極３４と他の電極との間はオープン状態（数Ｖから数十Ｖの電圧を印加できる状態）であるが、クラック検出構造体３０にクラックが達すると、ショート状態（１Ｖ以下の電圧しか印加できない状態）となる。このように、クラック検出構造体３０にクラックが大きく切り込まなくとも、クラック検出構造体３０にクラックが達しさえすれば、電位差は大きく変化するため、クラックの進行状況を精度良く判定できる。
クラックのモニタリングは、基本的に、半導体装置１００がダイシング後のチップの状態であれば行うことができる。例えば図２のように、ダイシングによってウエハから切り分けされた複数の半導体装置１００がダイシングリング４２に装着されたダイシングテープ４３上に乗ったままの状態でも、個々の半導体装置１００のモニタ電極３４と他の電極とのそれぞれに測定針４１を当て、リーク電流または電位差を測定することでクラックをモニタリングすることができる。この場合、ダイシングによって生じたクラックの有無を確認できる。
また、例えば図３のように半導体装置１００が半導体モジュール５０に組み込まれた後でも、クラックのモニタリングは可能である。図３の半導体モジュール５０は、半導体装置１００と、アルミや金等から成るワイヤ５２を介して半導体装置１００のモニタ電極３４に接続したクラック検出用外部電極５３と、ワイヤ５１を介して半導体装置１００のエミッタ電極１６に接続されたエミッタ外部電極５６と、半導体装置１００のコレクタ電極５に接続したコレクタ外部電極５４とを備え、それらを含む半導体モジュール５０の構成要素がモールド樹脂５５を用いてパッケージングされた構造を有している。
例えば、クラック検出用外部電極５３とコレクタ外部電極５４との間、あるいは、クラック検出用外部電極５３とエミッタ外部電極５６との間のリーク電流または電位差を測定することでクラックをモニタリングすることができる。この場合、半導体モジュール５０のパッケージからの応力による半導体装置１００のクラックの進行を検出することができる。
また例えば、半導体モジュール５０の実使用時の定期点検において、上記の方法で半導体装置１００のクラックをモニタリングすることで、実使用時に生じた熱応力によるクラック進行も検出することができる。この場合、クラックによって半導体装置１００が破壊に至る前に半導体モジュール５０を交換するなどのメンテナンスを行うことができる。
なお、図３には、半導体モジュール５０の外部電極として、クラック検出用外部電極５３、コレクタ外部電極５４およびエミッタ外部電極５６の３つを示したが、半導体モジュール５０は、半導体装置１００のチャネルストッパー電極２４やＦＬＲ電極２２などに接続した外部電極も有していてもよい。半導体装置１００のクラックのモニタリングは、クラック検出用外部電極５３と他の任意の外部電極との間のリーク電流または電位差を測定することによって行うことができる。
＜実施の形態２＞
図４は実施の形態２に係る半導体装置１００の構成を示す断面図である。図４には、半導体装置１００の断面の右側半分を拡大して示している。また、図４では、図１に示したものと同様の要素にそれと同一の符号を付してあるため、ここではそれらの説明は省略する。
実施の形態２の半導体装置１００では、クラック検出構造体３０の内壁絶縁膜３２上に、例えばシリコン酸化膜から成る追加内壁絶縁膜３２ａを積み足している。よって、内壁絶縁膜３２の実質的な厚さ（追加内壁絶縁膜３２ａを含む厚さ）は、ゲート絶縁膜１３の厚さよりも大きい。実施の形態２の以下の説明において、「内壁絶縁膜３２の厚さ」は、追加内壁絶縁膜３２ａを含む厚さを意味するものとする。
追加内壁絶縁膜３２ａは、例えばトレンチ３１の内壁に内壁絶縁膜３２として熱酸化膜を形成した後、その上に酸化膜を堆積することで形成できる。その際、トレンチ３１が追加内壁絶縁膜３２ａで埋まり切るとトレンチ３１内に埋め込み電極３３を形成できなくなるため、そうならないように、トレンチ３１の寸法は、追加内壁絶縁膜３２ａの厚さの２倍よりも大きくする必要がある。
実施の形態２の半導体装置１００では、内壁絶縁膜３２の厚さを厚くしたことで、クラック以外の要因、例えば実動作時にコレクタ電極５とエミッタ電極１６との間に印加される電圧などによって内壁絶縁膜３２が破壊されることを防止できる。
＜実施の形態３＞
図５は、実施の形態３に係る半導体装置１００の構成を示す断面図である。図５においても、半導体装置１００の断面の右側半分を拡大して示している。また、図５では、図１に示したものと同様の要素にそれと同一の符号を付してあるため、ここではそれらの説明は省略する。
実施の形態３の半導体装置１００では、クラック検出構造体３０のトレンチ３１は、Ｎ型ドリフト層２内に形成されているが、トレンチ３１の近傍には、トレンチ３１の周囲を覆う第２導電型のＰ型領域３６が形成されている。トレンチ３１の周りに、Ｎ型ドリフト層２とＰ型領域３６とによるＰＮ接合が形成されることで、コレクタ電極５とエミッタ電極１６との間に電圧が印加されたときに内壁絶縁膜３２にかかる電圧を低減することができ、内壁絶縁膜３２に生じる電界強度を下げることができる。これにより、実動作時にコレクタ電極５とエミッタ電極１６との間に印加される電圧によって内壁絶縁膜３２が破壊されることを防止できる。
なお、電界の集中は、特にトレンチ３１の底部近傍で生じやすいため、Ｐ型領域３６は少なくともトレンチ３１の底部の周りに形成されていれば十分な効果が得られる。よって、例えば図６のように、Ｐ型領域３６はトレンチ３１の底部の周りにのみ形成されてもよい。
＜実施の形態４＞
図７は、実施の形態４に係る半導体装置１００の構成を示す断面図である。図７においても、半導体装置１００の断面の右側半分を拡大して示している。また、図７では、図１に示したものと同様の要素にそれと同一の符号を付してあるため、ここではそれらの説明は省略する。
実施の形態４の半導体装置１００では、クラック検出構造体３０のトレンチ３１の深さを、ゲートトレンチ１２の深さよりも深くしている。トレンチ３１を深くすることにより、クラックの検出感度を向上することができる。
＜実施の形態５＞
図８は、実施の形態５に係る半導体装置１００の構成を示す断面図である。図８においても、半導体装置１００の断面の右側半分を拡大して示している。また、図８では、図１に示したものと同様の要素にそれと同一の符号を付してあるため、ここではそれらの説明は省略する。
実施の形態５の半導体装置１００では、クラック検出構造体３０のトレンチ３１の幅を、ゲートトレンチ１２の幅よりも広くしている。トレンチ３１の幅を広くすることで、埋め込み電極３３の材料の埋め込みが容易となる。
なお、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
１ 半導体基板、２ Ｎ型ドリフト層、３ Ｎ型バッファ層、４ Ｐ型コレクタ層、５ コレクタ電極、６ 層間絶縁膜、７ ガラスコート、１０ 活性領域、１１ Ｐ－型ベース層、１２ ゲートトレンチ、１３ ゲート絶縁膜、１４ ゲート電極、１５ Ｎ＋型ソース領域、１６ エミッタ電極、２０ エッジターミネーション領域、２１ ＦＬＲ、２２ ＦＬＲ電極、２３ チャネルストッパー層、２４ チャネルストッパー電極、３０ クラック検出構造体、３１ トレンチ、３２ 内壁絶縁膜、３２ａ 追加内壁絶縁膜、３３ 埋め込み電極、３４ モニタ電極、３６ Ｐ型領域、４１ 測定針、４２ ダイシングリング、４３ ダイシングテープ、５０ 半導体モジュール、５１ ワイヤ、５２ ワイヤ、５３ クラック検出用外部電極、５４ コレクタ外部電極、５５ モールド樹脂、５６ エミッタ外部電極、１００ 半導体装置。

Claims (5)

  1. 半導体素子が形成された活性領域および前記活性領域の外側のエッジターミネーション領域を有する半導体層と、
    前記エッジターミネーション領域に形成されたクラック検出構造体と、
    を備え、
    前記クラック検出構造体は、
    前記半導体層に形成され前記エッジターミネーション領域の周方向に伸びるトレンチと、
    前記トレンチの内壁に形成された内壁絶縁膜と、
    前記内壁絶縁膜上に形成され前記トレンチに埋め込まれた埋め込み電極と、
    前記半導体層上に形成され前記埋め込み電極と接続したモニタ電極と、
    を備え、
    前記クラック検出構造体の前記トレンチは、前記半導体層における第１導電型のドリフト層内に形成されており、
    前記ドリフト層における前記トレンチの周囲に、少なくとも前記トレンチの底部の周囲を覆い、前記埋め込み電極および前記モニタ電極から絶縁された第２導電型の領域が形成されている、
    半導体装置。
  2. 前記半導体素子は、ゲート絶縁膜およびゲート電極を有する絶縁ゲート型の半導体素子であり、
    前記クラック検出構造体の前記内壁絶縁膜の厚さは、前記半導体素子の前記ゲート絶縁膜の厚さよりも厚い、
    請求項１に記載の半導体装置。
  3. 前記半導体素子は、前記半導体層に形成されたトレンチに埋め込まれたゲート絶縁膜およびゲート電極を有するトレンチゲート型の半導体素子であり、
    前記クラック検出構造体の前記トレンチの深さは、前記半導体素子の前記トレンチの深さよりも深い、
    請求項１または請求項２に記載の半導体装置。
  4. 前記半導体素子は、前記半導体層に形成されたトレンチに埋め込まれたゲート絶縁膜およびゲート電極を有するトレンチゲート型の半導体素子であり、
    前記クラック検出構造体の前記トレンチの幅は、前記半導体素子の前記トレンチの幅よりも広い、
    請求項１から請求項３のいずれか一項に記載の半導体装置。
  5. 請求項１から請求項４のいずれか一項に記載の半導体装置のクラック検出方法であって、
    前記クラック検出構造体の前記モニタ電極と、前記半導体装置が備える他の電極との間のリーク電流または電位差を測定し、
    測定された前記リーク電流または前記電位差の値に基づいて前記半導体装置のクラックの有無を判定する、
    クラック検出方法。
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