CN105321819A - 半导体装置的制造方法 - Google Patents

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Abstract

本发明提供在实现并列pn层的微细化的同时，能够降低导通电阻的半导体装置的制造方法。首先，重复地进行n-型外延层的沉积、成为并列pn层5的n型区3和p型区4的n型杂质区和p型杂质区的形成，直到沉积的多层n-型外延层20a～20c的总厚度成为并列pn层5的预定厚度。在成为并列pn层5的最上层的n-型外延层20c，进一步在p型杂质区附近形成n-型抑制区。然后，在n-型外延层20c上沉积n-型外延层20d。接着，在n-型外延层20d形成MOS栅结构。此时，在p型基区的扩散处理时，使n型杂质区22a～22c和p型杂质区21a～21c扩散，形成并列pn层5的n型区3和p型区4。

Description

半导体装置的制造方法
技术领域
本发明涉及一种半导体装置的制造方法。
背景技术
已知有具备超结(SJ：SuperJunction)结构的半导体装置(以下，称为超结半导体装置)，所述超结结构使漂移层形成为将对杂质浓度进行了提高的n型区和p型区沿平行于基板主表面的方向(以下，称为横向)交替地重复配置而成的并列pn层。超结结构具有缓和基区与漂移层之间的pn结附近的电场，大幅降低漂移电阻的功能。近年来，该超结半导体装置从因漂移层厚而漂移电阻占导通电阻(导通电压)的比率高的耐高压、耐中压级别开始普及，并且也涉及耐低压级别。接着，以沟槽栅型超结半导体装置为例对现有的超结半导体装置的结构进行说明。
图18是表示现有的超结半导体装置的结构的剖视图。图18所示的超结半导体装置在n+型(或p+型)的半导体基板101的正面上具备并列pn层105。就n+型的半导体基板101而言，例如成为n+型漏层，作为图18的超结半导体装置而构成有MOSFET(MetalOxideSemiconductorFieldEffectTransistor：绝缘栅型场效应晶体管)。就p+型的半导体基板101而言，例如成为p+型集电层，作为图18的超结半导体装置而构成有IGBT(InsulatedGateBipolarTransistor：绝缘栅双极型晶体管)。
并列pn层105是n型区103和p型区104在横向上交替地重复配置而成的。该并列pn层105设置于在半导体基板101上层积而成的多层外延层的内部。另外，并列pn层105设置为从由半导体基板101和多层外延层构成的外延基板(半导体芯片)的正面侧沿基板深度方向(以下，称为纵向)遍及多层外延层，且其深度为未到达半导体基板101的深度。在并列pn层105上(外延基板的正面侧)，设置有具备通常的沟槽栅型MOS栅(由金属-氧化膜-半导体构成的绝缘栅)结构的单元(元件的功能单位)。
MOS栅结构由沟槽106、栅绝缘膜107、栅电极108、p型基区109和n+型源区(或n+型发射区)110构成。为了防止耐压下降，p型基区109以与并列pn层105的p型区104在纵向上对置的方式配置，且与p型区104接触。成为源电极(或发射电极)的正面电极112与p型基区109和n+型源区(或n+型发射区)110接触，并通过层间绝缘膜111与栅电极108电绝缘。在半导体基板101的背面设置有成为漏电极(或集电极)的背面电极113。
以下，对现有的超结半导体装置的制造方法进行说明。图19～图24是表示现有的超结半导体装置在制造过程中的状态的剖视图。首先，如图19所示，在n+型(或p+型)的半导体基板(半导体晶片)101的正面生长成为并列pn层105的n型掺杂的第一层外延层120a。然后，将磷(P)等n型杂质离子注入121到外延层120a的整个面，形成n型杂质区122，该n型杂质区122成为并列pn层105的n型区103。
然后，如图20所示，通过光刻和蚀刻在外延层120a的表面形成与并列pn层105的p型区104的形成区域对应的部分开口的抗蚀掩模123。然后，将该抗蚀掩模123作为掩模进行硼等p型杂质的离子注入124，使n型杂质区122的与并列pn层105的p型区104的形成区域对应的部分反转为p型杂质区125。
然后，如图21所示，在去除了抗蚀掩模123之后，通过通常的方法清洗外延晶片(在半导体基板101上层积外延层而成的基板)(以下，称为晶片清洗)。接着，在第一层外延层120a上生长成为并列pn层105的n型掺杂的第二层外延层120b。然后，通过第一热处理使第一层外延层120a中的杂质扩散。由此，在第一层外延层120a的内部形成并列pn层105的n型区103和p型区104。
然后，如图22所示，与第一层外延层120a同样地，在第二层外延层120b的表面层形成成为并列pn层105的n型区103的n型杂质区126以及成为并列pn层105的p型区104的p型杂质区127。接下来，如图23所示，在晶片清洗后，在第二层外延层120b上生长作为并列pn层105的n型掺杂的第三层外延层120c。然后，通过第二热处理使第二层外延层120b中的杂质扩散。由此，在第二层外延层120b的内部形成有并列pn层105的n型区103和p型区104。另外，第二层外延层120b的内部的n型区103和p型区104分别与以在纵向上对置的方式配置的、下层的外延层120a的内部的n型区103和p型区104连接。
然后，如图24所示，与第一层外延层120a、第二层外延层120b同样地，在第三层外延层120c形成成为并列pn层105的n型区103的n型杂质区(未图示)以及成为并列pn层的p型区104的p型杂质区(未图示)。接着，在晶片清洗后，在第三层外延层120c上生长构成MOS栅结构的n型掺杂的第四层外延层120d。然后，通过第三热处理使第三层外延层120c中的杂质扩散。由此，在第三层外延层120c的内部形成并列pn层105的n型区103和p型区104。另外，第三层外延层120c的内部的n型区103和p型区104分别与以在纵向上对置的方式配置的、下层的外延层120b的内部的n型区103和p型区104连接。
通过以上工序，遍及三层外延层120a～120c而在纵向上以预定深度形成并列pn层105。然后，在第四层外延层120d(外延晶片的正面侧)形成单元MOS栅结构和正面电极112等。此时，通过用于使构成MOS栅结构的p型基区109扩散的第四热处理使p型基区109和与p型基区109在纵向上对置的并列pn层105的p型区104相连。然后，在半导体基板101的背面(外延晶片的背面)形成背面电极113。其后，通过将外延晶片切割(切断)成芯片状，从而完成图18所示的沟槽栅型超结半导体装置。
在耐高压、耐中压级别的超结半导体装置中，降低漂移电阻的效果显著，另外，构成并列pn层的n型区和p型区的杂质浓度都很高，其宽度(重复间距)也宽。因此，JFET(JunctionFieldEffectTransistor：结型场效应晶体管)电阻分量的增加少，对沟道电阻分量(容许电流)的不利影响也少。另一方面，在耐低压级别的超结半导体装置中，需要对并列pn层进行微细化和高浓度化，并且与耐高压、耐中压级别相比漂移电阻分量原本就低。因此，在漂移电阻分量得到了降低的情况下，沟道电阻分量或JFET电阻分量占导通电阻的比率变高。所以，需要能够降低沟道电阻分量和JFET电阻分量的沟槽栅型超结半导体装置。在沟槽栅型超结半导体装置中，通过在沟槽106内埋入MOS栅(栅绝缘膜107和栅电极108)从而实现微细化，并且能够降低沟道电阻分量。此外，通过使沟槽106的深度比p型基区109深，从而能够降低JFET电阻分量。因此，通过制造沟槽栅型超结半导体装置能够实现大幅度的低导通电阻化。
然而，在低耐压级别的超结半导体装置中，即使应用了沟槽栅结构也无法降低导通电阻。其理由如下。在超结半导体装置中，通过使耗尽层从并列pn层105的n型区103与p型区104之间的pn结扩展，从而能够缓和电场。因此，虽然提高n型区103的杂质浓度能够降低漂移电阻，但是为了使并列pn层105大体上电荷平衡，p型区104的杂质浓度也提高。另外，如上所述，为了防止耐压下降，使p型基区109与并列pn层105的p型区104接触。因此，通过在用于使p型基区109(p型阱区)扩散的热处理时或其后的热过程，杂质浓度高的并列pn层105的p型区104在与p型基区109的接合部沿横向扩散，并向n型区103侧扩张(由符号114表示的部分)。由此，并列pn层105的n型区103的与p型基区109的接合部附近的宽度变窄，从沟道(导通时在p型基区109形成的反转层)向背面电极113流动的电流的通路变窄。因此，产生由在现有的沟槽栅型半导体装置中几乎不存在的JFET效果而导致的导通电阻的增加量(JFET电阻分量)。
以往，作为抑制并列pn层的p型区的横向扩散的方法，提出了使外延生长温度和/或氢退火温度低温化的方法(例如，参照下述专利文献1(第0029段))、减少在形成p型阱区后向基板施加的热过程的方法等。在下述专利文献1中，公开了针对耐高压、耐中压级别制作平面栅型超结半导体装置的方法，为防止成为并列pn层的电荷失衡而耐压下降和/或产生缺陷的原因的杂质的向外扩散(outwarddiffusion)，以不掺杂的方式来生长成为并列pn层的外延层，且使预处理、外延生长、氢退火的温度低温化。
另外，作为超结半导体装置的另一制造方法，提出了如下方法：在利用多层外延生长来制作形成了超结结构的沟槽栅型MOSFET时，重复地进行在低电阻的n型基板(substrate)上外延生长n-型高电阻层的工序，和形成抗蚀掩模图形而将硼(B)选择性地离子注入到n-型高电阻层，再形成抗蚀掩模图案而将磷(P)选择性地离子注入到n-型高电阻层的工序，而使漂移层达到预定厚度，然后通过热处理使杂质扩散来形成并列pn层(例如，参照下述专利文献2(第0032～0035段，图4、图14))。
另外，作为超结半导体装置的另一制造方法，提出了如下方法：在厚度为625μm的高浓度的n+型硅(Si)基板上形成作为缓冲层的低浓度n-型外延层，在其上形成未掺杂的外延层并在整个面进行了磷的离子注入后，选择性地进行硼的离子注入。重复地进行该未掺杂的外延层的形成以及磷与硼的离子注入，然后，通过热处理使外延层中的杂质扩散，从而形成并列pn层。并且，在并列pn层上形成了MOS栅结构后，研磨n+型硅基板的背面侧(backgrinding：背面研磨)，在研磨后的基板背面形成电极(例如，参照下述专利文献3(第0016段、第0021段，图1))。
另外，作为使p型区和n型区在横向上并列地形成的方法，提出了如下方法：当在同一基板上制作内置了FWD(FreeWheelingDiode：续流二极管)的IGBT时，在n型硅基板上外延生长n-型漂移层，在n-型漂移层上形成MOS栅结构，将n型硅基板从背面侧研磨至预定厚度后，从n型硅基板的研磨后的背面选择性地进行离子注入，在与IGBT的形成区域对应的部分形成p+型区，在与FWD的形成区域对应的部分形成与IGBT的p+型区在横向上并列的n+型区(例如，参照下述专利文献4(第0032～0037段))。
现有技术文献
专利文献
专利文献1：日本特开2011-192824号公报
专利文献2：日本特开2000-40822号公报
专利文献3：日本特开2011-243865号公报
专利文献4：日本特开2008-283112号公报
发明内容
技术问题
然而，在上述使外延生长温度和/或氢退火温度低温化的方法和/或减少在形成p型阱区后向半导体装置施加的热过程的方法中，在制作半导体装置时，热过程的抑制效果有限。即，随着超结半导体装置的低耐压化，即使通过并列pn层的微细化和/或沟槽栅结构的应用而使沟道电阻分量下降，也存在由于应用了沟槽栅结构，因此由热过程产生的并列pn层的p型区在横向上扩散而使JFET电阻分量增大，从而无法降低导通电阻的隐患。这样的问题不限于上述n沟道型，即使在使n型和p型反转的p沟道型中也同样会产生。
本发明的目的在于为了解决上述现有技术的问题，提供一种在实现并列pn层的微细化的同时，能够降低导通电阻的半导体装置的制造方法。
发明内容
为解决上述课题，实现本发明的目的，本发明的半导体装置的制造方法是具备对第一导电型半导体区域和第二导电型半导体区域交替重复地进行了配置的并列pn层的半导体装置的制造方法，具有如下特征。首先，进行第一形成工序，包括重复地进行沉积第一导电型的第一半导体层的第一沉积工序，以及将第一导电型杂质和第二导电型杂质分别选择性地导入到上述第一半导体层，而在上述第一半导体层的表面层交替地重复配置第一个第一导电型杂质区和第二导电型杂质区的第一导入工序。然后，进行热处理工序，通过热处理使上述第一个第一导电型杂质区和上述第二导电型杂质区扩散而形成上述并列pn层。并且，在上述第一形成工序中，还进行第二导入工序，使第一导电型杂质选择性地导入到最上层的上述第一半导体层的夹在相邻的上述第二导电型杂质区之间的部分，而提高最上层的上述第一半导体层的上述第二导电型杂质区侧部的第一导电型杂质浓度。
另外，本发明的半导体装置的制造方法的特征在于，在上述发明中，在上述第二导入工序中，在最上层的上述第一半导体层的夹在相邻的上述第二导电型杂质区之间的部分形成第二个第一导电型杂质区，上述第二个第一导电型杂质区的杂质浓度比上述第一半导体层高，且具有能够抑制由上述热处理引起的上述第二导电型杂质区向上述第一个第一导电型杂质区侧扩散的第一导电型杂质浓度。
另外，本发明的半导体装置的制造方法的特征在于，在上述发明中，至少在针对最上层的上述第一半导体层而进行的上述第一导入工序中，分离地配置上述第一个第一导电型杂质区与上述第二导电型杂质区。
另外，本发明的半导体装置的制造方法的特征在于，在上述发明中，在上述第一导入工序中，通过离子注入将上述第二导电型杂质选择性地导入到上述第一半导体层，在最上层的上述第一半导体层形成上述第二导电型杂质区时，设定上述离子注入的剂量和加速能量，使得上述第二导电型杂质区的深度为上述第一半导体层的深度的1/10以上且1/2以下。
另外，本发明的半导体装置的制造方法的特征在于，在上述发明中，上述第一半导体层的杂质浓度为5×1015/cm3以上且为1×1017/cm3以下。
另外，本发明的半导体装置的制造方法的特征在于，在上述发明中，在上述第一沉积工序中，在杂质浓度比上述第一导电型半导体区域高，并且具有5×1015/cm3以上且1×1017/cm3以下的杂质浓度的第一导电型的第三半导体层上沉积上述第一半导体层。并且，在上述热处理工序之后，进行从与上述第一半导体层侧相反的一侧研磨上述第三半导体层的薄化工序。然后，进行从上述第三半导体层的研磨后的面的一侧将杂质导入到上述第三半导体层，而形成杂质浓度比上述第三半导体层高的第一导电型或第二导电型的第四半导体层的第三形成工序。
另外，本发明的半导体装置的制造方法的特征在于，在上述发明中，上述第四半导体层的杂质浓度为1×1015/cm3以上且为1×1018/cm3以下。
另外，本发明的半导体装置的制造方法，其特征在于，在上述发明，在上述第一沉积工序中，在杂质浓度比上述第一导电型半导体区域高且具有1×1015/cm33以上且1×1018/cm3以下的杂质浓度的第一导电型的第四半导体层上沉积上述第一半导体层。然后，在上述热处理工序之后，进行从与上述第一半导体层侧相反的一侧研磨上述第四半导体层的薄化工序。
另外，本发明的半导体装置的制造方法的特征在于，在上述发明中，在上述第一形成工序后，还进行第二沉积工序，在上述第一半导体层的表面沉积第一导电型的第二半导体层。然后，进行元件结构形成工序，在上述第二半导体层形成包括金属、氧化膜和半导体的绝缘栅结构。并且，上述热处理工序与上述元件结构形成工序所包括的各工序中的使形成有沟道的半导体区域扩散的扩散工序同时进行。
另外，本发明的半导体装置的制造方法的特征在于，在上述发明中，在上述第一形成工序中，在上述第一沉积工序之前，重复地进行沉积第五半导体层的第三沉积工序，以及将上述第一导电型杂质和第二导电型杂质分别选择性地导入到上述第五半导体层，而在上述第五半导体层的表面层交替地重复配置上述第一个第一导电型杂质区和第二导电型杂质区的第三导入工序。并且，在上述第三导入工序之后，至少重复进行一次上述第一沉积工序和上述第一导入工序，而在最上层形成上述第一半导体层。
根据上述发明，能够抑制在成为并列pn层的最上层的第一导电型的第一半导体层形成的第二导电型杂质区的横向扩散。因此，在元件结构的接合部(第一半导体层与第二半导体层的接合部)中，能够抑制并列pn层的第二导电型半导体区域向并列pn层的第一导电型半导体区域侧扩张。由此，能够防止并列pn层的第一导电型半导体区域的宽度变窄。
技术效果
根据本发明的半导体装置的制造方法，可获得在实现并列pn层的微细化的同时，能够降低导通电阻的效果。
附图说明
图1是表示实施方式一的半导体装置的结构的一例的剖视图。
图2是表示实施方式一的半导体装置在制造过程中的状态的剖视图。
图3是表示实施方式一的半导体装置在制造过程中的状态的剖视图。
图4是表示实施方式一的半导体装置在制造过程中的状态的剖视图。
图5是表示实施方式一的半导体装置在制造过程中的状态的剖视图。
图6是表示实施方式一的半导体装置在制造过程中的状态的剖视图和放大图。
图7是表示实施方式一的半导体装置在制造过程中的状态的另一例的俯视图。
图8是表示实施方式一的超结半导体装置的并列pn层的杂质浓度和厚度的图表。
图9是表示实施方式二的半导体装置在制造过程中的状态的剖视图。
图10是表示实施方式二的半导体装置在制造过程中的状态的剖视图。
图11是表示实施方式三的半导体装置的结构的一例的剖视图。
图12是表示实施方式三的半导体装置在制造过程中的状态的剖视图。
图13是表示实施方式四的半导体装置的结构的一例的剖视图。
图14是表示实施方式五的半导体装置的结构的一例的剖视图。
图15是表示实施例一的半导体装置的n型缓冲层的杂质浓度与雪崩电压及导通电阻的关系的特性图。
图16是表示实施例二的半导体装置的并列pn层的杂质浓度与导通电阻及栅极输入电荷量的关系的特性图。
图17是表示实施例二的半导体装置的并列pn层的杂质浓度与雪崩电压及RonA·Qg特性的关系的特性图。
图18是表示现有的超结半导体装置的结构的剖视图。
图19是表示现有的超结半导体装置在制造过程中的状态的剖视图。
图20是表示现有的超结半导体装置在制造过程中的状态的剖视图。
图21是表示现有的超结半导体装置在制造过程中的状态的剖视图。
图22是表示现有的超结半导体装置在制造过程中的状态的剖视图。
图23是表示现有的超结半导体装置在制造过程中的状态的剖视图。
图24是表示现有的超结半导体装置在制造过程中的状态的剖视图。
符号说明
1、42、51：半导体基板
2：n型缓冲层
3、63：n型区
4、64：p型区
5、65：并列pn层
6：沟槽
7：栅绝缘膜
8：栅电极
9：p型基区
11：层间绝缘膜
12：正面电极
13：背面电极
20a、20b、20c、20d：外延层
21a、21b、21c：p型杂质区
22a、22b、22c：n型杂质区
23：n-型抑制区
31、33、35：抗蚀掩模
32、34、36：离子注入
具体实施方式
以下，参照附图详细说明本发明的半导体装置的制造方法的优选实施方式。在本说明书和附图中，在前缀有n或p的层或区域中，分别表示电子或空穴为多数载流子。另外，标记于n或p的+和-分别表示杂质浓度比未标记+和-的层或区域的杂质浓度高和低。应予说明，在以下的实施方式的说明和附图中，对同样的结构标记相同的符号，并省略重复的说明。
(实施方式一)
首先，对作为通过实施方式一的半导体装置的制造方法制作(制造)的半导体装置的一例的沟槽栅型超结半导体装置的结构进行说明。图1是表示实施方式一的半导体装置的结构的一例的剖视图。图1所示的实施方式一的半导体装置是使漂移层形成为将提高了杂质浓度的n型区(第一导电型半导体区域)3和p型区(第二导电型半导体区域)4沿平行于基板主表面的方向(横向)交替地重复配置的并列pn层5的超结半导体装置。在n+型(或p+型)的半导体基板(第四半导体层)1与并列pn层5之间设置有n型缓冲层(第三半导体层)2。n+型的半导体基板1成为例如n+型漏极层，而构成例如MOSFET作为图1的超结半导体装置。p+型的半导体基板1成为例如p+型集电层，而构成例如IGBT作为图1的超结半导体装置。
在半导体基板1的正面上层积多层外延层，由半导体基板1和多层外延层构成外延基板(半导体芯片)。在半导体基板1的正面上层积的多层外延层中的最下层的外延层(与半导体基板1接触的外延层)为n型缓冲层2。半导体基板1的杂质浓度比n型缓冲层2的杂质浓度高，并且例如可以为1×1015/cm3以上且1×1018/cm3以下程度。n型缓冲层2的杂质浓度可以为并列pn层5的n型区3的杂质浓度以上，并且例如可以为5×1015/cm3以上且1×1017/cm3以下程度。其理由如下。在n型缓冲层2的杂质浓度低于5×1015/cm3的情况下，导通电阻为0.9mΩ·sq以上，缺乏实用性。另外，在n型缓冲层2的杂质浓度大于1×1017/cm3的情况下，与p型区4的接合浓度差大，耗尽层不扩展而耐压下降。
并列pn层5由在n型缓冲层2上层积的多层外延层(第一半导体层)构成。具体地，并列pn层5是n型区3和p型区4在横向上交替地重复配置而成的。并列pn层5的n型区3沿基板深度方向(纵向)遍及多层外延层地设置在多层外延层的内部，并与n型缓冲层2接触。并列pn层5的p型区4沿基板深度方向(纵向)遍及多层外延层地设置在多层外延层的内部，并与n型缓冲层2接触。构成并列pn层五的外延层的层数可以为例如六层以下。其理由如下。如果增加层数，则每次在层积相应的外延层时杂质浓度和/或厚度都会产生误差，进一步地在位置对齐时会产生偏差等，因此工序误差就会变大。于是，通过设置为六层以下可使工序误差抑制在20％以下。另外，为了抑制工序误差，使用高加速度注入等增加每一层的外延层厚度来减少层数也是有效的。
并列pn层5的p型区4的宽度(并列pn层5的n型区3与p型区4排列的方向的宽度，以下，简称为宽度)比后述的p型基区9的宽度(即，相邻的沟槽6间的距离(台面宽度))窄。并列pn层5的p型区4的横向的杂质浓度分布在p型区4的中央部最高，随着从p型区4的中央部向n型区3侧变低。在并列pn层5上(外延基板的正面侧)设置有具备通常的沟槽栅型的MOS栅结构的单元(元件的功能单位)。即，在半导体基板1上层积的多层外延层中的最上层的外延层设置有MOS栅结构。
MOS栅结构由沟槽6、栅绝缘膜7、栅电极8、p型基区9和n+型源区(或n+型发射区)10构成。为防止耐压下降，p型基区9以与并列pn层5的p型区4在纵向上对置的方式配置，且与p型区4接触。作为源电极(或发射电极)的正面电极12与p型基区9和n+型源区(或n+型发射区)10接触，并通过层间绝缘膜11与栅电极8电绝缘。在半导体基板1的背面，设置有作为漏电极(或集电极)的背面电极13。虽然图1中示出了一个单元，但是在导通状态时电流流动(负责电流驱动)的活性区可以配置有多个单元。
下面，以形成由3层外延层构成的并列pn层5的情况为例对实施方式一的半导体装置的制造方法进行说明。图2～图6是表示实施方式一的半导体装置在制造过程中的状态的剖视图。图7是表示实施方式一的半导体装置在制造过程中的状态的另一例的俯视图。首先，如图2所示，准备n+型(或p+型)的半导体基板(半导体晶片)1作为初始基板(起始晶片)。然后，在半导体基板1的正面生长(形成(沉积))作为n型缓冲层2的n型外延层。也可以准备在半导体基板1上预先层积(形成)了作为n型缓冲层2的n型外延层的外延基板作为初始基板。
然后，在n型缓冲层2上生长作为并列pn层5的n-型掺杂的第一层外延层(第一半导体层)20a。接着，通过光刻和蚀刻在第一层外延层20a的表面形成与并列pn层5的p型区4的形成区域对应的部分开口的抗蚀掩模31。然后，将该抗蚀掩模31作为掩模来进行例如硼(B)等p型杂质的离子注入32，在第一层外延层20a的表面层选择性地形成作为并列pn层5的p型区4的p型杂质区(第二导电型杂质区)21a。然后，除去抗蚀掩模31。
接下来，如图3所示，通过光刻和蚀刻在第一层外延层20a的表面形成与并列pn层5的n型区3的形成区域对应的部分开口的抗蚀掩模33。然后，将该抗蚀掩模33作为掩模来进行例如磷(P)等n型杂质的离子注入34，在第一层外延层20a的表面层选择性地形成作为并列pn层5的n型区3的n型杂质区(第一个第一导电型杂质区)22a。用于形成p型杂质区21a和n型杂质区22a的各离子注入32、34的顺序可以调换。然后，除去抗蚀掩模33。
上述的用于形成p型杂质区21a的离子注入32所使用的抗蚀掩模31的开口部的宽度比并列pn层5的p型区4的宽度窄。即，在离子注入32、34后，在第一层外延层20a的表面层交替地重复且相互分离地形成n型杂质区22a和p型杂质区21a。由此，即使p型杂质区21a的横向扩散宽度(p型杂质区21a在横向扩展的距离)与以往相同，也能够使p型区4的向n型区3侧的扩张量减小。由此，能够防止因热扩散而引起n型区3的宽度变窄或n型区3消失。
在后述工序中，对于用于在层积的成为并列pn层5的其他(第二层、第三层)外延层形成成为并列pn层5的p型区4的p型杂质区的离子注入所使用的抗蚀掩模也同样，将开口部的宽度设定为比并列pn层5的p型区4的宽度窄。其理由与用于在第一层外延层20a形成p型杂质区21a的离子注入32所使用的抗蚀掩模31同样。另外，也可以只针对用于在成为并列pn层5的多层外延层中的最上层(第三层)外延层形成作为并列pn层5的p型区4的p型杂质区的离子注入所使用的抗蚀掩模，将开口部的宽度设定为比并列pn层5的p型区4的宽度窄。
然后，如图4所示，在通过通常的方法清洗外延晶片(以下，称为为晶片清洗)后，在第一层外延层20a上生长成为并列pn层5的n-型掺杂的第二层外延层20b。接着，与第一层外延层20a同样地，在第二层外延层(第一半导体层)20b的表面层分别选择性地形成成为并列pn层5的n型区3的n型杂质区(第一个第一导电型杂质区)22b和成为p型区4的p型杂质区(第二导电型杂质区)21b。此时，n型杂质区22b和p型杂质区21b分别以与第一层外延层20a的n型杂质区22a和p型杂质区21a在纵向上对置的方式配置。
然后，如图5(a)所示，在晶片清洗后，在第二层外延层20b上生长成为并列pn层5的n-型掺杂的第三层外延层(第一半导体层)20c。第三层外延层20c为成为并列pn层5的多层外延层的最上层。即，三层外延层20a～20c的总厚度为并列pn层5的预定厚度。然后，与第二层外延层20b同样地，以与下层的n型杂质区22b和p型杂质区21b在纵向上对置的方式在第三层外延层20c的表面层分别选择性地形成成为并列pn层5的n型区3的n型杂质区(第一个第一导电型杂质区)22c和成为p型区4的p型杂质区(第二导电型杂质区)21c。
此时，在第三层外延层20c形成的p型杂质区21c的、距离外延层20c表面的深度可以为外延层20c的厚度的1/10以上且1/2以下。由此，通过后面的热过程使p型区4与p型基区9相连而过度扩散，从而能够防止p型区4的宽度扩展。另外，在200V以下的耐低压级别的情况下，p型杂质区21c的、距离外延层20c表面的深度优选为外延层20c的厚度的1/5以上且1/3以下。其理由是因为能够进一步抑制成为并列pn层5的p型区4的p型杂质区的横向扩散。为了使p型杂质区21c的、距离外延层20c表面的深度在上述范围内，可以对用于在例如第三层外延层20c形成p型杂质区21c的离子注入的剂量和加速能量进行各种调整。具体地，用于在第三层外延层20c形成p型杂质区21c的离子注入的剂量例如可为2×1013/cm2，加速能量例如可为100keV。
然后，通过光刻和蚀刻在第三层外延层20c的表面形成露出p型杂质区21c周围的任意部分(例如n型杂质区22c与p型杂质区21c之间的靠近p型杂质区21c的部分)的抗蚀掩模35。接着，将抗蚀掩模35作为掩模来进行例如磷等n型杂质的离子注入36，在第三层外延层20c的表面层选择性地形成n-型杂质区(以下，称为n-型抑制区(第二个第一导电型杂质区))23。n-型抑制区23的杂质浓度比第三层外延层20c的杂质浓度略高且比n型杂质区22c的杂质浓度低。具体地，n-型抑制区23的杂质浓度例如可为2.00×1016/cm3，厚度例如可为1.0μm。
n-型抑制区23可以配置在夹在相邻的p型杂质区21c之间的部分，既可以与n型杂质区22c和/或p型杂质区21c接触，也可以与n型杂质区22c和/或p型杂质区21c分离而配置。另外，虽然图5(a)中示出了对与n-型抑制区23的形成区域对应的部分进行了开口的抗蚀掩模35，但是也可以在抗蚀掩模35的开口部露出n型杂质区22c。用于形成n型杂质区22c、p型杂质区21c和n-型抑制区23的离子注入的顺序可以进行各种改变。
例如，在图7中示出了以沿着与并列pn层5的n型区3和p型区4排列的第一方向(图7的图面的左右方向)垂直的第二方向(图7的图面的上下方向)延伸的条纹状的平面布局而配置有并列pn层5的情况下的n-型抑制区23的平面配置的一例。在图7中省略了在第三层外延层20c形成的n型杂质区22c。n-型抑制区23可以在第三层外延层20c的夹在相邻的p型杂质区21c之间的部分的整个面以与p型杂质区21c接触的方式配置(图7(a))。另外，n-型抑制区23也可以在夹在相邻的p型杂质区21c之间的部分的中央部，与p型杂质区21c分离，且以沿第二方向延伸的直线状的平面布局来配置(图7(b))。另外，n-型抑制区23也可以在夹在相邻的p型杂质区21c之间的部分，与p型杂质区21c接触，且以沿p型杂质区21c的平行于第二方向的侧面的直线状的平面布局来配置(图7(c))。
然后，如图6(a)所示，在晶片清洗后，在第三层外延层20c上生长构成MOS栅的n型掺杂的第四层外延层20d。由此，半导体基板1、n型缓冲层2和四层外延层20a～20d的总厚度(外延晶片的厚度)是在产品完成时的芯片厚度中的外延厚度。接着，在第四层外延层20d(外延晶片的正面侧)形成单元MOS栅结构和正面电极12等。此时，在用于使构成MOS栅结构的p型基区9扩散的热处理(以下，称为扩散处理)中，使第一层至第三层外延层20a～20c内的n型杂质区22a～22c和p型杂质区21a～21c扩散。
在图6(b)中示出了扩散处理后的图6(a)所示的X部的放大图。在该扩散处理中，在纵向上对置的n型杂质区22a～22c彼此相连，且在纵向上对置的p型杂质区21a～21c彼此相连。由此，从第一层遍及到第三层外延层20a～20c，形成有n型杂质区22a～22c彼此相连而成的n型区3和p型杂质区21a～21c相连而成的p型区4。第一层外延层20a内的n型杂质区22a和p型杂质区21a在纵向上贯穿第一层外延层而到达n型缓冲层2。即，遍及三层外延层20a～20c地在纵向上以与三层外延层20a～20c的总厚度相同的深度来形成并列pn层5。这样，通过使p型基区9和并列pn层5一并扩散，能够抑制热负荷作用到外延层20a～20c，因此抑制成为并列pn层5的n型杂质区22a～22c和p型杂质区21a～21c的横向扩散。
另外，在该扩散处理中，为了防止耐压降低，使p型基区9和与p型基区9在纵向上对置的并列pn层5的p型区4连接。通过此时或者其后的热过程，从而能够抑制p型杂质区21a～21c向n型杂质区22a～22c侧扩张。其理由如下。第三层外延层20c的形成有n-型抑制区23的部分的杂质浓度比第三层外延层20c的杂质浓度略高。因此，在p型杂质区21a～21c在横向上扩展的部分中，p型杂质浓度被n-型抑制区23抵消而下降，从而p型杂质区21c的横向扩散被抑制。由此，在第三层外延层20c与p型基区9的接合部中p型杂质区21c的向n型杂质区22c侧的扩张被抑制。另外，对外延层20a～20c进行n-型掺杂也具有抑制p型杂质区21a～21c的横向扩散的效果。
p型基区9的深度例如可以为1.2μm以上且1.4μm以下程度。p型基区9的杂质浓度例如可以为2×1017/cm3左右。沟槽6的深度例如可以为1.6μm左右。沟槽6的宽度可以为0.6μm以上且0.8μm以下程度。虽然根据沟槽6的宽度而在后续的用于形成栅绝缘膜7的氧化工序中，n型杂质由于积累而重新分布，在沟槽6附近，外延层20d的n型杂质浓度变高，但是由于栅绝缘膜7的厚度薄，所以对抑制成为并列pn层5的p型区4的p型杂质区的横向扩散的效果几乎没有不利影响。然后，在半导体基板1的背面(外延晶片的背面)形成背面电极13。其后，通过将外延晶片切割(切断)成芯片状来完成图1所示的沟槽栅型超结半导体装置。
在上述实施方式一的半导体装置的制造方法中，为了形成并列pn层5，层积的三层n-型的外延层20a～20c的杂质浓度可以为例如并列pn层5的n型区3的杂质浓度的十分之一左右。具体地，在设为200V以下程度的耐低压级别的情况下，为形成并列pn层5，可以将层积的三层n-型的外延层20a～20c的杂质浓度设定在例如5×1015/cm3以上且1×1017/cm3以下的范围内。其理由如下。在外延层20a～20c的杂质浓度低于5×1015/cm3的情况下，导通电阻为0.9mΩ·sq以上，缺乏实用性。另一方面，越提高外延层20a～20c的杂质浓度，越能够使导通电阻降低。另外，在设为200V以下程度的耐低压级别的情况下，雪崩电压BVdss在外延层20a～20c的杂质浓度为1×1016/cm3附近处达到最大，并随着外延层20a～20c的杂质浓度变高而下降。因此，以雪崩电压BVdss成为最大的1×1016/cm3附近为基准，为了使雪崩电压BVdss和导通电阻RonA均为最佳值，优选使外延层20a～20c的杂质浓度在上述范围内。
另外，虽然不特别限定，但是在例如实施方式一的超结半导体装置为例如100V左右的耐低压级别的情况下，n型缓冲层2的杂质浓度和厚度、在三层外延层20a～20c各自形成的并列pn层5的杂质浓度和厚度分别为下述数值。图8是表示实施方式一的超结半导体装置的并列pn层的杂质浓度和厚度的图表。n型缓冲层2的杂质浓度为5.2×1016/cm3，厚度为1.8μm。在第一层外延层20a(图8中记为SJ1)形成的并列pn层5的n型区3的杂质浓度为4.90×1016/cm3，p型区4的杂质浓度为4.60×1016/cm3，厚度为1.8μm。在第二层外延层20b(图8中记为SJ2)形成的并列pn层5的n型区3的杂质浓度为6.00×1016/cm3，p型区4的杂质浓度5.60×1016/cm3，厚度为1.6μm。在第三层外延层20c(图8中记为SJ3)形成的并列pn层5的n型区3的杂质浓度为6.00×1016/cm3，p型区4的杂质浓度为5.50×1016/cm3，厚度为2.0μm。
另外，在上述实施方式一的半导体装置的制造方法中，虽然以对成为并列pn层5的从第一层到第三层的所有外延层20a～20c进行了n-型掺杂的情况为例进行了说明，但是如图5(b)所示，至少对作为与构成MOS栅结构的第四层外延层20d的下层的第三层外延层20c(成为并列pn层5的多层外延层的最上层)进行n-型掺杂即可，可以不对外延层20a-1、20b-1进行掺杂。其理由是因为至少能够在第三层外延层20c与p型基区9的接合部中抑制杂质浓度高的p型区4沿横向扩散。
如上所述，根据实施方式一，通过在形成于成为并列pn层的最上层的n-型外延层的成为并列pn层的p型区的p型杂质区附近进行离子注入来形成n-型杂质区，并提高在该p型杂质区附近的n-型外延层的n型杂质浓度，从而能够抑制形成于成为并列pn层的最上层的n-型外延层的p型杂质区在第三层外延层20c与构成MOS栅结构的p型基区的接合部中的横向扩散。因此，能够抑制并列pn层的p型区向并列pn层的n型区侧扩张。由此，因为并列pn层的n型区的与p型基区的接合部附近的宽度不会变窄，所以从沟道(导通时在p型基区形成的反转层)流向背面电极的电流的通路不会变窄。因此，几乎不会产生由JFET效果引起的导通电阻的增加量(JFET电阻分量)。由此，通过采用沟槽栅型，从而能够实现微细化，并且使沟道电阻分量和JFET电阻分量下降，且能够防止导通电阻增大。另外，根据实施方式一，因为并列pn层的n型区的与p型基区的接合部附近的宽度不会变窄，所以能够防止并列pn层的电荷失衡。由此，能够防止雪崩电压下降。
(实施方式二)
下面，对实施方式二的半导体装置的制造方法进行说明。图9、图10是表示实施方式二的半导体装置在制造过程中的状态的剖视图。实施方式二的半导体装置的制造方法与实施方式一的半导体装置的制造方法的不同之处是使用具有与n型缓冲层2相同程度的杂质浓度的n型半导体基板(即，未层积外延层的半导体基板)42作为初始基板(起始晶片)。
具体地，首先，如图9所示，准备具有与n型缓冲层2相同程度的杂质浓度的n型半导体基板42作为初始基板。然后，在半导体基板42的正面与实施方式一同样地形成了并列pn层5之后，形成单元MOS栅结构和正面电极12等。即，与实施方式一同样地，按顺序进行从形成成为并列pn层5的第一层外延层(作为并列pn层5的多层外延层的最下层)到在第四层外延层(作为并列pn层5的多层外延层的最上层的上层)形成单元MOS栅结构和正面电极12等的工序。
然后，如图10所示，从背面侧研磨半导体基板42，研磨到预定厚度(例如n型缓冲层2和n+型漏层(或p+型集电层)的总厚度)的位置。然后，在半导体基板42的研磨后的整个背面进行n型杂质(或p型杂质)的离子注入，形成成为n+型漏极层(或p+型集电层)的n型杂质区(或p型杂质区)41。然后，通过热处理使n型杂质区(或p型杂质区)41扩散而形成n+型漏层(或p+型集电层)。其后，通过按顺序进行背面电极13的形成和晶片的切割，从而完成图1所示的沟槽栅型超结半导体装置。
如上所述，根据实施方式二，能够获得与实施方式一同样的效果。另外，根据实施方式二，能够不使用昂贵的外延晶片，而使用廉价的CZ晶片(通过提拉(CZ：Czochralski)法制成的硅晶片)或FZ晶片(通过区熔(FZ：FloatingZone)法制成的硅晶片)来制作超结半导体装置。
(实施方式三)
下面，对实施方式三的半导体装置的制造方法进行说明。图11是表示实施方式三的半导体装置的结构的一例的剖视图。图12是表示实施方式三的半导体装置在制造过程中的状态的剖视图。实施方式三的半导体装置的制造方法与实施方式二的半导体装置的制造方法的不同之处是使用具有与n+型漏层(或p+型集电层)相同程度的杂质浓度的n+型(或p+型)半导体基板51作为初始基板(起始晶片)，并在半导体基板51的正面上设置并列pn层5。即，如图11所示，不设置n型缓冲层，而使并列pn层5的n型区3和p型区4都与半导体基板51接触。
具体地，首先，如图12所示，准备具有与n+型漏层(或p+型集电层)相同程度的杂质浓度的n+型(或p+型)半导体基板51作为初始基板。然后，在半导体基板51的正面，与实施方式二同样地，按顺序进行从形成成为并列pn层5的第一层外延层到在第四层外延层形成单元MOS栅结构和正面电极12等的工序。即，实施方式三的到此为止的工序只要在实施方式一的半导体装置的制造方法中省略形成n型缓冲层的工序即可。然后，从背面侧研磨半导体基板51，研磨到预定厚度(例如，n+型漏层(或p+型集电层)的厚度)的位置51a。其后，通过按顺序进行背面电极13的形成和晶片的切割，从而完成图11所示的沟槽栅型超结半导体装置。
如上所述，根据实施方式三，能够获得与实施方式一、实施方式二同样的效果。
(实施方式四)
下面，对实施方式四的半导体装置的制造方法进行说明。图13是表示实施方式四的半导体装置的结构的一例的剖视图。实施方式四的半导体装置的制造方法与实施方式一的半导体装置的制造方法的不同之处是以未到达n型缓冲层2的深度来设置并列pn层65的p型区64。即，并列pn层65的所有n型区63在n型缓冲层2侧相连。
实施方式四的半导体装置的制造方法只要调整实施方式一的半导体装置的制造方法中例如用于在成为并列pn层65的第一层外延层形成成为p型区64的p型杂质区的离子注入的条件(例如使离子注入的剂量比实施方式一少等)即可。实施方式四的半导体装置的制造方法的除了在成为并列pn层65的第一层外延层形成成为p型区64的p型杂质区的方法之外的构成与实施方式一相同。
如上所述，根据实施方式四，能够获得与实施方式一至实施方式三同样的效果。
(实施方式五)
下面，对实施方式五的半导体装置的制造方法进行说明。图14是表示实施方式五的半导体装置的结构的一例的剖视图。实施方式五的半导体装置的制造方法与实施方式一的半导体装置的制造方法的不同之处是以未到达n型缓冲层2的深度来设置并列pn层65的p型区64。即，实施方式五是将实施方式四应用于实施方式三的实施方式。
实施方式五的半导体装置的制造方法只要调整实施方式三的半导体装置的制造方法中例如用于在成为并列pn层65的第一层外延层形成成为p型区64的p型杂质区的离子注入的条件即可。实施方式五的半导体装置的制造方法的除了在作为并列pn层65的第一层外延层形成成为p型区64的p型杂质区的方法之外的构成与实施方式三相同。
如上所述，根据实施方式五，能够获得与实施方式一至实施方式四同样的效果。
(实施例一)
然后，对n型缓冲层2的杂质浓度进行了验证。图15是表示实施例一的半导体装置的n型缓冲层的杂质浓度与雪崩电压BVdss及导通电阻的关系的特性图。在图15中，横轴表示并列pn层5的p型区4的杂质浓度相对于n型区3的杂质浓度的比例(＝p型杂质浓度/n型杂质浓度，在图15中记为SJ整体p/n)，纵轴表示雪崩电压BVdss和导通电阻RonA。首先，按照实施方式一的半导体装置的制造方法制作n型缓冲层2的杂质浓度不同的三个试料(以下，记为实施例一)。实施例一为100V的耐低压级别(实施例二也同样)。n型缓冲层2的厚度为1.8μm。各实施例一中的n型缓冲层2的杂质浓度分别为2.0×1015/cm3、5.0×1015/cm3和1.0×1016/cm3。实施例一的除了n型缓冲层2之外的条件为实施方式一的半导体装置的制造方法所例示的100V左右的耐低压级别情况下的上述各条件。
对于各实施例一分别测量雪崩电压BVdss，将结果(图15中表示为“BufferEpi浓度”)和测量的导通电阻的结果(图15中表示为“RonABufferEpi浓度”)示于图15。根据图15所示的结果，可确认的是虽然几乎不依存于并列pn层5的p型区4的杂质浓度相对于n型区3的杂质浓度的比例(SJ整体p/n)，而越降低n型缓冲层2的杂质浓度，越能够提高雪崩电压BVdss，但是导通电阻RonA也会变高。因此，优选以使雪崩电压BVdss和导通电阻RonA均为最佳值的方式设定n型缓冲层2的杂质浓度。另外，可知n型缓冲层2的杂质浓度优选为能够使导通电阻RonA低于0.9mΩ·sq的5×1015/cm3以上。
(实施例二)
然后，对成为并列pn层5的n-型掺杂的多层外延层20a～20c的杂质浓度进行了验证。图16是表示实施例二的半导体装置的并列pn层的杂质浓度与导通电阻及栅极输入电荷量的关系的特性图。图17是表示实施例二的半导体装置的并列pn层的杂质浓度与雪崩电压BVdss及RonA·Qg特性的关系的特性图。在图16中示出成为并列pn层5的外延层20a～20c的杂质浓度与导通电阻RonA及栅极输入电荷量Qg的关系。在图17中示出成为并列pn层5的外延层20a～20c的杂质浓度与雪崩电压BVdss及RonA·Qg特性的关系。所谓的RonA·Qg特性是导通电阻RonA与栅极输入电荷量Qg的积，是包括导通电阻RonA与开关特性的性能指标。实施例二的除了外延层20a～20c的杂质浓度之外的条件为实施方式一的半导体装置的制造方法所例示的100V左右的耐低压级别情况下的上述各条件。
根据图16所示的结果，可确认的是越提高外延层20a～20c的杂质浓度，越能够降低导通电阻RonA。另外，根据图17所示的结果，确认到越提高外延层20a～20c的杂质浓度，越能够提高RonA·Qg特性。另一方面，根据图17所示的结果，可确认的是雪崩电压BVdss在外延层20a～20c的杂质浓度为1×1016/cm3附近处成为最大，并随着外延层20a～20c的杂质浓度变高而下降。因此，可知以雪崩电压BVdss最大的1×1016/cm3附近为基准，以使雪崩电压BVdss和导通电阻RonA均为最佳值的方式设定外延层20a～20c的杂质浓度是优选的。
在以上内容中，本发明可以在不脱离本发明的主旨的范围内进行各种变更，在上述各实施方式中，例如各部分的尺寸和/或杂质浓度等可根据要求的规格等进行各种设定。具体地，例如，可以在低于100V的耐压级别的情况下提高外延层的杂质浓度，在高于100V的耐压级别的情况下降低外延层的杂质浓度，或改变外延层的层数等。另外，在上述各实施方式中，虽然以将漂移层作为并列pn层的超结结构为例进行了说明，但是并不限于此，也可以适用于具备以在横向上相互接触的方式配置了n型区和p型区的结构的半导体装置(例如，RC-IGBT等)。另外，在上述各实施方式中，虽然以在作为并列pn层的多个外延层中的最上层的外延层形成n-型抑制区的情况为例进行了说明，但是也可以在作为并列pn层的多个外延层的除了最上层以外的外延层，与最上层的外延层同样地形成n-型抑制区。另外，在各实施方式中，第一导电型为n型，第二导电型为p型，但是，本发明将第一导电型设为p型，将第二导电型设为n型也同样成立。即，在p沟道型超结半导体装置的情况下，能够抑制在与n型基区的接合部处的并列pn层的n型区的横向扩散。在p沟道型超结半导体装置的情况下，p型缓冲层的杂质浓度可以为4.3×1016/cm3，厚度可以为1.8μm。
产业上的可利用性
如上所述，本发明的半导体装置的制造方法在例如200V以下程度的低耐压级别的超结半导体装置中具有有益效果。

Claims (10)

1.一种半导体装置的制造方法，是具备对第一导电型半导体区域和第二导电型半导体区域交替重复地进行了配置的并列pn层的半导体装置的制造方法，其特征在于，包括：
第一形成工序，重复地进行沉积第一导电型的第一半导体层的第一沉积工序，以及将第一导电型杂质和第二导电型杂质分别选择性地导入到所述第一半导体层，而在所述第一半导体层的表面层交替地重复配置第一个第一导电型杂质区和第二导电型杂质区的第一导入工序；以及
热处理工序，通过热处理使所述第一个第一导电型杂质区和所述第二导电型杂质区扩散而形成所述并列pn层，
在所述第一形成工序中，还进行第二导入工序，使第一导电型杂质选择性地导入到最上层的所述第一半导体层的夹在相邻的所述第二导电型杂质区之间的部分，而提高最上层的所述第一半导体层的所述第二导电型杂质区侧部的第一导电型杂质浓度。
2.根据权利要求1所述的半导体装置的制造方法，其特征在于，
在所述第二导入工序中，在最上层的所述第一半导体层的夹在相邻的所述第二导电型杂质区之间的部分形成第二个第一导电型杂质区，所述第二个第一导电型杂质区的杂质浓度比所述第一半导体层高，且具有能够抑制由所述热处理引起的所述第二导电型杂质区向所述第一个第一导电型杂质区侧扩散的第一导电型杂质浓度。
3.根据权利要求1或2所述的半导体装置的制造方法，其特征在于，
至少在针对最上层的所述第一半导体层而进行的所述第一导入工序中，分离地配置所述第一个第一导电型杂质区与所述第二导电型杂质区。
4.根据权利要求1～3中任一项所述的半导体装置的制造方法，其特征在于，
在所述第一导入工序中，通过离子注入将所述第二导电型杂质选择性地导入到所述第一半导体层，
在最上层的所述第一半导体层形成所述第二导电型杂质区时，设定所述离子注入的剂量和加速能量，使得所述第二导电型杂质区的深度为所述第一半导体层的深度的1/10以上且1/2以下。
5.根据权利要求1～4中任一项所述的半导体装置的制造方法，其特征在于，所述第一半导体层的杂质浓度为5×1015/cm3以上且为1×1017/cm3以下。
6.根据权利要求1～5中任一项所述的半导体装置的制造方法，其特征在于，
在所述第一沉积工序中，在杂质浓度比所述第一导电型半导体区域高，并且具有5×1015/cm3以上且1×1017/cm3以下的杂质浓度的第一导电型的第三半导体层上沉积所述第一半导体层，
在所述热处理工序之后，进行从与所述第一半导体层侧相反的一侧研磨所述第三半导体层的薄化工序；以及从所述第三半导体层的研磨后的面的一侧将杂质导入到所述第三半导体层，而形成杂质浓度比所述第三半导体层高的第一导电型或第二导电型的第四半导体层的第三形成工序。
7.根据权利要求6所述的半导体装置的制造方法，其特征在于，
所述第四半导体层的杂质浓度为1×1015/cm3以上且为1×1018/cm3以下。
8.根据权利要求1～5中任一项所述的半导体装置的制造方法，其特征在于，
在所述第一沉积工序中，在杂质浓度比所述第一导电型半导体区域高且具有1×1015/cm3以上且1×1018/cm3以下的杂质浓度的第一导电型的第四半导体层上沉积所述第一半导体层，
在所述热处理工序之后，进行从与所述第一半导体层侧相反的一侧研磨所述第四半导体层的薄化工序。
9.根据权利要求1～8中任一项所述的半导体装置的制造方法，其特征在于，
在所述第一形成工序后，还包括：
第二沉积工序，在所述第一半导体层的表面沉积第一导电型的第二半导体层；以及
元件结构形成工序，在所述第二半导体层形成包括金属、氧化膜和半导体的绝缘栅结构，
所述热处理工序与所述元件结构形成工序所包括的各工序中的使形成有沟道的半导体区域扩散的扩散工序同时进行。
10.一种半导体装置的制造方法，是具备对第一导电型半导体区域和第二导电型半导体区域交替重复地进行了配置的并列pn层的半导体装置的制造方法，其特征在于，包括：
第二形成工序，重复地进行沉积第五半导体层的第三沉积工序，以及将所述第一导电型杂质和第二导电型杂质分别选择性地导入到所述第五半导体层，而在所述第五半导体层的表面层交替地重复配置所述第一个第一导电型杂质区和第二导电型杂质区的第三导入工序；
第三形成工序，在所述第二形成工序后，进行沉积第一导电型的第六半导体层的第四沉积工序，以及将第一导电型杂质和第二导电型杂质分别选择性地导入到所述第六半导体层，而在所述第六半导体层的表面层交替地重复配置第三个第一导电型杂质区和第二导电型杂质区的第四导入工序；以及
热处理工序，通过热处理使所述第三个第一导电型杂质区和所述第二导电型杂质区扩散而形成所述并列pn层，
在所述第三形成工序中，还进行第五导入工序，使第一导电型杂质选择性地导入到最上层的所述第六半导体层的夹在相邻的所述第二导电型杂质区之间的部分，而提高最上层的所述第六半导体层的所述第二导电型杂质区侧部的第一导电型杂质浓度。
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