CN104995614A - 高性能互连物理层 - Google Patents

高性能互连物理层 Download PDF

Info

Publication number
CN104995614A
CN104995614A CN201380049075.2A CN201380049075A CN104995614A CN 104995614 A CN104995614 A CN 104995614A CN 201380049075 A CN201380049075 A CN 201380049075A CN 104995614 A CN104995614 A CN 104995614A
Authority
CN
China
Prior art keywords
link
state
path
devices
data
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201380049075.2A
Other languages
English (en)
Other versions
CN104995614B (zh
Inventor
V·伊耶
D·S·于
R·G·布兰肯希普
F·斯帕尼亚
D·D·夏尔马
J·C·斯旺森
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Priority to CN201710067578.2A priority Critical patent/CN107102960B/zh
Publication of CN104995614A publication Critical patent/CN104995614A/zh
Application granted granted Critical
Publication of CN104995614B publication Critical patent/CN104995614B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/3287—Power saving characterised by the action undertaken by switching off individual functional units in the computer system
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1004—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's to protect a block of data words, e.g. CRC or checksum
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
    • G06F12/0808—Multiuser, multiprocessor or multiprocessing cache systems with cache invalidating means
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
    • G06F12/0815—Cache consistency protocols
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
    • G06F12/0815—Cache consistency protocols
    • G06F12/0831—Cache consistency protocols using a bus scheme, e.g. with bus monitoring or watching means
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
    • G06F12/0815—Cache consistency protocols
    • G06F12/0831—Cache consistency protocols using a bus scheme, e.g. with bus monitoring or watching means
    • G06F12/0833—Cache consistency protocols using a bus scheme, e.g. with bus monitoring or watching means in combination with broadcast means (e.g. for invalidation or updating)
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
    • G06F13/1652—Handling requests for interconnection or transfer for access to memory bus based on arbitration in a multiprocessor architecture
    • G06F13/1657—Access to multiple memories
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1689—Synchronisation and timing concerns
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/22—Handling requests for interconnection or transfer for access to input/output bus using successive scanning, e.g. polling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4063—Device-to-bus coupling
    • G06F13/4068—Electrical coupling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • G06F13/4286—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus using a handshaking protocol, e.g. RS232C link
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • G06F13/4291—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus using a clocked protocol
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F8/00—Arrangements for software engineering
    • G06F8/70—Software maintenance or management
    • G06F8/71—Version control; Configuration management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F8/00—Arrangements for software engineering
    • G06F8/70—Software maintenance or management
    • G06F8/77—Software metrics
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/44—Arrangements for executing specific programs
    • G06F9/445—Program loading or initiating
    • G06F9/44505—Configuring for program initiating, e.g. using registry, configuration files
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46—Multiprogramming arrangements
    • G06F9/466—Transaction processing
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/54—Store-and-forward switching systems 
    • H04L12/56—Packet switching systems
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/15—Interconnection of switching modules
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
    • H04L9/06—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols the encryption apparatus using shift registers or memories for block-wise or stream coding, e.g. DES systems or RC4; Hash functions; Pseudorandom sequence generators
    • H04L9/065—Encryption by serially and continuously modifying data stream elements, e.g. stream cipher systems, RC4, SEAL or A5/3
    • H04L9/0656—Pseudorandom key sequence combined element-for-element with data sequence, e.g. one-time-pad [OTP] or Vernam's cipher
    • H04L9/0662—Pseudorandom key sequence combined element-for-element with data sequence, e.g. one-time-pad [OTP] or Vernam's cipher with particular pseudorandom sequence generator
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
    • G06F12/0813—Multiuser, multiprocessor or multiprocessing cache systems with a network or matrix configuration
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4265—Bus transfer protocol, e.g. handshake; Synchronisation on a point to point bus
    • G06F13/4273—Bus transfer protocol, e.g. handshake; Synchronisation on a point to point bus using a clocked protocol
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1016—Performance improvement
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/25—Using a specific main memory architecture
    • G06F2212/254—Distributed memory
    • G06F2212/2542—Non-uniform memory access [NUMA] architecture
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/62—Details of cache specific to multiprocessor cache arrangements
    • G06F2212/622—State-only directory, i.e. not recording identity of sharing or owning nodes
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F8/00—Arrangements for software engineering
    • G06F8/70—Software maintenance or management
    • G06F8/73—Program documentation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30145—Instruction analysis, e.g. decoding, instruction word fields
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
    • H04L12/46—Interconnection of networks
    • H04L12/4641—Virtual LANs, VLANs, e.g. virtual private networks [VPN]
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L45/00—Routing or path finding of packets in data switching networks
    • H04L45/74—Address processing for routing
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D30/00—Reducing energy consumption in communication networks

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Software Systems (AREA)
  • Computer Hardware Design (AREA)
  • Signal Processing (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Mathematical Physics (AREA)
  • Computer Security & Cryptography (AREA)
  • Computing Systems (AREA)
  • Quality & Reliability (AREA)
  • Information Transfer Systems (AREA)
  • Memory System Of A Hierarchy Structure (AREA)
  • Communication Control (AREA)
  • Computer And Data Communications (AREA)
  • Data Exchanges In Wide-Area Networks (AREA)
  • Multi Processors (AREA)
  • Bus Control (AREA)
  • Mobile Radio Communication Systems (AREA)

Abstract

周期性控制窗口嵌入在链路层数据流中以在串行数据链路上被发送，其中控制窗口被配置为提供包括在数据链路上发起状态转变时使用的信息在内的物理层信息。链路层数据可以在数据链路的链路传输状态期间被发送，并且控制窗口可以中止对链路层传送单元的发送。在一个方面中，信息包括指示改变链路上的活动通路的数量的尝试的链路宽度转变数据。

Description

高性能互连物理层
技术领域
本公开概括而言涉及计算机发展的领域，并且更具体地涉及包括对相互依赖的约束***进行协调的软件发展。
背景技术
在半导体处理和逻辑设计中的进步允许可以存在于集成电路设备中的逻辑的数量的增加。作为必然结果，计算机***配置从***中的单个或多个集成电路发展到存在于单独集成电路上的多个核心、多个硬件线程和多个逻辑处理器，以及集成在这样的处理器中的其它接口。处理器或集成电路一般包括单个物理处理器管芯，其中处理器管芯可以包括任何数量的核心、硬件线程、逻辑处理器、接口、存储器、控制器集线器等。
作为在较小封装中适合较大处理功率的较大能力的结果，较小的计算设备增加了普及性。智能电话、平板计算机、超薄笔记本计算机和其它用户设备指数地增长。然而，所述较小的设备依赖于用于数据存储和超过规格因子的复杂处理二者的服务器。因此，对高性能计算市场(即，服务器空间)的需求也增加了。例如，在现代服务器中，一般不仅存在具有多个核心的单个处理器，而存在多个物理处理器(也被称为多个插口)以增加计算能力。但当处理功率连同计算***中的设备的数量一起增长时，在插口和其它设备之间的通信变得更加重要。
事实上，互连从主要操纵电通信的多个传统多点总线增长到促成快速通信的充分发展的互连架构。不幸的是，作为对未来的处理器甚至消耗更高的速率的相对应的要求，关注对现有的互连架构的能力。
附图说明
图1示出了根据一个实施例的包括用于连接在计算机***中的I/O设备的串联点对点互连的***的简化框图。
图2示出了根据一个实施例的分层协议栈的简化框图。
图3示出了事务描述符的实施例。
图4示出了串联点对点链路的实施例。
图5示出了潜在的高性能互连(HPI)***配置的实施例。
图6示出了与HPI相关联的分层协议栈的实施例。
图7示出了示例状态机的表示。
图8示出了示例控制超序列。
图9示出了嵌入在数据流中的示例控制窗口的表示。
图10示出了示例握手的流程图。
图11示出了到部分宽度状态的示例转变的流程图。
图12示出了从部分宽度状态的示例转变。
图13示出了用于包括多核处理器的计算***的框图的实施例。
图14示出了用于包括多核处理器的计算***的框图的另一实施例。
图15示出了用于处理器的框图的实施例。
图16示出了用于包括处理器的计算***的框图的另一实施例。
图17示出了包括多个处理器插口的计算***的块的实施例。
图18示出了用于计算***的框图的另一实施例。
在各种附图中相似的附图标记和名称指示相似的元件。
具体实施方式
在下面的描述中，阐述了很多特定的细节，例如，特定类型的处理器和***配置、特定的硬件结构、特定的架构和微架构细节、特定的寄存器配置、特定的指令类型、特定的***部件、特定的处理器管线级、特定的互连层、特定的分组/事务配置、特定的事务名称、特定的协议交换、特定的链路宽度、特定的实现和操作等的示例，以便提供对本发明的透彻的理解。然而对本领域中的技术人员而言可能显而易见的是，这些特定的细节不需要一定被应用来实施本公开的主题。在其它实例中，避免了公知部件或方法的非常详细的描述，以便避免不必要地使本公开难理解，所述公知部件或方法例如是，特定和可选的处理器架构、所述算法的特定的逻辑电路/代码、特定的固件代码、低级互连操作、特定的逻辑配置、特定的制造技术和材料、特定的编译器实现、以代码形式的算法的特定表达、特定的断电和选通技术/逻辑和计算***的其它特定的操作细节。
虽然下面的实施例可以参考在特定的集成电路中的能量节约、能量效率、处理效率等(例如，在计算平台或微处理器中)进行了描述，但是其它实施例可适用于其它类型的集成电路和逻辑设备。本文描述的实施例的类似的技术和教导可以被应用于也可以受益于这样的特征的其它类型的电路或半导体设备。例如，所公开的实施例不限于服务器计算机***、桌上型计算机***、膝上型计算机、UltrabooksTM，而还可以应用在其它设备(例如，手持设备、智能电话、平板计算机、其它薄笔记本计算机、片上***(SOC)设备和嵌入式应用)中。手持设备的一些示例包括蜂窝电话、互联网协议设备、数字照相机、个人数字助理(PDA)和手持PC。在这里，用于高性能互连的类似技术可以应用于提高在低功率互连中的性能(或甚至节省功率)。所嵌入的应用一般包括微控制器、数字信号处理器(DSP)、片上***、网络计算机(NetPC)、机顶盒、网络集线器、广域网(WAN)交换机或可以执行下面教导的功能和操作的任何其它***。而且，本文描述的装置、方法和***不限于物理计算设备，而还可以涉及对能量节约和效率的软件优化。如可以在下面的描述中变得容易显而易见的，本文描述的装置、方法和***的实施例(无论是关于硬件、固件、软件还是其组合的)可以被考虑为对与性能考虑因素平衡的“绿色技术”未来是极其重要的。
当计算***进步时，其中的部件变得更复杂。在部件之间耦合和通信的互连架构也增加了复杂性，以确保针对最佳部件操作满足带宽要求。此外，不同的市场区隔要求互连架构的不同方面适合相应的市场。例如，服务器需要较高的性能，而移动生态***有时能够针对功率节省而牺牲总性能。然而，大部分结构的单一目的是以最大的功率节省提供最大可能的性能。此外，各种不同的互连可以潜在地受益于本文描述的主题。
快速外部部件互连(PCI)(PCIe)互连结构架构和快速通道互连(QPI)结构架构连同其它示例可以潜在地根据本文描述的一个或多个原理被提高，以及其它示例。例如，PCIe的主要目标能够使来自不同销售方的部件和设备能够在跨越多个市场区隔的开放式架构、客户端(桌上型计算机和移动设备)、服务器(标准和企业)、以及嵌入式和通信设备中进行交互操作。快速PCI是针对各种各样的未来计算和通信平台定义的高性能、通用I/O互连。一些PCI属性(例如，其使用模型、装入-存储架构、以及软件接口)通过其修订版被维持，而以前的并行总线实现由高度可扩展的、完全串行接口所代替。快速PCI的最近版本利用在点对点互连、基于交换机的技术和分组化的协议中的进步来交付新水平的性能和特征。功率管理、服务质量(QoS)、热插拔/热交换支持、数据整体性和误差操作是在由快速PCI所支持的一些先进特征当中的。虽然本文主要讨论的是参考新的高性能互连(HPI)架构，但是本文描述的本发明的方面可以被应用于其它互连架构，例如，符合PCIe的架构、符合QPI的架构、符合MIPI的架构、高性能架构、或其它已知的互连架构。
参考图1，示出了由使部件的集合互连的点对点链路组成的结构的实施例。***100包括耦合到控制器集线器115的处理器105和***存储器110。处理器105可以包括任何处理元件，例如，微处理器、主机处理器、嵌入式处理器、协处理器、或其它处理器。处理器105通过前端总线(FSB)106耦合到控制器集线器115。在一个实施例中，FSB 106是如下所述的串行点对点互连。在另一实施例中，链路106包括符合不同的互连标准的串行、差分互连架构。
***存储器110包括任何存储器设备，例如，随机存取存储器(RAM)、非易失性(NV)存储器、或由***100中的设备可访问的其它存储器。***存储器110通过存储器接口116耦合到控制器集线器115。存储器接口的示例包括双数据率(DDR)存储器接口、双通道DDR存储器接口、和动态RAM(DRAM)存储器接口。
在一个实施例中，控制器集线器115可以包括例如在PCIe互连分级结构中的根集线器、根复合体、或根控制器。控制器集线器115的示例包括芯片组、存储器控制器集线器(MCH)、北桥、互连控制器集线器(ICH)、南桥、和根控制器/集线器。术语芯片组通常指两个物理地分离的控制器集线器，例如，耦合到互连控制器集线器(ICH)的存储器控制器集线器(MCH)。注意，当前***通常包括与处理器105集成的MCH，而控制器115以与下面描述的类似的方式与I/O设备进行通信。在一些实施例中，对等路由可选地通过根复合体115来被支持。
在这里，控制器集线器115通过串行链路119耦合到交换机/桥120。还可以被称为接口/端口117和121的输入/输出模块117和121可以包括/实现分层协议栈，以提供在控制器集线器115和交换机120之间的通信。在一个实施例中，多个设备能够被耦合到交换机120。
交换机/桥120将分组/消息从设备125向上，即，沿着分级结构向上朝着根复合体路由到控制器集线器115，并且向下，即，从根控制器沿着分级结构向下、从处理器105或***存储器110路由到设备125。在一个实施例中，交换机120被称为多个虚拟PCI到PCI桥设备的逻辑组件。设备125包括被耦合到电子***(例如，I/O设备、网络接口控制器(NIC)、插卡、音频处理器、网络处理器、硬盘驱动器、存储设备、CD/DVD ROM、监视器、打印机、鼠标、键盘、路由器、便携式存储设备、火线设备、通用串行总线(USB)设备、扫描仪、以及其它输入/输出设备)的任何内部或外部设备或部件。通常在PCIe术语中，例如，设备被称为端点。虽然没有特别示出，但是设备125可以包括用于支持设备或由这样的设备支持的互连结构的旧版本或其它版本的桥(例如，PCIe到PCI/PCI-X桥)。
图形加速器130还可以通过串行链路132被耦合到控制器集线器115。在一个实施例中，图形加速器130耦合到MCH，所述MCH被耦合到ICH。交换机120和相应地I/O设备125然后被耦合到ICH。I/O模块131和118还用于实现分层协议栈，以在图形加速器130和控制器集线器115之间进行通信。类似于上面讨论的MCH，图形控制器或图形加速器130本身可以被集成在处理器105中。
转到图2，示出了分层协议栈的实施例。分层协议栈200可以包括任何形式的分层通信栈，例如，QPI栈、PCIe栈、下一代高性能计算互连(HPI)栈或其它分层栈。在一个实施例中，协议栈200可以包括事务层205、链路层210、以及物理层220。接口(例如，图1中的接口117、118、121、122、126和131)可以被表示为通信协议栈200。作为通信协议栈的表示也可以被称为实现/包括协议栈的模块或接口。
分组可以用于在部件之间传递信息。分组可以在事务层205和数据链路层210中形成，以将信息从发送部件携带到接收部件。当所发送的分组流动通过其它层时，所发送的分组被扩展带有用于在那些层处理分组的附加的信息。在接收侧处，发生反向过程，并且分组从其物理层220表示转换成数据链路层210表示，并且最后(对于事务层分组)转换成可以由接收设备的事务层205处理的形式。
在一个实施例中，事务层205可以提供在设备的处理核心和互连架构(例如，数据链路层210和物理层220)之间的接口。在这个方面中，事务层205的主要职责可以包括分组(即，事务层分组或TLP)的组装和分解。事务层205还可以管理用于TLP的基于信用的流控制。在一些实现中，可以利用分离的事务，即，具有由时间分离的请求和响应的事务，允许链路携带其它业务，同时目标设备收集用于响应的数据，以及其它示例。
基于信用的流控制可以被用于利用互连结构来实现虚拟通道和网络。在一个示例中，设备可以告知在事务层205中的接收缓冲器中的每一个的初始信用量。在链路的对端处的外部设备(例如，图1中的控制器集线器115)可以对由每一个TLP消耗的信用的数量进行计数。如果事务不超过信用限制，则事务可以被发送。当接收到响应时，信用的量被恢复。这样的信用方案的优点的一个示例是信用返回的延迟不影响性能，假定信用限制未被遇到，以及其它潜在的优点。
在一个实施例中，四个事务地址空间可以包括配置地址空间、存储器地址空间、输入/输出地址空间、以及消息地址空间。存储器空间事务包括用于向/从存储器映射的位置传递数据的一个或多个读请求和写请求。在一个实施例中，存储器空间事务能够使用两个不同的地址格式，例如，短地址格式(例如，32位地址)或长地址格式(例如，64位地址)。配置空间事务可以被用于访问连接到互连的各种设备的配置空间。用于配置空间的事务可以包括读请求和写请求。消息空间事务(或，仅仅消息)还可以被限定为支持在互连代理之间的带内通信。因此，在一个示例实施例中，事务层205可以组装分组头部/有效载荷206。
快速参考图3，示出了事务层分组描述符的示例实施例。在一个实施例中，事务描述符300可以是用于携带事务信息的机制。在这个方面中，事务描述符300支持对***中的事务的识别。其它可能的使用包括跟踪对默认事务排序的修改和事务与通道的关联性。例如，事务描述符300可以包括全局标识符字段302、属性字段304和通道标识符字段306。在所示出的示例中，描绘了包括局部事务标识符字段308和源标识符字段310的全局标识符字段302。在一个实施例中，全局事务标识符302对于所有未完成的请求是唯一的。
根据一个实现，局部事务标识符字段308是由请求代理生成的字段，并且可能对于需要完成该请求代理的所有未完成的请求是唯一的。此外，在本示例中，源标识符310唯一地标识在互连分级结构内的请求程序代理。因此，连同源ID 310一起，局部事务标识符308字段提供了在分级结构域内的事务的全局标识。
属性字段304指定了事务的特征和关系。在这个方面中，属性字段304潜在地用于提供允许对事务的默认处理进行修改的附加的信息。在一个实施例中，属性字段304包括优先级字段312、预留字段314、排序字段316和非窥探字段318。在这里，优先级子字段312可以由启动器修改以将优先级分配给事务。预留属性字段314被预留以用于未来或销售方定义使用。可以使用预留的属性字段来实现使用优先级或安全属性的可能的使用模型。
在本示例中，排序属性字段316用于供应传达可选信息，所述可选信息可以修改默认排序规则的排序的类型。根据一个示例实现，“0”的排序属性表示要应用的默认排序规则，其中“1”的排序属性表示放宽的排序，其中写可以在同一方向上通过写，并且读完成可以在同一方向上通过写。窥探属性字段318用来确定事务是否被窥探。如所示出的，通道ID字段306识别与事务相关联的通道。
返回到对图2的讨论，也被称为数据链路层210的链路层210可以充当在事务层205和物理层220之间的中间级。在一个实施例中，数据链路层210的职责是提供用于在链路上的两个部件之间交换事务层分组(TLP)的可靠机制。数据链路层210的一侧接受由事务层205组装的TLP，应用分组序列标识符211，即，标识号或分组号，计算并且应用误差检测码，即，CRC 212，并且将所修改的TLP提交到物理层220以用于越过物理设备传输到外部设备。
在一个示例中，物理层220包括用于将分组物理地发送到外部设备的逻辑子块221和电气子块222。在这里，逻辑子块221负责物理层221的“数字”功能。在这个方面中，逻辑子块可以包括准备外发信息以用于由物理子块222传输的发送部分和在将所接收的信息传递到链路层210之前识别并且准备所接收的信息的接收器部分。
物理块222包括发射器和接收器。发射器由逻辑子块221供应符号，发射器将所述符号串行化并且发送到外部设备上。接收器被供应有来自外部设备的串行化符号，并且将所接收的信号转换成位流。位流被解串行化，并且被供应到逻辑子块221。在一个示例实施例中，应用8b/10b传输代码，其中十位符号被发送/接收。在这里，特殊符号被用于使用帧223来构造分组。此外，在一个示例中，接收器还提供从进入的串行流恢复的符号时钟。
如上面所指示的，虽然关于协议栈的特定实施例(例如，PCIe协议栈)讨论了事务层205、链路层210和物理层220，但是分层协议栈并不限于此。事实上，任何分层协议都可以被包括/实现，并且可以采纳所本文讨论的特征。作为示例，被表示为分层协议的端口/接口可以包括：(1)用于组装分组的第一层，即，事务层；用于按顺序排列分组的第二层，即，链路层；以及用于发送分组的第三层，即，物理层。作为特定的示例，利用如在本文描述的高性能互连分层协议。
接着参考图4，示出了串行点对点结构的示例实施例。串行点对点链路可以包括用于发送串行数据的任何传输路径。在所示的实施例中，链路可以包括两个、低电压、差分驱动信号对：传输对406/411和接收对412/407。因此，设备405包括用于将数据发送到设备410的传输逻辑406，和用于从设备410接收数据的接收逻辑407。换句话说，两个传输路径，即，路径416和417，以及两个接收路径，即，路径418和419，被包括在链路的一些实现中。
传输路径指用于发送数据的任何路径，例如，传输线、铜线、光学线、无线通信通道、红外通信链路、或其它通信路径。在两个设备(例如，设备405和设备410)之间的连接被称为链路，例如，链路415。链路可以支持一个通路(lane)，每一个通路表示一组差分信号对(一对用于传输，一对用于接收)。为了按比例调整带宽，链路可以聚集由xN表示的多个通路，其中N是任何支持的链路宽度，例如，1、2、4、8、12、16、32、64或更宽。
差分对可以指两个传输路径(例如，线416和417)，以用于发送差分信号。作为示例，当线416从低电压电平切换到高电压电平时，即，上升沿时，线417从高逻辑电平驱动到低逻辑电平，即，下降沿。差分信号潜在地表明更好的电特性，例如，更好的信号整体性，即，交叉耦合、电压过冲/欠冲、振铃、连同其它示例优点。这允许更好的定时窗口，其能够实现更快的传输频率。
在一个实施例中，提供了新的高性能互连(HPI)。HPI可以包括下一代高速缓存器相干的、基于链路的互连。作为一个示例，HPI可以在高性能计算平台(例如，工作站或服务器)中被利用，所述高性能计算平台包括PCIe或另一互连协议一般被用于连接处理器、加速器、I/O设备等的***。然而，HPI并不限于此。替代地，HPI可以被利用在本文描述的任一***或平台中。此外，所发展的单独的思想可以被应用于其它互连和平台，例如，PCIe、MIPI、QPI等。
在一个示例实现中，为了支持多个设备，HPI可以包括不可知的指令集架构(ISA)(即，HPI能够在多个不同的设备中被实现)。在另一场景中，HPI还可以被用来连接高性能I/O设备，不仅仅是处理器或加速器。例如，高性能PCIe设备可以通过适当的转换桥(即，HPI到PCIe)耦合到HPI。而且，HPI链路可以由很多基于的HPI的设备(例如，处理器)以各种方式(例如，星形、环形、网等)被利用。图5示出了多个可能的多插口配置的示例实现。如所描绘的双插口配置505可以包括两个HPI链路；然而，在其它实现中，可以利用一个HPI链路。对于较大的拓扑，只要标识符(ID)是可指定的，并且存在某种形式的虚拟路径，连同其它附加的或替代的特征，则可以利用任何配置。如所示出的，在一个示例中，四插口配置510具有从每一个处理器到另一处理器的HPI链路。但在配置515中所示的八插口实现中，不是每个插口都通过HPI链路直接相互连接。然而，如果虚拟路径或通道存在于处理器之间，则配置被支持。所支持的处理器的范围包括在本地域中的2-32。可以通过使用多个域或在节点控制器之间的其他互连来实现更多数量的处理器，连同其它示例。
HPI架构包括分层协议架构的定义，在一些示例中，分层协议架构包括协议层(基于相干性、非相干性、和可选地其它存储器的协议)、路由层、链路层、和物理层。此外，HPI还可以包括与功率管理器(例如，功率控制单元(PCU))有关的增强、对测试和调试(DFT)、默认处理、寄存器、安全性的设计、连同其它示例。图5示出了示例HPI分层协议栈的实施例。在一些实现中，图5所示的至少一些层可以是可选的。每一层处理其自己级别的信息(具有分组630的协议层605a,b、具有链路层传送单元635的链路层610a,b、以及具有物理层传送单元640的物理层605a,b)的粒度或总量。注意，在一些实施例中，基于实现分组可以包括部分链路层传送单元、单个链路层传送单元或多个链路层传送单元。
作为第一示例，物理层传送单元640的宽度包括链路宽度到位的1对1映射(例如，20位链路宽度包括20位的物理层传送单元等)。链路层传送单元可以具有较大的尺寸，例如，184、192或200位。注意，如果物理层传送单元640是20位宽，并且链路层传送单元635的尺寸是184位，则它占据极小数量的物理层传送单元640以发送一个链路层传送单元635(例如，用于发送184位链路层传送单元635的在20位处的9.2物理层传送单元或用于发送192位链路层传送单元的在20位处的9.6、连同其它示例)。注意，在物理层处的基本链路的宽度可以不同。例如，每方向通路的数量可以包括2、4、6、8、10、12、14、16、18、20、22、24等。在一个实施例中，链路层610a、b能够将多条不同事务嵌入在单个链路层传送单元中，并且一个多个头部(例如，1、2、3、4)可以被嵌入在链路层传送单元内。在一个示例中，HPI将头部分成相对应的槽，以使多个消息能够在去往不同的节点的链路层传送单元中。
在一个实施例中，物理层605a、b能够负责在物理介质(电或光等)上对信息的快速传送。物理链路可以是在两个链路层实体(例如，层605a和605b)之间的点对点。链路层610a、b可以从上层提取物理层605a、b，并且提供可靠地传输数据(以及请求)并且管理在两个直接连接的实体之间的流控制的能力。链路层也可以负责将物理通道虚拟化成多个虚拟通道和消息类。协议层620a、b依赖于链路层610a、b，以在将协议消息递交到物理层605a、b以用于在物理链路上传送之前将协议消息映射到适当的消息类和虚拟通道中。链路层610a、b可以支持多个消息，例如，请求、窥探、响应、写回、非相干性数据、连同其它示例。
HPI的物理层605a、b(或PHY)可以在电气层(即，连接两个部件的电导体)之上和链路层610a、b之下实现，如图6所示。物理层和相对应的逻辑可以存在于每一个代理上，并且连接在彼此分离的两个代理(A和B)上(例如，在链路的任一侧上的设备上)的链路层。本地和远程电气层是由物理介质(例如，电线、导体、光学的等)连接的。在一个实施例中，物理层605a、b具有两个主要阶段：初始化和操作。在初始化期间，连接对链路层是不透明的，并且信令可以涉及计时状态和握手事件的组合。在操作期间，连接对链路层是透明的，并且信令在某速度下，将所有通路操作作为单个链路。在操作阶段期间，物理层将链路层传送单元从代理A传送到代理B，并且从代理B传送到代理A。连接也被称为链路，并且从链路层提取包括媒体、宽度和速度的一些物理方面，同时与链路层交换链路层传送单元和当前配置(例如，宽度)的控制/状态。初始化阶段包括次要阶段，例如，轮询、配置。操作阶段也包括次要阶段(例如，链路功率管理状态)。
在一个实施例中，链路层610a、b可以被实现，以便提供在两个协议或路由实体之间的可靠的数据传送。链路层可以从协议层620a、b提取物理层605a、b，并且可以负责在两个协议代理(A、B)之间的流控制，并且向协议层(消息类)和路由层(虚拟网络)提供虚拟通道服务。在协议层620a、b和链路层610a、b之间的接口一般可以处于分组级。在一个实施例中，在链路层处的最小传送单元被称为链路层传送单元(flit)，其为指定数量的位，例如，192位或某些其它单位。链路层605a、b依赖于物理层605a、b来将物理层605a、b的传输单元(物理层传送单元)构造成链路层610a、b的传送单元(链路层传送单元)。此外，链路层610a、b可以在逻辑上被分成两个部分：发送器和接收器。在一个实体上的发送器/接收器对可以连接到在另一实体上的接收器/发送器对。通常在链路层传送单元和分组基础二者上执行流控制。还潜在地在链路层传送单元级基础上执行误差检测和校正。
在一个实施例中，路由层615a、b可以提供灵活和分布式的方法来将HPI事务从源路由到目的地。方案是灵活的，因为用于多个拓扑的路由算法可以通过可编程的路由表在每一个路由器处被指定(在一个实施例中，编程由固件、软件或其组合执行)。路由功能可以是分布式的；路由可以通过一系列路由步骤来完成，每一个路由步骤通过在源、中间或目的路由器处对表的查找而被限定。在源处的查找可以用于将HPI分组注入到HPI结构中。在中间路由器处的查找可以用于将HPI分组从输入端口路由到输出端口。在目的端口处的查找可以用于将目的HPI协议代理作为目标。注意，在一些实现中，路由层可能是缺少的，因为路由表以及因而路由算法没有由说明书特别定义。这允许各种使用模型和灵活性，所述各种使用模型包括由***实现定义的灵活平台架构拓扑。路由层615a、b依赖于链路层610a、b，以提供多达三个(或更多)虚拟网络(VN)的使用——在一个示例中，具有在每一个虚拟网络中定义的几个消息类的两个无死锁VN：VN0和VN1。可以在链路层中定义共享的自适应虚拟网络(VNA)，但所述自适应网络可以不直接暴露在路由概念中，因为每一个消息类和虚拟网络可以具有专用资源和被保证的转发进展，连同其它特征和示例。
在一些实现中，HPI可以利用嵌入式时钟。时钟信号可以嵌入在使用互连发送的数据中。使用嵌入在数据中的时钟信号，可以省略不同的和专用的时钟通路。这可能是有用的，例如，因为它可以允许设备的更多管脚专用于数据传送，特别是在非常需要管脚的空间的***中。
可以在互连的任一侧上的两个代理之间建立链路。发送数据的代理可以是本地代理，并且接收数据的代理可以是远程代理。状态机可以由这两个代理使用以管理链路的各种方面。在一个实施例中，物理层数据路径可以将链路层传送单元从链路层发送到电气前端。在一个实现中，控制路径包括状态机(也被称为链路训练状态机或类似物)。状态机的动作和从状态的退出可以取决于内部信号、定时器、外部信号或其它信息。事实上，一些状态(例如，几个初始化状态)可以具有定时器，以提供用于退出状态的超时值。注意，在一些实施例中，检测指检测在通路的两个方向上的事件；但不一定同时。然而，在其它实施例中，检测指由所提及的代理进行的对事件的检测。作为一个示例，防反跳指信号的持久有效。在一个实施例中，HPI支持在非功能通路的事件中进行操作。在这里，通路可以在特定的状态下被丢掉。
在状态机中定义的状态可以包括复位状态、初始化状态、和操作状态、连同其它类别和子类别。在一个示例中，一些初始化状态可以具有辅助定时器，其用于在超时时退出状态(本质上，是由于没有在状态中取得进展而引起的中止)。中止可以包括对寄存器(例如，状态寄存器)的更新。一些状态还可以具有用于对状态中的主要功能进行定时的主定时器。可以定义其它状态，使得内部或外部信号(例如，握手协议)驱动从一种状态到另一状态的转变，连同其它示例。
状态机也可以通过单个步骤、固定初始化中止和测试器的使用来支持调试。在这里，可以推迟/保持状态退出，直到调试软件准备好为止。在一些实例中，可以推迟/保持退出，直到辅助超时为止。在一个实施例中，动作和退出可以基于训练序列的交换。在一个实施例中，链路状态机在本地代理时钟域中运行，并且从一个状态转变到下一状态以与发射器训练序列边界一致。状态寄存器可以被用来反映当前状态。
图7示出了在HPI的一个示例实现中由代理使用的状态机的至少一部分的表示。应认识到，包括在图7的状态表中的状态包括可能状态的非排他列表。例如，一些转变被省略以简化图。此外，一些状态可以被组合、拆分、或省略，而其它状态可以被添加。这样的状态可以包括：
事件复位状态：在热或冷复位事件时进入。恢复默认值。使计数器初始化(例如，同步计数器)。可以退出到另一状态，例如，另一复位状态。
定时复位状态：用于带内复位的定时状态。可以驱动预定义的电气有序集(EOS)，所以远程接收器能够检测EOS并且也进入定时复位。接收器具有保持电气设置的通路。可以退出到代理以校准复位状态。
校准复位状态：在通路上没有信令的情况下校准(例如，接收器校准状态)或关闭驱动器。状态中的预定数量的时间可以是基于定时器的。可以设置操作速度。当端口未被启用时，可以充当等待状态。可以包括最小驻留时间。接收器调节或交错可以是基于设计而发生的。可以在超时之后和/或校准完成之后退出到接收器检测状态。
接收器检测状态：检测在通路上的接收器的存在。可以查找接收器终止(例如，接收器下拉***)。当所指定的值被设置时或当另一指定的值未被设置时，可以退出到校准复位状态。如果检测到接收器或达到超时，则可以退出到发射器校准状态。
发射器校准状态：对于发射器校准。定时状态可以针对发射器校准而被分配。可以包括在通路上的信令。可以连续地驱动EOS，例如，EIEOS。在进行校准时或在定时器终止时，可以退出到顺应性状态。如果计数器被终止或辅助超时出现，则可以退出到发射器检测状态。
发射器检测状态：证明有效信令合格。可以是握手状态，在握手状态中，代理完成动作，并且基于远程代理信令而退出到下一状态。接收器可以证明来自发射器的有效信令合格。在一个实施例中，接收器查找唤醒检测，并且如果在一个或多个通路上防反跳，则在其它通路上查找唤醒检测。发射器驱动检测信号。响应于对所有通路完成防反跳和/或超时，或如果在所有通路上的防反跳未被完成并且存在超时，则可以退出到轮询状态。在这里，一个或多个监控器通路可以保持醒着，以使唤醒信号防反跳。并且如果被防反跳，则其它通路可能被防反跳。这能够在低功率状态中实现功率节省。
轮询状态：接收器适应、初始化漂移缓冲器，并且锁定位/字节(例如，识别符号边界)。通路可以被抗扭斜。远程代理可以响应于确认消息而引起退出到下一状态(例如，链路宽度状态)。轮询可以附加地包括通过锁定到EOS进行的训练序列锁定和训练序列头部。在远程发射器处的通路到通路扭斜可以针对最高速度被定界在第一长度处，而针对慢速度被定界在第二长度处。抗扭斜可以在慢模式中以及在操作模式中被执行。接收器可以具有用于对通路到通路扭斜进行抗扭斜的特定的最大值，例如，6、16或32个扭斜间隔。接收器动作可以包括延迟修复。在一个实施例中，接收器动作可以在有效的通路图的成功抗扭斜时被完成。在一个示例中，当多个连续训练序列头部具有确认的被接收到，并且具有确认的多个训练序列在接收器完成其动作之后被发送时，可以实现成功的握手。
链路宽度状态：代理向远程发射器传递最终通路图。接收器接收信息并且解码。接收器可以在第二结构中的前面的通路图值的检查点之后的结构中记录所配置的通路图。接收器还可以使用确认(“ACK”)做出响应。可以发起带内复位。作为一个示例，第一状态发起带内复位。在一个实施例中，响应于ACK而执行退出到下一状态，例如，链路层传送单元配置状态。此外，在进入低功率状态之前，如果唤醒检测信号出现的频率下降到指定的值之下(例如，每单位间隔(UI)的数量1，例如，4K UI)，则复位信号也可以被生成。接收器可以保持当前和以前的通路图。发射器可以基于具有不同值的训练序列来使用不同组的通路。在一些实施例中，通路图可以不修改某些状态寄存器。
链路层传送单元锁定配置状态：由发射器进入，但当发射器和接收器二者都退出到阻塞链路状态或其它链路状态时，状态被考虑为退出(即，辅助超时案例)。在一个实施例中，发射器退出到链路状态包括在接收到行星对齐信号之后，数据序列的开始部分(SDS)和训练序列(TS)边界。在这里，接收器可以基于从远程发射器接收到SDS而退出。这个状态可以是从代理到链路状态的桥。接收器识别SDS。如果在解扰器被初始化之后SDS被接收到，则接收器可以退出到阻塞链路状态(BLS)(或控制窗口)。如果出现超时，则退出可以到复位状态。发射器使用配置信号来驱动通路。发射器退出可以变为复位、BLS、或基于条件或超时的其它状态。
传输链路状态：链路状态。链路层传送单元被发送到远程代理。可以从阻塞链路状态进入，并且在事件(例如，超时)时返回到阻塞链路状态。发射器发送链路层传送单元。接收器接收链路层传送单元。还可以退出到低功率链路状态。在一些实现中，传输链路状态(TLS)可以被称为L0状态。
阻塞链路状态：链路状态。发射器和接收器以统一的方式操作。可以是定时状态，在定时状态期间，链路层链路层传送单元被保持，同时物理层信息被传递到远程代理。可以退出到低功率链路状态(或基于设计的其它链路状态)。在一个实施例中，阻塞链路状态(BLS)定期地出现。时间段被称为BLS间隔，并且可以被定时，以及可以在低速和操作速度之间不同。注意，链路层可以从发送链路层传送单元被定期地阻塞，使得一定长度的物理层控制序列可以例如在传输链路状态或部分宽度传输链路状态期间被发送。在一些实现中，阻塞链路状态(BLS)可以被称为L0控制或L0c状态。
部分宽度传输链路状态：链路状态。可以通过进入部分宽度状态来节省功率。在一个实施例中，非对称部分宽度指具有不同宽度的双向链路的每一个方向，其可以在一些设计中被支持。在图9的示例中示出了发送部分宽度指示以用于进入部分宽度传输链路状态的启动器(例如，发射器)的示例。在这里，部分宽度指示被发送，同时在具有第一宽度的链路上发送以将链路转变为在第二、新宽度处发送。失配可以导致复位。注意，速度不可以被改变，但宽度可以被改变。因此，链路层传送单元潜在地以不同的宽度被发送。在逻辑上可以类似于传输链路状态；然而因为有较小的宽度，所以发送链路层传送单元可能花费更长时间。可以退出到其它链路状态，例如，基于某些接收和发送的消息的低功率链路状态或退出基于其它事件的部分宽度传输链路状态或链路阻塞状态。在一个实施例中，发射器端口可以用交错的方式关闭空闲通路，以提供更好的信号整体性(即，噪声迁移)，如在时序图中所示出的。在这里，可以在链路宽度被改变的时间段期间，利用没有重试能力的链路层传送单元，例如，空链路层传送单元。相对应的接收器可以丢弃这些空链路层传送单元，并且以交错的方式关闭空闲通路，以及在一个或多个结构中记录当前和以前的通路图。注意，状态和相关联的状态寄存器可以保持不变。在一些实现中，部分宽度传输链路状态可以被称为部分L0或L0p状态。
退出部分宽度传输链路状态：退出部分宽度状态。在一些实现中，可以或可以不使用阻塞链路状态。在一个实施例中，发射器通过在空闲通路上发送部分宽度退出模式以训练空闲通路和使它们抗扭斜，来发起退出。作为一个示例，退出模式以EIEOS开始，EIEOS被检测并且防反跳到通路准备开始进入到全传输链路状态的信号，并且可以以SDS或在空闲通路上的快速训练序列(FTS)结束。在退出序列(接收器动作，例如，在超时之前未完成的抗扭斜)期间的任何故障都使到链路层的链路层传送单元传送停止，并且使复位生效，这通过在下一阻塞链路状态出现时使链路复位来被处理。SDS也可以将在通路上的扰码器/解扰器初始化为适当的值。
低功率链路状态：是较低功率状态。在一个实施例中，它是比部分宽度链路状态更低的功率，因为在这个实施例中，信令在所有通路上并且在两个方向上停止。发射器可以使用阻塞链路状态，以用于请求低功率链路状态。在这里，接收器可以对请求进行解码，并且使用ACK或NAK做出响应：否则复位可以被触发。在一些实现中，低功率链路状态可以被称为L1状态。
在一个实施例中，可以支持两种类型的管脚复位：通电(或“冷”)复位和热复位。由软件发起的或在一个代理上发生(在物理层或另一层中)的复位可以在带内被传递到另一代理。然而，由于使用嵌入式时钟，可以使用有序集(例如，特定的电气有序集或EIEOS)通过到另一代理的通信来处理带内复位，如上面所介绍的。这样的有序集可以被实现为可以用十六进制格式表示的限定的16字节代码，连同其它示例。有序集可以在初始化期间被发送，并且PHY控制序列(或“阻塞链路状态”)可以在初始化之后被发送。阻塞链路状态可以阻止链路层发送链路层传送单元。作为另一示例，链路层业务可以被阻止以发送可以在接收器处被丢弃的几个空链路层传送单元。
在HPI的一些实现中，可以定义超序列，每一个超序列与相应的状态相对应或进入相应的状态/从相应的状态退出。超序列可以包括数据集和符号的重复序列。在一些实例中，序列可以重复，直到状态或状态转变的完成或相对应的事件的传递为止，连同其它示例。在一些实例中，超序列的重复序列可以根据限定的频率(例如，限定数量的单位间隔(UI))来重复。单位间隔(UI)可以与用于在链路或***的通路上发送单个位的时间间隔相对应。在一些实现中，重复序列可以以电气有序集(EOS)开始。因此，EOS的实例可以被预期根据预定义的频率重复。这样的有序集可以被实现为可以以十六进制格式表示的限定的16字节代码，连同其它示例。在一个示例中，超序列的EOS可以是电气排序的电气空闲有序集(或EIEOS)。在一个示例中，EIEOS可以类似于低频时钟信号(例如，预定义的数量的重复FF00或FFF000十六进制符号等)。数据的预定义的集合可以遵循EOS，例如，预定义的数量的训练序列或其它数据。这样的超序列可以在包括链路状态转变以及初始化的状态转变中被利用，连同其它示例。
如上面所介绍的，在一个实施例中，初始化可以最初以慢速度进行，跟随有快速度的初始化。慢速度的初始化使用寄存器和定时器的默认值。软件然后使用慢速链路来建立寄存器、定时器和电气参数，并且清除校准信号量以针对快速初始化铺路。作为一个示例，初始化可以由这样的状态或任务(例如，复位、检测、轮询和配置、连同其它示例)组成。
在一个示例中，链路层阻塞控制序列(即，阻塞链路状态(BLS)或L0c状态)可以包括定时状态，在定时状态期间，链路层链路层传送单元被保持，同时PHY信息被传递到远程代理。在这里，发射器和接收器可以开始时钟控制序列定时器。而且当定时器终止时，发射器和接收器可以退出阻塞状态，并且可以采取其它动作，例如，退出到复位、退出到不同的链路状态(或其它状态)，不同的链路状态包括允许在链路上发送链路层传送单元的状态。
在一个实施例中，可以提供链路训练，并且链路训练包括发送扰码训练序列、有序集和控制序列(例如，结合所定义的超序列)中的一个或多个。训练序列符号可以包括头部、预留部分、目标延迟、号码对、物理通路图代码参考通路或一组通路和初始化状态中的一个或多个。在一个实施例中，头部可以以ACK或NAK、连同其它示例被发送。作为示例，训练序列可以作为超序列的部分被发送，并且可以被扰码。
在一个实施例中，有序集和控制序列不被扰码或交错，并且在所有通路上通等地、同时并且完全地被传输。对有序集的有效接收可以包括检查有序集(或部分有序集的整个有序集)的至少一部分。有序集可以包括电气有序集(EOS)，例如，电气空闲有序集(EIOS)或EIEOS。超序列可以包括快速训练序列(FTS)或数据序列(SDS)的开始部分。这样的集合和控制超序列可以被预定义，并且可以具有任何模式或十六进制表示、以及任何长度。例如，有序集和超序列可以是8字节、16字节、或32字节等长度。作为示例，FTS可以附加地在部分宽度传输链路状态的退出期间被利用以用于快速位锁定。注意，FTS定义可以是每通路的，并且可以利用FTS的循环版本。
在一个实施例中，超序列可以包括在训练序列流中***EOS，例如，EIEOS。在一个实现中，当信令开始时，通路以交错的方式上电。然而，这可以导致初始超序列在一些通路上的接收器处被截短。然而，超序列可以在短间隔(例如，大约一千单位间隔(或:1KUI))上重复。训练超序列可以附加地被用于抗扭斜、配置中的一个或多个，并且用于传递初始化目标、通路图等。EIEOS可以被用于下列操作中的一个或多个：将通路从不活动转变到活动状态、筛选良好通路、识别符号和TS边界、连同其它示例。
转到图8，示出了示例超序列的表示。例如，可以限定示例性检测超序列805。检测超序列805可以包括单个EIEOS(或其它EOS)的重复序列，跟随有特定训练序列(TS)的预定数量的实例。在一个示例中，EIEOS可以被发送，紧接着跟随有七个重复的TS实例。当七个TS的最后一个被发送时，EIEOS可以被再次发送，跟随有七个附加的TS的实例，依此类推。这个序列可以根据特定的预定义的频率而重复。在图8的示例中，EIEOS可以大约每一千UI一次(:1KUI)重新出现在通路上，跟随有检测超序列805的其余部分。接收器可以针对重复检测超序列805的存在来监控通路，并且当使得超序列705生效时可以得出远程代理存在、被添加(例如，热插拨)在通路上、被唤醒或被重新初始化等的结论。
在另一示例中，另一超序列810可以被定义为指示轮询、配置或环回条件或状态。如同示例检测超序列805一样，链路的通路可以由接收器针对这样的轮询/配置/环回超序列810进行监控，以识别轮询状态、配置状态或环回状态或条件。在一个示例中，轮询/配置/环回超序列810可以以EIEOS开始，跟随有预定义数量的TS重复实例。例如，在一个示例中，EIEOS可以跟随有三十一(31)个TS的实例，而EIEOS大约每四千UI(例如，～4KUI)进行重复。
此外，在另一示例中，可以定义部分宽度传输状态(PWTS)退出超序列815。在一个示例中，PWTS退出超序列可以包括初始EIEOS，以在发送超序列中的第一完全序列之前重复到先决条件通路。例如，要在超序列815中重复的序列可以以EIEOS开始(每1KUI重复大约一次)。此外，可以利用快速训练序列(FTS)来代替其它训练序列(TS)，FTS被配置为帮助较快的位锁定、字节锁定和抗扭斜。在一些实现中，FTS可以被解扰以进一步帮助尽可能快地并且非破坏性地将空闲通路带回到活动的。如同在进入链路传输状态之前的其它超序列一样，超序列815可以被中断并且通过发生数据序列的开始部分(SDS)结束。此外，部分FTS(FTSp)可以被发送，以例如通过允许位从FTSp被减去(或加到FTSp)，来帮助使新通路与活动通路同步，连同其它示例。
超序列(例如，检测超序列705和轮询/配置/环回超序列710等)可以在链路的整个初始化或重新初始化中潜在地被发送。接收器在接收并且检测到特定的超序列时，可以在一些实例中通过在通路上对相同的超序列产生回波到发射器来做出响应。通过发射器和接收器来接收和验证特定超序列可以用作握手，以确认通过超序列传递的状态或条件。例如，这样的握手(例如，利用检测超序列705)可以用于识别对链路的重新初始化。在另一示例中，这样的握手可以被用来指示电复位或低功率状态的结束，导致相对应的通路被带回，连同其它示例。例如，可以利用在发射器和接收器之间的握手来识别电复位的结束，其中每一个发射器和接收器发送检测超序列705。
在另一示例中，通路可以针对超序列被监控，并且结合对通路的筛选来使用超序列，以用于检测、唤醒、状态退出和进入，连同其它事件。超序列的预定义的和可预测的性质和形式可以进一步被用于执行这样的初始化任务，例如，位锁定、字节锁定、防反跳、解扰、抗扭斜、适应、延迟修复、协商的延迟和其它可能的使用。实际上，通路可以针对这样的事件被实质上连续地监控，以加快***对这样的条件做出反应并且处理这样的条件的能力。在防反跳的情况下，可以在通路上引入瞬变过程作为各种条件的结果。例如，对设备的添加或上电可以将瞬变过程引入到通路上。此外，由于不良的通路质量或电气故障，电压的不规则可以存在于通路上。例如，当EIEOS的值关于瞬变过程或其它位误差意外地偏离时，这样的不规则可以容易地在具有可预测的值的超序列上被检测到。
在一个示例中，发送设备可以试图进入特定的状态。例如，发送设备可以试图激活链路，并且进入初始化状态。在另一示例中，发送设备可以试图退出低功率状态，例如，L1状态，连同其它示例。在L1状态的一些实例中，L1状态可以用作功率节省、空闲、或待机状态。实际上，在一些示例中，主电源可以在L1状态中保持活动。在退出L1状态时，第一设备可以发送与从L1状态转变到特定的其它状态(例如，L0传输链路状态(TLS))相关联的超序列。如在其它示例中，超序列可以是跟随有预定数量的TSe的EOS的重复序列，使得EOS以特定的预定义频率被重复。在一个示例中，检测超序列可以用于退出L1或其它低功率状态。接收设备可以接收并且验证数据，识别超序列，并且接收设备可以通过将超序列发送回到发送设备来完成与发送设备的握手。
在发送和接收设备二者都接收相同的超序列的情况下，每一个设备可以进一步利用超序列来执行附加的初始化任务。例如，每一个设备可以利用超序列来执行防反跳、位锁定、字节锁定、解扰和抗扭斜。附加的初始化信息可以通过包括在超序列中的TSe的头部和有效载荷来传递。当链路被初始化时，在一些情况下，可以发送开始数据发送(SDS)序列，中断超序列(例如，在TS或EISOS的中部被发送)，并且在链路的任一侧上的相应的设备可以准备同步进入到TLS中。在TLS或“L0”状态中，超序列可以结束，并且链路层传送单元可以利用协议栈的链路层而被发送。
当在TLS中时，物理层仍然可以被提供执行控制任务的有限的机会。例如，可以在L0状态期间，在一个或多个通路上识别位误差和其它误差。在一个实现中，可以提供控制状态L0c。L0c状态可以被提供作为在TLS内的周期性窗口，以允许物理层控制消息在通过链路层发送的链路层传送单元的流之间被发送。例如，如在图9所示的示例中所表示的，L0状态可以被细分成L0c间隔。每一个L0c间隔可以以L0c状态或窗口(例如，905)开始，在所述窗口中可以发送物理层控制代码和其它数据。L0c间隔的其余部分(例如，910)可以专用于发送链路层传送单元。L0c间隔的长度和在每一个间隔中的L0c状态可以例如，由一个或多个设备的BIOS、另一基于软件的控制器、连同其它示例可编程地进行定义。L0c状态可以指数地比L0c间隔的其余部分更短。例如，在一个示例中，L0c可以是8UI，而L0c间隔的其余部分大约是4KUI，连同其它示例。这可以允许窗口，在所述窗口中，相对短的、预定义消息可以被发送，而实质上不干扰或浪费链路数据带宽。
L0c状态消息可以在物理层级处传递各种条件。在一个示例中，一个设备可以例如，基于位误差或其它误差超过特定的阈值量来发起对链路或通路的复位。也可以在L0c窗口(例如，前面的L0c窗口)中传递这样的误差。L0c状态还可以被支持以实现其它带内信令，例如，在帮助或触发在其它链路状态之间的转变时使用的信令。在一个示例中，L0c消息可以被用来将链路从活动L0状态转变到待机或低功率状态，例如，L1状态。如在图10的简化流程图中所示的，特定的L0c状态可以用于传递L1进入请求(例如，1010)。另外的链路层传送单元(例如，1020、1030)可以被发送，同时设备(或在设备上的代理)等待请求1010的确认。链路上的其它设备可以发送确认(例如，1040)。在一些示例中，确认还可以在L0c窗口中发送。在一些实例中，可以在接收到/发送L1请求1010之后，在下一L0c窗口中发送确认。定时器可以被用于使在每一个设备处的L0c间隔同步，并且请求设备可以基于识别出确认1040在下一L0c窗口处被发送来将确认1040识别为请求1010(例如，而不是独立的L1进入请求)的确认，连同其它示例。在一些实例中，确认可以通过与在L1进入请求1010中使用的代码不同的L0c代码来被传递。在其它实例中，确认1040可以包括对在请求1010中使用的L1进入请求代码产生回波，连同其它示例。此外，在可选的示例中，可以在L0c窗口中传递未确认信号或NAK。
除了使用L0c代码进行握手以外(或作为可选方案)，还可以结合使链路复位和重新初始化来发送超序列，例如，检测超序列。另外的握手可以出现在设备之间作为由第一设备发送并且由第二、接收设备产生回波的超序列。如上所述，超序列可以用于帮助对链路的重新初始化，包括对链路的通路进行防反跳、位锁定、字节锁定、解扰和抗扭斜。此外，设备可以利用定时器(例如，使用L0c间隔)来使设备和链路同步地进入到所请求的L1状态中。例如，对确认1040的接收可以向设备指示它们将在L0c间隔结束时相互进入(或开始进入)L1状态，所述L0c间隔与确认在其中被发送的L0c窗口相对应，连同其它示例。例如，在被包括在确认1040中或另外与确认1040相关联的、在L0c窗口中发送的数据可以指示设备将进入L1状态时的时间，连同其它潜在的示例。附加的链路层传送单元(例如，1050)，在一些实例中可以被发送，同时设备等待与转变到L1状态相对应的超时。
在HPI的一些实现中，可以在任何数量的两个或更多个通路上建立链路。此外，链路可以在第一数量的通路上被初始化，并且稍后转变到部分带宽状态，使得只有该数量的通路的一部分被使用。部分宽度状态可以被指定为低功率状态，例如，L0p状态。在一个示例中，L0c状态可以用于从L0状态(其中第一数量的通路是活动的)转变到L0p状态(其中更少数量的通路将是活动的)。例如，如在图11的示例中所示的，链路可以在第一宽度1110处是活动的。在一些实例中，第一宽度可以是全宽度(例如，在L0处)。在其它实例中，链路可以从利用第一数量的通路的第一L0p状态转变到使用不同数量(或组)的通路的另一L0p，连同其它示例。在第一宽度中的通路的L0c窗口期间，L0p进入代码1120可以被发送。L0p进入请求1120可以识别出哪个新宽度应被应用。在一些实例中，新链路宽度可以被预先确定，并且简单地利用接收到L0p请求1120而被识别。此外，在部分宽度状态中将被放弃的特定通路也可以结合L0p请求1120被指定或另外被识别或预先配置，连同其它示例。
以图11的示例继续，链路层传送单元或其它数据可以继续在全宽度的通路上被发送，同时链路等待转变到L0p状态。例如，持续时间t可以由在通过链路连接的设备处同步定时器指定，以使进入到L0状态同步。在一个示例中，持续时间t可以与L0c间隔的其余部分相对应，其中，L0c间隔的其余部分与请求1120相对应。在该间隔结束时，通路的一部分将保持活动，而通路的另一部分被置于不活动或空闲状态中。链路将接着在新宽度(例如，1140)处操作，至少直到L0p退出请求或其它链路宽度转变请求被接收到为止，连同其它示例。
HPI可以利用一个或多个功率控制单元(PCU)来帮助在L0和较低功率状态(例如，L0p和L1)之间的定时转变。此外，HPI可以支持主设备-从设备、主设备-主设备和其它架构。例如，PCU可以存在于在链路上连接的设备中的仅仅一个上或否则与在链路上连接的设备中的仅仅一个相关联，并且具有PCU的设备可以被考虑为主设备。主设备-主设备配置可以例如在这两个设备具有可以提示链路状态转变的相关联的PCU时实现。一些实现可以指定特定的低功率状态(例如，L0p或L1)的最小停留，例如，以试图使在状态之间的转变最小化，并且试图使在进入的低功率状态内的功率节省最大化，连同其它示例。
从部分宽度低功率状态退出可以适合于有效和快速地发生，以便使对活动通路的影响和中断最小化。在一些实现中，L0c窗口和代码也可以用于触发从L0p或其它状态退出以重新激活空闲通路。例如，转到图12的示例，示出了简化的流程图，其示出了从L0p状态的示例退出。在图12的特定示例中，当遇到L0c窗口1210时，可以发送链路层传送单元数据(例如，1205)，其中，L0进入(L0p退出)请求被包括在L0c窗口1210中。附加的链路层传送单元1215可以在L0p退出出现时的点之前被发送。正如在其它示例中，L0c代码1210可以包括识别或隐含地识别出状态转变开始/结束以及状态转变的特定事件时的时间。链路层传送单元(例如，1215)可以继续被发送以使数据传送最大化，同时设备预期进入状态转变。
在一个示例中，EIEOS 1220(或其它数据，例如，另一EOS)可以在不活动通路上被发送，以开始调节通路。在一些实例中，这样的不活动通路(例如，通路“n+1”到“z”)可能在某个时间是不活动的，并且唤醒通路可能引入电气瞬变过程和其它不稳定性。因此，EIEOS 1220以及关于从L0p状态的退出而发送的部分宽度超序列可以用于在通路唤醒时使通路防反跳。此外，在一些实例中，在唤醒通路(例如，通路“n+1”到“z”)上的瞬变可以潜在地影响活动通路(例如，通路“0”到“n”)。为了预防源于消极地影响活动通路的空闲通路的重新唤醒的不规则，在初始信号(例如，1220)在唤醒通路上被发送时或紧接着在初始信号(例如，1220)在唤醒通路上被发送之前，活动通路可以被同步以发送空链路层传送单元(例如，在1225)。
在一些实现中，对空闲通路的重新初始化可以被计时，以例如在相对应的L0c间隔结束时开始。在其它实例中，可选的时间可以被用于在早期开始重新初始化。在这样的实例中，L0p退出请求的发射器可以使空闲通路例如通过发送一个或多个单EIEOS而被预先调节。发送这样的调节信号可以与活动通路相协调，使得空链路层传送单元在活动通路上被即刻发送，以与EIEOS的初始发送相符合，并且保护活动通路免受在空闲通路的开始时的瞬变干扰，连同其它示例。例如，链路层缓冲器可以可选地或附加地用于免受在重新唤醒空闲通路时由这样的瞬变所导致的位损失，连同其它技术。
此外，在一些实现中，在发送初始EIEOS(或超序列)之后，可以发送部分宽度退出超序列(例如，1230)。超序列的至少一部分可以在活动通路上重复(例如，在1225)。此外，接收超序列1225的设备可以对超序列产生回波，以握手并且确认状态转变，连同其它示例。发送超序列(例如，1230)可以进一步被用于执行位锁定、字节锁定、防反跳、解扰和抗扭斜。例如，可以使重新激活的通路相对于活动通路抗扭斜。在一些实例中，可以访问和应用在链路的原始初始化中针对空闲通路确定的初始配置，但是在其它实例中，通路的空闲特性可以导致对扭斜的改变，并且其它通路特征导致对空闲通路的有效重新初始化。
简要地返回图8，表示可以结合部分宽度传输状态退出(例如，从L0p状态到L0状态的转变)而发送的序列的一个示例。因为通路在这样的转变之前和之后保持活动的，所以奖励可以被置于加速状态转变，以便提供对活动通路的最小破坏。在一个示例中，部分超序列可以被发送(例如，如在图12的1220中)，而没有随后的训练序列来加速防反跳。例如，瞬变可以试图在第一EIEOS内被解析，而不等待另一1KUI，所述另一1KUI用于使第二完整的EIEOS被发送以开始位锁定、字节锁定、抗扭斜和其它任务。此外，全部部分宽度传输状态退出超序列可以包括跟随有预定义数量的训练序列的EOS(例如，EIEOS)的重复序列。在图8的示例中，可以发送EIEOS，跟随有一系列训练序列(例如，七个连续的训练序列)。在一个实现中，不发送完整的训练序列(例如，在超序列805、810中使用的“TS”)，而可以发送缩短的“快速训练序列”(或FTS)。FTS的符号可以被优化以帮助重新激活的通路的快速位和字节锁定以及抗扭斜，连同其它特征。在一个示例中，FTS可以在长度上小于150UI(例如，128UI)。此外，FTS可以保持被解扰，以便进一步帮助空闲通路的快速恢复。
如在元件815中的第三行所示出的，一旦控制器确定重新激活的通路已经被有效地初始化，则部分宽度传输状态退出超序列就还可以由SDS中断。在一个示例中，部分FTS(或FTSp)可以跟随SDS以帮助使重新激活的通路与活动通路同步(例如，一旦位锁定、字节锁定和抗扭斜完成)。例如，FTSp的位长度可以被设置为与完整的链路层传送单元边界相对应，所述完整的链路层传送单元边界用于在重新激活的通路与活动通路之间的最终宽度。为了促成通路的快速同步，位可以在FTSp之前或在FTSp期间在接收器处被添加到通路或从通路中减去，以解决扭斜。可选地或此外，位还可以在SDS之前或在SDS期间在接收器处被添加到通路或从通路中被减去，以促成对最新激活的通路进行抗扭斜，连同其它示例。
返回到图12的讨论，在一些示例中，对数据链路层传送单元的传输可以在活动通路(例如，通路0到n)上重新开始(例如，在1225处)，同时对唤醒通路的初始化完成。例如，一旦防反跳被解决，链路层传输就可以重新开始。在一些实例中，可以结合以前空闲的通路(例如，通路n+1到z)的最终重新激活和同步(例如，结合FTSp 1235的发送)来即刻中断链路层传送单元传输(例如，在1240处)。在通路被恢复的情况下，链路层传送单元数据1245可以接着在所有通路上重新开始。
在一个实施例中，时钟可以被嵌入在数据中，所以没有单独的时钟通路。在通路上发送的链路层传送单元可以被扰乱以促成时钟恢复。作为一个示例，接收器时钟恢复单元可以将采样时钟传送到接收器(即，接收器从数据恢复时钟，并且使用它来对进入的数据进行采样)。在一些实现中，接收器持续地适应于进入的位流。通过嵌入时钟，管脚引出线可以潜在地被减少。然而，将时钟嵌入在带内数据中可以改变带内复位被接近的方式。在一个实施例中，可以在初始化之后利用阻塞链路状态(BLS)。此外，可以在初始化期间利用电气排序集超序列以促成复位(例如，如上所述)，连同其它考虑因素。所嵌入的时钟可以在链路上的设备之间是公共的，并且公共操作时钟可以在链路的校准和配置期间被设置。例如，HPI链路可以参考具有漂移缓冲器的公共时钟。这样的实现可以实现比在非公共参考时钟中使用的弹性缓冲器更低的延迟，连同其它可能的优点。此外，参考时钟分布段可以被匹配到指定的限制内。
如上面所提到的，HPI链路可能能够在多个速度下操作，所述多个速度包括初始化、默认通电的“慢模式”等。每一个设备的操作(或“快速”)速度或模式可以由BIOS静态地设置。在链路上的公共时钟可以基于在链路的任一侧上的每一个设备的相应的操作速度来被配置。例如，链路速度可以基于这两个设备操作速度中较慢的，连同其它示例。任何操作速度变化可以伴随有热或冷复位。
在一些示例中，在上电时，链路初始化为具有例如100MT/s的传送速率的慢模式。软件接着建立链路的操作速度的两侧，并且开始初始化。在其它实例中，边带机制可以被用于例如在慢模式缺乏或不可用时建立链路，所述链路包括在链路上的公共时钟。
在一个实施例中，慢模式初始化阶段可以使用与操作速度相同的编码、扰乱、训练序列(TS)、状态等，但具有可能更少的特征(例如，没有电参数建立、无适应等)。慢模式操作阶段也可以潜在地使用相同的编码、扰乱等(虽然其它实现可以不这样做)，但与操作速度相比可以具有更少的状态和特征(例如，无低功率状态)。
此外，可以使用设备的本地锁相环(PLL)时钟频率来实现慢模式。例如，HPI可以支持仿真的慢模式而不改变PLL时钟频率。虽然一些设计对于慢和快速度可以使用单独的PLL，但是在HPI的一些实现中，可以通过允许PLL时钟在慢模式期间以相同的快操作速度运行，来实现仿真的慢模式。例如，发射器可以通过多次重复位来仿真较慢的时钟信号，以便仿真慢高时钟信号，并且然后仿真慢低时钟信号。接收器可以接着对所接收的信号过采样，以定位由重复的位仿真的边缘，并且识别该位。在这样的实现中，共享PLL的端口可以在慢和快速度下共存。
公共慢模式速度可以在两个设备之间被初始化。例如，在链路上的这两个设备可以具有不同的快操作速度。例如，可以在链路上的恢复阶段或状态期间配置公共慢模式速度。在一个示例中，仿真倍数可以被设置为快速度与慢速度的整数(或非整数)比，并且不同的快速度可以被向下转换以与相同的慢速度一起工作。例如，支持至少一个公共频率的两个设备代理可以被热附接，而不考虑主机端口正运行的速度。软件发现然后可以使用慢模式链路来识别并且建立大部分最佳链路操作速度。在倍数是快速度与慢速度的整数比的场合，不同的快速度可以与可以在(例如，热附接的)发现阶段期间使用的相同的慢速度一起工作。
在HPI的一些实现中，可以支持对链路上的通路的适应。物理层可以支持接收器适应和发射器、或发送器适应二者。使用接收器适应，在通路上的发射器可以将采样数据发送到接收器，接收器逻辑可以处理该采样数据以识别在通路的电特性和信号的质量中的缺点。接收器然后可以基于对所接收的采样数据的分析，来对通路的校准进行调节以优化通路。在发射器适应的情况下，接收器可以再次接收采样数据，并且开发描述通路的质量的度量，但在这种情况下将度量传递到发射器(例如，使用后向通道，例如，软件、硬件、嵌入式、边带或其它通道)，以允许发射器基于反馈来对通路进行调节。可以使用从远程发射器发送的轮询超序列，在轮询状态开始时发起接收器适应。类似地，可以通过对每一个发射器参数重复下列项来完成发射器适应。这两个代理都可以作为主设备进入环回方式状态，并且发送指定的模式。这两个接收器都可以测量在远程代理处的该特定发射器设置的度量(例如，BER)。这两个代理都可以转到环回标记状态，并且然后复位，并使用后向通道(慢模式TLS或边带)来交换度量。基于这些度量，可以识别下一发射器设置。最终，最佳发射器设置可以被识别，并且被保存用于随后使用。
在链路上的这两个设备都可以完成相同的参考时钟(例如，ref clk)，弹性缓冲器可以被省略(任何弹性缓冲器可以被绕过或用作具有最低可能延迟的漂移缓冲器)。然而，相位调节或漂移缓冲器可以在每一个通路上被利用，以将相应的接收器位流从远程时钟域传送到本地时钟域。漂移缓冲器的延迟可以足以处理来自电器规范中的所有源(例如，电压、温度、由参考时钟路由不匹配引入的残余SSC等)的漂移的和，但尽可能小地减小传送延迟。如果漂移缓冲器太浅，则漂移误差可能产生，并且显示为一系列的CRC误差。因此，在一些实现中，可以提供漂移警告，其可以在实际漂移误差出现之前发起物理层复位，连同其它示例。
HPI的一些实现可以支持以相同的标称参考时钟频率运行但具有ppm差异的两侧。在这种情况下，频率调节(或弹性)缓冲器可能是被需要的，并且可以在扩展的BLS窗口期间或在定期地出现的特殊序列期间被调节，连同其它示例。
HPI PHY逻辑层的操作可以独立于下层传输媒体，假定延迟不导致在链路层处的延迟修复误差或超时，连同其它考虑因素。
外部接口可以在HPI中被提供，以帮助对物理层的管理。例如，可以提供外部信号(来自管脚、熔丝、其它层的)、定时器、控制、和状态寄存器。输入信号可以相对于PHY状态在任何时间改变，但在相应的状态中在特定的点处由物理层观察。例如，改变对齐信号(如下面介绍的)可以被接收，但在链路进入传输链路状态之后没有影响，连同其它示例。类似地，命令寄存器值可以只在特定的时间点由物理层实体进行观察。例如，物理层逻辑可以获取值的快照，并且在随后的操作中使用它。因此，在一些实现中，对命令寄存器的更新可以与特定时间段(例如，在传输链路状态中或当保持在复位校准中时，在慢模式传输链路状态中)的有限子集相关联，以避免反常行为。
因为状态值跟踪硬件变化，所以所读取的值可以取决于它们何时被读取。然而，一些状态值(例如，链路图、延迟、速度等)在初始化之后可以不改变。例如，重新初始化(或低功率链路状态(LPLS)、或L1状态、退出)是可以使这些状态值改变的唯一事情(例如，在TLS中的硬通路故障可以不导致对链路的重新配置，直到重新初始化被触发为止，连同其它示例)。
接口信号可以包括在物理层外部但影响物理层行为的信号。这样的接口信号作为示例可以包括编码和定时信号。接口信号可以是设计特定的。这些信号可以是输入或输出。一些接口信号(例如，所谓的信号量和带前缀的EO、连同其它示例)可以每有效边缘活动一次，即，它们可以被无效，并且接着再次有效以再次生效，连同其它示例。例如，表1包括示例功能的示例列表：
表1
可以成对地提供CSR定时器默认值，一个用于慢模式，而一个用于操作速度。在一些实例中，值0禁用定时器(即，超时从不出现)。定时器可以包括下面在表2中示出的定时器。主定时器可以用于对状态中预期的动作进行定时。辅助定时器用于中止进展不顺利的初始化或用于在自动测试设备(或ATE)模式中在精确的时间进行正向状态转变。在一些情况下，在一种状态中，辅助定时器可以比主定时器大得多。指数定时器集合可以被附有后缀exp，并且定时器值是升高到字段值2。对于线性定时器，定时器值是字段值。任一定时器可以使用不同的粒度。此外，在功率管理部分中的一些定时器可以在被称为定时简档的集合中。这些可以与相同名称的时序图相关联。
表2
定时器
表Tpriexp集合
用于驱动EIEOS的复位常驻区
接收器校准最小时间；用于使发射器交错地断开
发射器校准最小时间；用于交错的接通
Tsecexp集合
定时接收器校准
定时发射器校准
噪声抑制退出检测/防反跳
用于握手的DetectAtRx突出量
适应+位锁/字节锁/抗扭斜
配置链路宽度
等待行星对齐的完整链路层传送单元边界
重新字节锁/抗扭斜
Tdebugexp集合
热插拨；用于调试挂起的非0值
TBLSentry集合
BLS进入延迟-精细
BLS进入延迟-粗略
TBLS集合
发射器的BLS持续时间
接收器的BLS持续时间
发射器的BLS完整链路层传送单元间隔
接收器的TBLS完整链路层传送单元间隔
可以提供命令和控制寄存器。控制寄存器可以是以后的动作，并且在一些实例中，可以由软件读取或写入。以后的动作值可以在复位中连续地生效(例如，从面向软件阶段经历到面向硬件阶段)。控制信号量(带前缀CP)是RW1S，并且可以由硬件清除。控制寄存器可以用来执行本文描述的任何项目。它们可以是可修改的，并且由硬件、软件、固件或其组合可访问的。
状态寄存器可以被提供以跟踪硬件变化(由硬件写入和使用)，并且可以是只读的(但调试软件还可能能够对它们写入)。这样的寄存器可能不影响互操作性，并且一般可以用很多私有状态寄存器补充。状态信号量(带前缀SP)可以被托管，这是因为它们可以由软件清除，以重做设置状态的动作。默认意味着初始(在复位时)值可以被提供作为与初始化有关的这些状态位的子集。在初始化中止时，所述寄存器可以被拷贝到存储结构中。
可以提供工具盒寄存器。例如，在物理层中的可测试性工具盒寄存器可以提供模式生成、模式检查和环回控制机制。较高级应用可以利用这些寄存器连同电参数来确定余量。例如，内置在测试中的互连可以利用所述工具盒来确定余量。对于发射器适应，可以结合在前面的章节中描述的特定寄存器来使用这些寄存器，连同其它示例。
在一些实现中，HPI支持利用物理层的可靠性、可用性和可服务性(RAS)能力。在一个实施例中，HPI可以支持热插拨，并且移除可以包括软件的一层或多层。热移除可以包括使链路静止，并且初始化开始状态/信号可以针对待移除的代理而被清除。远程代理(即，未被移除的远程代理(例如，主机代理))可以被设置为慢速度，并且它的初始化信号也可以被清除。带内复位(例如，通过BLS)可以使这两个代理在复位状态(例如，校准复位状态(CRS))中等待；以及待移除的代理可以被移除(或可以在目标管脚复位、断电中被保持)，连同其它示例和特征。实际上，可以省略上述事件中的一些，并且可以添加附加的事件。
热添加可以包括可以默认为慢的初始化速度，并且初始化信号可以被设置在待添加的代理上。软件可以将速度设置为慢，并且可以清除在远程代理上的初始化信号。链路可以在慢模式中出现，并且软件可以确定操作速度。在一些情况下，此时没有远程的PLL重新锁定被执行。可以在这两个代理上设置操作速度，并且可以针对适应来设置启用(如果以前没有做)。初始化开始指示器可以在这两个代理上被清除，并且带内BLS复位可以使这两个代理在CRS中等待。软件可以使(待添加的)代理的热复位(例如，目标复位或自复位)有效，这可以使PLL重新锁定。软件还可以通过任何已知的逻辑来设置初始化开始信号，并且进一步在远程上设置(因而使它前进到接收器检测状态(RDS))。软件可以使正在添加代理的热复位无效(因而使它前进到RDS)。链路接着可以以操作速度初始化为传输链路状态(TLS)(或到环回，如果适应信号被设置)，连同其它示例。实际上，可以省略上述事件中的一些，并且可以添加附加的事件。
可以支持数据通路故障恢复。在一个实施例中，在HPI中的链路可以通过将本身配置为小于全宽度(例如，小于全宽度的一半)来对单个通路上的硬误差有承受力，全宽度因而可以排除有错误的通路。作为示例，配置可以通过链路状态机来完成，并且未使用的通路可以在配置状态中被关闭。作为结果，链路层传送单元可以在较窄的宽度上被发送，连同其它示例。
在HPI的一些实现中，可以在一些链路上支持通路反转。通路反转可以例如指连接到接收器的通路n/n-1/n-2…(例如，n可以等于19或7等)的发射器的通路0/1/2…。通路反转可以在接收器处被检测为在TS头部的字段中所识别的。接收器可以通过使用用于逻辑通路0…n的物理通路n…0而在轮询状态中开始来处理通路反向。因此，对通路的引用可以指逻辑通路号。因此，电路板设计者可以更有效地拟定物理或电气设计，并且HPI可以与虚拟通路分配一起工作，如本文所描述的。而且，在一个实施例中，极性可以反转(即，当微分发射器+/-被连接到接收器-/+时)。在一个实施例中，极性也可以在接收器处利用一个或多个TS头部字段被检测到，并且在轮询状态中被处理。
参考图13，描绘了用于包括多核处理器的计算***的框图的实施例。处理器1300包括任何处理器或处理设备，例如，微处理器、嵌入式处理器、数字信号处理器(DSP)、网络处理器、手持处理器、应用处理器、协处理器、片上***(SOC)或执行代码的其它设备。在一个实施例中，处理器1300包括至少两个核心——核心1301和1302，其可以包括不对称核心或对称核心(所示出的实施例)。然而，处理器1300可以包括可以是对称或非对称的任何数量的处理元件。
在一个实施例中，处理元件指用于支持软件线程的硬件或逻辑。硬件处理元件的示例包括：线程单元、线程槽、线程、处理单元、上下文、上下文单元、逻辑处理器、硬件线程、核心、和/或能够保持处理器的状态(例如，执行状态或架构状态)的任何其它元件。换句话说，在一个实施例中，处理元件指能够独立地与代码(例如，软件线程、操作***、应用或其它代码)相关联的任何硬件。物理处理器(或处理器插口)一般指集成电路，其可能包括任何数量的其它处理元件，例如，核心或硬件线程。
核心通常指位于能够维持独立架构状态的集成电路上的逻辑，其中每一个独立维持的架构状态与至少一些专用的执行资源相关联。与核心相反，硬件线程一般指位于能够维持独立架构状态的集成电路上的任何逻辑，其中独立维持的架构状态共享对执行资源的访问。如可以看到的，当某些资源被共享，并且其它资源专用于架构状态时，在硬件线程和核心的信号量之间的线重叠。然而通常，核心和硬件线程由操作***视为单独的逻辑处理器，其中操作***能够在每一个逻辑处理器上单独地调度操作。
如图13所示的物理处理器1300包括两个核心——核心1301和1302。在这里，核心1301和1302被考虑为对称核心，即，具有相同的配置、功能单元、和/或逻辑的核心。在另一实施例中，核心1301包括乱序处理器核心，而核心1302包括有序处理器核心。然而，核心1301和1302可以单独地选自任何类型的核心，例如，本地核心、软件管理的核心、适合于执行本地指令集架构(ISA)的核心、适合于执行已转换的指令集架构(ISA)的核心、共同设计的核心、或其它公知的核心。在异构核心环境(即，不对称核心)中，某种形式的转换(例如，二进制转换)可以用来在一个或两个核心上调度或执行代码。然而为了进一步讨论，在下面更详细描述在核心1301中所示的功能单元，而在核心1302中的单元在所述实施例中以类似的方式操作。
如所描绘的，核心1301包括两个硬件线程1301a和1301b，其也可以被称为硬件线程槽1301a和1301b。因此，在一个实施例中，软件实体(例如，操作***)可能将处理器1300视为四个单独的处理器，即，能够同时执行四个软件线程的四个逻辑处理器或处理元件。如上面所暗指的，第一线程与架构状态寄存器1301a相关联，第二线程与架构状态寄存器1301b相关联，第三线程可以与架构状态寄存器1302a相关联，以及第四线程可以与架构状态寄存器1302b相关联。在这里，每一个架构状态寄存器(1301a、1301b、1302a和1302b)可以被称为处理元件、线程槽、或线程单元，如上所述的。如所示出的，架构状态寄存器1301a在架构状态寄存器1301b中被复制，所以单独的架构状态/上下文能够被存储以用于逻辑处理器1301a和逻辑处理器1301b。在核心1301中，其它较小的资源(例如，在分配器和重命名块1330中的指令指针和重命名逻辑)也可以被复制用于线程1301a和1301b。可以通过分区来共享一些资源，例如，在重排序/引退单元1335、ILTB 1320、装入/存储缓冲器、以及队列中的重排序缓冲区。可能完全共享其它资源，例如，通用内部寄存器、页表基址寄存器、低级数据缓存器和数据TLB 1315、执行单元1340和乱序单元1335的部分。
处理器1300通常包括可以被完全共享、通过分区来共享、或由处理元件专用/专用于处理元件的其它资源。在图13中，示出了具有处理器的例证性逻辑单元/资源的纯示例性的处理器的实施例。注意，处理器可以包括或省略这些功能单元中的任一个，以及包括未描绘的任何其它已知的功能单元、逻辑或固件。如所示出的，核心1301包括简化的、代表性的乱序(OOO)处理器核心。但在不同的实施例中可以利用有序处理器。OOO核心包括用于预测待执行/采用的分支的分支目标缓冲器1320和用于存储指令的地址转换条目的指令转换缓冲器(I-TLB)1320。
核心1301还包括耦合到取出单元1320用于对取出的单元进行解码的解码模块1325。在一个实施例中，取出逻辑包括分别与线程槽1301a、1301b相关联的单独序列。通常，核心1301与第一ISA相关联，第一ISA限定/指定在处理器1300上可执行的指令。通常，作为第一ISA的部分的机器代码指令包括指令的一部分(被称为操作码)，其参考/指定待执行的指令或操作。解码逻辑1325包括电路，所述电路识别来自其操作码的这些指令，并且在管线中传递解码的指令以用于处理如在第一ISA中所限定的。例如，在一个实施例中，如在下面更详细讨论的，解码器1325包括被设计为或适合于识别特定的指令(例如，事务指令)的逻辑。作为由解码器1325识别的结果，架构或核心1301采取特定的、预定义的动作来执行与适当的指令相关联的任务。重要的是注意到，可以响应于单个或多个指令来执行本文所描述的任何任务、块、操作和方法；其中一些指令可以是新指令或老指令。注意，在一个实施例中，解码器1326识别相同的ISA(或其子集)。可选地，在异构核心环境中，解码器1326识别第二ISA(第一ISA的子集或不同的ISA)。
在一个示例中，分配器和重命名器块1330包括用于预留资源的分配器，例如，用于存储指令处理结果的寄存器文件。然而，线程1301a和1301b能够乱序执行，其中分配器和重命名块1330也预留其它资源，例如，用于跟踪指令结果的重排序缓冲器。单元1330也可以包括寄存器重命名器，以将程序/指令参考寄存器重命名到在处理器1300内部的其它寄存器。重排序/引退单元1335包括部件，例如，上面提到的重排序缓冲器、装入缓冲器和存储缓冲器，以支持乱序执行和乱序执行的指令的稍后按序引退。
在一个实施例中，调度器和执行单元块1340包括用于在执行单元上调度指令/操作的调度器单元。例如，浮点指令在具有可用的浮点执行单元的执行单元的端口上被调度。还包括与执行单元相关联的寄存器文件以存储信息指令处理结果。示例性执行单元包括浮点执行单元、整数执行单元、跳跃执行单元、装入执行单元、存储执行单元、和其它已知的执行单元。
较低级数据高速缓存和数据转换缓冲器(D-TLB)1350被耦合到执行单元1340。数据高速缓存用于存储可能被保持在存储器相干性状态中的最近使用/操作的元件，例如，数据操作数。D-TLB用于存储最近的虚拟/线性到物理地址的转换。作为特定的示例，处理器可以包括页表结构，其用于将物理存储器分成多个虚拟页。
在这里，核心1301和1302共享对较高级的或进一步发展的高速缓存(例如，与片上接口1310相关联的第二级高速缓存)的访问。注意，较高级或进一步发展指从执行单元增加或变得更进一步的高速缓存级别。在一个实施例中，较高级高速缓存是最后一级数据高速缓存——在处理器1300上的存储器分级结构中的最后一级高速缓存，例如，第二或第三级数据高速缓存。然而，较高级高速缓存并不限于此，因为它可以与指令高速缓存相关联或包括指令高速缓存。追踪高速缓存——一种类型的指令高速缓存——替代地可以耦合在解码器1325之后，以存储最近解码的轨迹。在这里，指令可能指宏指令(即，由解码器识别的一般指令)，其可以解码成多个微指令(微操作)。
在所描绘的配置中，处理器1300还包括片上接口模块1310。从历史角度看，在下面更详细描述的存储器控制器被包括在处理器1300外部的计算***中。在这个场景中，片上接口1310与在处理器1300外部的设备(例如，***存储器1375、芯片组(通常包括连接到存储器1375的存储器控制器集线器和连接***设备的I/O控制器集线器)、存储器控制器集线器、北桥或其它集成电路)进行通信。而且在这个情形中，总线1305可以包括任何已知的互连，例如，多点分支总线、点对点互连、串行互连、并行总线、相干(例如，缓存相干)总线、分层协议架构、差分总线和GTL总线。
存储器1375可以专用于处理器1300或与***中的其它设备共享。存储器的类型的公共示例包括DRAM、SRAM、非易失性存储器(NV存储器)和其它已知的存储设备。注意，设备1380可以包括图形加速器、耦合到存储器控制器集线器的处理器或卡、耦合到I/O控制器集线器的数据存储装置、无线收发机、闪存设备、音频控制器、网络控制器、或其它已知的设备。
然而最近，随着更多的逻辑和设备被集成在单个管芯(例如，SOC)上，这些设备中的每一个都可以被合并在处理器1300上。例如，在一个实施例中，存储器控制器集线器与处理器1300在相同的封装和/或管芯上。在这里，核心(核心上部分)1310的一部分包括用于与其它设备(例如，存储器1375或图形设备1380)进行连接的一个或多个控制器。包括用于与这样的设备进行连接的互连和控制器的配置通常被称为核心上(或非核心配置)。作为示例，片上接口1310包括用于片上通信的环形互连和用于片外通信的高速串行点对点链路1305。然而在SOC环境中，甚至更多的设备(例如，网络接口、协处理器、存储器1375、图形处理器1380和任何其它已知的计算机设备/接口)可以集成在单个管芯或集成电路上，以提供具有高功能和低功率消耗的小规格因子。
在一个实施例中，处理器1300能够执行编译器、优化和/或转换器代码1377，以编译、转换和/或优化应用代码1376，以支持本文描述的装置和方法或与其进行连接。编译器通常包括程序或程序的集合，以将源文本/代码转换成目标文本/代码。通常，使用编译器对程序/应用代码进行的编译在多个阶段中完成，并且进行传递以将高级编程语言代码转换成低级机器或汇编语言代码。然而，单程编译器仍可以用于简单的编译。编译器可以利用任何已知的编译技术，并且执行任何已知的编译器操作，例如，词汇分析、预处理、解析、语义分析、代码生成、代码转换和代码优化。
较大的编译器通常包括多个阶段，但最经常地这些阶段被包括在两个一般阶段内：(1)前端，即，通常其中句法处理、语义处理和一些转换/优化可以发生，以及(2)后端，即，通常其中分析、转换、优化和代码生成发生。一些编译器指中间部分，其示出了在编译器的前端和后端之间的轮廓的模糊。作为结果，对***、关联、生成或编译器的其它操作的引用可以发生在任何前述的阶段或过程以及编译器的任何其它已知的阶段或过程中。作为例证性示例，编译器可能将操作、调用、功能等***编译的一个或多个阶段中，例如，在编译的前端阶段中***调用/操作和然后在转换阶段期间将调用/操作转换为低级代码。注意，在动态编译期间，编译器代码或动态优化代码可以***这样的操作/调用，以及优化代码以用于在运行时期间执行。作为特定的例证性示例，二进制代码(已经编译的代码)可以在运行时期间动态地被优化。在这里，程序代码可以包括动态优化代码、二进制代码、或其组合。
类似于编译器，转换器(例如，二进制转换器)静态或动态地转换代码以优化和/或转换代码。因此，对代码、应用代码、程序代码或其它软件环境的执行的引用可以指：(1)动态或静态地执行编译器程序、优化代码优化器或转换器，用于编译程序代码、用于维持软件结构、用于执行其它操作、用于优化代码、或用于转换代码；(2)执行包括操作/调用的主程序代码，所述主程序代码例如被优化/编译的应用代码；(3)执行与主程序代码相关联的其它程序代码(例如，库)，用于维持软件结构、用于执行其它软件相关操作、或用于优化代码；或(4)其组合。
现在参考图14，示出了多核处理器的实施例的框图。如在图14的实施例中所示的，处理器1400包括多个域。具体地，核心域1430包括多个核心1430A-1430N，图形域1460包括具有媒体引擎1465的一个或多个图形引擎和***代理域1410。
在各种实施例中，***代理域1410处理功率控制事件和功率管理，使得域1430和1460的单独的单元(例如，核心和/或图形引擎)独立地可控制地根据在给定单元中出现的活动(或不活动)在适当的功率模式/级别(例如，活动、涡轮、睡眠、休眠、深睡眠、或其它高级配置功率接口如状态)下动态地操作。每一个域1430和1460可以在不同的电压和/或功率下操作，并且此外在域内的单独单元的每一个都可能在独立的频率和电压下操作。注意，虽然只示出了三个域，但是应理解本发明的范围并不被限制在这个方面，并且在其它实施例中附加的域可以存在。
如所示出的，除了各种执行单元和附加的处理元件以外，每一个核心1430还包括低级高速缓存。在这里，各种核心相互耦合，并且与由最后一级高速缓存(LLC)1440A-1440N的多个单元或分片构成的共享缓存存储器相耦合；这些LLC通常包括存储装置和缓存控制器功能，并且在核心当中以及也可能在图形引擎当中被共享。
如所看到的，环形互连1450将核心耦合在一起，并且经由多个止动环1452A-1452N提供在核心域1430、图形域1460和***代理电路1410之间的互连，每一个止动环在核心和LLC分片之间的耦合处。如在图14中看到的，互连1450用于携带各种信息，包括地址信息、数据信息、确认信息和窥探/无效信息。虽然示出了环互连，但是可以利用任何已知的管芯上互连或结构。作为例证性示例，可以用类似的方式来利用上面讨论的一些结构(例如，另一管芯上互连、片上***结构(OSF)、高级微控制器总线架构(AMBA)互连、多维网状结构、或其它已知的互连架构)。
如进一步描绘的，***代理域1410包括显示引擎1412，显示引擎1412提供对相关联的显示器的控制和到相关联的显示器的接口。***代理域1410可以包括其它单元，例如，提供到***存储器(例如，使用多个DIMM实现的DRAM)的接口的集成存储器控制器1420、执行存储器相干操作的相干逻辑1422。多个接口可以存在以实现在处理器和其它电路之间的互连。例如，在一个实施例中，提供至少一个直接媒体接口(DMI)1416接口，以及一个或多个PCIeTM接口1414。显示引擎和这些接口一般经由PCIeTM桥1418耦合到存储器。仍然进一步地，为了提供在其它代理(例如，附加的处理器或其它电路)之间的通信，可以提供一个或多个其它接口。
现在参考图15，示出了代表性核心的框图；具体地，核心(例如，来自图14的核心1430)的后端的逻辑块。通常，图15所示的结构包括具有用于取出进入指令、执行各种处理(例如，缓存、解码、分支预测等)的前端单元1570并且将指令/操作传递到乱序(OOO)引擎1580的乱序处理器。OOO引擎1580对解码的指令执行进一步的处理。
具体地在图15的实施例中，乱序引擎1580包括分配单元1582，用于从前端单元1570接收解码的指令并且将它们分配到适当的资源(例如，寄存器等)，所述解码的指令可以以一个或多个微指令或uop的形式。接着，指令被提供到预留站1584，其预留资源并且调度它们以用于在多个执行单元1586A-1586N中的一个上执行。各种类型的执行单元可以存在，包括例如，算术逻辑单元(ALU)、装入和存储单元、矢量处理单元(VPU)、浮点执行单元等。来自这些不同的执行单元的结果被提供到重排序缓冲器(ROB)1588，其获取未排序的结果，并且将它们返回到正确的程序顺序。
仍然参考图15，注意，前端单元1570和乱序引擎1580二者都耦合到存储器分级结构的不同级别。具体地示出的是指令级高速缓存1572，指令级高速缓存1572继而耦合到中级高速缓存1576，中级高速缓存1576继而耦合到最后一级高速缓存1595。在一个实施例中，最后一级高速缓存1595实现在片上(有时被称为非核心)单元1590中。作为示例，单元1590类似于图14的***代理1410。如上面讨论的，非核心1590与***存储器1599进行通信，***存储器1599在所示的实施例中经由ED RAM实现。也注意，在乱序引擎1580内的各种执行单元1586与第一级高速缓存1574进行通信，第一级高速缓存1574也与中级高速缓存1576进行通信。也注意，附加的核心1530N-2——1530N可以耦合到LLC 1595。虽然在图15的实施例中的这个高级别处示出，但是应理解，各种变化和附加的部件可以存在。
转到图16，示出了由包括用于执行指令的执行单元的处理器构成的示例计算机***的框图，其中一个或多个互连根据本发明的一个实施例实现一个或多个特征。***1600包括部件(例如，处理器1602)，其用于根据本发明(例如，在本文描述的实施例)，使用包括用于执行处理数据的算法的逻辑的执行单元。***1600代表基于PENTIUM IIITM、PENTIUM 4TM、XeonTM、Itanium、XScaleTM和/或StrongARMTM微处理器的处理***，但是还可以使用其它***(包括具有其它微处理器、工程设计工作站、机顶盒等的PC)。在一个实施例中，范例***1600执行从RedMond,Washington的Microsoft Corporation可得到的WINDOWSTM操作***的版本，但是也可以使用其它操作***(例如，UNIX和Linux)、嵌入式软件、和/或图形用户界面。因此，本发明的实施例并不限于硬件电路和软件的任何特定的组合。
实施例不限于计算机***。可以在其它设备(例如，手持设备和嵌入式应用)中使用本发明的可选实施例。手持设备的一些示例包括蜂窝电话、互联网协议设备、数字照相机、个人数字助理(PDA)、和手持PC。嵌入式应用可以包括微控制器、数字信号处理器(DSP)、片上***、网络计算机(NetPC)、机顶盒、网络集线器、广域网(WAN)交换机、或可以执行根据至少一个实施例的一个或多个指令的任何其它***。
在所示出的实施例中，处理器1602包括一个或多个执行单元1608，以实现执行至少一个指令的算法。可以在单个处理器桌面或服务器***的上下文中描述一个实施例，但可选的实施例可以被包括在多处理器***中。***1600是“集线器”***架构的示例。计算机***1600包括用于处理数据信号的处理器1602。作为一个例证性示例，处理器1602包括例如复杂指令集计算机(CISC)微处理器、精简指令集计算(RISC)微处理器、超长指令字(VLIW)微处理器、实现指令集的组合的处理器、或任何其它处理器设备，例如，数字信号处理器。处理器1602耦合到在处理器1602和***1600中的其它部件之间发送数据信号的处理器总线1610。***1600的元件(例如，图形加速器1612、存储器控制器集线器1616、存储器1620、I/O控制器集线器1624、无线收发机1626、闪存BIOS 1628、网络控制器1634、音频控制器1636、串行扩展端口1638、I/O控制器1640等)执行熟悉本领域的人员所公知的常规功能。
在一个实施例中，处理器1602包括第1级(L1)内部高速缓存存储器1604。取决于架构，处理器1602可以具有单个内部高速缓存或多个级别的内部高速缓存。取决于特定的实现和需要，其它实施例包括内部和外部高速缓存二者的组合。寄存器文件1606将不同类型的数据存储在各种寄存器中，所述各种寄存器包括整数寄存器、浮点寄存器、矢量寄存器、分组寄存器、影子寄存器、检查点寄存器、状态寄存器和指令指针寄存器。
执行单元1608，包括用于执行整数和浮点操作的逻辑，执行单元1608也存在于处理器1602中。在一个实施例中，处理器1602包括微代码(ucode)ROM，以存储微代码，所述微代码在被执行时，用于实现某些微指令的算法或处理复杂的情形。在这里，微代码可能是可以更新的以处理处理器1602的逻辑故障/修复。对于一个实施例，执行单元1608包括用于处理打包的指令集1609的逻辑。通过将打包的指令集1609包括在通用处理器1602的指令集中连同用于执行指令的相关联的电路，可以在通用处理器1602中使用打包的数据来执行由很多多媒体应用使用的操作。因此，通过使用用于对打包的数据执行操作的处理器的数据总线的全宽度来加速并且更有效地执行很多多媒体应用。这可能消除了在处理器的数据总线上传送数据的较小单位以执行一个或多个操作的需要，一次一个数据元素。
也可以在微控制器、嵌入式处理器、图形设备、DSP和其它类型的逻辑电路中使用执行单元1608的可选实施例。***1600包括存储器1620。存储器1620包括动态随机存取存储器(DRAM)设备、静态随机存取存储器(SRAM)设备、闪存设备、或其它存储器设备。存储器1620存储由数据信号表示的指令和/或数据，所述数据信号是由处理器1602执行的。
注意，可以在图16中示出的一个或多个互连上利用本发明的任何前述特征或方面。例如，未示出的用于耦合处理器1602的内部单元的管芯上互连(ODI)实现了上面描述的本发明的一个或多个方面。或者本发明与处理器总线1610(例如，其它已知的高性能计算互连)、到存储器1620的高带宽存储器路径1618、到图形加速器1612的点对点链路(例如，符合快速***部件互连(PCIe)的结构)、控制器集线器互连1622、I/O或用于耦合其它所示部件的其它互连(例如，USB、PCI、PCIe)相关联。这样的部件的一些示例包括音频控制器1636、固件集线器(闪存BIOS)1628、无线收发机1626、数据存储装置1624、包含用户输入和键盘接口1642的旧版I/O控制器1610、串行扩展端口1638(例如，通用串行总线(USB))、和网络控制器1634。数据存储设备1624可以包括硬盘驱动器、软盘驱动器、CD-ROM设备、闪存设备、或其它大容量存储设备。
现在参考图17，示出了根据本发明的实施例的第二***1700的框图。如图17所示，微处理器***1700是点对点互连***，并且包括经由点对点互连1750耦合的第一处理器1770和第二处理器1780。每一个处理器1770和1780可以是处理器的某个版本。在一个实施例中，1752和1754是串行、点对点相干互连结构(例如，高性能架构)的部分。作为结果，本发明可以在QPI架构内实现。
虽然只示出了两个处理器1770、1780，但是应理解，本发明的范围并不限于此。在其它实施例中，一个或多个附加的处理器可以存在于给定的处理器中。
处理器1770和1780被示出为分别包括集成存储器控制器单元1772和1782。处理器1770还包括点对点(P-P)接口1776和1778作为其总线控制器单元的一部分；类似地，第二处理器1780包括P-P接口1786和1788。处理器1770、1780可以使用P-P接口电路1778、1788经由点对点(P-P)接口1750来交换信息。如图17所示，IMC 1772和1782将处理器耦合到可以是在本地附连到相应的处理器的主存储器的部分的相应的存储器，即，存储器1732和存储器1734。
处理器1770、1780的每一个经由单独的P-P接口1752、1754使用点对点接口电路1776、1794、1786、1798与芯片组1790交换信息。芯片组1790还经由接口电路1792连同高性能图形互连1739与高性能图形电路1738交换信息。
共享高速缓存(未示出)可以包括在任一处理器中或在两个处理器的外部；然而如果处理器被置于低功率模式中，则经由P-P互连与处理器连接，使得任一或两个处理器的本地高速缓存信息可以存储在共享高速缓存中。
芯片组1790可以经由接口1796被耦合到第一总线1716。在一个实施例中，第一总线1716可以是***部件互连(PCI)总线或诸如快速PCI总线或另一第三代I/O互连总线之类的总线，但是本发明的范围并不限制于此。
如图17所示，各种I/O设备1716耦合到第一总线1716，连同将第一总线1716耦合到第二总线1720的总线桥1718。在一个实施例中，第二总线1720包括低管脚数(LPC)总线。在一个实施例中，各种设备耦合到第二总线1720，所述各种设备包括例如，键盘和/或鼠标1722、通信设备1727和存储单元1728，例如，磁盘驱动器或通常包括指令/代码和数据1730的其它大容量存储设备。此外，音频I/O 1724被示出为耦合到第二总线1720。注意，其它架构是可能的，其中所包括的部件和互连架构不同。例如，不是图17的点对点架构，***可以实现多点总线或其它这样的架构。
接着转到图18，描绘了根据本发明的片上***(SOC)设计的实施例。作为特定的例证性示例，SOC 1800包括在用户设备(UE)中。在一个实施例中，UE指由最终用户使用来进行通信的任何设备，例如，手持电话、智能电话、平板计算机、超薄笔记本计算机、具有宽带适配器的笔记本计算机或任何其它类似的通信设备。UE通常连接到基站或节点，其可能实际上与在GSM网络中的移动台(MS)相对应。
在这里，SOC 1800包括2个核心——1806和1807。类似于上面的讨论，核心1806和1807可以符合指令集架构，例如，基于架构CoreTM的处理器、Adavanced Micro Devices,Inc.(AMD)处理器、基于MIPS的处理器、基于ARM的处理器设计、或其客户，以及其许可方或采纳者。核心1806和1807耦合到与总线接口单元1809和L2缓存器1811相关联的高速缓存控制器1808，以用于与***1800的其它部分进行通信。互连1810包括可能实现本文描述的一个或多个方面的芯片上互连，例如，IOSF、AMBA或上面讨论的其它互连。
互连1810将通信通道提供到其它部件，例如，与SIM卡进行连接的用户识别模块(SIM)1830、保存引导代码用于由核心1806和1807执行以初始化并且引导SOC 1800的引导rom 1835、与外部存储器(例如，DRAM1860)进行连接的SDRAM控制器1840、与非易失性存储器(例如，闪存1865)进行连接的闪存控制器1845、与***设备进行连接的***控件1850(例如，串行***接口)、显示并且接收输入(例如，启用触摸的输入)的视频编码译码器1820和视频接口1825、执行与图形相关的计算的GPU 1815等。这些接口中的任一个可以并入本文描述的发明的方面。
此外，***示出了用于通信的***设备，例如，蓝牙模块1870、3G调制解调器1875、GPS 1885和WiFi 1885。注意，如上面提到的，UE包括用于通信的无线装置。作为结果，这些***通信模块并不全部都是需要的。然而在UE的某个形式中，用于外部通信的无线装置将被包括。
虽然关于有限数量的实施例描述了本发明，但是本领域中的技术人员将从其认识到很多修改和变型。意图是所附的权利要求涵盖如落在本发明的真正精神和范围内的所有这样的修改和变型。
设计可以经历各种阶段，从创建到模拟到制造。表示设计的数据可以用多种方式表示设计。首先，如在模拟中有用的，硬件可以被表示为使用硬件描述语言或另一功能描述语言。此外，可以在设计过程的一些阶段产生具有逻辑和/或晶体管栅极的电路级模型。此外，大部分设计在某个阶段达到表示在硬件模型中的各种设备的物理放置的数据的级别。在使用常规半导体制造技术的情况下，表示硬件模型的数据可以是指定在用于生成集成电路的掩模的不同掩蔽层上的各种特征的存在或缺乏的数据。在设计的任何表示中，数据可以存储在任何形式的机器可读介质中。存储器或磁性或光学存储装置(例如，磁盘)，可以是机器可读介质，其用于存储经由光波或电波调制或另外生成以发送这样的信息而发送的信息。当指示或携带代码或设计的电载波被发送时，在电信号的拷贝、缓冲或重新传输被执行的程度上，新拷贝被制造。因此，通信提供者或网络提供者可以在有形、机器可读介质上至少临时地存储体现本发明的实施例的技术的制品，例如，被编码到载波中的信息。
如本文所使用的模块指硬件、软件和/或固件的任何组合。作为示例，模块包括硬件，例如，微控制器，所述硬件与非临时介质相关联以用于存储适合于由微控制器执行的代码。因此，在一个实施例中，对模块的提及指硬件，所述硬件特别地被配置为识别和/或执行保存在非临时介质上的代码。此外，在另一实施例中，对模块的使用指包括特定地适合于由微控制器执行以实现预先确定的操作的代码的非临时介质。而且如可以推断出的，在又一实施例中，术语“模块”(在本示例中)可以指微控制器和非临时介质的组合。被示出为单独的其它模块边界通常不同并且可能重叠。例如，第一和第二模块可以共享硬件、软件、固件或其组合，同时可能保留一些独立的硬件、软件或固件。在一个实施例中，术语“逻辑”的使用包括硬件，例如，晶体管、寄存器或其它硬件，例如，可编程逻辑设备。
在一个实施例中，对短语“被配置为”的使用指布置、放置在一起、制造、提供以出售、引入和/或设计装置、硬件、逻辑或元件，以执行指定或确定的任务。在本示例中，其中未操作的装置或元件仍然“被配置为”执行指定任务，如果它被设计、耦合和/或互连以执行所述指定的任务。作为纯粹例证性的示例，逻辑门可以在操作期间提供0或1。但“被配置为”向时钟提供启动信号的逻辑门不包括可以提供1或0的每一个可能的逻辑门。替代地，逻辑门是以某种方式耦合的逻辑门，在该方式中，在操作期间，1或0输出启动时钟。再一次注意，对术语“被配置为”的使用并不需要操作，而相反关注装置、硬件和/或元件的潜在状态，其中在潜在状态中，当装置、硬件、和/或元件正操作时，所述装置、硬件和/或元件被设计为执行特定的任务。
此外，在一个实施例中，对短语“用于”、“能够/用于”和/或“可操用于”的使用指以指定的方式能够实现对装置、逻辑、硬件和/或元件的使用的方式设计的某些装置、逻辑、硬件和/或元件。注意，如上所述的，在一个实施例中，对用于、能够或可操作用于的使用指装置、逻辑、硬件和/或元件的潜在状态，其中所述装置、逻辑、硬件和/或元件不操作，但以指定的方式来实现装置的使用的方式进行设计。
如在本文中所使用的，值包括数字、状态、逻辑状态、或二进制逻辑状态的任何已知的表示。通常，对逻辑电平、逻辑值或逻辑学值的使用也被称为1和0，其简单地表示二进制逻辑状态。例如，1指高逻辑电平，而0指低逻辑电平。在一个实施例中，存储单元(例如，晶体管或闪存单元)可能能够保存单个逻辑值或多个逻辑值。然而，在计算机***中的值的其它表示被使用。例如，十进制数十也可以被表示为1010的二进制值和十六进制字母A。因此，值包括能够被保存在计算机***中的信息的任何表示。
而且，状态可以由值或值的部分表示。作为示例，第一值(例如，逻辑一)可以表示默认或初始状态，而第二值(例如，逻辑零)可以表示非默认状态。此外，在一个实施例中，术语“复位”和“置位”分别指默认和更新值和状态。例如，默认值可能包括高逻辑值，即，复位，而更新值可能包括低逻辑值，即，置位。注意，值的任何组合可以用于表示任何数量的状态。
上面所阐述的方法、硬件、软件、固件或代码的实施例可以经由存储在机器可访问、机器可读、计算机可访问或计算机可读介质上的由处理元件可执行的指令或代码来实现。非临时机器可访问/可读介质包括提供(即，存储和/或传输)以机器(例如，计算机或电子***)可读的形式的信息的任何机制。例如，非临时机器可访问介质包括随机存取存储器(RAM)，例如，静态RAM(SRAM)或动态RAM(DRAM)、ROM；磁性或光学存储介质；闪存设备；电存储设备；光存储设备；声存储设备；用于保存从临时(传播)信号(例如，载波、红外信号、数字信号等)接收的信息的其它形式的存储设备等，其应与可以从那里接收信息的非临时介质区分开。
用于对逻辑进行编程以执行本发明的实施例的指令可以存储在***中的存储器(例如，DRAM、高速缓存、闪速存储器、或其它存储装置)内。此外，可以经由网络或通过其它计算机可读介质来分布指令。因此，机器可读介质可以包括用于以机器(例如，计算机)可读的形式存储或发送信息的任何机制，但不限于软盘、光盘、压缩光盘、只读存储器(CD-ROM)、以及磁光盘、只读存储器(ROM)、随机存取存储器(RAM)、可擦除可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)、磁卡或光卡、闪存或在互联网上经由电、光、声或其它形式的传播信号(例如，载波、红外信号、数字信号等)传输信息中使用的有形、机器可读存储介质。因此，计算机可读介质包括适合于以由机器(例如，计算机)可读的形式存储或发送电子指令或信息的任何类型的有形机器可读介质。
下面的示例属于根据本说明书的实施例。一个或多个实施例可以提供将周期性的控制窗口嵌入在链路层数据流中以在串行数据链路上发送的装置、***、机器可读存储介质、机器可读介质和方法，其中控制窗口被配置为提供包括用于在数据链路上发起状态转变时使用的信息的物理层信息。
在至少一个示例中，数据流包括一系列链路层传送单元。
在至少一个示例中，链路层数据流在数据链路的链路传输状态期间被发送。
一个或多个示例还可以提供在数据流中识别特定的控制窗口，并且在特定控制窗口期间将复位数据发送到连接到数据链路的设备，其中复位数据用于传递从链路传输状态进入复位状态的尝试。
一个或多个示例还可以提供生成与复位状态相关联的超序列，并且将所述超序列发送到设备。
一个或多个示例还可以提供在数据流中识别特定控制窗口，并且在特定控制窗口期间将链路宽度转变数据发送到连接到数据链路的设备，其中链路宽度转变数据用于传递改变链路上的活动通路的数量的尝试。
在至少一个示例中，通路的数量从原始数量减小到新数量，其中减小活动通路的数量与进入部分宽度链路传输状态相关联。
一个或多个示例还可以提供在数据流中识别随后的控制窗口，并且在随后的控制窗口期间将部分宽度状态退出数据发送到设备，其中部分宽度状态退出数据用于传递将活动通路的数量返回到原始数量的尝试。
一个或多个示例还可以提供在数据流中识别特定的控制窗口，并且在特定控制窗口期间将低功率数据发送到连接到数据链路的设备，其中低功率数据用于传递从链路传输状态进入低功率状态的尝试。
在至少一个示例中，控制窗口根据所定义的控制间隔被嵌入，并且连接到数据链路的设备使状态转变与相对应的控制间隔的结束同步。
一个或多个实施例可以提供用于接收数据流的装置、***、机器可读存储介质、机器可读介质和方法，其中数据流包括交替的发送间隔和控制间隔，其中链路层链路层传送单元在传输间隔期间被发送，并且控制间隔提供发送物理层控制信息的机会；识别包括在控制间隔中的特定控制间隔中的控制数据，所述控制数据用于指示从第一状态尝试进入特定状态，其中数据流在第一状态中被接收；以及促成转变到特定状态。
在至少一个示例中，特定状态包括复位状态。
在至少一个示例中，促成转变到特定状态包括发送尝试进入特定状态的确认。
在至少一个示例中，确认在控制间隔内被发送。
在至少一个示例中，数据流在包括多个活动通路的串行数据链路上被发送，并且特定状态包括部分宽度状态，其中包括在多个活动通路中的通路的至少子集在部分宽度状态中变为空闲的。
一个或多个示例还可以提供识别包括在控制间隔中的随后的控制间隔中的随后数据，所述随后数据指示退出部分宽度状态并且重新启动空闲通路的尝试。
在至少一个示例中，特定状态包括低功率传输状态。
在至少一个示例中，数据流在包括多个活动通路的串行数据链路上被接收，并且特定的状态包括部分宽度状态，其中包括在多个活动通路中的通路的至少子集在部分宽度状态中变为空闲的。
在至少一个示例中，特定状态包括复位状态。
在至少一个示例中，物理层控制信息描述数据链路的误差。
一个或多个实施例可以提供将时钟信号嵌入在数据中以在包括多个通路的串行数据链路上从第一设备传递，并且从使用第一数量的多个通路的第一链路传输状态转变到使用第二数量的多个通路的第二链路传输状态的装置、***、机器可读存储介质、机器可读介质和方法。
在至少一个示例中，通路的第二数量大于通路的第一数量。
在至少一个示例中，从第一链路传输状态转变到第二链路传输状态包括发送部分宽度状态退出超序列，其包括包含电气有序集(EOS)的序列的一个或多个实例和训练序列的多个实例。
在至少一个示例中，从第一链路传输状态转变到第二链路传输状态还包括在部分宽度状态退出超序列之前发送初始EOS。
在至少一个示例中，空链路层传送单元在发送初始EOS期间在活动通路上被发送。
在至少一个示例中，训练序列包括解扰的快速训练序列(FTS)。
在至少一个示例中，从第一链路传输状态转变到第二链路传输状态还包括使用部分宽度状态退出超序列来初始化包括在多个通路中的空闲通路的至少一部分。
在至少一个示例中，从第一链路传输状态转变到第二链路传输状态还包括在对空闲通路的该部分的初始化之后，发送数据序列的开始部分(SDS)。
在至少一个示例中，从第一链路传输状态转变到第二链路传输状态还包括在发送SDS之后发送部分FTS(FTSp)。
在至少一个示例中，从第一链路传输状态转变到第二链路传输状态还包括接收对转变的确认，其中确认包括部分宽度状态退出超序列。
在至少一个示例中，从第一链路传输状态转变到第二链路传输状态包括在数据链路上将带内信号发送到第二设备。
在至少一个示例中，通路的第一数量大于通路的第二数量。
在至少一个示例中，数据包括数据流，所述数据流包含交替的传输间隔和控制间隔，并且信号在特定控制间隔内被发送，并且指示从第一链路传输状态到第二链路传输状态的转变。
在至少一个示例中，从第一链路传输状态到第二链路传输状态的转变与紧接着在特定控制间隔之后的特定传输间隔的结束同步。
在至少一个示例中，转变是基于功率控制单元的请求的。
一个或多个实施例可以提供用于接收数据流的装置、***、机器可读存储装置、机器可读介质和方法，其中数据流包括交替的传输间隔和控制间隔，其中控制间隔提供发送物理层控制信息的机会，并且数据流在包括活动通路和不活动通路的串行数据链路上被发送；识别包括在控制间隔中的特定控制间隔中的控制数据，其中数据指示激活链路的不活动通路的至少一部分的尝试；以及促成激活不活动通路的该部分。
在至少一个示例中，数据流在数据链路在部分宽度状态中时被接收，并且控制数据用于指示退出部分宽度状态的尝试。
在至少一个示例中，促成激活不活动通路的该部分包括接收指示对激活不活动通路的该部分进行激活的尝试的超序列。
在至少一个示例中，超序列包括包含电气空闲退出有序集(EIEOS)的序列的一个或多个实例和训练序列的多个实例。
在至少一个示例中，促成激活不活动通路的该部分包括发送紧接着在超序列之前的至少一个初始EIEOS。
在至少一个示例中，空链路层传送单元在发送初始EIEOS期间在活动通路上被发送。
在至少一个示例中，训练序列包括解扰的快速训练序列(FTS)。
在至少一个示例中，促成激活不活动通路的该部分还包括使用超序列来初始化不活动通路的该部分。
在至少一个示例中，促成激活不活动通路的该部分还包括在对不活动通路的该部分进行初始化之后接收数据序列的开始部分(SDS)。
在至少一个示例中，促成激活不活动通路的该部分还包括在SDS之后接收部分FTS(FTSp)。
在至少一个示例中，促成激活不活动通路的该部分还包括通过对超序列产生回波来确认尝试。
一个或多个实施例可以提供用于接收数据流的装置、***、机器可读存储介质、机器可读介质和方法，其中数据流包括交替的传输间隔和控制间隔，其中链路层链路层传送单元在传输间隔期间被发送，并且控制间隔提供发送物理层控制信息的机会；识别指示从链路传输状态尝试进入低功率状态中的控制数据，其中数据流在链路传输状态中被接收；并且转变到低功率状态。
在至少一个示例中，控制数据包括预定义代码。
在至少一个示例中，转变到低功率状态包括在随后的控制间隔中对预定义代码产生回波。
在至少一个示例中，转变到低功率状态包括接收指示到低功率状态的转变的超序列。
在至少一个示例中，转变到低功率状态还包括对超序列产生回波。
在至少一个示例中，超序列包括包含电气有序集(EOS)的序列的一个或多个实例，跟随有训练序列的预定数量的实例。
在至少一个示例中，EOS包括电气空闲电气有序集(EIEOS)。
一个或多个实施例可以提供识别在链路传输状态期间在串行数据链路上嵌入在数据流中的周期控制窗口的特定实例、在控制间隔的特定实例期间将状态转变数据发送到设备、并且转变到低功率状态的装置、***、机器可读存储介质、机器可读介质和方法，其中状态转变数据指示进入低功率状态的尝试。
一个或多个示例还可以提供从设备接收确认，所述确认包括状态转变数据。
在至少一个示例中，确认与下一周期控制间隔一致。
在至少一个示例中，转变到低功率状态包括将指示到低功率状态的转变的超序列发送到设备。
在至少一个示例中，转变到低功率状态还包括从设备接收超序列的重复实例。
在至少一个示例中，超序列包括包含电气有序集(EOS)的序列的一个或多个实例，跟随有训练序列的预定数量的实例。
在至少一个示例中，EOS包括电气空闲退出有序集(EIEOS)。
在至少一个示例中，转变到低功率状态是基于对功率控制单元的请求的。
一个或多个示例还可以提供发起从低功率状态到链路传输状态的转变。
一个或多个示例还可以提供被配置为耦合到串行差分链路的物理层(PHY)，PHY定期性地发出阻塞链路状态(BLS)，BLS请求使代理进入BLS以在持续时间内阻止链路层链路层传送单元传输，其中PHY在与PHY相关联的任务持续时间利用串行差分链路。
在至少一个示例中，PHY在与PHY相关联的任务持续时间利用串行差分链路包括发送优先级消息列表的一个或多个消息，其包括no-op、复位、带内复位、进入低功率状态、进入部分宽度状态、进入其它PHY状态等。
一个或多个示例还可以提供被配置为耦合到链路的物理层(PHY)，所述链路包括第一数量的通路，其中PHY在全宽度传输链路状态中在第一数量的通路上传输链路层传送单元，并且其中PHY在部分宽度传输链路状态中在第二数量的通路上传输链路层传送单元，其中通路的第二数量小于通路的第一数量。
在至少一个示例中，PHY利用阻塞链路状态来从阻塞链路状态进入部分宽度传输链路状态。
在至少一个示例中，当在第一数量的通路和第二数量的通路上传输时，链路层传送单元具有相同的尺寸。
在至少一个示例中，PHY利用用于在第一数量的通路上和在第二数量的通路上传输的嵌入式时钟。
在至少一个示例中，PHY利用嵌入式时钟，以用于在第一数量的通路上传输和利用转发的时钟，以用于在第二数量的通路上传输。
在整个说明书中对“一个实施例”或“实施例”的提及意味着关于该实施例描述的特定特征、结构或特性包括在本发明的至少一个实施例中。因此，短语“在一个实施例中”或“在实施例中”在整个这个说明书中不同地方的出现并不一定都指同一实施例。此外，特定特征、结构或特性可以在一个或多个实施例中以任何适当的方式组合。
在前述说明书中，参考特定的示例性实施例给出了详细描述。然而，将显而易见的是，可以对其做出各种修改和改变，而不偏离如在所附的权利要求中阐述的本发明的更宽精神和范围。说明书和附图因此在例证性意义而不是限制性意义上被考虑。此外，实施例的前述使用和其它示例性语言并不一定指同一实施例或同一示例，但可以指不同的和独特的实施例以及可能是同一实施例。

Claims (76)

1.一种装置，包括：
分层栈，其包括链路层逻辑和物理层逻辑，其中，所述物理层逻辑将周期性控制窗口嵌入链路层数据流中以在串行数据链路上发送，其中，所述控制窗口被配置为提供包括在所述数据链路上发起状态转变时使用的信息在内的物理层信息。
2.如权利要求1所述的装置，其中，所述数据流包括一系列链路层传送单元。
3.如权利要求1所述的装置，其中，所述链路层数据流在所述数据链路的链路传输状态期间被发送。
4.如权利要求3所述的装置，其中，所述物理层逻辑还识别在所述数据流中的特定控制窗口，并且在所述特定控制窗口期间将复位数据发送到连接到所述数据链路的设备，其中，所述复位数据用于传递从所述链路传输状态进入复位状态的尝试。
5.如权利要求4所述的装置，其中，所述物理层逻辑还生成与所述复位状态相关联的超序列，并且将所述超序列发送到所述设备。
6.如权利要求3所述的装置，其中，所述物理层逻辑还识别在所述数据流中的特定控制窗口，并且在所述特定控制窗口期间将链路宽度转变数据发送到连接到所述数据链路的设备，其中，所述链路宽度转变数据用于传递改变所述链路上的活动通路的数量的尝试。
7.如权利要求6所述的装置，其中，通路的所述数量从原始数量减小到新数量，其中，减小活动通路的所述数量与进入部分宽度链路传输状态相关联。
8.如权利要求7所述的装置，其中，所述物理层逻辑还识别在所述数据流中的随后的控制窗口，并且在所述随后的控制窗口期间将部分宽度状态退出数据发送到所述设备，其中，所述部分宽度状态退出数据用于传递将活动通路的所述数量返回到所述原始数量的尝试。
9.如权利要求3所述的装置，其中，所述物理层逻辑还识别在所述数据流中的特定控制窗口，并且在所述特定控制窗口期间将低功率数据发送到连接到所述数据链路的设备，其中，所述低功率数据用于传递从所述链路传输状态进入低功率状态的尝试。
10.如权利要求1所述的装置，其中，控制窗口根据定义的控制间隔被嵌入，并且连接到所述数据链路的设备使所述状态转变与相对应的控制间隔的结束同步。
11.一种装置，包括：
分层栈，其包括物理层逻辑、链路层逻辑和协议层逻辑，其中，所述物理层逻辑用于：
接收数据流，其中，所述数据流包括交替的传输间隔和控制间隔，其中，链路层链路层传送单元在所述传输间隔期间被发送，并且所述控制间隔提供发送物理层控制信息的机会；
识别包括在所述控制间隔中的特定控制间隔中的控制数据，所述控制数据指示从第一状态尝试进入特定状态，其中，所述数据流在所述第一状态中被接收；以及
促成转变到所述特定状态。
12.如权利要求11所述的装置，其中，所述特定状态包括复位状态。
13.如权利要求12所述的装置，其中，促成转变到所述特定状态包括发送对尝试进入所述特定状态的确认。
14.如权利要求13所述的装置，其中，所述确认在所述控制间隔内被发送。
15.如权利要求11所述的装置，其中，所述数据流在包括多个活动通路的串行数据链路上被发送，并且所述特定状态包括部分宽度状态，其中，包括在所述多个活动通路中的通路的至少子集在所述部分宽度状态中变为空闲。
16.如权利要求15所述的装置，其中，所述物理层逻辑还识别包括在所述控制间隔中的随后一个控制间隔中的随后数据，所述随后数据指示退出所述部分宽度状态并且重新激活所述空闲通路的尝试。
17.如权利要求11所述的装置，其中，所述特定状态包括低功率传输状态。
18.一种方法，包括：
接收数据流，其中，所述数据流包括交替的传输间隔和控制间隔，其中，链路层链路层传送单元在所述传输间隔期间被发送，并且所述控制间隔提供发送物理层控制信息的机会；
识别包括在所述控制间隔中的特定一个控制间隔中的控制数据，所述控制数据指示从第一状态尝试进入特定状态，其中，所述数据流在所述第一状态中被接收；以及
促成转变到所述特定状态。
19.如权利要求18所述的方法，其中，所述数据流在包括多个活动通路的串行数据链路上被接收，并且所述特定状态包括部分宽度状态，其中，包括在所述多个活动通路中的通路的至少子集在所述部分宽度状态中变为空闲。
20.如权利要求18所述的方法，其中，所述特定状态包括复位状态。
21.如权利要求18所述的方法，其中，所述物理层控制信息描述所述数据链路的误差。
22.一种***，包括：
第一设备；以及
第二设备，第二设备使用串行数据链路通信地耦合到所述第一设备，所述第二设备包括由至少一个处理器执行的物理层模块，所述物理层模块用于：
接收数据流，其中，所述数据流包括交替的传输间隔和控制间隔，其中，链路层链路层传送单元在所述传输间隔期间被发送，并且所述控制间隔提供发送物理层控制信息的机会；
识别包括在所述控制间隔中的特定一个控制间隔中的控制数据，所述控制数据指示从第一状态尝试进入特定状态，其中，所述数据流在所述第一状态中被接收；以及
促成转变到所述特定状态。
23.如权利要求22所述的***，其中，所述第一设备包括微处理器。
24.如权利要求23所述的***，其中，所述第二设备包括第二微处理器。
25.如权利要求23所述的***，其中，所述第二设备包括图形加速器。
26.如权利要求22所述的***，其中，所述第一设备包括物理层逻辑，所述物理层逻辑用于：
在所述特定控制间隔中发送所述控制数据；以及
转变到所述特定状态。
27.如权利要求22所述的***，其中，所述特定状态被包括在链路训练状态机的多个状态中。
28.一种装置，包括：
分层栈，其包括物理层逻辑、链路层逻辑、以及协议层逻辑，其中，所述物理层逻辑用于：
将时钟信号嵌入在数据中以从第一设备在包括多个通路的串行数据链路上被传递；以及
从使用第一数量的所述多个通路的第一链路传输状态转变到使用第二数量的所述多个通路的第二链路传输状态。
29.如权利要求28所述的装置，其中，通路的所述第二数量大于通路的所述第一数量。
30.如权利要求29所述的装置，其中，从所述第一链路传输状态转变到所述第二链路传输状态包括发送部分宽度状态退出超序列，所述部分宽度状态退出超序列包括包含电气有序集(EOS)的序列的一个或多个实例和训练序列的多个实例。
31.如权利要求30所述的装置，其中，从所述第一链路传输状态转变到所述第二链路传输状态还包括在所述部分宽度状态退出超序列之前发送的初始EOS。
32.如权利要求31所述的装置，其中，空链路层传送单元在发送所述初始EOS期间在活动通路上被发送。
33.如权利要求30所述的装置，其中，所述训练序列包括解扰的快速训练序列(FTS)。
34.如权利要求30所述的装置，其中，从所述第一链路传输状态转变到所述第二链路传输状态还包括使用所述部分宽度状态退出超序列来初始化包括在所述多个通路中的空闲通路的至少一部分。
35.如权利要求34所述的装置，其中，从所述第一链路传输状态转变到所述第二链路传输状态还包括在初始化所述空闲通路的所述部分之后发送数据序列的开始(SDS)。
36.如权利要求35所述的装置，其中，从所述第一链路传输状态转变到所述第二链路传输状态还包括在发送所述SDS之后发送部分FTS(FTSp)。
37.如权利要求30所述的装置，其中，从所述第一链路传输状态转变到所述第二链路传输状态还包括接收对所述转变的确认，其中，所述确认包括所述部分宽度状态退出超序列。
38.如权利要求28所述的装置，其中，从所述第一链路传输状态转变到所述第二链路传输状态包括在所述数据链路上将带内信号发送到所述第二设备。
39.如权利要求38所述的装置，其中，通路的所述第一数量大于通路的所述第二数量。
40.如权利要求39所述的装置，其中，所述数据包括数据流，所述数据流包括交替的传输间隔和控制间隔，并且所述信号在特定控制间隔内被发送并且指示从所述第一链路传输状态到所述第二链路传输状态的所述转变。
41.如权利要求40所述的装置，其中，从所述第一链路传输状态到所述第二链路传输状态的转变与紧接着在所述特定控制间隔之后的特定传输间隔的结束同步。
42.如权利要求28所述的装置，其中，所述转变是基于功率控制单元的请求的。
43.一种装置，包括：
分层栈，其包括物理层逻辑、链路层逻辑、以及协议层逻辑，其中，所述物理层逻辑用于：
接收数据流，其中，所述数据流包括交替的传输间隔和控制间隔，其中，所述控制间隔提供发送物理层控制信息的机会，并且所述数据流在包括活动通路和不活动通路的串行数据链路上被发送；
识别包括在所述控制间隔的特定一个控制间隔中的控制数据，其中，所述数据指示激活所述链路的所述不活动通路的至少一部分的尝试；以及
促成所述不活动通路的所述部分的激活。
44.如权利要求43所述的装置，其中，所述数据流在所述数据链路在部分宽度状态中时被接收，并且所述控制数据指示退出所述部分宽度状态的尝试。
45.如权利要求43所述的装置，其中，促成所述不活动通路的所述部分的激活包括接收用于指示激活所述不活动通路的所述部分的所述尝试的超序列。
46.如权利要求45所述的装置，其中，所述超序列包括包含电气空闲退出有序集(EIEOS)的序列的一个或多个实例和训练序列的多个实例。
47.如权利要求46所述的装置，其中，促成所述不活动通路的所述部分的激活包括发送至少一个初始EIEOS，以紧接着在所述超序列之前。
48.如权利要求47所述的装置，其中，空链路层传送单元在发送所述初始EIEOS期间在所述活动通路上被发送。
49.如权利要求46所述的装置，其中，所述训练序列包括解扰的快速训练序列(FTS)。
50.如权利要求45所述的装置，其中，促成所述不活动通路的所述部分的激活还包括使用所述超序列来初始化所述不活动通路的所述部分。
51.如权利要求50所述的装置，其中，促成所述不活动通路的所述部分的激活还包括在所述不活动通路的所述部分的初始化之后接收数据序列的开始(SDS)。
52.如权利要求51所述的装置，其中，促成所述不活动通路的所述部分的激活还包括接收在所述SDS之后的部分FTS(FTSp)。
53.如权利要求45所述的装置，其中，促成所述不活动通路的所述部分的激活还包括通过对所述超序列产生回波来确认所述尝试。
54.一种装置，包括：
分层栈，其包括物理层逻辑、链路层逻辑、以及协议层逻辑，其中，所述物理层逻辑用于：
接收数据流，其中，所述数据流包括交替的传输间隔和控制间隔，其中，链路层链路层传送单元在所述传输间隔期间被发送，并且所述控制间隔提供发送物理层控制信息的机会；
识别指示从链路传输状态尝试进入低功率状态的控制数据，其中，所述数据流在所述链路传输状态中被接收；以及
转变到所述低功率状态。
55.如权利要求54所述的装置，其中，所述控制数据包括预定义代码。
56.如权利要求55所述的装置，其中，转变到所述低功率状态包括在随后的控制间隔中对所述预定义代码产生回波。
57.如权利要求54所述的装置，其中，转变到所述低功率状态包括接收指示转变到所述低功率状态的超序列。
58.如权利要求57所述的装置，其中，转变到所述低功率状态还包括对所述超序列产生回波。
59.如权利要求57所述的装置，其中，所述超序列包括包含电气有序集(EOS)的序列的一个或多个实例，其跟随有训练序列的预定数量的实例。
60.如权利要求59所述的装置，其中，所述EOS包括电气空闲电气有序集(EIEOS)。
61.一种装置，包括：
分层栈，其包括物理层逻辑、链路层逻辑、以及协议层逻辑，其中，所述物理层逻辑用于：
识别在链路传输状态期间被嵌入在串行数据链路上的数据流中的周期性控制间隔的特定实例；
在所述控制间隔的特定实例期间将状态转变数据发送到设备，其中，所述状态转变数据指示进入低功率状态的尝试；以及
转变到所述低功率状态。
62.如权利要求61所述的装置，其中，所述物理层逻辑用于从所述设备接收确认，所述确认包括所述状态转变数据。
63.如权利要求62所述的装置，其中，所述确认与下一个周期性控制间隔同时发生。
64.如权利要求61所述的装置，其中，转变到所述低功率状态包括将指示到转变到所述低功率状态的超序列发送到所述设备。
65.如权利要求64所述的装置，其中，转变到所述低功率状态还包括从所述设备接收所述超序列的重复实例。
66.如权利要求64所述的装置，其中，所述超序列包括包含电气有序集(EOS)的序列的一个或多个实例，其跟随有训练序列的预定数量的实例。
67.如权利要求66所述的装置，其中，所述EOS包括电气空闲退出有序集(EIEOS)。
68.如权利要求61所述的装置，其中，转变到所述低功率状态是基于功率控制单元的请求的。
69.如权利要求61所述的装置，其中，所述物理层逻辑还发起从所述低功率状态到所述链路传输状态的转变。
70.一种装置，包括：
物理层(PHY)，其被配置为耦合到串行差分链路，所述PHY周期性地发出阻塞链路状态(BLS)，BLS请求使代理进入BLS以在持续时间内阻止链路层链路层传送单元传输，其中，所述PHY在针对PHY相关联的任务的持续时间期间利用所述串行差分链路。
71.如权利要求70所述的装置，其中，所述PHY在针对PHY相关联的任务的持续时间期间利用所述串行差分链路包括发送优先级消息列表的一个或多个消息，所述优先级消息列表包括no-op、复位、带内复位、进入低功率状态、进入部分宽度状态、进入其它PHY状态等。
72.一种装置，包括：
被配置为耦合到链路的物理层(PHY)，所述链路包括第一数量的通路，其中，所述PHY在全宽度传输链路状态中在所述第一数量的通路上传输链路层传送单元，并且其中，所述PHY在部分宽度传输链路状态中在第二数量的通路上传输链路层传送单元，通路的所述第二数量小于通路的所述第一数量。
73.如权利要求72所述的装置，其中，所述PHY利用阻塞链路状态来从所述阻塞链路状态进入所述部分宽度传输链路状态。
74.如权利要求72所述的装置，其中，当在所述第一数量的通路和所述第二数量的通路上传输时，所述链路层传送单元具有相同的尺寸。
75.如权利要求72所述的装置，其中，所述PHY利用嵌入式时钟，以用于在所述第一数量的通路上和在所述第二数量的通路上传输。
76.如权利要求72所述的装置，其中，所述PHY利用嵌入式时钟，以用于在所述第一数量的通路上传输，并且利用转发的时钟，以用于在所述第二数量的通路上传输。
CN201380049075.2A 2012-10-22 2013-03-27 高性能互连物理层 Active CN104995614B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201710067578.2A CN107102960B (zh) 2012-10-22 2013-03-27 高性能互连物理层

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201261717091P 2012-10-22 2012-10-22
US61/717,091 2012-10-22
PCT/US2013/034188 WO2014065883A1 (en) 2012-10-22 2013-03-27 High performance interconnect physical layer

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN201710067578.2A Division CN107102960B (zh) 2012-10-22 2013-03-27 高性能互连物理层

Publications (2)

Publication Number Publication Date
CN104995614A true CN104995614A (zh) 2015-10-21
CN104995614B CN104995614B (zh) 2018-04-06

Family

ID=50485278

Family Applications (26)

Application Number Title Priority Date Filing Date
CN201380016955.XA Active CN104380269B (zh) 2012-10-22 2013-03-15 高性能互连相干协议
CN201380049212.2A Active CN104769570B (zh) 2012-10-22 2013-03-15 控制多时隙链路层微片中的消息收发
CN201380049203.3A Active CN104969206B (zh) 2012-10-22 2013-03-15 高性能互连物理层
CN201711159546.1A Active CN108228495B (zh) 2012-10-22 2013-03-15 高性能互连物理层
CN201810011011.8A Active CN108055214B (zh) 2012-10-22 2013-03-15 用于对数据进行通信的装置和***
CN201410582176.2A Active CN104391816B (zh) 2012-10-22 2013-03-15 高性能互连物理层
CN201380049199.0A Pending CN104969207A (zh) 2012-10-22 2013-03-15 高性能互连一致性协议
CN201710038234.9A Active CN106815151B (zh) 2012-10-22 2013-03-15 高性能互连相干协议
CN201710093224.5A Active CN107015924B (zh) 2012-10-22 2013-03-15 高性能互连物理层
CN201710038141.6A Active CN106776364B (zh) 2012-10-22 2013-03-15 用于高性能互连物理层的装置、方法和***
CN201710043551.XA Active CN106681938B (zh) 2012-10-22 2013-03-15 用于控制多时隙链路层微片中的消息收发的装置和***
CN201710043763.8A Active CN107045479B (zh) 2012-10-22 2013-03-15 高性能互连物理层
CN201380049062.5A Active CN104756097B (zh) 2012-10-22 2013-03-15 一致性协议表
CN201380016998.8A Active CN104335196B (zh) 2012-10-22 2013-03-15 用于传送数据的方法、装置和***
CN201810337297.9A Active CN108614783B (zh) 2012-10-22 2013-03-15 一致性协议表
CN201380049066.3A Active CN104737147B (zh) 2012-10-22 2013-03-15 高性能互连物理层
CN202010633738.7A Active CN111737167B (zh) 2012-10-22 2013-03-15 用于高性能互连物理层的装置、方法和***
CN201380055335.7A Active CN104737142B (zh) 2012-10-22 2013-03-16 多时隙链路层流控制单元
CN201380017285.3A Active CN104487958B (zh) 2012-10-22 2013-03-27 高性能互连物理层
CN201380049075.2A Active CN104995614B (zh) 2012-10-22 2013-03-27 高性能互连物理层
CN201410751146.XA Active CN104536933B (zh) 2012-10-22 2013-03-27 高性能互连物理层
CN201710067578.2A Active CN107102960B (zh) 2012-10-22 2013-03-27 高性能互连物理层
CN201810095156.0A Active CN108132892B (zh) 2012-10-22 2013-03-27 高性能互连物理层
CN201710243776.XA Active CN107092565B (zh) 2012-10-22 2013-03-27 高性能互连物理层
CN201711267378.8A Active CN107968756B (zh) 2012-10-22 2013-03-28 高性能互连链路层
CN201380016778.5A Active CN104303166B (zh) 2012-10-22 2013-03-28 高性能互连链路层

Family Applications Before (19)

Application Number Title Priority Date Filing Date
CN201380016955.XA Active CN104380269B (zh) 2012-10-22 2013-03-15 高性能互连相干协议
CN201380049212.2A Active CN104769570B (zh) 2012-10-22 2013-03-15 控制多时隙链路层微片中的消息收发
CN201380049203.3A Active CN104969206B (zh) 2012-10-22 2013-03-15 高性能互连物理层
CN201711159546.1A Active CN108228495B (zh) 2012-10-22 2013-03-15 高性能互连物理层
CN201810011011.8A Active CN108055214B (zh) 2012-10-22 2013-03-15 用于对数据进行通信的装置和***
CN201410582176.2A Active CN104391816B (zh) 2012-10-22 2013-03-15 高性能互连物理层
CN201380049199.0A Pending CN104969207A (zh) 2012-10-22 2013-03-15 高性能互连一致性协议
CN201710038234.9A Active CN106815151B (zh) 2012-10-22 2013-03-15 高性能互连相干协议
CN201710093224.5A Active CN107015924B (zh) 2012-10-22 2013-03-15 高性能互连物理层
CN201710038141.6A Active CN106776364B (zh) 2012-10-22 2013-03-15 用于高性能互连物理层的装置、方法和***
CN201710043551.XA Active CN106681938B (zh) 2012-10-22 2013-03-15 用于控制多时隙链路层微片中的消息收发的装置和***
CN201710043763.8A Active CN107045479B (zh) 2012-10-22 2013-03-15 高性能互连物理层
CN201380049062.5A Active CN104756097B (zh) 2012-10-22 2013-03-15 一致性协议表
CN201380016998.8A Active CN104335196B (zh) 2012-10-22 2013-03-15 用于传送数据的方法、装置和***
CN201810337297.9A Active CN108614783B (zh) 2012-10-22 2013-03-15 一致性协议表
CN201380049066.3A Active CN104737147B (zh) 2012-10-22 2013-03-15 高性能互连物理层
CN202010633738.7A Active CN111737167B (zh) 2012-10-22 2013-03-15 用于高性能互连物理层的装置、方法和***
CN201380055335.7A Active CN104737142B (zh) 2012-10-22 2013-03-16 多时隙链路层流控制单元
CN201380017285.3A Active CN104487958B (zh) 2012-10-22 2013-03-27 高性能互连物理层

Family Applications After (6)

Application Number Title Priority Date Filing Date
CN201410751146.XA Active CN104536933B (zh) 2012-10-22 2013-03-27 高性能互连物理层
CN201710067578.2A Active CN107102960B (zh) 2012-10-22 2013-03-27 高性能互连物理层
CN201810095156.0A Active CN108132892B (zh) 2012-10-22 2013-03-27 高性能互连物理层
CN201710243776.XA Active CN107092565B (zh) 2012-10-22 2013-03-27 高性能互连物理层
CN201711267378.8A Active CN107968756B (zh) 2012-10-22 2013-03-28 高性能互连链路层
CN201380016778.5A Active CN104303166B (zh) 2012-10-22 2013-03-28 高性能互连链路层

Country Status (9)

Country Link
US (20) US20140201463A1 (zh)
EP (2) EP3410304B1 (zh)
JP (2) JP6139689B2 (zh)
KR (27) KR101815173B1 (zh)
CN (26) CN104380269B (zh)
BR (1) BR112015006432A2 (zh)
DE (14) DE112013002069B4 (zh)
RU (2) RU2579140C1 (zh)
WO (11) WO2014065877A1 (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109643297A (zh) * 2016-09-30 2019-04-16 英特尔公司 电压调制的控制通路
CN109661658A (zh) * 2016-10-01 2019-04-19 英特尔公司 链路物理层接口适配器
CN112583540A (zh) * 2018-01-08 2021-03-30 英特尔公司 在通道测试期间在多通道链路中的串扰生成
CN112597089A (zh) * 2019-02-08 2021-04-02 英特尔公司 使用消息总线接口的phy重新校准

Families Citing this family (198)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104081722B (zh) * 2012-01-13 2018-05-22 英特尔公司 SoC构造中的高效对等通信支持
US8943255B2 (en) * 2012-05-29 2015-01-27 Lsi Corporation Methods and structure for accounting for connection resets between peripheral component interconnect express bridges and host devices
DE112013002069B4 (de) 2012-10-22 2022-12-01 Intel Corporation Hohes Leistungsverbindungskohärenz-Protokoll
US9280507B2 (en) 2012-10-22 2016-03-08 Intel Corporation High performance interconnect physical layer
US9479196B2 (en) 2012-10-22 2016-10-25 Intel Corporation High performance interconnect link layer
US9355058B2 (en) * 2012-10-22 2016-05-31 Intel Corporation High performance interconnect physical layer
US9367474B2 (en) * 2013-06-12 2016-06-14 Apple Inc. Translating cache hints
US20150006962A1 (en) * 2013-06-27 2015-01-01 Robert C. Swanson Memory dump without error containment loss
CN104579605B (zh) * 2013-10-23 2018-04-10 华为技术有限公司 一种数据传输方法及装置
US9397792B2 (en) 2013-12-06 2016-07-19 Intel Corporation Efficient link layer retry protocol utilizing implicit acknowledgements
US9325449B2 (en) 2013-12-06 2016-04-26 Intel Corporation Lane error detection and lane removal mechanism to reduce the probability of data corruption
US9306863B2 (en) * 2013-12-06 2016-04-05 Intel Corporation Link transfer, bit error detection and link retry using flit bundles asynchronous to link fabric packets
JP6221717B2 (ja) * 2013-12-12 2017-11-01 富士通株式会社 ストレージ装置、ストレージシステム及びデータ管理プログラム
EP3361390B1 (en) 2013-12-26 2020-04-01 INTEL Corporation Pci express enhancements
EP3828717B1 (en) * 2013-12-26 2024-07-03 INTEL Corporation Multichip package link
US9594719B2 (en) 2014-02-03 2017-03-14 Valens Semiconductor Ltd. Seamless addition of high bandwidth lanes
US9628382B2 (en) 2014-02-05 2017-04-18 Intel Corporation Reliable transport of ethernet packet data with wire-speed and packet data rate match
CN105095147B (zh) * 2014-05-21 2018-03-13 华为技术有限公司 片上网络的Flit传输方法及装置
RU2608881C2 (ru) 2014-05-28 2017-01-25 Общество С Ограниченной Ответственностью "Яндекс" Способ и система для управления турборежимом
US9600191B2 (en) 2014-06-02 2017-03-21 Micron Technology, Inc. Systems and methods for reordering packet transmissions in a scalable memory system protocol
US9619214B2 (en) 2014-08-13 2017-04-11 International Business Machines Corporation Compiler optimizations for vector instructions
US9571465B1 (en) 2014-09-18 2017-02-14 Amazon Technologies, Inc. Security verification by message interception and modification
US9904645B2 (en) * 2014-10-31 2018-02-27 Texas Instruments Incorporated Multicore bus architecture with non-blocking high performance transaction credit system
US9665505B2 (en) 2014-11-14 2017-05-30 Cavium, Inc. Managing buffered communication between sockets
US9778315B2 (en) * 2014-11-14 2017-10-03 Cavium, Inc. Testbench builder, system, device and method having agent loopback functionality
US9870328B2 (en) * 2014-11-14 2018-01-16 Cavium, Inc. Managing buffered communication between cores
US20160173398A1 (en) * 2014-12-12 2016-06-16 Intel Corporation Method, Apparatus And System For Encoding Command Information In a Packet-Based Network
US9921768B2 (en) * 2014-12-18 2018-03-20 Intel Corporation Low power entry in a shared memory link
US9444551B2 (en) * 2014-12-19 2016-09-13 Intel Corporation High performance optical repeater
US9740646B2 (en) * 2014-12-20 2017-08-22 Intel Corporation Early identification in transactional buffered memory
US10025746B2 (en) * 2014-12-20 2018-07-17 Intel Corporation High performance interconnect
US9632862B2 (en) 2014-12-20 2017-04-25 Intel Corporation Error handling in transactional buffered memory
US9785556B2 (en) * 2014-12-23 2017-10-10 Intel Corporation Cross-die interface snoop or global observation message ordering
US20160188519A1 (en) * 2014-12-27 2016-06-30 Intel Corporation Method, apparatus, system for embedded stream lanes in a high-performance interconnect
CN104536929A (zh) * 2015-01-14 2015-04-22 浪潮(北京)电子信息产业有限公司 一种物理层初始化方法及客户端
US9998434B2 (en) * 2015-01-26 2018-06-12 Listat Ltd. Secure dynamic communication network and protocol
US20160285624A1 (en) * 2015-03-26 2016-09-29 Intel Corporation Pseudorandom bit sequences in an interconnect
US9946676B2 (en) * 2015-03-26 2018-04-17 Intel Corporation Multichip package link
US9619396B2 (en) * 2015-03-27 2017-04-11 Intel Corporation Two level memory full line writes
US10282315B2 (en) 2015-03-27 2019-05-07 Cavium, Llc Software assisted hardware configuration for software defined network system-on-chip
US9639276B2 (en) * 2015-03-27 2017-05-02 Intel Corporation Implied directory state updates
US9720838B2 (en) * 2015-03-27 2017-08-01 Intel Corporation Shared buffered memory routing
US9760515B2 (en) 2015-04-06 2017-09-12 Qualcomm Incorporated Shared control of a phase locked loop (PLL) for a multi-port physical layer (PHY)
US10417128B2 (en) 2015-05-06 2019-09-17 Oracle International Corporation Memory coherence in a multi-core, multi-level, heterogeneous computer architecture implementing hardware-managed and software managed caches
US20160353357A1 (en) * 2015-05-27 2016-12-01 Qualcomm Incorporated Methods and systems for multiplexed communication in dense wireless environments
WO2016197345A1 (zh) * 2015-06-10 2016-12-15 华为技术有限公司 一种信号传输方法、控制器和信号传输***
US9697145B2 (en) * 2015-06-12 2017-07-04 Apple Inc. Memory interface system
US10089275B2 (en) 2015-06-22 2018-10-02 Qualcomm Incorporated Communicating transaction-specific attributes in a peripheral component interconnect express (PCIe) system
US20160371222A1 (en) * 2015-06-22 2016-12-22 Qualcomm Incorporated COHERENCY DRIVEN ENHANCEMENTS TO A PERIPHERAL COMPONENT INTERCONNECT (PCI) EXPRESS (PCIe) TRANSACTION LAYER
KR102485999B1 (ko) * 2015-07-01 2023-01-06 삼성전자주식회사 마스터-사이드 필터를 포함하는 캐시 코히런트 시스템과 이를 포함하는 데이터 처리 시스템
US9692589B2 (en) 2015-07-17 2017-06-27 Intel Corporation Redriver link testing
CN107924378B (zh) * 2015-07-30 2020-12-18 瓦伦斯半导体有限责任公司 高带宽通道的无缝添加
JP6674085B2 (ja) * 2015-08-12 2020-04-01 富士通株式会社 演算処理装置及び演算処理装置の制御方法
US9990291B2 (en) * 2015-09-24 2018-06-05 Qualcomm Incorporated Avoiding deadlocks in processor-based systems employing retry and in-order-response non-retry bus coherency protocols
CN112612731A (zh) * 2015-09-26 2021-04-06 英特尔公司 多芯片封装链路错误检测
CN107949995B (zh) * 2015-09-26 2021-09-07 英特尔公司 用于数据通信的装置、方法和***
US9720439B2 (en) 2015-09-26 2017-08-01 Intel Corporation Methods, apparatuses, and systems for deskewing link splits
US10461805B2 (en) 2015-09-26 2019-10-29 Intel Corporation Valid lane training
US10671476B2 (en) * 2015-09-26 2020-06-02 Intel Corporation In-band margin probing on an operational interconnect
GB2543745B (en) * 2015-10-15 2018-07-04 Advanced Risc Mach Ltd An apparatus and method for operating a virtually indexed physically tagged cache
US10198384B2 (en) 2016-03-01 2019-02-05 Qorvo Us, Inc. One wire bus to RFFE translation system
US10128964B2 (en) 2016-03-10 2018-11-13 Qualcomm Incorporated Multiphase preamble data sequences for receiver calibration and mode data signaling
US9779028B1 (en) 2016-04-01 2017-10-03 Cavium, Inc. Managing translation invalidation
CN105933286B (zh) * 2016-04-05 2019-08-02 浪潮电子信息产业股份有限公司 一种验证协议的方法及装置
RU2643620C2 (ru) * 2016-05-11 2018-02-02 федеральное государственное автономное образовательное учреждение высшего образования "Санкт-Петербургский политехнический университет Петра Великого" (ФГАОУ ВО "СПбПУ") Способ планирования задач предобработки данных Интернета Вещей для систем анализа
US10713202B2 (en) * 2016-05-25 2020-07-14 Samsung Electronics Co., Ltd. Quality of service (QOS)-aware input/output (IO) management for peripheral component interconnect express (PCIE) storage system with reconfigurable multi-ports
US10503641B2 (en) * 2016-05-31 2019-12-10 Advanced Micro Devices, Inc. Cache coherence for processing in memory
US11144691B2 (en) * 2016-06-02 2021-10-12 Siemens Industry Software Inc. Virtual Ethernet mutable port group transactor
TWI613547B (zh) * 2016-06-16 2018-02-01 新漢股份有限公司 具有pci-e增強器的電腦系統，及其pci-e增強器的設定方法
US10103837B2 (en) * 2016-06-23 2018-10-16 Advanced Micro Devices, Inc. Asynchronous feedback training
US10484361B2 (en) * 2016-06-30 2019-11-19 Intel Corporation Systems, methods, and apparatuses for implementing a virtual device observation and debug network for high speed serial IOS
US10303605B2 (en) * 2016-07-20 2019-05-28 Intel Corporation Increasing invalid to modified protocol occurrences in a computing system
US10929059B2 (en) 2016-07-26 2021-02-23 MemRay Corporation Resistance switching memory-based accelerator
US10379904B2 (en) * 2016-08-31 2019-08-13 Intel Corporation Controlling a performance state of a processor using a combination of package and thread hint information
RU2016137176A (ru) * 2016-09-16 2018-03-19 Оракл Интернэйшнл Корпорейшн Связывание преобразованного исходного кода с первоначальным исходным кодом с помощью метаданных
US10255181B2 (en) * 2016-09-19 2019-04-09 Qualcomm Incorporated Dynamic input/output coherency
WO2018057039A1 (en) * 2016-09-26 2018-03-29 Hewlett-Packard Development Company, L. Update memory management information to boot an electronic device from a reduced power mode
CN108121842B (zh) * 2016-11-30 2021-04-27 深圳市中兴微电子技术有限公司 多处理器***芯片的低功耗工作方式的验证方法和装置
CN106527576A (zh) * 2016-12-01 2017-03-22 郑州云海信息技术有限公司 一种pcie设备的时钟分离设计方法和***
CN108170370B (zh) 2016-12-07 2021-01-26 慧荣科技股份有限公司 数据储存装置与数据传输速率控制方法
TWI610179B (zh) 2016-12-07 2018-01-01 慧榮科技股份有限公司 主機裝置與資料傳輸速率控制方法
TWI633777B (zh) * 2016-12-13 2018-08-21 威盛電子股份有限公司 傳輸介面晶片以及其測試方法
KR20180071598A (ko) 2016-12-20 2018-06-28 주식회사 포스코 중장비 위치 추적 시스템
KR101946135B1 (ko) * 2017-01-11 2019-02-08 울산과학기술원 비휘발성 메모리를 이용하는 데이터베이스 관리 시스템 및 방법
US11159636B2 (en) * 2017-02-08 2021-10-26 Arm Limited Forwarding responses to snoop requests
US11182315B2 (en) 2017-02-10 2021-11-23 Intel Corporation Apparatuses, methods, and systems for hardware control of processor performance levels
US10572434B2 (en) 2017-02-27 2020-02-25 International Business Machines Corporation Intelligent certificate discovery in physical and virtualized networks
US10784986B2 (en) 2017-02-28 2020-09-22 Intel Corporation Forward error correction mechanism for peripheral component interconnect-express (PCI-e)
CN107491407B (zh) * 2017-07-03 2019-07-12 西安空间无线电技术研究所 基于fpga内serdes的自适应高速传输***
US11030126B2 (en) * 2017-07-14 2021-06-08 Intel Corporation Techniques for managing access to hardware accelerator memory
US11249808B2 (en) * 2017-08-22 2022-02-15 Intel Corporation Connecting accelerator resources using a switch
CN107678854A (zh) * 2017-08-31 2018-02-09 郑州云海信息技术有限公司 一种解决计算机缓存一致性冲突的方法
US10474611B2 (en) 2017-09-19 2019-11-12 International Business Machines Corporation Aligning received bad data indicators (BDIS) with received data on a cross-chip link
CN107589698B (zh) * 2017-09-20 2021-05-25 友达光电股份有限公司 应用于物联网中的感测装置及控制方法
US20190095273A1 (en) * 2017-09-27 2019-03-28 Qualcomm Incorporated Parity bits location on i3c multilane bus
US10963035B2 (en) * 2017-10-11 2021-03-30 Qualcomm Incorporated Low power PCIe
WO2019100238A1 (zh) * 2017-11-22 2019-05-31 深圳市大疆创新科技有限公司 一种断链恢复的方法及飞行器
CN107894963B (zh) * 2017-11-27 2021-07-27 上海兆芯集成电路有限公司 用于***单芯片的通信控制器与通信方法
US10466911B2 (en) * 2017-12-18 2019-11-05 Western Digital Technologies, Inc. Method using logical based addressing for latency reduction
WO2019140049A1 (en) 2018-01-10 2019-07-18 Lumeova, Inc. Method, devices and system for wireless communication channels fso
US20190227971A1 (en) * 2018-01-23 2019-07-25 Qualcomm Incorporated Architecture for consolidating multiple sources of low-bandwidth data over a serial bus
US20190294777A1 (en) * 2018-03-26 2019-09-26 Lenovo Enterprise Solutions (Singapore) Pte. Ltd. Systems and methods for managing access to host computing devices by external devices
US10534881B2 (en) * 2018-04-10 2020-01-14 Advanced Micro Devices, Inc. Method of debugging a processor
US20190042455A1 (en) * 2018-05-04 2019-02-07 Intel Corporation Globally addressable memory for devices linked to hosts
CN108563510B (zh) * 2018-05-04 2021-07-13 湖南大学 面向e级计算的体系结构感知优化方法
US20190356412A1 (en) * 2018-05-16 2019-11-21 Qualcomm Incorporated Fast termination of multilane double data rate transactions
CN108762747B (zh) * 2018-05-30 2022-02-18 郑州云海信息技术有限公司 数据处理方法以及计算机设备
WO2019237130A1 (en) * 2018-06-04 2019-12-12 Lightfleet Corporation Routing and control protocol for high-performance interconnect fabrics
CN110609866B (zh) * 2018-06-15 2023-08-11 伊姆西Ip控股有限责任公司 用于协商事务的方法、设备和计算机程序产品
US10693589B2 (en) * 2018-06-18 2020-06-23 Huawei Technologies Co., Ltd. Serdes with jitter injection self stress mechanism
US11301160B2 (en) * 2018-06-20 2022-04-12 Genesys Telecommunications Laboratories, Inc. System and method for a replication protocol in a real-time statistical engine
CN109144943A (zh) * 2018-06-26 2019-01-04 深圳市安信智控科技有限公司 基于高速串行通道互连的计算芯片与存储器芯片组合***
GB2575294B8 (en) * 2018-07-04 2022-07-20 Graphcore Ltd Host Proxy On Gateway
US10841355B2 (en) * 2018-07-13 2020-11-17 Apple Inc. Methods and apparatus for streaming media conversion with reduced buffering memories
US10541841B1 (en) * 2018-09-13 2020-01-21 Advanced Micro Devices, Inc. Hardware transmit equalization for high speed
CN109558122B (zh) * 2018-11-29 2022-08-19 湖南国科微电子股份有限公司 一种提升物理层兼容性的***与方法
TWI706257B (zh) * 2018-12-13 2020-10-01 新唐科技股份有限公司 匯流排系統
US10761939B1 (en) * 2018-12-13 2020-09-01 Amazon Technologies, Inc. Powering-down or rebooting a device in a system fabric
US10771189B2 (en) * 2018-12-18 2020-09-08 Intel Corporation Forward error correction mechanism for data transmission across multi-lane links
KR102165860B1 (ko) 2018-12-31 2020-10-14 성균관대학교산학협력단 슬로티드 페이지의 더블 헤더 로깅 방법 및 데이터베이스 장치
US10599601B1 (en) 2019-01-16 2020-03-24 Qorvo Us, Inc. Single-wire bus (SuBUS) slave circuit and related apparatus
US11099991B2 (en) 2019-01-24 2021-08-24 Vmware, Inc. Programming interfaces for accurate dirty data tracking
US11068400B2 (en) * 2019-01-24 2021-07-20 Vmware, Inc. Failure-atomic logging for persistent memory systems with cache-coherent FPGAs
DE112020000640T5 (de) 2019-01-31 2021-11-25 Tektronix, Inc. Systeme, Verfahren und Vorrichtungen für Hochgeschwindigkeits-Eingangs-/Ausgangs-Margin-Tests
US11940483B2 (en) 2019-01-31 2024-03-26 Tektronix, Inc. Systems, methods and devices for high-speed input/output margin testing
US10802966B2 (en) * 2019-02-14 2020-10-13 International Business Machines Corporation Simultaneous, non-atomic request processing within an SMP environment broadcast scope for multiply-requested data elements using real-time parallelization
US11637657B2 (en) 2019-02-15 2023-04-25 Intel Corporation Low-latency forward error correction for high-speed serial links
US11099905B2 (en) 2019-02-26 2021-08-24 International Business Machines Corporation Efficient remote resource allocation within an SMP broadcast scope maintaining fairness between operation types
US11249837B2 (en) 2019-03-01 2022-02-15 Intel Corporation Flit-based parallel-forward error correction and parity
JP7282195B2 (ja) * 2019-03-05 2023-05-26 シーメンス インダストリー ソフトウェア インコーポレイテッド 組み込みソフトウェアアプリケーションのための機械学習ベースの異常検出
CN109947551B (zh) * 2019-03-19 2021-04-23 中南大学 一种多轮次任务分配方法、边缘计算***及其存储介质
US11055221B2 (en) * 2019-03-22 2021-07-06 Samsung Electronics Co., Ltd. Speculative DRAM read, in parallel with cache level search, leveraging interconnect directory
EP3723345A1 (en) 2019-04-10 2020-10-14 ABB Schweiz AG Aggregating server and method for forwarding node data
US10698842B1 (en) * 2019-04-10 2020-06-30 Xilinx, Inc. Domain assist processor-peer for coherent acceleration
IT201900005822A1 (it) * 2019-04-15 2020-10-15 Phoenix Ict S R L S Adattore di periferiche general purpose per computer
US11119958B2 (en) 2019-04-18 2021-09-14 Qorvo Us, Inc. Hybrid bus apparatus
US11226924B2 (en) 2019-04-24 2022-01-18 Qorvo Us, Inc. Single-wire bus apparatus supporting slave-initiated operation in a master circuit
CN110138761B (zh) * 2019-05-09 2021-10-15 豪威触控与显示科技(深圳)有限公司 基于mipi协议的设备间通信方法及设备拓扑结构
US11296994B2 (en) 2019-05-13 2022-04-05 Intel Corporation Ordered sets for high-speed interconnects
JP7259537B2 (ja) * 2019-05-16 2023-04-18 オムロン株式会社 情報処理装置
US10802967B1 (en) * 2019-06-28 2020-10-13 Intel Corporation Partial write management in a multi-tiled compute engine
US11144469B2 (en) * 2019-07-02 2021-10-12 Microsoft Technology Licensing, Llc Per-tenant incremental outward distributed proactive caching
US11444829B2 (en) 2019-09-09 2022-09-13 Intel Corporation Link layer communication by multiple link layer encodings for computer buses
US11271860B1 (en) * 2019-11-15 2022-03-08 Xilinx, Inc. Compressed tag coherency messaging
WO2021100146A1 (ja) * 2019-11-20 2021-05-27 三菱電機株式会社 光通信装置及び通信システム
US11740958B2 (en) 2019-11-27 2023-08-29 Intel Corporation Multi-protocol support on common physical layer
RU2738955C1 (ru) * 2019-11-27 2020-12-21 Федеральное государственное бюджетное образовательное учреждение высшего образования "Томский государственный университет систем управления и радиоэлектроники" (ТУСУР) Способ трёхкратного резервирования межсоединений
US10983942B1 (en) 2019-12-11 2021-04-20 Qorvo Us, Inc. Multi-master hybrid bus apparatus
US11132321B2 (en) 2020-02-26 2021-09-28 Quanta Computer Inc. Method and system for automatic bifurcation of PCIe in BIOS
WO2021174223A1 (en) * 2020-02-28 2021-09-02 Riera Michael F C2mpi: a hardware-agnostic message passing interface for heterogeneous computing systems
US11115176B1 (en) * 2020-03-04 2021-09-07 Qualcomm Incorporated System and method for adjusting clock-data timing in a multi-lane data communication link
US11126585B1 (en) 2020-03-09 2021-09-21 Western Digital Technologies, Inc. Data storage device with improved interface transmitter training
US11886312B2 (en) 2020-04-07 2024-01-30 Intel Corporation Characterizing error correlation based on error logging for computer buses
CN111400232B (zh) * 2020-04-10 2024-01-16 芯启源(上海)半导体科技有限公司 一种基于数据位宽展开的scramble与descramble硬件实现方法
US11288225B2 (en) 2020-04-14 2022-03-29 Western Digital Technologies, Inc. Adapting transmitter training behavior based upon assumed identity of training partner
US11309013B2 (en) 2020-04-29 2022-04-19 Samsung Electronics Co., Ltd. Memory device for reducing resources used for training
US11513981B2 (en) * 2020-04-29 2022-11-29 Dell Products L.P. PCIe link management without sideband signals
LU101767B1 (en) * 2020-05-05 2021-11-05 Microsoft Technology Licensing Llc Recording a memory value trace for use with a separate cache coherency protocol trace
US11586446B1 (en) * 2020-05-20 2023-02-21 Marvell Asia Pte Ltd System and methods for hardware-based PCIe link up based on post silicon characterization
US11263137B2 (en) * 2020-05-27 2022-03-01 Arm Limited Core-to-core cache stashing and target discovery
CN116134475A (zh) * 2020-05-29 2023-05-16 奈特力斯股份有限公司 计算机存储器扩展设备及其操作方法
US20210013999A1 (en) * 2020-06-04 2021-01-14 Intel Corporation Latency-Optimized Mechanisms for Handling Errors or Mis-Routed Packets for Computer Buses
KR102254337B1 (ko) * 2020-06-22 2021-05-21 한양대학교 산학협력단 Dc-밸런싱을 고려한 pam4 5b3q 코딩 방법 및 장치
US11360906B2 (en) * 2020-08-14 2022-06-14 Alibaba Group Holding Limited Inter-device processing system with cache coherency
US11362939B2 (en) 2020-08-31 2022-06-14 Micron Technology, Inc. Flow control for a multiple flow control unit interface
US11588745B2 (en) 2020-08-31 2023-02-21 Micron Technology, Inc. Early credit return for credit-based flow control
US11580044B2 (en) * 2020-08-31 2023-02-14 Micron Technology, Inc. Network credit return mechanisms
CN112134859B (zh) * 2020-09-09 2021-07-06 上海沈德医疗器械科技有限公司 一种基于arm架构的聚焦超声治疗设备控制方法
DE102021121105A1 (de) * 2020-09-28 2022-03-31 Samsung Electronics Co., Ltd. Intelligente ablagespeichervorrichtung
TWI783293B (zh) * 2020-11-09 2022-11-11 瑞昱半導體股份有限公司 訊號傳輸裝置識別方法與訊號處理系統
US11409677B2 (en) 2020-11-11 2022-08-09 Qorvo Us, Inc. Bus slave circuit and related single-wire bus apparatus
US11489695B2 (en) 2020-11-24 2022-11-01 Qorvo Us, Inc. Full-duplex communications over a single-wire bus
DE112021006166T5 (de) 2020-11-24 2023-09-14 Tektronix, Inc. Systeme, Verfahren und Vorrichtungen zum Test der Eingangs- und Ausgangsmargin bei hoher Geschwindigkeit
CN112579479B (zh) * 2020-12-07 2022-07-08 成都海光微电子技术有限公司 在维护缓存一致性时维护事务次序的处理器及其方法
US20220182098A1 (en) * 2020-12-09 2022-06-09 Texas Instruments Incorporated Low power digital modes for duty-cycled integrated transceivers
US11636037B2 (en) 2020-12-21 2023-04-25 Nxp Usa, Inc. Methods and apparatuses involving radar system data paths
CN112953556A (zh) * 2021-02-05 2021-06-11 南京大学 基于斐波那契数列的抗串扰互联的编解码器及编码方法
CN112631989A (zh) * 2021-03-08 2021-04-09 南京蓝洋智能科技有限公司 一种小芯片间、芯片间、小芯片与芯片间的数据传输方法
US11431649B1 (en) * 2021-03-26 2022-08-30 Arm Limited Interconnect resource allocation
CN113019479A (zh) * 2021-03-31 2021-06-25 中国人民解放军空军军医大学 一种用于模拟井下工作环境的试验箱
IT202100008723A1 (it) 2021-04-08 2022-10-08 Phoenix ICT Sistema per la gestione in sicurezza dei documenti digitali
KR102518317B1 (ko) 2021-04-13 2023-04-06 에스케이하이닉스 주식회사 PCIe 인터페이스 장치 및 그 동작 방법
KR102668564B1 (ko) 2021-06-01 2024-05-24 에스케이하이닉스 주식회사 PCIe 인터페이스 장치 및 그 동작 방법
US11789658B2 (en) 2021-04-13 2023-10-17 SK Hynix Inc. Peripheral component interconnect express (PCIe) interface system and method of operating the same
TWI773395B (zh) * 2021-06-22 2022-08-01 慧榮科技股份有限公司 記憶體控制器與連結識別方法
CN113971143B (zh) * 2021-10-22 2023-12-05 展讯半导体(成都)有限公司 一种内存控制器、物联网芯片及电子设备
US11755494B2 (en) * 2021-10-29 2023-09-12 Advanced Micro Devices, Inc. Cache line coherence state downgrade
US11706048B1 (en) 2021-12-16 2023-07-18 Qorvo Us, Inc. Multi-protocol bus circuit
CN114510268B (zh) * 2021-12-24 2022-09-20 中国人民解放军战略支援部队航天工程大学 一种基于gpu实现下变频中单精度浮点数累积误差控制方法
US20220327084A1 (en) * 2021-12-30 2022-10-13 Intel Corporation Die-to-die interconnect protocol layer
US20220342840A1 (en) * 2021-12-30 2022-10-27 Intel Corporation Die-to-die interconnect
US11907132B2 (en) 2022-03-23 2024-02-20 International Business Machines Corporation Final cache directory state indication
US11726660B1 (en) * 2022-04-15 2023-08-15 Dell Products L.P. Techniques for flexible physical drive expansion using a loop back connection
US20230342308A1 (en) * 2022-04-22 2023-10-26 Western Digital Technologies, Inc. Reducing Link Up Time In PCIe Systems
CN114942814B (zh) * 2022-06-01 2023-07-11 咪咕视讯科技有限公司 页面组件的聚焦方法、***、终端设备及介质
US11880686B2 (en) * 2022-06-16 2024-01-23 Ampere Computing Llc Devices transferring cache lines, including metadata on external links
CN115238619B (zh) * 2022-09-20 2023-06-27 北京数字光芯集成电路设计有限公司 数字芯片的子模块后仿真方法和***
US11914473B1 (en) * 2022-10-20 2024-02-27 Micron Technology, Inc. Data recovery using ordered data requests

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101179326A (zh) * 2006-11-06 2008-05-14 富士通株式会社 通信***
US20100005245A1 (en) * 2008-07-07 2010-01-07 Beers Robert H Satisfying memory ordering requirements between partial writes and non-snoop accesses
US20100027473A1 (en) * 2007-01-15 2010-02-04 Koninklijke Philips Electronics, N.V. Method of generating low peak-to-average power ratio (papr) binary preamble sequences for ofdm systems
WO2011067136A1 (en) * 2009-12-04 2011-06-09 St-Ericsson Sa Methods and systems for reliable link startup
CN102238623A (zh) * 2010-05-06 2011-11-09 中兴通讯股份有限公司 加快无线链路控制窗口状态应答的方法及基站子***

Family Cites Families (266)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4228496A (en) 1976-09-07 1980-10-14 Tandem Computers Incorporated Multiprocessor system
US4191941A (en) 1978-04-03 1980-03-04 Rca Corporation Switch matrix for data transfers
US4716523A (en) 1985-06-14 1987-12-29 International Business Machines Corporation Multiple port integrated DMA and interrupt controller and arbitrator
US5537640A (en) * 1988-12-30 1996-07-16 Intel Corporation Asynchronous modular bus architecture with cache consistency
NZ232222A (en) * 1989-01-27 1993-03-26 British Telecomm Alternate burst communication for cordless phones: burst formats
US4959833A (en) * 1989-03-08 1990-09-25 Ics Electronics Corporation Data transmission method and bus extender
CA2045756C (en) * 1990-06-29 1996-08-20 Gregg Bouchard Combined queue for invalidates and return data in multiprocessor system
CA2093355A1 (en) * 1990-10-03 1992-04-04 David C. Douglas Parallel computer system
US5222062A (en) 1991-10-03 1993-06-22 Compaq Computer Corporation Expandable communication system with automatic data concentrator detection
US5434993A (en) * 1992-11-09 1995-07-18 Sun Microsystems, Inc. Methods and apparatus for creating a pending write-back controller for a cache controller on a packet switched memory bus employing dual directories
JPH07168763A (ja) * 1992-11-13 1995-07-04 Cyrix Corp ライトスルーキャシュ設計のシステムでのライトバックキャシュのコヒーレンシ
US5325360A (en) * 1992-12-09 1994-06-28 National Semiconductor Corporation Controllable PCM state machine user interface
US5394555A (en) * 1992-12-23 1995-02-28 Bull Hn Information Systems Inc. Multi-node cluster computer system incorporating an external coherency unit at each node to insure integrity of information stored in a shared, distributed memory
US5432775A (en) 1993-12-03 1995-07-11 Advanced Micro Devices, Inc. Auto negotiation system for a communications network
US5551005A (en) * 1994-02-25 1996-08-27 Intel Corporation Apparatus and method of handling race conditions in mesi-based multiprocessor system with private caches
US5572703A (en) * 1994-03-01 1996-11-05 Intel Corporation Method and apparatus for snoop stretching using signals that convey snoop results
US5383143A (en) 1994-03-30 1995-01-17 Motorola, Inc. Self re-seeding linear feedback shift register (LFSR) data processing system for generating a pseudo-random test bit stream and method of operation
EP0706138A1 (en) * 1994-10-03 1996-04-10 International Business Machines Corporation Alternating data valid control signals for high performance data transfer
EP0707269A1 (en) * 1994-10-11 1996-04-17 International Business Machines Corporation Cache coherence network for a multiprocessor data processing system
DE69616402T2 (de) 1995-03-31 2002-07-18 Sun Microsystems Inc Schnelle Zweitor-Cachesteuerungsschaltung für Datenprozessoren in einem paketvermittelten cachekohärenten Multiprozessorsystem
EP0735480B1 (en) * 1995-03-31 2003-06-04 Sun Microsystems, Inc. Cache coherent computer system that minimizes invalidation and copyback operations
US5898826A (en) * 1995-11-22 1999-04-27 Intel Corporation Method and apparatus for deadlock-free routing around an unusable routing component in an N-dimensional network
US5983326A (en) * 1996-07-01 1999-11-09 Sun Microsystems, Inc. Multiprocessing system including an enhanced blocking mechanism for read-to-share-transactions in a NUMA mode
CN1179043A (zh) * 1996-09-20 1998-04-15 摩托罗拉公司 Tdm/tdma***中离散可变的时隙宽度
US5991819A (en) * 1996-12-03 1999-11-23 Intel Corporation Dual-ported memory controller which maintains cache coherency using a memory line status table
US6249520B1 (en) * 1997-10-24 2001-06-19 Compaq Computer Corporation High-performance non-blocking switch with multiple channel ordering constraints
US6052760A (en) * 1997-11-05 2000-04-18 Unisys Corporation Computer system including plural caches and utilizing access history or patterns to determine data ownership for efficient handling of software locks
US5987056A (en) * 1997-11-13 1999-11-16 Lsi Logic Corporation PN sequence hopping method and system
US6163608A (en) * 1998-01-09 2000-12-19 Ericsson Inc. Methods and apparatus for providing comfort noise in communications systems
US6141733A (en) * 1998-02-17 2000-10-31 International Business Machines Corporation Cache coherency protocol with independent implementation of optimized cache operations
US6345339B1 (en) * 1998-02-17 2002-02-05 International Business Machines Corporation Pseudo precise I-cache inclusivity for vertical caches
US6334172B1 (en) * 1998-02-17 2001-12-25 International Business Machines Corporation Cache coherency protocol with tagged state for modified values
US6631448B2 (en) * 1998-03-12 2003-10-07 Fujitsu Limited Cache coherence unit for interconnecting multiprocessor nodes having pipelined snoopy protocol
US7471075B2 (en) 1998-04-17 2008-12-30 Unique Technologies, Llc Multi-test Arc fault circuit interrupter tester
ES2194287T3 (es) * 1998-09-30 2003-11-16 Cit Alcatel Metodo y disposicion para transicion entre un estado de baja potencia y un estado de plena otencia en un sistema de comunicacion.
GB2342823B (en) * 1998-10-16 2000-11-29 Marconi Comm Ltd Communication system
US6526481B1 (en) * 1998-12-17 2003-02-25 Massachusetts Institute Of Technology Adaptive cache coherence protocols
US6393529B1 (en) * 1998-12-21 2002-05-21 Advanced Micro Devices, Inc. Conversation of distributed memory bandwidth in multiprocessor system with cache coherency by transmitting cancel subsequent to victim write
US6556634B1 (en) * 1999-02-10 2003-04-29 Ericsson, Inc. Maximum likelihood rake receiver for use in a code division, multiple access wireless communication system
US6185250B1 (en) * 1999-03-10 2001-02-06 Lucent Technologies Inc. Training of level learning modems
CA2374845C (en) * 1999-05-28 2008-08-05 Brian K. Mcmillin Wireless transceiver network employing node-to-node data messaging
US6487621B1 (en) * 1999-08-17 2002-11-26 Compaq Information Technologies Group, L.P. Architecture, system and method for ensuring an ordered transaction on at least one of a plurality of multi-processor buses that experience a hit-to-modified snoop cycle
KR100566289B1 (ko) * 1999-09-03 2006-03-30 삼성전자주식회사 데이타 링크 맵을 이용한 브이5.2 계층 2의 비활성화 제어 방법 및 장치
US7010607B1 (en) 1999-09-15 2006-03-07 Hewlett-Packard Development Company, L.P. Method for training a communication link between ports to correct for errors
US6754185B1 (en) * 1999-09-27 2004-06-22 Koninklijke Philips Electronics N.V. Multi link layer to single physical layer interface in a node of a data communication system
US6751698B1 (en) * 1999-09-29 2004-06-15 Silicon Graphics, Inc. Multiprocessor node controller circuit and method
US6674720B1 (en) * 1999-09-29 2004-01-06 Silicon Graphics, Inc. Age-based network arbitration system and method
US6763034B1 (en) * 1999-10-01 2004-07-13 Stmicroelectronics, Ltd. Connection ports for interconnecting modules in an integrated circuit
US6320406B1 (en) 1999-10-04 2001-11-20 Texas Instruments Incorporated Methods and apparatus for a terminated fail-safe circuit
US6665832B1 (en) * 2000-03-31 2003-12-16 Qualcomm, Incorporated Slotted mode decoder state metric initialization
US6961347B1 (en) * 2000-06-20 2005-11-01 Hewlett-Packard Development Company, L.P. High-speed interconnection link having automated lane reordering
US6865231B1 (en) * 2000-06-20 2005-03-08 Hewlett-Packard Development Company, L.P. High-speed interconnection adapter having automated crossed differential pair correction
US7124252B1 (en) * 2000-08-21 2006-10-17 Intel Corporation Method and apparatus for pipelining ordered input/output transactions to coherent memory in a distributed memory, cache coherent, multi-processor system
US6668335B1 (en) 2000-08-31 2003-12-23 Hewlett-Packard Company, L.P. System for recovering data in a multiprocessor system comprising a conduction path for each bit between processors where the paths are grouped into separate bundles and routed along different paths
US6892319B2 (en) 2000-09-08 2005-05-10 Hewlett-Packard Development Company, L.P. Method for verifying abstract memory models of shared memory multiprocessors
US7327754B2 (en) 2000-09-28 2008-02-05 Teridian Semiconductor, Corp. Apparatus and method for freezing the states of a receiver during silent line state operation of a network device
US7596139B2 (en) * 2000-11-17 2009-09-29 Foundry Networks, Inc. Backplane interface adapter with error control and redundant fabric
US7236490B2 (en) * 2000-11-17 2007-06-26 Foundry Networks, Inc. Backplane interface adapter
EP1211837A1 (en) * 2000-12-04 2002-06-05 Telefonaktiebolaget Lm Ericsson Unequal error protection in a packet transmission system
EP1217613A1 (fr) * 2000-12-19 2002-06-26 Koninklijke Philips Electronics N.V. Reconstitution de trames manquantes ou mauvaises en téléphonie cellulaire
US6859864B2 (en) * 2000-12-29 2005-02-22 Intel Corporation Mechanism for initiating an implicit write-back in response to a read or snoop of a modified cache line
US20020161975A1 (en) * 2001-02-23 2002-10-31 Zilavy Daniel V. Cache to cache copying of clean data
US7231500B2 (en) * 2001-03-22 2007-06-12 Sony Computer Entertainment Inc. External data interface in a computer architecture for broadband networks
US6987947B2 (en) 2001-10-30 2006-01-17 Unwired Technology Llc Multiple channel wireless communication system
US6941425B2 (en) * 2001-11-12 2005-09-06 Intel Corporation Method and apparatus for read launch optimizations in memory interconnect
US20030093632A1 (en) * 2001-11-12 2003-05-15 Intel Corporation Method and apparatus for sideband read return header in memory interconnect
US7227845B2 (en) * 2001-12-11 2007-06-05 Motorola, Inc. Method and apparatus for enabling a communication resource reset
US7117311B1 (en) * 2001-12-19 2006-10-03 Intel Corporation Hot plug cache coherent interface method and apparatus
US7030737B2 (en) 2002-03-01 2006-04-18 Hewlett-Packard Development Company, L.P. Apparatus, system, and method for indicating a level of network activity
US7200186B2 (en) 2002-03-14 2007-04-03 Intel Corporation Methods and apparatus for reducing power usage of a transmitter and receiver coupled via a differential serial data link
US7334047B1 (en) * 2002-03-18 2008-02-19 Cisco Technology, Inc. Method and system for selective link state advertisement blocking over a data network area
US7653790B2 (en) * 2002-05-13 2010-01-26 Glasco David B Methods and apparatus for responding to a request cluster
US7020729B2 (en) * 2002-05-16 2006-03-28 Intel Corporation Protocol independent data transmission interface
US6973545B2 (en) * 2002-06-28 2005-12-06 Sun Microsystems, Inc. System with a directory based coherency protocol and split ownership and access right coherence mechanism
US20040028074A1 (en) * 2002-07-26 2004-02-12 Gary Huff Physical layer device with line state encoding
US7093172B2 (en) * 2002-08-07 2006-08-15 Broadcom Corporation System and method for determining on-chip bit error rate (BER) in a communication system
US8037224B2 (en) 2002-10-08 2011-10-11 Netlogic Microsystems, Inc. Delegating network processor operations to star topology serial bus interfaces
US7720135B2 (en) * 2002-11-07 2010-05-18 Intel Corporation System, method and device for autonegotiation
US7505486B2 (en) 2002-11-19 2009-03-17 Hewlett-Packard Development Company, L.P. Degradable network data path transmission scheme
US7203853B2 (en) * 2002-11-22 2007-04-10 Intel Corporation Apparatus and method for low latency power management on a serial data link
US20040174570A1 (en) 2002-12-02 2004-09-09 Plunkett Richard Thomas Variable size dither matrix usage
US6892283B2 (en) * 2002-12-05 2005-05-10 International Business Machines Corporation High speed memory cloner with extended cache coherency protocols and responses
US7525989B2 (en) * 2002-12-16 2009-04-28 Intel Corporation System, method and device for time slot status messaging among SONET nodes
US6922756B2 (en) * 2002-12-19 2005-07-26 Intel Corporation Forward state for use in cache coherency in a multiprocessor system
US7047475B2 (en) * 2003-02-04 2006-05-16 Hewlett-Packard Development Company, L.P. CRC encoding scheme for conveying status information
US7535836B2 (en) * 2003-02-12 2009-05-19 Broadcom Corporation Method and system to provide word-level flow control using spare link bandwidth
GB2399722A (en) * 2003-03-21 2004-09-22 Sony Uk Ltd Data communication synchronisation
US7464307B2 (en) * 2003-03-25 2008-12-09 Intel Corporation High performance serial bus testing methodology
US7426597B1 (en) * 2003-05-07 2008-09-16 Nvidia Corporation Apparatus, system, and method for bus link width optimization of a graphics system
US7136953B1 (en) 2003-05-07 2006-11-14 Nvidia Corporation Apparatus, system, and method for bus link width optimization
US7792118B2 (en) * 2003-06-19 2010-09-07 Polytechnic University Switch module memory structure and per-destination queue flow control for use in a switch
US7577727B2 (en) * 2003-06-27 2009-08-18 Newisys, Inc. Dynamic multiple cluster system reconfiguration
US20050027876A1 (en) * 2003-07-29 2005-02-03 Toshitomo Umei Data transmission method, data transmission system, and data transmission apparatus
CN1320464C (zh) * 2003-10-23 2007-06-06 英特尔公司 用于维持共享高速缓存一致性的方法和设备
US7146284B2 (en) * 2003-11-07 2006-12-05 Texas Instruments Incorporated Method of testing phase lock loop status during a Serializer/Deserializer internal loopback built-in self-test
KR100915250B1 (ko) * 2003-11-12 2009-09-03 콸콤 인코포레이티드 향상된 링크 제어를 제공하는 고속 데이터 레이트 인터페이스
US8090857B2 (en) * 2003-11-24 2012-01-03 Qualcomm Atheros, Inc. Medium access control layer that encapsulates data from a plurality of received data units into a plurality of independently transmittable blocks
US7440468B2 (en) * 2003-12-11 2008-10-21 International Business Machines Corporation Queue management of a global link control byte in an input/output subsystem
US8009563B2 (en) * 2003-12-19 2011-08-30 Broadcom Corporation Method and system for transmit scheduling for multi-layer network interface controller (NIC) operation
US7631118B2 (en) * 2003-12-31 2009-12-08 Intel Corporation Lane to lane deskewing via non-data symbol processing for a serial point to point link
JP4005974B2 (ja) * 2004-01-09 2007-11-14 株式会社東芝 通信装置、通信方法、および通信システム
US7856534B2 (en) * 2004-01-15 2010-12-21 Hewlett-Packard Development Company, L.P. Transaction references for requests in a multi-processor network
US8176259B2 (en) * 2004-01-20 2012-05-08 Hewlett-Packard Development Company, L.P. System and method for resolving transactions in a cache coherency protocol
US7620696B2 (en) * 2004-01-20 2009-11-17 Hewlett-Packard Development Company, L.P. System and method for conflict responses in a cache coherency protocol
US7177987B2 (en) * 2004-01-20 2007-02-13 Hewlett-Packard Development Company, L.P. System and method for responses between different cache coherency protocols
US20050172091A1 (en) * 2004-01-29 2005-08-04 Rotithor Hemant G. Method and an apparatus for interleaving read data return in a packetized interconnect to memory
US7210000B2 (en) * 2004-04-27 2007-04-24 Intel Corporation Transmitting peer-to-peer transactions through a coherent interface
US20050262250A1 (en) * 2004-04-27 2005-11-24 Batson Brannon J Messaging protocol
US20050240734A1 (en) * 2004-04-27 2005-10-27 Batson Brannon J Cache coherence protocol
US7716409B2 (en) * 2004-04-27 2010-05-11 Intel Corporation Globally unique transaction identifiers
JP4312794B2 (ja) * 2004-04-30 2009-08-12 シャープ株式会社 無線通信システム
US8046488B2 (en) * 2004-05-21 2011-10-25 Intel Corporation Dynamically modulating link width
US20060041696A1 (en) 2004-05-21 2006-02-23 Naveen Cherukuri Methods and apparatuses for the physical layer initialization of a link-based system interconnect
US7219220B2 (en) 2004-05-21 2007-05-15 Intel Corporation Methods and apparatuses for resetting the physical layers of two agents interconnected through a link-based interconnection
US7957428B2 (en) * 2004-05-21 2011-06-07 Intel Corporation Methods and apparatuses to effect a variable-width link
US7313712B2 (en) * 2004-05-21 2007-12-25 Intel Corporation Link power saving state
CN1700639A (zh) * 2004-05-21 2005-11-23 华为技术有限公司 导出和导入无线局域网鉴别与保密基础结构证书信息方法
US20060041715A1 (en) 2004-05-28 2006-02-23 Chrysos George Z Multiprocessor chip having bidirectional ring interconnect
US7467358B2 (en) * 2004-06-03 2008-12-16 Gwangju Institute Of Science And Technology Asynchronous switch based on butterfly fat-tree for network on chip application
US7295618B2 (en) * 2004-06-16 2007-11-13 International Business Machines Corporation Automatic adaptive equalization method and system for high-speed serial transmission link
US7436836B2 (en) * 2004-06-30 2008-10-14 Cisco Technology, Inc. Method and apparatus for detecting support for a protocol defining supplemental headers
US8161429B1 (en) * 2004-08-20 2012-04-17 Altera Corporation Methods and apparatus for initializing serial links
KR100579053B1 (ko) 2004-08-26 2006-05-12 삼성전자주식회사 스마트 카드와 메모리 카드간의 멀티 인터페이스 방법 및멀티 인터페이스 카드
US20060047862A1 (en) * 2004-09-02 2006-03-02 International Business Machines Corporation Automatic hardware data link initialization
US9727468B2 (en) * 2004-09-09 2017-08-08 Intel Corporation Resolving multi-core shared cache access conflicts
US7191255B2 (en) * 2004-10-27 2007-03-13 Intel Corporation Transaction layer link down handling for PCI express
CN100384118C (zh) * 2004-11-03 2008-04-23 上海贝尔阿尔卡特股份有限公司 处理通用成帧规程帧的方法和装置
US7738484B2 (en) * 2004-12-13 2010-06-15 Intel Corporation Method, system, and apparatus for system level initialization
US7761719B2 (en) * 2005-03-28 2010-07-20 Akros Silicon Inc. Ethernet module
EP1875681A1 (en) * 2005-04-13 2008-01-09 Koninklijke Philips Electronics N.V. Electronic device and method for flow control
US7613864B2 (en) * 2005-04-22 2009-11-03 Sun Microsystems, Inc. Device sharing
US7564904B2 (en) 2005-05-03 2009-07-21 Texas Instruments Incorporated Apparatus for and method of detection of powered devices over a network
US7539801B2 (en) * 2005-05-27 2009-05-26 Ati Technologies Ulc Computing device with flexibly configurable expansion slots, and method of operation
US7694060B2 (en) * 2005-06-17 2010-04-06 Intel Corporation Systems with variable link widths based on estimated activity levels
US7620694B2 (en) * 2005-09-27 2009-11-17 Intel Corporation Early issue of transaction ID
US7633877B2 (en) 2005-11-18 2009-12-15 Intel Corporation Method and apparatus for meeting compliance for debugging and testing a multi-speed, point-to-point link
US20070239922A1 (en) * 2005-12-09 2007-10-11 Horigan John W Technique for link reconfiguration
US7924708B2 (en) * 2005-12-13 2011-04-12 Intel Corporation Method and apparatus for flow control initialization
US7606981B2 (en) * 2005-12-19 2009-10-20 Intel Corporation System and method for reducing store latency
CN1996782B (zh) * 2005-12-26 2010-05-05 中兴通讯股份有限公司 一种空域自适应链路的天线选择指示方法
US7430628B2 (en) * 2006-01-10 2008-09-30 Kabushiki Kaisha Toshiba System and method for optimized allocation of shared processing resources
US7543115B1 (en) * 2006-01-11 2009-06-02 Intel Corporation Two-hop source snoop based cache coherence protocol
US7512741B1 (en) 2006-01-11 2009-03-31 Intel Corporation Two-hop source snoop based messaging protocol
JP4572169B2 (ja) * 2006-01-26 2010-10-27 エヌイーシーコンピュータテクノ株式会社 マルチプロセッサシステム及びその動作方法
US9390015B2 (en) * 2006-03-16 2016-07-12 International Business Machines Corporation Method for performing cacheline polling utilizing a store and reserve instruction
US7783959B2 (en) * 2006-03-23 2010-08-24 Intel Corporation Apparatus and method for reduced power consumption communications over a physical interconnect
US7681093B2 (en) * 2006-03-31 2010-03-16 Intel Corporation Redundant acknowledgment in loopback entry
US7743129B2 (en) 2006-05-01 2010-06-22 International Business Machines Corporation Methods and arrangements to detect a failure in a communication network
US20070260615A1 (en) * 2006-05-08 2007-11-08 Eran Shen Media with Pluggable Codec
US7536515B2 (en) * 2006-06-30 2009-05-19 Intel Corporation Repeated conflict acknowledgements in a cache coherency protocol
US7506108B2 (en) * 2006-06-30 2009-03-17 Intel Corporation Requester-generated forward for late conflicts in a cache coherency protocol
US7721050B2 (en) * 2006-06-30 2010-05-18 Intel Corporation Re-snoop for conflict resolution in a cache coherency protocol
JP2010500641A (ja) * 2006-08-08 2010-01-07 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 電子装置及び通信同期方法
US7986718B2 (en) 2006-09-15 2011-07-26 Itron, Inc. Discovery phase in a frequency hopping network
US7600080B1 (en) * 2006-09-22 2009-10-06 Intel Corporation Avoiding deadlocks in a multiprocessor system
US20080313364A1 (en) * 2006-12-06 2008-12-18 David Flynn Apparatus, system, and method for remote direct memory access to a solid-state storage device
DE102007007136B3 (de) 2007-02-09 2008-08-28 Siemens Ag Radelektronik und Verfahren zum Betreiben einer Radelektronik
US8428175B2 (en) * 2007-03-09 2013-04-23 Qualcomm Incorporated Quadrature modulation rotating training sequence
US7978635B2 (en) 2007-03-21 2011-07-12 Qualcomm Incorporated H-ARQ acknowledgment detection validation by re-decoding
DE602007001576D1 (de) * 2007-03-22 2009-08-27 Research In Motion Ltd Vorrichtung und Verfahren zur verbesserten Maskierung von Rahmenverlusten
CN103209055A (zh) * 2007-05-08 2013-07-17 交互数字技术公司 针对数据块的肯定应答/否定应答（ack/nack）的方法和设备
US7827357B2 (en) * 2007-07-31 2010-11-02 Intel Corporation Providing an inclusive shared cache among multiple core-cache clusters
US7899111B2 (en) * 2007-08-07 2011-03-01 Intel Corporation Link interface technique including data indicator symbols
US20090063889A1 (en) * 2007-09-05 2009-03-05 Faisal Dada Aligning data on parallel transmission lines
US20090125363A1 (en) * 2007-10-22 2009-05-14 Nokia Siemens Networks Oy Method, apparatus and computer program for employing a frame structure in wireless communication
EP2063581A1 (en) * 2007-11-20 2009-05-27 STMicroelectronics (Grenoble) SAS Transferring a stream of data between first and second electronic devices via a network on-chip
US8392663B2 (en) * 2007-12-12 2013-03-05 Mips Technologies, Inc. Coherent instruction cache utilizing cache-op execution resources
US8179901B2 (en) * 2008-02-11 2012-05-15 Vitesse Semiconductor Corporation System and method for squelching a recovered clock in an ethernet network
CN101960677A (zh) 2008-02-29 2011-01-26 惠普开发有限公司 用于电子装置的模块***和可缩回组件
DE102008012979A1 (de) * 2008-03-06 2009-09-10 Gip Ag Verfahren und Programm zum Bereitstellen von Datenkohärenz in Netzwerken
US7492807B1 (en) * 2008-04-07 2009-02-17 International Business Machines Corporation Pseudo-random bit sequence (PRBS) synchronization for interconnects with dual-tap scrambling devices and methods
US9037768B2 (en) * 2008-04-28 2015-05-19 Hewlett-Packard Development Company, L.P. Virtual-interrupt-mode interface and method for virtualizing an interrupt mode
US8762652B2 (en) * 2008-04-30 2014-06-24 Freescale Semiconductor, Inc. Cache coherency protocol in a data processing system
CN101599811B (zh) * 2008-06-02 2011-04-06 华为技术有限公司 一种数据处理装置,通信设备以及数据处理方法
US7769048B2 (en) 2008-06-25 2010-08-03 Intel Corporation Link and lane level packetization scheme of encoding in serial links
US8201069B2 (en) * 2008-07-01 2012-06-12 International Business Machines Corporation Cyclical redundancy code for use in a high-speed serial link
US8250311B2 (en) * 2008-07-07 2012-08-21 Intel Corporation Satisfying memory ordering requirements between partial reads and non-snoop accesses
CN101325461B (zh) * 2008-07-25 2011-04-27 浙江大学 基于无速率码的认知无线电通信链路的建立和维护方法
KR101493921B1 (ko) * 2008-09-08 2015-02-16 삼성전자주식회사 이동/핸드헬드 신호 수신을 위해 설계된 디지탈 텔레비전 수신기의 서브-채널 획득
US9119165B2 (en) * 2009-09-10 2015-08-25 Nextnav, Llc Coding in a wide area positioning system (WAPS)
CN104122564B (zh) * 2008-09-10 2018-08-31 耐克斯特纳威公司 广域定位***
US8265071B2 (en) * 2008-09-11 2012-09-11 Juniper Networks, Inc. Methods and apparatus related to a flexible data center security architecture
CN101430664B (zh) * 2008-09-12 2010-07-28 中国科学院计算技术研究所 一种多处理器***及Cache一致性消息传输方法
EP2173066B1 (en) 2008-10-01 2012-05-16 STMicroelectronics Srl Method of exchanging information in a Network-on-Chip communication network, corresponding Network-on-Chip communication network and computer program product
US8531943B2 (en) * 2008-10-29 2013-09-10 Adapteva Incorporated Mesh network
KR100988809B1 (ko) * 2008-11-06 2010-10-20 주식회사 하이닉스반도체 반도체 메모리 장치 및 출력인에이블 신호 생성 방법
US8706479B2 (en) * 2008-11-14 2014-04-22 Broadcom Corporation Packet loss concealment for sub-band codecs
CN101437033B (zh) * 2008-12-16 2012-07-11 杭州华三通信技术有限公司 一种支持可变速率的方法和网络设备
US8189504B2 (en) * 2008-12-17 2012-05-29 Viasat, Inc. Physical layer header structure for decoding and synchronization
US8799582B2 (en) * 2008-12-30 2014-08-05 Intel Corporation Extending cache coherency protocols to support locally buffered data
US8026726B2 (en) * 2009-01-23 2011-09-27 Silicon Image, Inc. Fault testing for interconnections
KR101598093B1 (ko) * 2009-02-02 2016-02-26 엘지전자 주식회사 송/수신 시스템 및 데이터 처리 방법
KR20100092353A (ko) * 2009-02-12 2010-08-20 엘지전자 주식회사 트래픽 암호화 키 관리방법 및 장치
WO2010096969A1 (zh) * 2009-02-27 2010-09-02 华为技术有限公司 无源光网络中发送上行传送帧的方法及设备
KR101133256B1 (ko) 2009-02-27 2012-04-09 한국과학기술원 시그니처 정보를 이용한 물리계층에서의 타임스탬프 처리장치 및 그 방법
US20100228922A1 (en) 2009-03-09 2010-09-09 Deepak Limaye Method and system to perform background evictions of cache memory lines
US8401400B2 (en) * 2009-03-10 2013-03-19 Tyco Electronics Subsea Communications Llc Detection of data in signals with data pattern dependent signal distortion
CN101854331A (zh) * 2009-04-02 2010-10-06 天际微芯(北京)科技有限公司 训练序列结构及训练方法
US8335911B2 (en) * 2009-05-21 2012-12-18 Oracle America, Inc. Dynamic allocation of resources in a threaded, heterogeneous processor
US9690625B2 (en) * 2009-06-16 2017-06-27 Oracle America, Inc. System and method for out-of-order resource allocation and deallocation in a threaded machine
US8199759B2 (en) 2009-05-29 2012-06-12 Intel Corporation Method and apparatus for enabling ID based streams over PCI express
CN101561794B (zh) * 2009-06-05 2012-07-04 威盛电子股份有限公司 通用串行总线装置
US8239704B2 (en) * 2009-06-12 2012-08-07 Cray Inc. Global clock via embedded spanning tree
WO2010147264A1 (en) * 2009-06-16 2010-12-23 Lg Electronics Inc. Method of exchanging messages and transmitting and receiving devices
US8782347B2 (en) * 2009-06-26 2014-07-15 Intel Corporation Controllably exiting an unknown state of a cache coherency directory
US20100332877A1 (en) 2009-06-30 2010-12-30 Yarch Mark A Method and apparatus for reducing power consumption
US8831666B2 (en) * 2009-06-30 2014-09-09 Intel Corporation Link power savings with state retention
CN101695193A (zh) * 2009-09-27 2010-04-14 上海华为技术有限公司 一种下行数据发送和下行数据接收的方法和装置
US8799586B2 (en) 2009-09-30 2014-08-05 Intel Corporation Memory mirroring and migration at home agent
US8327228B2 (en) * 2009-09-30 2012-12-04 Intel Corporation Home agent data and memory management
US8819305B2 (en) * 2009-11-16 2014-08-26 Intel Corporation Directly providing data messages to a protocol layer
US9100809B2 (en) * 2009-12-21 2015-08-04 Julia Olincy Olincy Automatic response option mobile system for responding to incoming texts or calls or both
US8301813B2 (en) * 2009-12-24 2012-10-30 Ati Technologies Ulc Method and device for disabling a higher version of a computer bus and interconnection protocol for interoperability with a device compliant to a lower version of the computer bus and interconnection protocol
US20120227045A1 (en) 2009-12-26 2012-09-06 Knauth Laura A Method, apparatus, and system for speculative execution event counter checkpointing and restoring
US8804960B2 (en) * 2010-02-22 2014-08-12 International Business Machines Corporation Implementing known scrambling relationship among multiple serial links
US8892820B2 (en) * 2010-03-19 2014-11-18 Netapp, Inc. Method and system for local caching of remote storage data
US8473567B2 (en) 2010-03-29 2013-06-25 Intel Corporation Generating a packet including multiple operation codes
US8514885B2 (en) * 2010-03-30 2013-08-20 International Business Machines Corporation Using variable length packets to embed extra network control information
US8539260B2 (en) * 2010-04-05 2013-09-17 Intel Corporation Method, apparatus, and system for enabling platform power states
CN101867401B (zh) * 2010-05-04 2013-11-20 西安交通大学 一种遮挡躲避的60GHz多天线***及其信号处理方法
JP2011248814A (ja) * 2010-05-31 2011-12-08 Nec Corp ＰＣＩＥｘｐｒｅｓｓリンクエラー検出及び自動復旧機能を備えたデバイス
US9448938B2 (en) * 2010-06-09 2016-09-20 Micron Technology, Inc. Cache coherence protocol for persistent memories
CN101867452B (zh) 2010-06-10 2013-07-17 国网电力科学研究院 一种电力专用串行实时总线的通信方法
KR101323055B1 (ko) * 2010-06-17 2013-10-29 엘지디스플레이 주식회사 내부 디스플레이 포트 인터페이스 테스트 방법 및 장치
CN102315917B (zh) * 2010-07-06 2014-12-17 瑞昱半导体股份有限公司 一种用于信号传输的省电方法及装置
CN102377608B (zh) * 2010-08-12 2014-07-09 盛科网络（苏州）有限公司 物理层故障模拟***及方法
US8656115B2 (en) * 2010-08-20 2014-02-18 Intel Corporation Extending a cache coherency snoop broadcast protocol with directory information
WO2012038546A1 (en) * 2010-09-23 2012-03-29 St-Ericsson Sa Multi-lane data transmission de-skew
US8751714B2 (en) 2010-09-24 2014-06-10 Intel Corporation Implementing quickpath interconnect protocol over a PCIe interface
US9104793B2 (en) * 2010-09-24 2015-08-11 Intel Corporation Method and system of adapting communication links to link conditions on a platform
US9146610B2 (en) 2010-09-25 2015-09-29 Intel Corporation Throttling integrated link
US8805196B2 (en) * 2010-09-30 2014-08-12 Teradyne, Inc. Electro-optical communications link
JP5597104B2 (ja) * 2010-11-16 2014-10-01 キヤノン株式会社 データ転送装置及びその制御方法
CN102142987B (zh) * 2010-12-09 2014-01-08 浪潮(北京)电子信息产业有限公司 一种高速串行总线设备及其传输数据的方法
JP2012146041A (ja) * 2011-01-11 2012-08-02 Hitachi Ltd 計算機装置及び信号伝送方法
JP2012155650A (ja) * 2011-01-28 2012-08-16 Toshiba Corp ルータ及びメニーコアシステム
EP2482196B1 (en) * 2011-01-31 2016-06-29 Canon Kabushiki Kaisha Image processing apparatus, printing apparatus and controlling method in image processing apparatus
US8924672B2 (en) * 2011-02-08 2014-12-30 Infineon Technologies Ag Device with processing unit and information storage
US8756378B2 (en) * 2011-02-17 2014-06-17 Oracle International Corporation Broadcast protocol for a network of caches
US8824489B1 (en) * 2011-04-26 2014-09-02 Marvell International Ltd. Physical layer (PHY) devices for use in automotive and industrial applications
US9189424B2 (en) 2011-05-31 2015-11-17 Hewlett-Packard Development Company, L.P. External cache operation based on clean castout messages
US8868955B2 (en) 2011-07-01 2014-10-21 Intel Corporation Enhanced interconnect link width modulation for power savings
US8788890B2 (en) * 2011-08-05 2014-07-22 Apple Inc. Devices and methods for bit error rate monitoring of intra-panel data link
US8514889B2 (en) * 2011-08-26 2013-08-20 Sonics, Inc. Use of common data format to facilitate link width conversion in a router with flexible link widths
US9208110B2 (en) * 2011-11-29 2015-12-08 Intel Corporation Raw memory transaction support
US9442879B2 (en) * 2011-12-07 2016-09-13 Intel Corporation Multiple transaction data flow control unit for high-speed interconnect
CN102571571A (zh) * 2011-12-28 2012-07-11 南京邮电大学 一种应用于时延容忍网络的多层次有效路由方法
CN103188059A (zh) 2011-12-28 2013-07-03 华为技术有限公司 快速通道互联***中数据包重传方法、装置和***
CN102594745B (zh) * 2011-12-29 2015-02-04 东南大学 单载波频域均衡***中的同步方法及其实现电路
US8892269B2 (en) 2012-03-30 2014-11-18 Intel Corporation Power down and quick start of thermal sensor
CN102685128B (zh) * 2012-05-09 2015-09-30 东南大学 一种基于状态机的协议构造方法
US9122810B2 (en) 2012-05-18 2015-09-01 Dell Products, Lp System and method for providing input/output functionality to a processing node
US8856573B2 (en) * 2012-06-27 2014-10-07 Intel Corporation Setting a number (N) of fast training sequences (FTS) automatically to an optimal value
US9280504B2 (en) 2012-08-24 2016-03-08 Intel Corporation Methods and apparatus for sharing a network interface controller
US8984313B2 (en) 2012-08-31 2015-03-17 Intel Corporation Configuring power management functionality in a processor including a plurality of cores by utilizing a register to store a power domain indicator
US8935578B2 (en) 2012-09-29 2015-01-13 Intel Corporation Method and apparatus for optimizing power and latency on a link
US8996757B2 (en) * 2012-09-29 2015-03-31 Intel Corporation Method and apparatus to generate platform correctable TX-RX
US9003091B2 (en) 2012-10-18 2015-04-07 Hewlett-Packard Development Company, L.P. Flow control for a Serial Peripheral Interface bus
US9479196B2 (en) * 2012-10-22 2016-10-25 Intel Corporation High performance interconnect link layer
US9280507B2 (en) * 2012-10-22 2016-03-08 Intel Corporation High performance interconnect physical layer
DE112013002069B4 (de) * 2012-10-22 2022-12-01 Intel Corporation Hohes Leistungsverbindungskohärenz-Protokoll
US9600431B2 (en) 2012-10-22 2017-03-21 Intel Corporation High performance interconnect physical layer
RU2633126C2 (ru) 2013-02-28 2017-10-11 Интел Корпорейшн Усиление механизма перечисления и/или конфигурации одного протокола межсоединений для другого протокола межсоединений
US9436244B2 (en) * 2013-03-15 2016-09-06 Intel Corporation Adaptive control loop protection for fast and robust recovery from low-power states in high speed serial I/O applications
EP3828717B1 (en) * 2013-12-26 2024-07-03 INTEL Corporation Multichip package link
US9946676B2 (en) * 2015-03-26 2018-04-17 Intel Corporation Multichip package link

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101179326A (zh) * 2006-11-06 2008-05-14 富士通株式会社 通信***
US20100027473A1 (en) * 2007-01-15 2010-02-04 Koninklijke Philips Electronics, N.V. Method of generating low peak-to-average power ratio (papr) binary preamble sequences for ofdm systems
US20100005245A1 (en) * 2008-07-07 2010-01-07 Beers Robert H Satisfying memory ordering requirements between partial writes and non-snoop accesses
WO2011067136A1 (en) * 2009-12-04 2011-06-09 St-Ericsson Sa Methods and systems for reliable link startup
CN102238623A (zh) * 2010-05-06 2011-11-09 中兴通讯股份有限公司 加快无线链路控制窗口状态应答的方法及基站子***

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109643297A (zh) * 2016-09-30 2019-04-16 英特尔公司 电压调制的控制通路
CN109643297B (zh) * 2016-09-30 2023-09-05 英特尔公司 电压调制的控制通路
CN109661658A (zh) * 2016-10-01 2019-04-19 英特尔公司 链路物理层接口适配器
CN109661658B (zh) * 2016-10-01 2023-07-21 英特尔公司 链路物理层接口适配器
CN112583540A (zh) * 2018-01-08 2021-03-30 英特尔公司 在通道测试期间在多通道链路中的串扰生成
CN112597089A (zh) * 2019-02-08 2021-04-02 英特尔公司 使用消息总线接口的phy重新校准

Also Published As

Publication number Publication date
CN111737167B (zh) 2024-05-28
CN104303166B (zh) 2018-01-09
CN106815151A (zh) 2017-06-09
CN107968756B (zh) 2021-10-01
KR101754890B1 (ko) 2017-07-06
CN104769570A (zh) 2015-07-08
EP2909728A1 (en) 2015-08-26
DE112013005104T5 (de) 2015-07-02
US9916266B2 (en) 2018-03-13
US20140215112A1 (en) 2014-07-31
KR101689998B1 (ko) 2016-12-26
KR20150059775A (ko) 2015-06-02
DE112013002880T5 (de) 2015-03-05
CN104536933B (zh) 2018-02-13
US9626321B2 (en) 2017-04-18
KR101755005B1 (ko) 2017-07-06
DE112013007752B3 (de) 2023-04-27
CN104380269B (zh) 2018-01-30
CN106815151B (zh) 2021-04-20
CN108132892B (zh) 2022-02-11
KR101686359B1 (ko) 2016-12-13
KR101847943B1 (ko) 2018-04-11
CN106681938A (zh) 2017-05-17
CN104969206A (zh) 2015-10-07
US20150261711A1 (en) 2015-09-17
KR101686360B1 (ko) 2016-12-13
US20150067207A1 (en) 2015-03-05
KR20160046928A (ko) 2016-04-29
CN104969207A (zh) 2015-10-07
RU2579140C1 (ru) 2016-03-27
KR101772037B1 (ko) 2017-08-28
CN104737147A (zh) 2015-06-24
EP2909728A4 (en) 2016-06-22
CN106776364A (zh) 2017-05-31
JP2017188909A (ja) 2017-10-12
KR20140137398A (ko) 2014-12-02
CN107102960B (zh) 2021-07-09
CN107968756A (zh) 2018-04-27
CN106776364B (zh) 2020-07-17
WO2014065879A1 (en) 2014-05-01
DE112013002090T5 (de) 2015-01-15
US20170083476A1 (en) 2017-03-23
KR20140141616A (ko) 2014-12-10
KR20150052102A (ko) 2015-05-13
CN104303166A (zh) 2015-01-21
CN107102960A (zh) 2017-08-29
KR20150077397A (ko) 2015-07-07
WO2014065876A1 (en) 2014-05-01
CN104536933A (zh) 2015-04-22
KR20180049192A (ko) 2018-05-10
WO2014065877A1 (en) 2014-05-01
CN104737147B (zh) 2018-11-06
CN107045479B (zh) 2020-09-01
DE112013005086T5 (de) 2015-09-03
EP3410304B1 (en) 2021-09-22
US20240012772A1 (en) 2024-01-11
KR20160089541A (ko) 2016-07-27
CN108055214B (zh) 2021-04-13
CN104995614B (zh) 2018-04-06
US20200356502A1 (en) 2020-11-12
CN108055214A (zh) 2018-05-18
CN107015924B (zh) 2020-10-30
WO2014065881A1 (en) 2014-05-01
WO2014065875A1 (en) 2014-05-01
KR20170081730A (ko) 2017-07-12
US20170097907A1 (en) 2017-04-06
US20220114122A1 (en) 2022-04-14
KR101700261B1 (ko) 2017-01-26
US20140112339A1 (en) 2014-04-24
KR101695340B1 (ko) 2017-01-11
KR20150070107A (ko) 2015-06-24
KR101696124B1 (ko) 2017-01-12
CN104969206B (zh) 2017-12-26
JP2016506548A (ja) 2016-03-03
DE112013002069T5 (de) 2015-01-08
KR20150077398A (ko) 2015-07-07
KR20150059721A (ko) 2015-06-02
CN108228495A (zh) 2018-06-29
KR20160145197A (ko) 2016-12-19
DE112013001360T5 (de) 2014-11-27
US10216661B2 (en) 2019-02-26
KR101815180B1 (ko) 2018-01-04
WO2014065878A1 (en) 2014-05-01
KR101691756B1 (ko) 2016-12-30
DE112013007767B3 (de) 2023-04-20
US20190347226A1 (en) 2019-11-14
KR101642086B1 (ko) 2016-07-22
KR101599852B1 (ko) 2016-03-07
JP6139689B2 (ja) 2017-05-31
WO2014065873A8 (en) 2014-07-10
KR20150047550A (ko) 2015-05-04
WO2014065873A1 (en) 2014-05-01
KR20150047552A (ko) 2015-05-04
EP3410304A1 (en) 2018-12-05
CN104335196A (zh) 2015-02-04
US9418035B2 (en) 2016-08-16
CN108132892A (zh) 2018-06-08
CN104487958B (zh) 2018-05-22
DE112013001360B4 (de) 2023-03-23
WO2014065883A1 (en) 2014-05-01
KR101861452B1 (ko) 2018-05-25
WO2014065876A9 (en) 2015-02-26
US9753885B2 (en) 2017-09-05
US10248591B2 (en) 2019-04-02
US20140201463A1 (en) 2014-07-17
KR101831550B1 (ko) 2018-02-22
KR101815173B1 (ko) 2018-01-30
US9892086B2 (en) 2018-02-13
KR20170081728A (ko) 2017-07-12
CN104756097B (zh) 2018-05-15
CN104391816B (zh) 2018-11-09
KR20150047551A (ko) 2015-05-04
CN108614783A (zh) 2018-10-02
KR20160144510A (ko) 2016-12-16
US11269793B2 (en) 2022-03-08
US20180143937A1 (en) 2018-05-24
KR20180018853A (ko) 2018-02-21
RU2014145179A (ru) 2016-05-27
CN107092565A (zh) 2017-08-25
US20140215437A1 (en) 2014-07-31
CN104769570B (zh) 2018-05-15
US20170109315A1 (en) 2017-04-20
WO2014065884A1 (en) 2014-05-01
CN104380269A (zh) 2015-02-25
CN107015924A (zh) 2017-08-04
CN106681938B (zh) 2020-08-18
CN104391816A (zh) 2015-03-04
US20150081984A1 (en) 2015-03-19
KR20170012581A (ko) 2017-02-02
US20190391939A1 (en) 2019-12-26
KR101598746B1 (ko) 2016-02-29
CN104335196B (zh) 2017-10-13
CN104737142A (zh) 2015-06-24
DE112013007751B3 (de) 2023-01-12
US11741030B2 (en) 2023-08-29
CN107045479A (zh) 2017-08-15
DE112013004094B4 (de) 2018-03-29
CN108614783B (zh) 2022-11-18
US20180203811A1 (en) 2018-07-19
DE112013004105T5 (de) 2015-04-30
RU2599971C2 (ru) 2016-10-20
DE112013004094T5 (de) 2015-07-23
KR101861312B1 (ko) 2018-05-28
KR101681509B1 (ko) 2016-12-01
DE112013003723B4 (de) 2018-09-13
KR20160150653A (ko) 2016-12-30
KR20150003363A (ko) 2015-01-08
US10204064B2 (en) 2019-02-12
KR20170007523A (ko) 2017-01-18
KR101700545B1 (ko) 2017-01-26
KR101815178B1 (ko) 2018-01-04
KR20170005897A (ko) 2017-01-16
CN104756097A (zh) 2015-07-01
US20180095927A1 (en) 2018-04-05
KR101828756B1 (ko) 2018-02-12
WO2014065880A1 (en) 2014-05-01
WO2014065882A1 (en) 2014-05-01
US20170109286A1 (en) 2017-04-20
US10380046B2 (en) 2019-08-13
KR101905055B1 (ko) 2018-10-08
JP6423040B2 (ja) 2018-11-14
DE112013003723T5 (de) 2015-04-16
DE112013005093T5 (de) 2015-10-22
KR101912074B1 (ko) 2018-10-25
BR112015006432A2 (pt) 2017-07-04
DE112013002069B4 (de) 2022-12-01
CN111737167A (zh) 2020-10-02
KR20170007865A (ko) 2017-01-20
CN108228495B (zh) 2021-05-25
US9378171B2 (en) 2016-06-28
US20210117350A1 (en) 2021-04-22
US10909055B2 (en) 2021-02-02
CN107092565B (zh) 2021-03-12
CN104487958A (zh) 2015-04-01
KR20150063044A (ko) 2015-06-08
KR20170042379A (ko) 2017-04-18
KR101615908B1 (ko) 2016-04-27
KR101985120B1 (ko) 2019-05-31
CN104737142B (zh) 2018-03-23
DE112013005090T5 (de) 2015-07-02

Similar Documents

Publication Publication Date Title
CN104995614A (zh) 高性能互连物理层
TWI616890B (zh) 共享記憶體連結中的低功率進入之技術
US9612986B2 (en) High performance interconnect physical layer
US9355058B2 (en) High performance interconnect physical layer
KR20160075730A (ko) 노드들 사이의 i/o 서비스 및 메모리 공유

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant