CN112953556A - 基于斐波那契数列的抗串扰互联的编解码器及编码方法 - Google Patents

Abstract

本申请涉及超大规模集成电路技术领域，提供一种基于斐波那契数列的抗串扰互联的编解码器及编码方法，编码器包括：M个编码块，用于实现M+1bit的编码，M大于等于3；所述编码块包括第一输入端、第二输入端、第三输入端、第四输入端、编码信号输出端和选择器输出端；解码器通过信道连接编码器，所述解码器包括第一加法器第二加法器和M‑2个解码选择器；在编码过程中，利用斐波那契数列的性质，对编码输入值进行编码，且保证获得的编码满足FPF，从而降低互联线上的数据模型种类，解决超大规模集成电路设计中，互联线之间的串扰问题，提高超大规模集成电路的电路性能，提供一种多路高速高密度的编解码器及编码方法。

Description

基于斐波那契数列的抗串扰互联的编解码器及编码方法

技术领域

本申请涉及超大规模集成电路技术领域，尤其涉及一种基于斐波那契数列的抗串扰互联的编解码器及编码方法。

背景技术

超大规模集成电路技术进入深亚微米领域后，集成电路设计在应对高速高密度场景时，互联线上信号的延迟将严重限制电路性能，其中，信号传输的最大速率以及延时与互联线上的串扰有关，而互联线的串扰和互联线上传输的数据模式有关。因此，为了提供信号传输质量，在高速高密度场景下的集成电路设计，需要解决互联线的串扰问题，即，由于互联线上的数据模型不同导致的串扰问题。

例如，如图1所示，为现有技术中一种互联线的结构模型，其中，CL是互联线本身的负载电容，CI表示互联线间的耦合电容，在只考虑相邻的互联线之间的互扰时，根据这种结构模型，在一个数据周期内，传输信号的延时可以表示为：

τ_j＝abs(k·C_L·ΔV_j+k·C_I·ΔV_j,j-1+k·C_I·ΔV_j,j+1)

其中，k是由驱动器强度和导线电阻决定的常数，ΔV_j是第j条线上的电压变化，ΔV_j,k＝ΔV_j-ΔV_k是第j条线和第k条线相比的电压变化，因此ΔV_j∈{0，±V_dd}，ΔV_j,k∈{0，±V_dd，±2·V_dd}，其中V_dd就是电压值。令λ＝C_I/C_L，上述公式可以改写为：

τ_j＝k·C_L·V_dd·abs(δ_j+λ·δ_j,j-1+λ·δ_j,j+1)

其中，δ_j∈{0,1}是第j条线上的归一化电压变化，δ_j,j+1∈{0,±1,±2}是第j条线和相邻的第j+1条线相比的归一化电压变化。一般情况下λ＞＞1，因此传输信号的延时主要和相邻线之间电压变化有关。

我们定义C_eff,j为第j条线上的有效总电容，可得：

C_eff,j＝C_L·abs(δ_j+λ·δ_j,j-1+λ·δ_j,j+1)

τ_j＝k·V_dd·C_eff,j

通过上述公式可知，在这种模型下，传输信号的延时和有效总电容有关，而有效总电容由信号的转换决定。转换有两种类型，分别是自身的转换和耦合转换。有效总电容的最小值为C_L，最大值为(1+4·λ)C_L。串扰相应的可以分为0C、1C、2C、3C和4C这五类，根据串扰严重程度对转换模式进行分类，3-bit传输信号一共有36种传输模式，对应五类串扰等级，如下表1所示：

表1五类串扰等级表

为了解决因互联线上的数据模型不同，导致的串扰问题，现有技术中一般采用两种方法，第一种方式是采用屏蔽线技术，通过在互联线之间交替摆放屏蔽线的方式，有效消除互联线上的串扰转换，因为屏蔽线上没有信号转换，故可以较高的消除互联线上信号转换带来的串扰问题，且可以大幅降低信号的延迟，但是，这种方式需要设置大量的屏蔽线，极大的增加了互联线的占用区域，在超大规模集成线路技术中，无法有效实施。

第二种方式是采用编码技术，在数据传输过程中剔除不想要的传输模式，替换为其他数据模式传输，同时在接收端还原信号。但是，现有技术中的编码方式是将互联线划分为多个区域，并分别单个区域的互联线进行内部编码，从而消除单个区域内互联线的高等级串扰，但这种编码方式，相邻区域之间存在边界串扰。区域之间的边界串扰同样会导致信号延迟，影响信号传输质量，从而限制电路性能，针对边界串扰问题，不管是采用曾经提出group inversion(组反转)或bit overlapping(位重叠)等技术，都需要设置更多的传输线，从而加互联线的占用区域，同时，也会导致编解码器的设计更复杂。

综上所述，为了解决超大规模集成电路设计中，互联线之间的串扰问题，提高超大规模集成电路的电路性能，提供一种多路高速高密度的编解码技术方案，是本领域技术人员亟待解决的技术问题。

发明内容

为了解决超大规模集成电路设计中，互联线之间的串扰问题，提高超大规模集成电路的电路性能，本申请提供一种基于斐波那契数列的抗串扰互联的编解码器及编码方法。

本申请第一方面提供一种基于斐波那契数列的抗串扰互联的编码器，包括：M个编码块，用于实现M+1bit的编码，M大于等于3；所述编码块包括第一输入端、第二输入端、第三输入端、第四输入端、编码信号输出端和选择器输出端；

第M个编码块的第一输入端用于输入编码输入值，第M个编码块的第二输入端用于输入比较值，第M个编码块的第三输入端用于输入第M+1位斐波那契值，第M个编码块的第四输入端用于输入编码初始值；第M个编码块的编码信号输出端连接下一级编码块的第四输入端，用于输出第M位编码输出值，以及将第M位编码输出值传输至下一级编码块的第四输入端；第M个编码块的选择器输出端连接下一级编码块的第一输入端；

第一个编码块的第一输入端连接上一级编码块的选择器输出端，第一个编码块的第二输入端连接上一级编码块的第三输入端，第一个编码块的第四输入端连接上一级编码块的编码信号输出端；第一个编码块的第三输入端用于输入第二位斐波那契值，第一个编码块的编码信号输出端用于输出第二位编码输出值，第一个编码块的选择器输出端用于输出第一位编码输出值；

其余M-2个编码块为中间编码块，所述中间编码块的第一输入端连接上一级编码块的选择器输出端；所述中间编码块的第二输入端连接上一级编码块的第三输入端；中间编码块的第四输入端连接上一级编码块的编码信号输出端。

可选的，所述编码块包括比较器、减法器、编码选择器和逻辑门电路；

所述比较器的两个输入端口分别为第一输入端和第二输入端；所述比较器的输出端连接所述逻辑门电路；

所述减法器的两个输入端口分别为第一输入端和第三输入端；所述减法器的输出端连接选择器和所述逻辑门电路；

所述编码选择器的选择信号端口连接所述逻辑门电路，所述逻辑门电路还连接第四输入端，所述逻辑门电路的输出端口为编码信号输出端。

可选的，所述比较器用于判断编码输入值或上一级编码块的选择器输出值是否小于所述比较器所属编码块的比较值；

所述减法器，用于计算上一级编码块的选择器输出值与中间编码块的比较值的差，或者用于计算编码输入值与第M-1个编码块的比较值的差；

编码选择器用于根据所述比较器的判断结果，确定编码选择器的输出值；

所述逻辑门电路用于根据所述比较器的判断结果，确定编码值。

本申请第一方面还提供另一种基于斐波那契数列的抗串扰互联的编码器，包括：第一编码块和第二编码块，用于实现3bit的编码；

第一编码块的第一输入端用于输入编码输入值，第一编码块的第二输入端用于输入比较值f₄，第一编码块的第三输入端用于输入第3位斐波那契值f₃，第一编码块的第四输入端用于输入编码初始值；第一编码块的编码信号输出端连接第二编码块的第四输入端，用于输出第3位编码输出值，以及将第3位编码输出值传输至第二编码块的第四输入端；第一编码块的选择器输出端连接第二编码块的第一输入端；

第二编码块的第二输入端连接第一编码块的第三输入端，第二编码块的第三输入端用于输入第二位斐波那契值f₂，第二编码块的编码信号输出端用于输出第二位编码输出值，第二编码块的选择器输出端用于输出第一位编码输出值。

本申请第二方面提供一种基于斐波那契数列的抗串扰互联的解码器，所述解码器通过信道连接本申请第一方面提供的一种基于斐波那契数列的抗串扰互联的编码器，所述解码器包括第一加法器第二加法器和M-2个解码选择器；

其中，M-2个解码选择器通过信道获取编码器的第M位编码输出值至第三位编码输出值，所述解码选择器还包括斐波那契数字输入端和解码初始输入端，分别用于输入斐波那契数字和解码初始输入值，第M-2个编码器输入的斐波那契数字为f_M，解码初始输入值为0；

M-2个解码选择器的输出端连接第一加法器，所述第一加法器的输出端连接第二加法器，所述第一加法器的输入端还通过信道获取编码器的第二位编码输出值，所述第二加法器的输入端还通过信道获取编码器的第一位编码输出值，以及用于输入解码初始输入值为0的解码初始输入端，所述第二加法器的输出端用于输出解码数据。

本申请第三方面提供一种基于斐波那契数列的抗串扰互联的编码方法，所述编码方法由本申请第一方面提供的一种基于斐波那契数列的抗串扰互联的解码器执行，所述编码方法包括：

根据编码输入值，确定编码的信息量大小N(bit)，并根据所述信息量大小确定调用编码块数量N-1，N-1个编码块分为：用于获得最高位编码值的第N-1个编码块，用于中间编码值的N-3个中间编码块，以及用于获得最低位编码输出值的第一个编码块；

第N-1个编码块根据编码输入值和第N-1个编码块的比较值，确定最高位编码值和第N-1个编码块的选择器输出值；

中间编码块根据上一级编码块的选择器输出值和中间编码块的比较值，确定中间编码值和中间编码块的选择器输出值；

第一个编码块将上一个中间编码块的选择器输出值，作为最低位编码值；所述最高位编码值、所述中间编码值和所述最低位编码构成编码输入值对应的编码信息。

可选的，所述第N-1个编码块根据编码输入值、第N-1个编码块的比较值，确定最高位编码值和选择器输出值的步骤，具体为：

判断编码输入值是否小于第N-1个编码块的比较值；

若是，则输出0作为最高位编码值，以及输出编码输入值与第N-1个编码块的比较值的差，作为第N-1个编码块的选择器输出值；

若否，则输出1作为最高位编码值，以及输出编码输入值，作为第N-1个编码块的选择器输出值。

可选的，所述中间编码块根据上一级编码块的选择器输出值和中间编码块的比较值，确定中间编码值和中间编码块的选择器输出值的步骤，具体为：

判断上一级编码块的选择器输出值是否小于中间编码块的比较值；

若是，则输出0作为中间编码值，以及输出上一级编码块的选择器输出值与中间编码块的比较值的差，作为中间编码块的选择器输出值；

若否，输出1作为中间编码值，以及输出上一级编码块的选择器输出值作为中间编码块的选择器输出值。

由以上技术方案可知，本申请提供的一种基于斐波那契数列的抗串扰互联的编解码器及编码方法，在编码过程中，利用斐波那契数列的性质，对编码输入值进行编码，且保证获得的编码满足FPF，从而降低互联线上的数据模型种类，解决超大规模集成电路设计中，互联线之间的串扰问题，提高超大规模集成电路的电路性能，提供一种多路高速高密度的编解码器及编码方法。

附图说明

为了更清楚地说明本申请的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为现有技术中一种互联线的结构模型；

图2为本申请实施例提供的编码块数量为3个的编码器示意图；

图3为本申请实施例提供的编码块详细结构示意图；

图4为本申请实施例提供的编码块数量为2个的编码器示意图；

图5为本申请实施例提供的解码选择器数量为2个的一种基于斐波那契数列的抗串扰互联的解码器示意图；

图6为本申请实施例提供的一种基于斐波那契数列的抗串扰互联的编码方法流程示意图。

具体实施方式

为了解决超大规模集成电路设计中，互联线之间的串扰问题，本申请提供一种基于斐波那契数列的抗串扰互联的编解码器及编码方法，以提高超大规模集成电路的电路性能，实现多路高速高密度的编解码技术方案。

如图2所示，为本申请实施例提供的编码块数量为3个的编码器示意图。本申请实施例第一方面提供一种基于斐波那契数列的抗串扰互联的编码器，包括：M个编码块，M大于等于3；用于实现M+1bit的编码，M大于等于3；所述编码块包括第一输入端、第二输入端、第三输入端、第四输入端、编码信号输出端和选择器输出端。

第M个编码块的第一输入端用于输入编码输入值，即需要编码的数字V，第M个编码块的第二输入端用于输入比较值，其中比较值为斐波那契数字，第M个编码块的比较值为斐波那契数列的第M+2个数字f_M+2，第M个编码块的第三输入端用于输入第M+1位斐波那契值f_M+1，第M个编码块的第四输入端用于输入编码初始值；第M个编码块的编码信号输出端连接下一级编码块的第四输入端，用于输出第M位编码输出值，以及将第M位编码输出值传输至下一级编码块的第四输入端；第M个编码块的选择器输出端连接下一级编码块的第一输入端。

第一个编码块的第一输入端连接上一级编码块的选择器输出端，第一个编码块的第二输入端连接上一级编码块的第三输入端，第一个编码块的第四输入端连接上一级编码块的编码信号输出端；第一个编码块的第三输入端用于输入第二位斐波那契值，第一个编码块的编码信号输出端用于输出第二位编码输出值，第一个编码块的选择器输出端用于输出第一位编码输出值。

其余M-2个编码块为中间编码块，所述中间编码块的第一输入端连接上一级编码块的选择器输出端；所述中间编码块的第二输入端连接上一级编码块的第三输入端；中间编码块的第四输入端连接上一级编码块的编码信号输出端。

本申请实施例提供的编码器是基于斐波那契数列的抗串扰互联的编码器，为了证明本申请提供的编码器能够解决解决串扰的同时，避免增加屏蔽线，需要先证明所有的数字据都可以在斐波那契数列中有FPF(forbidden-pattern-free，无禁止模式)表示。

在信号传输过程中，每一条互联线都和左右两条互连线直接相邻，将这三条线看为一组，它们所产生的传输方式有8种，定义“010”和“101”为forbidden-patterns(禁止模式)。如果一个编码方式产生的编码中，任意三条相邻线上的传输模式没有出现“010”和“101”，那么就认为是FPF编码。例如，1101110就不是FPF编码，1001110就是FPF编码。根据上一部分的理论可以得知，在FPF编码中，最高的串扰等级就是2C，不会出现3C和4C的高等级串扰。

具体证明如下：

在数字设计中，最广泛使用的数字***是二进制数字***，以2的幂次数为基数。一个数据的二进制数字表示如下：

二进制数字***是完备的且非模糊的，即每一个数据都有一个且仅有一个二进制数字表示。斐波那契数字***使用斐波那契数列为基数。斐波那契数列的定义以及数据的斐波那契数字表示N(F_m,{0,1})如下：

与二进制数字***类似，斐波那契数字***也是完备的，因此任意一个数据都肯定会有一个斐波那契数字表示。但是斐波那契数字***不是非模糊的。例如，对于数据2，3-bit的斐波那契数字表示就有两种，分别是011和100。

斐波那契数列有一个非常重要的性质：

也就是说，对于一个m-bit的斐波那契数字表示，它所能表示的数据范围是[0,f_m+2-1]，最小值的情况就是所有比特位上d_k＝0，最大值的情况就是所有比特位上d_k＝1。

结论：对于任意的v∈[0,f_m+2-1]，存在d_md_m-1…d₂d₁＝v，d_md_m-1…d₂d₁∈N(F_m,{0,1})且满足FPF。

为了证明这个结论，首先需要证明几个推论。

推论1：d_md_m-1…d₃01和d_md_m-1…d₃10这两个m-bit斐波那契数字表示是等效的。

证明：f₂＝f₁＝1，结果推论1显然。

推论2：对于一个m-bit的斐波那契数字表示d_md_m-1…d₂d₁，如果其中有三个连续的比特d_kd_k-1d_k-2＝100，那么改为d_kd_k-1d_k-2＝011也是等效的。

证明：d_kd_k-1d_k-2＝100对应的数据是f_k，d_kd_k-1d_k-2＝011对应的数据是f_k-1+f_k-2，通过斐波那契数列的定义可知，f_k＝f_k-1+f_k-2。

推论3：对于一个m-bit的斐波那契数字表示d_md_m-1…d₂d₁，如果其中有连续的比特d_kd_k-1…d_k-n＝0101…0100，也就是说除了最后两位外都是0和1交替出现，那么改为d_kd_k-1…d_k-n＝0011…1111也是等效的。

证明：对于这一串连续的比特，从右至左，用011取代100(推论2)，直到d_kd_k-1…d_k-n全部改写完毕，可以得到0011…1111。

推论4：对于一个m-bit的斐波那契数字表示d_md_m-1…d₂d₁，如果其中有连续的比特d_kd_k-1…d_k-n＝1010…1011，也就是说除了最后两位外都是0和1交替出现，那么改为d_kd_k-1…d_k-n＝1100…0000也是等效的。

证明：对于这一串连续的比特，从右至左，用100取代011(推论2)，直到d_kd_k-1…d_k-n全部改写完毕，可以得到1100…0000。

在此基础上，对于最初结论：任意的v∈[0,f_m+2-1]，存在d_md_m-1…d₂d₁＝v，d_md_m-1…d₂d₁∈N(F_m,{0,1})且满足FPF，的证明如下：

(1)

这是根据斐波那契数字***的完备性得到的。

(2)如果d_md_m-1…d₁不满足FPF，我们可以通过下列步骤来调整为满足FPF：

a.如果斐波那契数字表示的结尾是forbidden-patterns，也就是010或101，根据推论1，存在等效的斐波那契数字表示，使得结尾是110或001。

b.如果斐波那契数字表示中存在forbidden-pattern，根据推论3和推论4，可以调整为不存在forbidden-pattern。

通过上述证明可知，对于[0,f_m+2-1]这个范围内的数据，存在满足FPF的斐波那契数字表示。

具体的，如图3所示，为本申请实施例提供的编码块详细结构示意图。本申请实施例提供的一种基于斐波那契数列的抗串扰互联的编码器，其中，每一个所述编码块包括比较器、减法器、编码选择器和逻辑门电路。

所述比较器的两个输入端口分别为第一输入端和第二输入端；所述比较器的输出端连接所述逻辑门电路；第M个编码块的比较器用于判断编码输入值是否小于第M个编码块的比较值，其余编码块的比较器用于判断上一级编码块的选择器输出值是否小于所述比较器所属编码块的比较值，需要说明的是，这里提到的所述比较器所属编码块，是指该比较器对应的编码块中的比较值。

所述减法器的两个输入端口分别为第一输入端和第三输入端；所述减法器的输出端连接选择器和所述逻辑门电路；第M个编码块的减法器用于计算编码输入值与第M-1个编码块的比较值的差，需要说明的是，上一级编码块所属位置的斐波那契数字是下一级编码块的作为比较的斐波那契数字(比较值)，例如，第四个编码块位置的斐波那契数字为f₅，则第三个编码块位置上作为比较的斐波那契数字(比较值)也为f₅；其余位置编码块的减法器用于计算上一级编码块的选择器输出值与中间编码块的比较值的差。

所述编码选择器的选择信号端口连接所述逻辑门电路，所述逻辑门电路还连接第四输入端，所述逻辑门电路的输出端口为编码信号输出端，其中，编码选择器用于根据所述比较器的判断结果，确定编码选择器的输出值，所述逻辑门电路用于根据所述比较器的判断结果，确定编码值。

例如，第M个编码块中，编码输入值小于第M个编码块的比较值，输出编码输入值与第M-1个编码块的比较值(第M个编码块的第三输入端输入的第M+1位斐波那契值)的差，作为第M个编码块的选择器输出值，输出0作为第M+1位的编码值；反之，编码输入值大于或等于第M个编码块的比较值，输出编码输入值，作为第M个编码块的选择器输出值，输出1作为第M+1位的编码值。

又例如，在其他位置(非第一位或第M位)的编码块中，即中间为编码块，上一级编码块的选择器输出值小于中间编码块的比较值；输出上一级编码块的选择器输出值与中间编码块的比较值的差，作为中间编码块的选择器输出值，输出0作为中间编码值；上一级编码块的选择器输出值大于或等于中间编码块的比较值，输出上一级编码块的选择器输出值作为中间编码块的选择器输出值，输出1作为中间编码值。

为了更清楚的说明本申请实施提供的一种基于斐波那契数列的抗串扰互联的编码器的工作原理，现举例进行说明：

对于m-bit的斐波那契编码，能表示的最大数字为：

以数字6为例，需要4-bit的斐波那契编码，M＝4，则编码器需要M＝3个编码块，下面开始描述该编码器的过程。

其中，f₁＝1,f₂＝1,f₃＝2,f₄＝3,f₅＝5。

利用第3个编码块进行最高位的编码。第三个编码块的比较值为f₅＝5，编码输入值为6，v＝6∈[f₅,+∞)即[5,+∞)，因此，第三个编码块的编码输出值为d₃＝1，编码器的选择器输出值为r₃＝v-f₄＝6-3＝3。

利用第二个编码块进行第3位的编码，k＝3，第二个编码块的编码输入值为r₄＝3∈[f₄,+∞)即[3,+∞)，因此，第二个编码块的编码输出值为所以d₃＝1，编码器的选择器输出值为r₃＝r₄-f₃＝3-2＝1。

利用第一个编码块进行第2位和第1位的编码。

k＝2，第一个编码块的编码输入值为r₃＝1∈[f₂,f₃)即[1,2)，因此，第二个编码块的编码输出值为d₂＝d₃＝1，编码器的选择器输出值为第1位的编码，及d₁＝r₂＝r₃-f₂＝1-1＝0，

综上，V＝6对应的斐波那契编码为1110。

整个编码过程可以概括为，先比较编码输入值与比较值的大小，根据大小关系确定编码输出值d_k，以及根据d_k的值确定选择器输出值r_k，r_k的值作为下一步的编码输入值，继续与下一位的比较值比较大小。

对于4-bit的斐波那契编码，能表示的最大数字为1+1+2+3＝7，所有编码结果如下表：

如图4所示，为本申请实施例提供的编码块数量为2个的编码器示意图；本申请实施例第一方面还提供另一种基于斐波那契数列的抗串扰互联的编码器，包括：第一编码块和第二编码块，用于实现3bit的编码。

第一编码块的第一输入端用于输入编码输入值，第一编码块的第二输入端用于输入比较值f₄，第一编码块的第三输入端用于输入第3位斐波那契值f₃，第一编码块的第四输入端用于输入编码初始值；第一编码块的编码信号输出端连接第二编码块的第四输入端，用于输出第3位编码输出值，以及将第3位编码输出值传输至第二编码块的第四输入端；第一编码块的选择器输出端连接第二编码块的第一输入端。

第二编码块的第二输入端连接第一编码块的第三输入端，第二编码块的第三输入端用于输入第二位斐波那契值f₂，第二编码块的编码信号输出端用于输出第二位编码输出值，第二编码块的选择器输出端用于输出第一位编码输出值。

若需要编码的数字为3bit，只需要使用两个编码块，即可完成数字的编码，即在本申请实施例第一方面提供的第一种编码器基础上，去除中间编码块，只保留第一个编码块和最后一个编码块，从而完成对3bit数字的编码。相对应的，而针对3bit数字的编码方法，以及编码的解码器和解码方法，与m+1bit数字的原理类似，且编解码过程更简单明了。

基于本申请实施例第一方面提供的一种基于斐波那契数列的抗串扰互联的编码器，在对数字进行编码之后还需要设计对应的解码器，以实现的编码结果进行解码，如图5所示，为本申请实施例提供的解码选择器数量为2个的一种基于斐波那契数列的抗串扰互联的解码器示意图。本申请实施例第二方面提供一种基于斐波那契数列的抗串扰互联的加码器，所述解码器通过信道连接本申请实施例第一方面提供的一种基于斐波那契数列的抗串扰互联的编码，所述解码器包括第一加法器第二加法器和M-2个解码选择器。

其中，M-2个解码选择器通过信道获取编码器的第M位编码输出值至第三位编码输出值，所述解码选择器还包括斐波那契数字输入端和解码初始输入端，分别用于输入斐波那契数字和解码初始输入值，第M-2个编码器输入的斐波那契数字为f_M，解码初始输入值为0。

M-2个解码选择器的输出端连接第一加法器，所述第一加法器的输出端连接第二加法器，所述第一加法器的输入端还通过信道获取编码器的第二位编码输出值，所述第二加法器的输入端还通过信道获取编码器的第一位编码输出值，以及用于输入解码初始输入值为0的解码初始输入端，所述第二加法器的输出端用于输出解码数据。

为了更清楚的说明本申请实施提供的一种基于斐波那契数列的抗串扰互联的解码器的工作原理，现举例进行说明：

上文编码过程已经提到：对于输入的d₁…d_m编码信号，输出

以编码信号1110为例，解码信号就是V＝f₄+f₃+f₂＝3+2+1＝6。以编码信号1111为例，解码信号就是V＝f₄+f₃+f₂+f₁＝3+2+1+1＝7。

本方案中解码器由选择器和加法器构成。输入4-bit编码信号d₁d₂d₃d₄，输出3-bit解码信号V0V1V2。以4-bit斐波那契编码信号为例，解码信号＝d₄×3+d₃×2+d₂×1+d₁×1。任意bit的编码都适用，只需要增加选择器和减法器即可。

以M为4进行说明，则所述解码器有2两个选择器，第2个选择器的选择信号是编码信号的最高位d₄，第二个解码选择器的斐波那契数字输入端输入的解码初始输入值为00000011＝3＝f₄，解码初始输入端输入的解码初始输入值为00000000＝0。当第M＝4位编码输出值d4＝1时，表示该编码位为1，第二个解码选择器输出f₄＝3，否则输出0。所以第二个解码选择器的输出实际上就等于d₄×f₄。

第一个解码选择器获得的第3位编码输出值位d₃，斐波那契数字输入端输入的解码初始输入值为00000010＝2＝f3，解码初始输入端输入的解码初始输入值为0。当选择信号d₃＝1时，表示该编码位为1，选择器输出f₃＝2，否则输出0。第一个解码选择器的输出实际上就是d₃×f₃。

第一加法器先对两个解码选择器的输出进行相加，也就是d₄×f₄+d₃×f₃。因为d₂只需要与1相乘，所以可以直接将d₂作为进位信号，那么第一加法器的输出为d₄×f₄+d₃×f₃+d₂。

第二加法器同理，输入A₇…A₀＝d₄×f₄+d₃×f₃+d₂，还有一个输出B₇…B₀无实际意义，进位信号是d₁。输出信号＝d₄×f₄+d₃×f₃+d₂+d₁，即为解码信号。

如图6所示，为本申请实施例提供的一种基于斐波那契数列的抗串扰互联的编码方法流程示意图。本申请实施例第三方面提供一种基于斐波那契数列的抗串扰互联的编码方法，所述编码方法由本申请实施例第一方面提供的一种基于斐波那契数列的抗串扰互联的解码器执行，在本申请实施例第三方方面提供的编码方法中，若存在未公开的细节描述，请参照本申请实施例第一方提供的编码器，所述编码方法包括：

步骤S501，根据编码输入值，确定编码的信息量大小N(bit)，并根据所述信息量大小确定调用编码块数量N-1，N-1个编码块分为：用于获得最高位编码值的第N-1个编码块，用于中间编码值的N-3个中间编码块，以及用于获得最低位编码输出值的第一个编码块。

步骤S502，第N-1个编码块根据编码输入值和第N-1个编码块的比较值，确定最高位编码值和第N-1个编码块的选择器输出值；

具体为：

判断编码输入值是否小于第N-1个编码块的比较值。

若是，则输出0作为最高位编码值，以及输出编码输入值与第N-1个编码块的比较值的差，作为第N-1个编码块的选择器输出值。

若否，则输出1作为最高位编码值，以及输出编码输入值，作为第N-1个编码块的选择器输出值。

步骤S503，中间编码块根据上一级编码块的选择器输出值和中间编码块的比较值，确定中间编码值和中间编码块的选择器输出值。

判断上一级编码块的选择器输出值是否小于中间编码块的比较值。

若是，则输出0作为中间编码值，以及输出上一级编码块的选择器输出值与中间编码块的比较值的差，作为中间编码块的选择器输出值。

若否，输出1作为中间编码值，以及输出上一级编码块的选择器输出值作为中间编码块的选择器输出值。

步骤S504，第一个编码块将上一个中间编码块的选择器输出值，作为最低位编码值。

其中，所述最高位编码值、所述中间编码值和所述最低位编码构成编码输入值对应的编码信息。

由以上技术方案可知，本申请实施例提供的一种基于斐波那契数列的抗串扰互联的编解码器及编码方法，在编码过程中，利用斐波那契数列的性质，对编码输入值进行编码，且保证获得的编码满足FPF，从而降低互联线上的数据模型种类，解决超大规模集成电路设计中，互联线之间的串扰问题，提高超大规模集成电路的电路性能，提供一种多路高速高密度的编解码器及编码方法。

以上结合具体实施方式和范例性实例对本申请进行了详细说明，不过这些说明并不能理解为对本申请的限制。本领域技术人员理解，在不偏离本申请精神和范围的情况下，可以对本申请技术方案及其实施方式进行多种等价替换、修饰或改进，这些均落入本申请的范围内。本申请的保护范围以所附权利要求为准。

Claims (8)

1.一种基于斐波那契数列的抗串扰互联的编码器，其特征在于，包括：M个编码块，用于实现M+1bit的编码，M大于等于3；所述编码块包括第一输入端、第二输入端、第三输入端、第四输入端、编码信号输出端和选择器输出端；

第M个编码块的第一输入端用于输入编码输入值，第M个编码块的第二输入端用于输入比较值，第M个编码块的第三输入端用于输入第M+1位斐波那契值，第M个编码块的第四输入端用于输入编码初始值；第M个编码块的编码信号输出端连接下一级编码块的第四输入端，用于输出第M位编码输出值，以及将第M位编码输出值传输至下一级编码块的第四输入端；第M个编码块的选择器输出端连接下一级编码块的第一输入端；

第一个编码块的第一输入端连接上一级编码块的选择器输出端，第一个编码块的第二输入端连接上一级编码块的第三输入端，第一个编码块的第四输入端连接上一级编码块的编码信号输出端；第一个编码块的第三输入端用于输入第二位斐波那契值，第一个编码块的编码信号输出端用于输出第二位编码输出值，第一个编码块的选择器输出端用于输出第一位编码输出值；

其余M-2个编码块为中间编码块，所述中间编码块的第一输入端连接上一级编码块的选择器输出端；所述中间编码块的第二输入端连接上一级编码块的第三输入端；中间编码块的第四输入端连接上一级编码块的编码信号输出端。

2.根据权利要求1所述的一种基于斐波那契数列的抗串扰互联的编码器，其特征在于，所述编码块包括比较器、减法器、编码选择器和逻辑门电路；

所述比较器的两个输入端口分别为第一输入端和第二输入端；所述比较器的输出端连接所述逻辑门电路；

所述减法器的两个输入端口分别为第一输入端和第三输入端；所述减法器的输出端连接选择器和所述逻辑门电路；

所述编码选择器的选择信号端口连接所述逻辑门电路，所述逻辑门电路还连接第四输入端，所述逻辑门电路的输出端口为编码信号输出端。

3.根据权利要求2所述的一种基于斐波那契数列的抗串扰互联的编码器，所述比较器用于判断编码输入值或上一级编码块的选择器输出值是否小于所述比较器所属编码块的比较值；

所述减法器，用于计算上一级编码块的选择器输出值与中间编码块的比较值的差，或者用于计算编码输入值与第M-1个编码块的比较值的差；

编码选择器用于根据所述比较器的判断结果，确定编码选择器的输出值；

所述逻辑门电路用于根据所述比较器的判断结果，确定编码值。

4.一种基于斐波那契数列的抗串扰互联的编码器，其特征在于，包括：第一编码块和第二编码块，用于实现3bit的编码；

第一编码块的第一输入端用于输入编码输入值，第一编码块的第二输入端用于输入比较值f₄，第一编码块的第三输入端用于输入第3位斐波那契值f₃，第一编码块的第四输入端用于输入编码初始值；第一编码块的编码信号输出端连接第二编码块的第四输入端，用于输出第3位编码输出值，以及将第3位编码输出值传输至第二编码块的第四输入端；第一编码块的选择器输出端连接第二编码块的第一输入端；

第二编码块的第二输入端连接第一编码块的第三输入端，第二编码块的第三输入端用于输入第二位斐波那契值f₂，第二编码块的编码信号输出端用于输出第二位编码输出值，第二编码块的选择器输出端用于输出第一位编码输出值。

5.一种基于斐波那契数列的抗串扰互联的解码器，其特征在于，所述解码器通过信道连接权利要求1-3任一项所述的一种基于斐波那契数列的抗串扰互联的编码器，所述解码器包括第一加法器第二加法器和M-2个解码选择器；

其中，M-2个解码选择器通过信道获取编码器的第M位编码输出值至第三位编码输出值，所述解码选择器还包括斐波那契数字输入端和解码初始输入端，分别用于输入斐波那契数字和解码初始输入值，第M-2个编码器输入的斐波那契数字为f_M，解码初始输入值为0；

M-2个解码选择器的输出端连接第一加法器，所述第一加法器的输出端连接第二加法器，所述第一加法器的输入端还通过信道获取编码器的第二位编码输出值，所述第二加法器的输入端还通过信道获取编码器的第一位编码输出值，以及用于输入解码初始输入值为0的解码初始输入端，所述第二加法器的输出端用于输出解码数据。

6.一种基于斐波那契数列的抗串扰互联的编码方法，其特征在于，所述编码方法由权利要求1-3任一项所述的一种基于斐波那契数列的抗串扰互联的解码器执行，所述编码方法包括：

根据编码输入值，确定编码的信息量大小N(bit)，并根据所述信息量大小确定调用编码块数量N-1，N-1个编码块分为：用于获得最高位编码值的第N-1个编码块，用于中间编码值的N-3个中间编码块，以及用于获得最低位编码输出值的第一个编码块；

第N-1个编码块根据编码输入值和第N-1个编码块的比较值，确定最高位编码值和第N-1个编码块的选择器输出值；

中间编码块根据上一级编码块的选择器输出值和中间编码块的比较值，确定中间编码值和中间编码块的选择器输出值；

第一个编码块将上一个中间编码块的选择器输出值，作为最低位编码值；所述最高位编码值、所述中间编码值和所述最低位编码构成编码输入值对应的编码信息。

7.根据权利要求6所述的一种基于斐波那契数列的抗串扰互联的编码方法，其特征在于，所述第N-1个编码块根据编码输入值、第N-1个编码块的比较值，确定最高位编码值和选择器输出值的步骤，具体为：

判断编码输入值是否小于第N-1个编码块的比较值；若是，则输出0作为最高位编码值，以及输出编码输入值与第N-1个编码块的比较值的差，作为第N-1个编码块的选择器输出值；

若否，则输出1作为最高位编码值，以及输出编码输入值，作为第N-1个编码块的选择器输出值。

8.根据权利要求6所述的一种基于斐波那契数列的抗串扰互联的编码方法，其特征在于，所述中间编码块根据上一级编码块的选择器输出值和中间编码块的比较值，确定中间编码值和中间编码块的选择器输出值的步骤，具体为：

判断上一级编码块的选择器输出值是否小于中间编码块的比较值；若是，则输出0作为中间编码值，以及输出上一级编码块的选择器输出值与中间编码块的比较值的差，作为中间编码块的选择器输出值；

若否，输出1作为中间编码值，以及输出上一级编码块的选择器输出值作为中间编码块的选择器输出值。

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