JP5597104B2 - データ転送装置及びその制御方法 - Google Patents

データ転送装置及びその制御方法 Download PDF

Info

Publication number
JP5597104B2
JP5597104B2 JP2010256319A JP2010256319A JP5597104B2 JP 5597104 B2 JP5597104 B2 JP 5597104B2 JP 2010256319 A JP2010256319 A JP 2010256319A JP 2010256319 A JP2010256319 A JP 2010256319A JP 5597104 B2 JP5597104 B2 JP 5597104B2
Authority
JP
Japan
Prior art keywords
data transfer
host
state
transfer apparatus
request
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2010256319A
Other languages
English (en)
Other versions
JP2012108677A5 (ja
JP2012108677A (ja
Inventor
和也 加山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Canon Inc
Original Assignee
Canon Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Canon Inc filed Critical Canon Inc
Priority to JP2010256319A priority Critical patent/JP5597104B2/ja
Priority to EP11008028A priority patent/EP2453362A3/en
Priority to US13/271,834 priority patent/US8799531B2/en
Priority to CN201110354938XA priority patent/CN102541791A/zh
Publication of JP2012108677A publication Critical patent/JP2012108677A/ja
Publication of JP2012108677A5 publication Critical patent/JP2012108677A5/ja
Application granted granted Critical
Publication of JP5597104B2 publication Critical patent/JP5597104B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38Information transfer, e.g. on bus
    • G06F13/42Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F2213/00Indexing scheme relating to interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F2213/0026PCI express
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F2213/00Indexing scheme relating to interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F2213/0042Universal serial bus [USB]
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02DCLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Power Sources (AREA)
  • Bus Control (AREA)
  • Computer And Data Communications (AREA)
  • Information Transfer Systems (AREA)

Description

本発明は、複数のエンドポイントデバイスを制御するデータ転送装置及びその制御方法に関する。
ホストと複数のエンドポイントデバイスが、スイッチやHubを経由して接続され、画像データやコマンド等の転送をポイント・ツー・ポイントで行うデータ転送システムが知られている。たとえば、近年、高速シリアル転送技術として実用化されているPCI−Expressでは、ホストとエンドポイントデバイスは、ポイント・ツー・ポイントで接続(1対1接続)される。そのため、複数のエンドポイントデバイスをホストと接続する際には、ポイント・ツー・ポイントの通信を行うためにPCI−Expressに対応したスイッチが用いられている(特許文献1参照)。
一般に、ホスト、スイッチ、エンドポイントから構成されるデータ転送システムにおいて、エンドポイントデバイスのリンクをL2ステート(PCI−Expressで定められている休止状態の1つであり、その詳細は後述する。)に遷移させる際には、以下の手順に従っていた。
[1] ホストは、スイッチに対し、エンドポイントデバイスおよびスイッチ内の対応するポートをL2ステートへ遷移させるためのメッセージを送信する。
[2] [1]で送信されたメッセージは、スイッチでブロードキャストされ、当該スイッチにぶら下がる全てのエンドポイントデバイスに対して送信される。
[3] 上記メッセージを受信したエンドポイントデバイスは、スイッチに対し、休止に応じるメッセージを送信する。
[4] スイッチは、全てのエンドポイントデバイスから休止に応じるメッセージを受信すると、ホストに対し、休止に応じるメッセージを送信する。
[5] ホストは、全てのエンドポイントデバイスとのリンクをL2ステートに遷移させる。
一方、L2ステート(休止状態)からL0ステート(通常状態)へのリンクの復帰は、LTSSM(Link Training Status State Machine)に従い、リンクの初期状態からリンクを復帰させていた。なお、リンクが確立されている状態とはデータ通信が可能なように接続状態が維持されている状態を示す。
また、現在、高速シリアル転送技術として注目されているUSB3.0では、携帯機器への配慮から消費電力の削減が強く求められ、USBコントローラのポーリングを止めるとともに、4つのリンクステート(U0、U1、U2、U3)が設けられている。U0ステートは、リンクアクティブ、U1、U2ステートはリンクアイドル、U3ステートはサスペンド(休止)である。USB3.0では、ホストと複数のエンドポイントデバイスをポイント・ツー・ポイントで接続するためにUSB−Hubが用いられる(特許文献2参照)。USB3.0では、ホストが、ソフトウェア制御により、Hubに接続される特定のエンドポイントデバイスをU0ステートからU3ステートへ遷移させることができる。また、U3ステート(休止)からU0ステート(通常)へのリンクの復帰では、USB3.0で用意されたパワーステート図に従い、ホスト−エンドポイントデバイス間のリンクをリンクの初期状態から復帰させる。
特開2005−148896号公報 特開平11−305880号公報
一般に、休止させているデバイスを復帰させる際、ホストは、デバイスを初期状態にしてからリンクを確立していく必要があるため、デバイスの復帰処理をするホストの負荷が大きかった。これは、PCI−ExpressであってもUSB3.0であっても同様である。
本発明は、上記の課題に鑑みてなされたものであり、ホストが休止状態にあるデバイスの復帰処理に割く負荷を軽減させることを目的とする。
上記の目的を達成するための本発明の一態様によるデータ転送装置は以下の構成を有する。すなわち、少なくとも1つ以上のデバイスに接続可能で、ホストからの要求を前記デバイスに伝達するデータ転送装置であって、前記デバイスの少なくとも1つを休止させる休止要求を前記ホストから受信したことに応じて、当該休止要求の示す休止対象のデバイスのコンフィグレーションデータを取得する制御手段と、前記ホストと前記デバイスとの間にあり、前記制御手段の取得したコンフィグレーションデータを保持する保持手段とを有する。
本発明によれば、デバイスの休止処理又は復帰処理を高速化させることができる。
第一実施形態によるデータ転送システムを説明する図である。 LTSSMに従ったステート遷移図である。 第一実施形態による電力制御部の、リンク休止時の動作を説明するフローチャートである。 第一実施形態による電力制御部の、リンク復帰時の動作を説明するフローチャートである。 第二実施形態によるデータ転送システムを説明する図である。 第二実施形態による電力制御部のリンク休止時の動作を説明するフローチャートである。 第二実施形態による電力制御部のリンク復帰時の動作を説明するフローチャートである。 第三実施形態によるデータ転送システムを説明する図である。 USB3.0のリンクステート遷移図である。 第三実施形態によるHubのリンク休止時の動作を説明する図である。 第三実施形態によるHubのリンク復帰時の動作を説明する図である。
[第一実施形態]
図1は、第一実施形態のデータ転送システム24を説明するためのブロック図である。ホストとしての中央処理装置1(以降、CPU1と称する。MPUであってもよい。)は、複数のデバイスを有するシステム全体を制御する。ルートコンプレックス2は、IO階層の最上位に位置し、CPU1、グラフィックボード3、メモリ4、不図示のSub-System等をIOに結びつける。ホスト装置と複数のデバイスを1対1に接続するためのスイッチング装置としてスイッチ5が設けられている。スイッチ5は、複数のエンドポイントデバイス(デバイス)と(ルートコンプレックスを介して)ホストとを接続可能であり、PCI−Express(以降PCIeと表記する)のポートを拡張させるために使用される。なお、エンドポイントデバイスが全て内部デバイスの場合、データ転送システム24は1つの基盤上で実現される。一方で、PCIeで接続されるプリンタや画像処理装置をエンドポイントデバイスとして扱う場合は、データ転送システム24は複数の装置によって実現される。
本実施形態のスイッチ5は電力制御部6を有し、電力制御部6はスイッチ5に接続されている複数のエンドポイントデバイス9、10、11の復帰処理を行う際のCPU1が担う負荷を軽減する。ただし、電力制御部6が行う制御は、単純であるため回路規模は小さく抑えられ、電力制御部6が消費する電力も低く抑えられる。具体的な電力制御部6の動作については後述する。電力制御レジスタ7は、CPU1により設定されるレジスタで、エンドポイントデバイスの休止の指示(休止要求)、復帰の指示(復帰要求)はこの電力制御レジスタ7に書き込まれる。ステータス保持部8はレジスタ又はメモリを有し、
・スイッチ5のダウンストリームポート15、16、17のコンフィグレーションデータ(通信パラメータ)、
・エンドポイントデバイスのコンフィグレーションデータ(動作パラメータ)、
・ホストがデバイスに対して第1アドレス空間で発行する要求を第2アドレス空間に変換するための、スイッチ5が用いるアドレス変換テーブル、等を保持するのに使用される。ステータス保持部8は、4KByte程度を備えていれば充分である。エンドポイントデバイス9、10、11としては、たとえばプリンタ、カメラ等を挙げることができる。EEPROM40(又は、電源断のないステータス保持部8)には、リセット直後に、電力制御部6に退避させているコンフィグレーションデータ(後述の通信パラメータや動作パラメータ)や、上述のアドレス変換テーブルが格納される。なお、本実施形態では、アドレス変換テーブルは第1アドレス空間をPCIアドレス空間、第2アドレス空間をローカルアドレス空間とする。すなわち、アドレス変換テーブルは、PCIアドレス空間で書き込まれたデータ(発行された要求)をローカルアドレス空間(デバイスアドレス空間)へマッピングするためのマッピング情報である。通信路20、21、22、23は、PCI−Expressに従ったPCIe接続を示す。
図2は、本実施形態のPCI−Express接続21〜23(以下、PCIe接続と称す)の其々のLTSSM(Link Training Status State Machine)のステート図である(詳細には、接続に関わるポートのステート図である)。PCI−Expressでは、L0、L0s、L1、L2、のリンク・パワーステートが用意されており、リンクの状態に応じてデバイスがソフトウェアの介入なしに自動的に省電力ステートに移行する。例えば、L0はフル・オンの通信状態だが、そのリンクで送るべきパケットが無い場合には、自動的にL0s、L1、L2のステートに移行する。なお、図2のステートは(一部のステートは省略しているが)PCI−Expressで規定されている通りの内容を示している。また、本実施例のPCIe接続21〜23は其々異なるステートになり得る。以下、図2の各ステートについて説明する。
リンクのリセット後、s0からスタートする。s0のDETECTステートでは、遠端側のレシーバを検出し、検出後に次のステートs1に遷移する。s1のPOLLINGステートでは、ビット同期、シンボル同期を確立し、レーン極性を検出し、データレートを確定する。その後、s2に遷移する。s2のCONFIGURATIONステートでは、トレーニング・シーケンスを送受し、リンクのレーン構成を確立し、レーン間デスキュー、スクランブル設定を実施する。CONFIGURATIONステートが正常に終了したら、s3に遷移する。s3のL0ステートは通常状態であり、この状態まで到達すると物理層の初期化は完了となる。
以下に、PCIeの規格で規定されている省電力ステートについて簡単に説明する。s3(通常状態)から遷移するs4(L0S)、s5(L1)、s6(L2)の各ステートは低消費電力状態でありデータ通信は行われない。具体的にs4のL0sステートでは、リンクは電気的にアイドル状態であるが、s3と比べるとポートへのクロックの供給を停止している。s4では、s3の30〜40%程度の消費電力に抑えられ、s3への復帰に100μs〜数μs程度を費やす。s5のL1ステートでは、リンクは電気的にアイドル状態であるが、PCIe接続に関わるポートに供給するクロックも停止されている。s5では、s3の10〜20%程度の消費電力に抑えられるが、s3への復帰に数μs〜10μs程度を費やす。s6のL2ステートでは、トランスミッタ、レシーバ機能およびクロックの供給が停止し、主電源が切られ、補助電源のみが供給されている状態である。そのため、S3と比較すると消費電力は極めて小さいが、s6からs3へ復帰するには初期状態(S0)からリンクを確立する必要が生じ、復帰に多くの時間が要求される。
その他、s7のRECOVERYステートでは、s3〜5ステートからのリンクの復旧を行う。s7ステートでは、すでに確立されていたリンク速度、リンク番号やレーン番号を使用してトレーニング・シーケンスを実行し、ビット同期やシンボル同期、レーン間デスキューを実行する。s8のLOOPBACKステートは、試験や障害の切り分けをする。上位層からHOTRESETが指示された場合や、トレーニング・シーケンスのリンク制御でHOT RESETが指示された場合には、状態はs9のHOT RESETステートへ遷移する。リンクが使用不可能に設定された状態で、上位層から停止を指示された場合や、トレーニング・シーケンスでリンク不可が設定された場合には、状態は、s10のDISABLEDステートに遷移する。
次に、第一実施形態の具体的な構成、動作について説明する。図1に示したように、本実施形態のスイッチ5は、1つのアップストリームポート19と3つのダウンストリームポート15、16、17を備えており、CPU1とエンドポイントデバイス9、10、11とを接続する。一般的なスイッチは、CPUがエンドポイントデバイスを直接制御できるように、スイッチのアップストリームポートのヘッダタイプを‘1’に設定することにより、PCI−PCIブリッジとして用いられる。
このようなPCI−PCIブリッジとして用いられるスイッチに対し、本実施形態のスイッチは、スイッチ5のアップストリームポート19のヘッダタイプを‘0’に設定し、CPU1がスイッチ5をエンドポイントデバイスとみなしてシステム全体を制御する。さらに、スイッチ5の中に電力制御部6を設け、電力制御部6に、エンドポイントデバイス9、10、11とのリンク制御及びデータ転送、エンドポイントデバイス9、10、11の電源制御を行わせる。
以上のようなスイッチ5を用いることにより、CPU1とスイッチ5の間にPCIアドレス空間が形成され、スイッチ5とエンドポイントデバイス9、10、11の間にローカルアドレス空間が形成され、アドレス空間を分離して扱うことができる。(なお、厳密には、CPU1とルートコンプレックス18の間はCPUアドレス空間であり、ルートコンプレックス18とスイッチ5の間がPCIアドレス空間であるが、本実施形態ではCPUアドレス空間については省略する。)スイッチ5の電力制御部6は、EEPROM40に保持されているアドレステーブルを用いて、CPU1がPCI空間のアドレス(PCIベースアドレス)に書き込んだデータをローカル空間にマッピングする。こうして、スイッチ5の電力制御部6を用いることにより、CPU1からは直接アクセスできないエンドポイントデバイス9〜11とCPU1との間でCPU1やエンドポイントデバイス9〜11はお互いにアドレス空間の違いを意識することなくデータの送受を実現することができる。なお、上記実施形態では、ホスト装置(CPU1など)とスイッチ5の間に形成される所定のバスアドレス空間としてPCIアドレス空間を挙げたが、他のアドレス空間でも本実施形態を適用できる。
以下、本実施形態の電力制御部6の動作について、エンドポイントデバイス9を休止対象、あるいは復帰対象のエンドポイントとして用いて説明する。まずシステム(たとえば、CPU1)からエンドポイントデバイス9を通常状態から休止状態へ遷移させる命令がきたときの電力制御部6の動作について、図3のフローチャートにより説明する。なお、本実施形態のデータ転送システムにおいて、CPU1−スイッチ5、スイッチ5−エンドポイントデバイス9〜11の間は、PCIeの規格に則って動作しているものとする。
CPU1により、通信路20を通して、スイッチ5のPCIアドレス空間上のメモリ空間に休止対象であるエンドポイントデバイス9を休止させるレジスタデータ(休止対象としてエンドポイントデバイス9を指定した休止指示)がライトされる。このレジスタデータは、電力制御部6によってPCIアドレス空間上のメモリ空間からローカルアドレス空間上のメモリ空間へとマッピングされ、ローカル空間上の電力制御レジスタ7へ格納される。このようにしてスイッチ5はCPUからの要求をデバイスに伝達させる。
EEPROM40には、ダウンストリームポート15、16、17毎の通信パラメータやエンドポイントデバイス9、10、11毎の動作パラメータが格納される。電力制御部6は、通信パラメータをダウンストリームポート15、16、17に設定することで、PCIアドレス空間とローカルアドレス空間との間でデータ転送することができる。これにより、CPU1とエンドポイントデバイス9、10、11間でのデータ転送が可能となる。(なお、電力制御部6によるEEPROM40からPCIe接続21〜23に関わるポート及びエンドポイントデバイスへのデータロードは、リセット直後に行われるが詳細は後述する。)
電力制御部6は、電力制御レジスタ7より、エンドポイントデバイス9の休止を指示するレジスタデータ(休止対象としてエンドポイントデバイス9を指定した休止指示)をリードすると(ステップS301)、エンドポイントデバイス9を休止させる動作に入る。まず、電力制御部6は、エンドポイントデバイス9の動作パラメータをリードして取得し、ステータス保持部8に格納する(ステップS302)。動作パラメータとは、各エンドポイントデバイス9の動作を規定する値であり、エンドポイントデバイス9内の制御用のレジスタ等に格納されている。また、動作パラメータの内容はエンドポイントデバイス9の種類によって異なる。例えば、プリンタであれば、両面ユニット装着の有無や印刷速度(ppm)などのデバイス固有の情報や、休止状態に遷移する際のプリンタの動作モード(デフォルトで2in1印刷、パスワードロックなど)を示す情報を動作パラメータとして保持する。また、リンクが接続されるL2ステートに遷移する場合、ステップS302で電力制御部6はPCIe接続21の設定を示す通信パラメータもステータス保持部8に格納させる。通信パラメータとは、PCIe接続21を確立する際に、図2のS0〜S2で決定した設定(レーン間スキュー、レーン構成など)を示す情報が含まれる。ここで、PCIe接続21の設定は、ポート15とポート12とで同じ内容なので、電力制御部6はポート15から通信パラメータを取得すればよい。なお、エンドポイントデバイス9の動作パラメータは、エンドポイントデバイス9が休止する前に取得すればよい。また、ポート15の通信パラメータはPCIe接続21が切断される前に取得すればよい。各パラメータを退避させた後、エンドポイントデバイス9に、通信路21を通して、デバイスの休止を促すメッセージ(PME_Turn_Off:TLP)を送信する(ステップS303)。電力制御部6は、エンドポイントデバイス9に休止を促すメッセージ(PME_Turn_Off)を送信した後、エンドポイントデバイス9から休止を受け入れるメッセージ(PME_TO_Ack:TLP)を受信する(ステップS304)。
続いて、電力制御部6は、エンドポイントデバイス9から休止の準備が完了したことを示すメッセージ(PM_Enter_L23)を受信する(ステップS305)。休止準備完了を示すメッセージ(PM_Enter_L23)を受信すると、電力制御部6は、エンドポイントデバイス9へのリファレンスクロック及び電源の供給の遮断を要求する信号をCPU1に対して発生する(ステップS306)。なお、そのような信号としては、割り込み信号が好ましい。電力制御部6により発生された割り込み信号は、ローカルアドレス空間からPCIアドレス空間を経てCPU1に向けて転送される。CPU1は、上記割込み信号を受信すると、エンドポイントデバイス9へのリファレンスクロック及び電源の供給を停止する。これにより、エンドポイントデバイス9のリンクがL2ステートに遷移していく。
続いて、図4を用いて、システムがエンドポイントデバイス9を休止状態から通常状態へ復帰させる際の動作について説明する。まず、CPU1によりエンドポイントデバイス9を復帰させるレジスタデータ(復帰対象としてエンドポイントデバイス9を指定した復帰指示)がスイッチ5の予め決められたPCIアドレス空間上のメモリにライトされる。電力制御部6は、ライトされたレジスタデータを、PCIアドレス空間からローカルアドレス空間へ変換し、電力制御レジスタ7に格納する。電力制御部6は、電力制御レジスタ7に格納されている(エンドポイントデバイス9の復帰を指示する)レジスタデータをリードすると(ステップS401)、エンドポイントデバイス9の復帰処理を開始する。まず、電力制御部6は、復帰対象であるエンドポイントデバイス9に対するリファレンスクロック及び電源の供給を開始するようにCPU1に要求を出す(ステップS402)。この要求のために、たとえば、割り込み信号を用いるのが好ましい。電力制御部6は、復帰対象であるエンドポイントデバイスへのリファレンスクロック及び電源の供給が開始されると、CPU1とエンドポイントデバイス9と間のリンクの復帰処理を行い、リンクが通常状態(L0)に復帰するのを待つ(ステップS403)。リンクの復帰処理としては、電力制御部6が通信パラメータをポート15およびポート13に設定することでPCIeデータ転送に用いるリンクを復帰させることができる。なお、リンクの復帰処理として図2のS0〜S2の処理を行ってもよい。リンクが通常状態(L0)まで復帰したら、電力制御部6はステータス保持部8(又はEEPROM40)に格納されているエンドポイントデバイス9の動作パラメータをリードする(ステップS404)。そして、電力制御部6は、ステップS404でリードした動作パラメータをエンドポイントデバイス9に送信する(ステップS405)。コンフィグレーション(動作パラメータ、通信パラメータ)をエンドポイントデバイス9に設定することにより、エンドポイントデバイス9の設定を休止に入る前と同じ状態に戻すことができ、エンドポイントデバイス9はL2の休止状態から復帰する。
以上、エンドポイントデバイス9を休止、復帰させる際の電力制御部6の動作について説明した。その中で、従来CPU1が行っていたエンドポイントデバイス9の設定を、本実施形態ではエンドポイントデバイス9に近い電力制御部6が行うことを述べた。よって、従来に比べ、高速な復帰が可能になりCPU1が復帰処理に割く負荷を軽減することもできる。また、本実施形態によれば、電力制御部6、電力制御レジスタ7を用いることで、PCI−Expressの規格に則ったデバイスやルートコンプレックスを扱いつつ、エンドポイントデバイスを個別にL2ステート(休止)に遷移させることも可能となる。その結果、システム全体として、消費電力、処理効率の両面において、より効果的なデータ転送システムを実現することができる。なお、本実施形態では、休止、復帰の対象をエンドポイントデバイス9としたが、対象がエンドポイントデバイス10、11になっても電力制御部6は同様の制御を行い、同等の効果を得ることができることはいうまでもない。さらに、PCIe接続20について特に触れていないが、PCIe接続20の通信パラメータを電力制御部6がステータス保持部8(又はEEPROM)に退避させ、PCIe接続20のリンクの復帰処理を簡略化させてもよい。またPCIe接続20を省電力ステートから復帰させる場合には、電力制御部6がステータス保持部8(又はEEPROM40)に退避させたアドレス変換テーブルをスイッチ5に読む込むことで、アドレス変換テーブルを作成し直す処理を省略できる。また、スイッチ5の電力制御部6のステータス保持部をEEPROMによって構成してもよいし、電力制御部6に補助電源からの電力が安定して供給されるようにしていればEEPROM40を配置しなくてもよい。すなわち、電力制御部6はアクセス可能で情報が揮発しなさそうな所定の記憶装置にコンフィグレーションデータを退避させればよい。
[第二実施形態]
図5は、第二実施形態のデータ転送システムを説明するためのブロック図である。図5において、図1と共通の機能を持つブロックに関しては同じ符号を付与してある。また、実施形態1で説明したブロックと同一の動作をするブロックについての説明は省略する。
まず、第二実施形態と第一実施形態との違いを説明する。第二実施形態では、スイッチ5は仮想バスブリッジを形成して、ホスト装置からバスブリッジとしてみなされるように動作する。図5に示されるように、スイッチ5のアップストリームポート19は仮想PCI−PCIブリッジを介してダウンストリームポート15〜17とつながる。第二実施形態では、スイッチ5のアップストリームポート19のヘッダタイプを‘1’に設定し、スイッチ5をバスブリッジ(PCI−PCIブリッジ)として用いる。このような設定にすることで、CPU1は第一実施形態のようにPCIアドレス空間からローカルアドレス空間へとアドレス空間を跨がずにエンドポイントデバイス9、10、11と通信することになる。そのため、CPU1が、スイッチ5のダウンストリーム及びエンドポイントデバイスのコンフィグレーションの設定を行えるようになる。したがって、第一実施形態で必要であったEEPROM40は、本実施形態では省略することができる。また、第一実施形態のスイッチ5では、スイッチ5の中の回路として、PCIアドレス空間とローカルアドレス空間をマッピングするための回路が必要であったが、第二実施形態のスイッチ5では必要としない。以上のように、第二実施形態の構成は、第一実施形態のデータ転送システムに比べ、省電力化、低コスト化の点で有利である。
以下、第二実施形態の構成及び動作について具体的に説明する。第二実施形態のスイッチ5は、第一実施形態と同様、電力制御部6、電力制御レジスタ7、ステータス保持部8を有する。ただし、前述したが、第一実施形態1よりも電力制御部6の回路は単純な構成となる。以下、第二実施形態による電力制御部6の動作について、休止対象および復帰対象をエンドポイントデバイス9とした例により説明する。まずシステムからエンドポイントデバイス9を通常状態から休止状態へ遷移させる命令がきたときの電力制御部6の動作について説明する。
図6は、休止対象であるエンドポイントデバイス9を通常状態から休止状態に遷移させるときの電力制御部6の動作フローを示す。以下、図5と図6を用いて具体的に動作を説明する。まず、CPU1により、スイッチ5の電力制御レジスタ7にエンドポイントデバイス9の休止を指示するデータがライトされる。電力制御部6は、電力制御レジスタ7をリードし(ステップS601)、休止対象としてエンドポイントデバイス9を指定した休止指示があると、ステップS602以降の休止処理を始める。まず、電力制御部6は、エンドポイントデバイス9の動作パラメータをリードして取得し、ステータス保持部8に格納する(ステップS602)。通信パラメータについても第一実施形態と同様なので説明を省略する。電力制御部6は、ダウンストリームポート15より、通信路21を通して、休止対象であるエンドポイントデバイス9に対して、休止を促すメッセージ(PME_Turn_Off:TLP)を送信する(ステップS603)。
その後、エンドポイントデバイス9からダウンストリームポート15に、休止を受け入れるメッセージ(PME_TO_Ack:TLP)が送信されてくると、電力制御部6はこれを受信する(ステップS604)。さらに、エンドポイントデバイス9の休止の準備が整うと、エンドポイントデバイス9からダウンストリームポート15に休止準備が完了したことを知らせるメッセージ(PM_Enter_L23:DLLP)が送信されてくる。電力制御部6は、エンドポイントデバイス9からのこの休止準備の完了のメッセージ(PM_Enter_L23:DLLP)を受信する(ステップS605)。その後、電力制御部6は、CPU1に対して、エンドポイントデバイス9へのリファレンスクロック及び電源の供給の遮断を要求する信号(たとえば割り込み信号)を送信する(ステップS606)。割込み信号を受けたCPU1はエンドポイントデバイス9への電源及びリファレンスクロックの供給を止める。その結果、電源及びリファレンスクロックの供給を絶たれたエンドポイントデバイス9とスイッチ5間のリンクステートは、L2ステート(休止)へと遷移していく。
続いて、休止状態にあるエンドポイントデバイス9を復帰対象として、休止状態から通常状態へ復帰させるときの電力制御部6の動作について説明する。図7に、休止状態にあるエンドポイントデバイスを復帰させるときの電力制御部6の動作フローを示す。
CPU1により、エンドポイントデバイス9の復帰を指示するレジスタデータが、スイッチ5の電力制御レジスタ7へライトされる。電力制御部6は、電力制御レジスタ7よりレジスタデータをリードし(ステップS701)、エンドポイントデバイス9を復帰対象に指定した復帰指示があると、復帰対象であるエンドポイントデバイス9とのリンクの復帰処理を開始する。まず、電力制御部6は、復帰対象であるエンドポイントデバイス9へのリファレンスクロック及び電源の供給を開始するようにCPU1に要求する(ステップS702)。この要求のためには、たとえば割り込み信号を用いるのが好ましい。リファレンスクロック及び電源の供給が開始されたら、図2のLTSSMに則り、CPU1とエンドポイントデバイス9の間で初期状態からのリンク確立が行われる(通信パラメータを用いてリンクの復帰処理を第一実施形態と同様に簡略化してもよい)。電力制御部6は、CPU1とエンドポイントデバイス9とのリンクが通常状態まで復帰するのを待つ(ステップS703)。CPU1とエンドポイントデバイス9とのリンクが通常状態まで復帰すると、電力制御部6は、エンドポイントデバイス9のコンフィグレーション設定データをステータス保持部8よりリードする(ステップS704)。そして、電力制御部6は、リードしたエンドポイントデバイス9のコンフィグレーション設定データをエンドポイントデバイス9に送信する(ステップS705)。スイッチ5がコンフィグレーション(動作パラメータ、通信パラメータ)をエンドポイントデバイスに設定することにより、エンドポイントデバイス9の設定を休止に入る前と同じ状態に戻すことができ、エンドポイントデバイス9は通信を復帰することになる。
以上、第二実施形態では、スイッチ5をPCI−PCIブリッジとして用いた構成において、エンドポイントデバイス9を休止、復帰させるときの電力制御部6の動作を説明した。なお、第二実施形態でも、休止、復帰の対象をエンドポイントデバイス9としたが、対象がエンドポイントデバイス10、11になっても電力制御部6は同様の制御を行い、同等の効果を得ることができる。
[第三実施形態]
図8は、第三実施形態のデータ転送システムを説明するためのブロック図である。ホスト25は、第三実施形態のデータ転送システム39に存在するデバイス26、27、28(エンドポイントデバイスに相当する)に、処理能力やサービスを提供する。デバイス26、27、28は、ホスト25の処理能力、サービスの提供を受ける機器やコンピュータを示す。Hub41は、ポートを拡張し、ホスト25をデバイス26、27、28と接続する。第三実施形態のHub41は、さらにデバイス26、27、28の電源の復帰処理を行う電力制御部6、ステータス保持部8を有する。図中の35、36、37、38は、USB3.0の規格の通信手段を示す。
図9は、USB3.0の電力管理のリンク遷移を示すステート図である。USB3.0では、U0、U1、U2、U3のリンク・パワーステートが用意されている。以下、各パワーステートに関して、簡潔に記す。U0ステートは、リンクがアクティブな状態である。U1ステートは、リンクがアイドル状態で、送信、受信回路が停止している状態である。U1ステートからU0ステートへの復帰には、μsオーダの時間を費やす。U2ステートは、U1ステートのリンクアイドル状態から、さらに、PLL等のクロック発生器が停止した状態である。U2ステートからU0ステートへの復帰には、μsオーダ〜数msの時間を費やす。U3ステートは、サスペンド状態で、デバイスの電源の一部がOFFする状態である。U3ステートからU0ステートへの復帰には、msオーダの時間を費やす。
次に、第三実施形態の具体的な構成、動作について説明する。第三実施形態のHub41は、ホスト25と接続される1つのアップストリームポートとデバイス26、27、28と接続される3つのダウンストリームポート29、30、31を備えており、ホスト25と3つのデバイス26、27、28を接続する。さらに、Hub41の中に電力制御部6及びステータス保持部8を設け、電力制御部6にデバイス26、27、28の電源復帰時のコンフィグレーションの設定を行わせる。
以下、第三実施形態におけるHub41の動作について、休止対象および復帰対象としてデバイス26を用いて説明する。まず、システムから休止対象のデバイス26を通常状態(U0)から休止状態(U3)へ遷移させる命令がきたときのHub41の動作について、図10のフローチャートを参照して説明する。U0ステートからU3ステートへの休止は、システムのソフトウェアで制御され、ホスト25がルートポートに、PORT_LINK_STATEを設定することで行われる。ルートポートにPORT_LINK_STATEが設定されると、Hub41により下記の処理が実行される。なお、電力制御部6は、ホスト装置から受信したコマンドの内容を監視する機能を有するものとする。
Hub41は、ホスト25から送られてきたデバイス26のU3ステートへの遷移要求(U3entryREQUEST)をデバイス26に転送する(ステップS1001)。これは、デバイス26を休止対象として指定した休止指示である。デバイス26をU3ステートへ遷移させる遷移要求を転送すると、Hub41の電力制御部6は、デバイス26にアクセスし、デバイス26のコンフィグレーション(動作パラメータ、通信パラメータ)をリードして取得し、ステータス保持部8に格納する(ステップS1002)。なお、休止対象であるデバイス26のコンフィグレーション設定データをステータス保持部8に格納するタイミングは、デバイス26が休止する前であればよい。続いて、Hub41は、ホスト25から送られてきたLGO_U3 Linkコマンド(LinkをU0ステートからU3ステートに遷移させる要求を示す)をデバイス26に転送する(ステップS1003)。そして、Hub41は、休止対象のデバイス26から送信されてきたLAU Linkコマンド(Linkステートの遷移要求を受け入れる(accept)ことを示す。)をホスト25に転送する(ステップS1004)。その後、デバイス26のリンクは、U3ステート(休止)へと遷移する。
続いて、休止状態にあるデバイス26を復帰対象として、デバイス26を休止状態(U3)から通常状態(U0)へ遷移させる際のHub41の動作について説明する。図11にHub41による復帰処理の動作フロー図を示す。U3ステートからU0ステートへの復帰も、システムのソフトウェアで制御される。復帰処理は、ホスト25のルートポートにPORT_LINK_STATEを設定することで行われる。ルートポートにPORT_LINK_STATEが設定されると以下の処理が実行される。Hub41は、ホスト25から送られてきたデバイス26のU3ステート終了要求(以下、復帰コマンド)を受信する(ステップS1101)と、以下の復帰処理を実行する。この復帰コマンドは、デバイス26を復帰対象として指定した復帰指示である。復帰コマンドの受信後、Hub41は、不図示のネットワーク構成を用いて、復帰対象のデバイス26の電源をリモートで投入する(ステップS1102)。デバイス26の電源投入後、デバイス26とホスト25間でリンクを、図9に示されるステートに則り通常状態まで復帰させていく。リンクが通常状態に復帰したら(ステップS1103)、電力制御部6は、ステータス保持部8に格納されていたコンフィグレーション(動作パラメータ、通信パラメータ)をリードし(ステップS1104)、デバイス26に送信する(ステップS1105)。コンフィグレーション(動作パラメータ、通信パラメータ)をデバイス26に設定することにより、デバイス26の設定を休止に入る前と同じ状態に戻すことができる。なお、本実施形態ではデバイス26から通信パラメータも取得するように説明しているが、第一実施形態のようにダウンストリームポート29から通信パラメータを取得してもよい。また、リンクの復帰時のダウンストリームポート29への通信パラメータの設定は割合しているが第一実施形態と同様である。
以上、USB3.0規格の転送構成を備えたデータ転送システムにおいて、デバイス26の休止、復帰時のHub41の動作を説明した。なお、第三実施形態では、休止、復帰の対象をデバイス26としたが、対象がデバイス27、28になってもHub41は同様の制御を行い、同等の効果を得ることができる。また、上述の実施形態ではPCIeやUSB3.0を用いて説明しているが、他の通信規格においても本発明を適用することで接続の確立処理を簡略化することができる。また、上述の実施形態では特に触れていないが、デバイスを休止状態に遷移させる際には動作パラメータを退避させてから通信パラメータを退避させ、デバイスを復帰させる際には通信パラメータを設定してリンクを復帰させてから動作パラメータを設定すると状態遷移がより円滑になる。また、上述の実施形態では特に触れていないが、スイッチやハブを階層構造で多重に有するシステムにおいても本発明は適用できる。その場合は、コンフィグレーションデータを退避させたいデバイスへのデータ転送に関わるスイッチ(ハブ)のなかで最上位のスイッチ(ハブ)に本発明を適用すればよい。
以上説明したように、上記各実施形態によれば、1つのホストと複数のデバイスを接続されているスイッチ(或いはHub)がデバイスの休止処理又は復帰処理を従来のホストよりもデバイス側で実施する。そのため、休止処理および復帰処理を高速化し、ホストの負荷を軽減することも可能となる。

Claims (14)

  1. 少なくとも1つ以上のデバイスに接続可能で、ホストからの要求を前記デバイスに伝達するデータ転送装置であって、
    前記デバイスの少なくとも1つを休止させる休止要求を前記ホストから受信したことに応じて、当該休止要求の示す休止対象のデバイスのコンフィグレーションデータを取得する制御手段と、
    前記ホストと前記デバイスとの間にあり、前記制御手段の取得したコンフィグレーションデータを保持する保持手段とを有することを特徴とするデータ転送装置。
  2. 前記制御手段は、前記休止要求を受信したことに応じて、当該休止要求の示す休止対象のデバイスと接続しているポートからデータ通信に用いるコンフィグレーションデータを取得することを特徴とする請求項1に記載のデータ転送装置。
  3. 前記制御手段は前記ホストから復帰要求に応じて、当該復帰要求の示す復帰対象のデバイスに関するコンフィグレーションデータを前記保持手段から読み出して、前記復帰要求の対象のデバイスに設定することを特徴とする請求項1又は2に記載のデータ転送装置。
  4. 前記保持手段は、前記ホストが前記デバイスに対して第1アドレス空間で発行する要求を第2アドレス空間に変換するための変換テーブルをさらに保持し、前記制御手段は前記ホストの第1アドレス空間を前記デバイスのために第2アドレス空間に変換することを特徴とする請求項1乃至3のいずれか1項に記載のデータ転送装置。
  5. 前記制御手段は、前記休止要求受信した場合には、前記コンフィグレーションデータ前記保持手段に格納さた後に前記休止対象のデバイスを休止状態に移行させ、その後に前記ホストへ前記休止対象のデバイスのクロック、電源の遮断を要求することを特徴とする請求項1乃至4のいずれか1項に記載のデータ転送装置。
  6. 前記制御手段は、前記復帰要求を受信した場合には、前記ホストに前記復帰対象のデバイスへのクロックと電源の供給を再開させた後に、前記保持手段に格納された前記復帰対象のデバイスのコンフィグレーションデータを当該復帰対象のデバイスに設定して休止状態から復帰させることを特徴とする請求項3に記載のデータ転送装置。
  7. 記ホストから前記休止要求、前記復帰要求が書き込まれるレジスタをさらに有することを特徴とする請求項に記載のデータ転送装置。
  8. 記制御手段は、前記ホストと前記デバイスとの間のデータ転送に際して前記ホストの側のバスアドレス空間をデバイスアドレス空間にマッピングしてデータ転送を行うことを特徴とする請求項1乃至7のいずれか1項に記載のデータ転送装置。
  9. 前記バスアドレス空間はPCIアドレス空間であることを特徴とする請求項に記載のデータ転送装置。
  10. 前記制御手段は、前記ホストからバスブリッジとしてみなされるように、仮想バスブリッジを形成することを特徴とする請求項1乃至9のいずれか1項に記載のデータ転送装置。
  11. 前記データ転送はPCI−Expressの規格にしたがったデータ転送であることを特徴とする請求項1乃至10のいずれか1項に記載のデータ転送装置。
  12. 前記データ転送はUSB3.0の規格にしたがったデータ転送であることを特徴とする請求項1乃至10のいずれか1項に記載のデータ転送装置。
  13. 前記ホストは中央処理装置であることを特徴とする請求項1乃至12のいずれか1項に記載のデータ転送装置。
  14. 少なくとも1つ以上のデバイスに接続可能で、ホストからの要求を前記デバイスに伝達するデータ転送装置の制御方法であって、
    前記デバイスの少なくとも1つを休止させる休止要求を前記ホストから受信したことに応じて、当該休止要求の示す休止対象のデバイスのコンフィグレーションデータを取得する制御工程と、
    前記制御工程で取得したコンフィグレーションデータを前記ホストと前記デバイスとの間にある保持手段に保持る保持工程とを有することを特徴とするデータ転送装置の制御方法。
JP2010256319A 2010-11-16 2010-11-16 データ転送装置及びその制御方法 Active JP5597104B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2010256319A JP5597104B2 (ja) 2010-11-16 2010-11-16 データ転送装置及びその制御方法
EP11008028A EP2453362A3 (en) 2010-11-16 2011-10-04 Data transferring apparatus and control method thereof
US13/271,834 US8799531B2 (en) 2010-11-16 2011-10-12 Data transferring apparatus and control method thereof
CN201110354938XA CN102541791A (zh) 2010-11-16 2011-11-10 数据传送装置及其控制方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010256319A JP5597104B2 (ja) 2010-11-16 2010-11-16 データ転送装置及びその制御方法

Publications (3)

Publication Number Publication Date
JP2012108677A JP2012108677A (ja) 2012-06-07
JP2012108677A5 JP2012108677A5 (ja) 2014-01-09
JP5597104B2 true JP5597104B2 (ja) 2014-10-01

Family

ID=44907701

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010256319A Active JP5597104B2 (ja) 2010-11-16 2010-11-16 データ転送装置及びその制御方法

Country Status (4)

Country Link
US (1) US8799531B2 (ja)
EP (1) EP2453362A3 (ja)
JP (1) JP5597104B2 (ja)
CN (1) CN102541791A (ja)

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8700819B2 (en) * 2011-03-09 2014-04-15 Apple Inc. Host device suspending communication link to client device based on client device notification
JP5936498B2 (ja) * 2012-01-16 2016-06-22 ルネサスエレクトロニクス株式会社 Usb3.0デバイス及び制御方法
JP6007642B2 (ja) * 2012-01-26 2016-10-12 株式会社リコー 情報処理装置、省電力制御方法、省電力制御プログラム
US9280507B2 (en) 2012-10-22 2016-03-08 Intel Corporation High performance interconnect physical layer
DE112013007751B3 (de) * 2012-10-22 2023-01-12 Intel Corporation Hochleistungs-Zusammenschaltungs-Bitübertragungsschicht
EP3049888A4 (en) * 2013-09-27 2017-06-21 Intel Corporation Techniques enabling low power states for a communications port
WO2015108522A1 (en) * 2014-01-16 2015-07-23 Intel Corporation An apparatus, method, and system for a fast configuration mechanism
US9830289B2 (en) 2014-09-16 2017-11-28 Apple Inc. Methods and apparatus for aggregating packet transfer over a virtual bus interface
US10078361B2 (en) 2014-10-08 2018-09-18 Apple Inc. Methods and apparatus for running and booting an inter-processor communication link between independently operable processors
US10042794B2 (en) 2015-06-12 2018-08-07 Apple Inc. Methods and apparatus for synchronizing uplink and downlink transactions on an inter-device communication link
US10085214B2 (en) 2016-01-27 2018-09-25 Apple Inc. Apparatus and methods for wake-limiting with an inter-device communication link
US10558580B2 (en) 2016-02-29 2020-02-11 Apple Inc. Methods and apparatus for loading firmware on demand
JP6843508B2 (ja) * 2016-03-01 2021-03-17 キヤノン株式会社 情報処理装置及び情報処理装置の制御方法
JP6252614B2 (ja) * 2016-03-18 2017-12-27 株式会社リコー 情報処理装置、情報処理システム、情報処理方法、プログラム及び記憶媒体
US10191859B2 (en) 2016-03-31 2019-01-29 Apple Inc. Memory access protection apparatus and methods for memory mapped access between independently operable processors
US10591976B2 (en) 2016-11-10 2020-03-17 Apple Inc. Methods and apparatus for providing peripheral sub-system stability
US10775871B2 (en) 2016-11-10 2020-09-15 Apple Inc. Methods and apparatus for providing individualized power control for peripheral sub-systems
US10346226B2 (en) 2017-08-07 2019-07-09 Time Warner Cable Enterprises Llc Methods and apparatus for transmitting time sensitive data over a tunneled bus interface
US10331612B1 (en) 2018-01-09 2019-06-25 Apple Inc. Methods and apparatus for reduced-latency data transmission with an inter-processor communication link between independently operable processors
US11792307B2 (en) 2018-03-28 2023-10-17 Apple Inc. Methods and apparatus for single entity buffer pool management
US20190317893A1 (en) * 2018-04-13 2019-10-17 Hewlett Packard Enterprise Development Lp Addressable control space for integrated circuit hardware blocks
US11381514B2 (en) 2018-05-07 2022-07-05 Apple Inc. Methods and apparatus for early delivery of data link layer packets
US10430352B1 (en) 2018-05-18 2019-10-01 Apple Inc. Methods and apparatus for reduced overhead data transfer with a shared ring buffer
US10585699B2 (en) 2018-07-30 2020-03-10 Apple Inc. Methods and apparatus for verifying completion of groups of data transactions between processors
US10719376B2 (en) 2018-08-24 2020-07-21 Apple Inc. Methods and apparatus for multiplexing data flows via a single data structure
US10846224B2 (en) 2018-08-24 2020-11-24 Apple Inc. Methods and apparatus for control of a jointly shared memory-mapped region
US10838450B2 (en) 2018-09-28 2020-11-17 Apple Inc. Methods and apparatus for synchronization of time between independently operable processors
US10789110B2 (en) 2018-09-28 2020-09-29 Apple Inc. Methods and apparatus for correcting out-of-order data transactions between processors
US11216061B2 (en) * 2019-07-25 2022-01-04 Arm Limited Methods and apparatus for interfacing between power domains
US11829303B2 (en) 2019-09-26 2023-11-28 Apple Inc. Methods and apparatus for device driver operation in non-kernel space
US11558348B2 (en) 2019-09-26 2023-01-17 Apple Inc. Methods and apparatus for emerging use case support in user space networking
CN112189191A (zh) * 2019-09-27 2021-01-05 深圳市大疆创新科技有限公司 基于PCIe总线的数据处理方法及装置、可移动平台
US11558296B2 (en) 2020-09-18 2023-01-17 Serialtek, Llc Transaction analyzer for peripheral bus traffic
US11606302B2 (en) 2020-06-12 2023-03-14 Apple Inc. Methods and apparatus for flow-based batching and processing
US11775359B2 (en) 2020-09-11 2023-10-03 Apple Inc. Methods and apparatuses for cross-layer processing
US11954540B2 (en) 2020-09-14 2024-04-09 Apple Inc. Methods and apparatus for thread-level execution in non-kernel space
US11799986B2 (en) 2020-09-22 2023-10-24 Apple Inc. Methods and apparatus for thread level execution in non-kernel space
US11876719B2 (en) 2021-07-26 2024-01-16 Apple Inc. Systems and methods for managing transmission control protocol (TCP) acknowledgements
US11882051B2 (en) 2021-07-26 2024-01-23 Apple Inc. Systems and methods for managing transmission control protocol (TCP) acknowledgements

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11305880A (ja) 1998-04-23 1999-11-05 Sony Corp Usb機器およびusbハブ装置
US6954879B1 (en) * 1998-12-10 2005-10-11 Advanced Micro Devices, Inc. Method and apparatus for communicating configuration data for a peripheral device of a microcontroller via a scan path
US7032120B2 (en) * 2002-07-18 2006-04-18 Agere Systems Inc. Method and apparatus for minimizing power requirements in a computer peripheral device while in suspend state and returning to full operation state without loss of data
JP4564740B2 (ja) 2003-11-12 2010-10-20 株式会社リコー 画像機器システム
ITMI20050063A1 (it) * 2005-01-20 2006-07-21 Atmel Corp Metodo e sistema per la gestione di una richiesta di sospensione in una memoria flash
US7512720B2 (en) * 2005-04-29 2009-03-31 Sigmatel, Inc. System and method for accessing universal serial bus networks
US8548956B2 (en) * 2008-02-28 2013-10-01 Mcafee, Inc. Automated computing appliance cloning or migration
JP5309932B2 (ja) * 2008-12-02 2013-10-09 日本電気株式会社 ホットプラグ形式のデバイス機器を接続するための中継機器
JP5230006B2 (ja) * 2008-12-24 2013-07-10 京セラ株式会社 情報処理システム、周辺装置、情報処理装置、省電力制御方法、およびプログラム
JP2010211351A (ja) * 2009-03-09 2010-09-24 Ricoh Co Ltd 半導体集積回路、省電力制御方法、省電力制御プログラム及び記録媒体
JP2012059178A (ja) * 2010-09-13 2012-03-22 Ricoh Co Ltd Usbハブ装置

Also Published As

Publication number Publication date
EP2453362A3 (en) 2012-09-19
EP2453362A2 (en) 2012-05-16
JP2012108677A (ja) 2012-06-07
CN102541791A (zh) 2012-07-04
US8799531B2 (en) 2014-08-05
US20120124252A1 (en) 2012-05-17

Similar Documents

Publication Publication Date Title
JP5597104B2 (ja) データ転送装置及びその制御方法
KR20180052539A (ko) 주변기기 서브시스템에 대한 개별화된 전력 제어를 제공하기 위한 방법 및 장치
US9557802B2 (en) Method of controlling SDIO device and related SDIO system and SDIO device
CN103733565A (zh) 用于局域网唤醒的以太网物理层上的媒体存取控制过滤
JP2007296723A (ja) 電力切換え機能を持つ制御装置,画像形成装置および画像読取装置
JP2010226657A (ja) 通信装置、通信装置の制御方法、プログラム
CN107645618B (zh) 图像形成装置和用于图像形成装置的电力控制方法
CN112395232A (zh) 用于优化设备功率和效率的方法、***和设备
JP2010099907A (ja) 表示制御装置、表示制御システム、プログラムおよび画像印刷装置
JP5699756B2 (ja) 情報処理装置及び情報処理装置制御方法
JP5627337B2 (ja) 情報機器およびその制御方法、並びにプログラム
JPH11177598A (ja) ハブ装置およびハブ装置の通信方法およびコンピュータが読み出し可能なプログラムを格納した記憶媒体
JP2010134508A (ja) ホットプラグ形式のデバイス機器を接続するための中継機器
CN107656708B (zh) 电子设备及其控制方法
US9019540B2 (en) Changing speed of network connection depending upon sleep state of network controller
JP6949572B2 (ja) 省電力を実現する画像形成装置とその制御方法
JP2010055265A (ja) システムlsi、システムlsiの制御方法、プログラム、及び記憶媒体
JP2003186653A (ja) 出力端末機器及びその制御装置並びにその制御をコンピュータに行わせるためのプログラム及び記録媒体
JP6398666B2 (ja) 機能制御装置、情報処理装置、画像処理装置及び通信確立方法
JP7374588B2 (ja) Pciデバイスに接続される省電力状態に移行可能なデバイスを備える電子機器およびその制御方法
JP6083243B2 (ja) 画像形成装置
JP6642990B2 (ja) 通信装置、制御方法、および、プログラム
KR102669925B1 (ko) PCIe 인터페이스 장치 및 그 동작 방법
TWI334290B (ja)
JP6089597B2 (ja) 画像形成装置およびその制御方法

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20131118

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20131118

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140625

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140711

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140808

R151 Written notification of patent or utility model registration

Ref document number: 5597104

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151