JPH07168763A - ライトスルーキャシュ設計のシステムでのライトバックキャシュのコヒーレンシ - Google Patents
ライトスルーキャシュ設計のシステムでのライトバックキャシュのコヒーレンシInfo
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- JPH07168763A JPH07168763A JP5283263A JP28326393A JPH07168763A JP H07168763 A JPH07168763 A JP H07168763A JP 5283263 A JP5283263 A JP 5283263A JP 28326393 A JP28326393 A JP 28326393A JP H07168763 A JPH07168763 A JP H07168763A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0804—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches with main memory updating
-
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- G06F12/0815—Cache consistency protocols
- G06F12/0831—Cache consistency protocols using a bus scheme, e.g. with bus monitoring or watching means
-
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- G06F12/0835—Cache consistency protocols using a bus scheme, e.g. with bus monitoring or watching means for main memory peripheral accesses (e.g. I/O or DMA)
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- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【目的】 ライトバックコヒーレンシシステムが、ライ
トバックキャシュを実現するために、かつ、ライトスル
ーキャシュのみをサポートするマルチコンピユータシス
テムに４８６型マイクロプロセッサが搭載される場合、
４８６マイクロプロセッサにキャシュコヒーレンシを維
持するために、使用される。 【構成】 ライトバックコヒーレンシシステムは、汚れ
データ“エクスポートオンホールド”機能、瞬時無効化
（ＰＤＩＲＴＹ）機能、待ち時間短縮（Ｘ％ＤＩＲＴ
Ｙ）機能、キャシュ無効化（ＩＮＶＤ）命令実行機能を
含む。
トバックキャシュを実現するために、かつ、ライトスル
ーキャシュのみをサポートするマルチコンピユータシス
テムに４８６型マイクロプロセッサが搭載される場合、
４８６マイクロプロセッサにキャシュコヒーレンシを維
持するために、使用される。 【構成】 ライトバックコヒーレンシシステムは、汚れ
データ“エクスポートオンホールド”機能、瞬時無効化
（ＰＤＩＲＴＹ）機能、待ち時間短縮（Ｘ％ＤＩＲＴ
Ｙ）機能、キャシュ無効化（ＩＮＶＤ）命令実行機能を
含む。
Description
【０００１】
【産業上の利用分野】本発明は、一般に集積回路に関
し、特にライトスルーキャシュのみをサポートする設計
のコンピュータシステムで使用されるライトバックキャ
シュのキャシュのコヒーレンシを維持するための回路及
び方法に関する。一実施例では、ライトバックコヒーレ
ンシ技術は、キャシュコヒーレンシを維持するのに要す
るライトバックプロトコルをサポートしていないコンピ
ュータシステムに搭載されている４８６型マイクロプロ
セッサ用のライトバックキャシュを実現するのに使用さ
れる。
し、特にライトスルーキャシュのみをサポートする設計
のコンピュータシステムで使用されるライトバックキャ
シュのキャシュのコヒーレンシを維持するための回路及
び方法に関する。一実施例では、ライトバックコヒーレ
ンシ技術は、キャシュコヒーレンシを維持するのに要す
るライトバックプロトコルをサポートしていないコンピ
ュータシステムに搭載されている４８６型マイクロプロ
セッサ用のライトバックキャシュを実現するのに使用さ
れる。
【０００２】
【従来の技術】キャシュメモリの設計は、二つの書き込
み方法、即ちライトスルー方法またはライトバック方法
の両方またはいずれか一方をサポートしている。ライト
スルーモードでは、キャシュラインへの各書き込みは、
メインメモリの対応するブロックへ書き込みをする外部
バスサイクルを生じさせ、結果として、キャシュ及びメ
インメモリは、常時同じデータを有す。ライトバックモ
ードでは、キャシュへの書き込みは、外部バスサイクル
を自動的に起動するとはかぎらず、それよりも、“汚れ
た”データを含むキャシュラインの置き換え、無効化、
または照会（置き換えまたは無効化することなしのライ
トバック）によりメインメモリは更新される。キャシュ
のデータがメインメモリの対応するデータと異なると
き、データは、“汚れて”いるとする。キャシュデータ
がメインメモリの対応するデータと同じであれば、その
キャシュデータは“クリーン”である。マルチマスタコ
ンピュータシステムでは、メインメモリは、直接メモリ
アクセス（ＤＭＡ）装置及びマイクロコントローラ（他
のＣＰＵを含む）を含むＣＰＵ以外のバスマスタにより
アクセスされる。キャシュメモリとメインメモリとのコ
ヒーレンシを維持するためには、ＣＰＵは、一般に次の
二つのコヒーレンシ手法のうちの一つを実行する：
（ａ）バススヌーピング（バス監視）：何時、他のバス
マスタがキャシュのメモリロケーションにアクセスした
かを検出するためバス上で全てのアドレス操作を監視す
るか、（ｂ）バス調停：他のバスマスタがメインメモリ
のキャシュ化可能な区域にアクセスできるように、他の
バスマスタがシステムバスの制御を要求するときを検出
する。バス調停の場合は、ＣＰＵと他のバスマスタは、
メモリバス（即ち、メモリにアクセス可能なあらゆるバ
ス）の制御を調停するための要求アクノリッジハンドシ
ェイクのプロトコルとしてのＨＯＬＤ（バスホールドリ
クエスト）やＨＬＤＡ（ホールドアクノリッジ）といっ
たバス調停信号を共通に使用し、メインメモリにアクセ
スする。キャシュのコヒーレンシを維持するには、ＣＰ
Ｕは、他のバスマスタによりアクセスされるアドレスを
含むそれらのキャシュロケーションを少なくとも無効化
しなければならない（実際のキャシュメモリのコヒーレ
ンシ手法は、ライトスルー／ライトバックといった多数
の要因及び、ＣＰＵが外部バスマスタにより駆動されて
いるアドレスを検出するためにバスを監視することが可
能かどうかといったことに依存する）。
み方法、即ちライトスルー方法またはライトバック方法
の両方またはいずれか一方をサポートしている。ライト
スルーモードでは、キャシュラインへの各書き込みは、
メインメモリの対応するブロックへ書き込みをする外部
バスサイクルを生じさせ、結果として、キャシュ及びメ
インメモリは、常時同じデータを有す。ライトバックモ
ードでは、キャシュへの書き込みは、外部バスサイクル
を自動的に起動するとはかぎらず、それよりも、“汚れ
た”データを含むキャシュラインの置き換え、無効化、
または照会（置き換えまたは無効化することなしのライ
トバック）によりメインメモリは更新される。キャシュ
のデータがメインメモリの対応するデータと異なると
き、データは、“汚れて”いるとする。キャシュデータ
がメインメモリの対応するデータと同じであれば、その
キャシュデータは“クリーン”である。マルチマスタコ
ンピュータシステムでは、メインメモリは、直接メモリ
アクセス（ＤＭＡ）装置及びマイクロコントローラ（他
のＣＰＵを含む）を含むＣＰＵ以外のバスマスタにより
アクセスされる。キャシュメモリとメインメモリとのコ
ヒーレンシを維持するためには、ＣＰＵは、一般に次の
二つのコヒーレンシ手法のうちの一つを実行する：
（ａ）バススヌーピング（バス監視）：何時、他のバス
マスタがキャシュのメモリロケーションにアクセスした
かを検出するためバス上で全てのアドレス操作を監視す
るか、（ｂ）バス調停：他のバスマスタがメインメモリ
のキャシュ化可能な区域にアクセスできるように、他の
バスマスタがシステムバスの制御を要求するときを検出
する。バス調停の場合は、ＣＰＵと他のバスマスタは、
メモリバス（即ち、メモリにアクセス可能なあらゆるバ
ス）の制御を調停するための要求アクノリッジハンドシ
ェイクのプロトコルとしてのＨＯＬＤ（バスホールドリ
クエスト）やＨＬＤＡ（ホールドアクノリッジ）といっ
たバス調停信号を共通に使用し、メインメモリにアクセ
スする。キャシュのコヒーレンシを維持するには、ＣＰ
Ｕは、他のバスマスタによりアクセスされるアドレスを
含むそれらのキャシュロケーションを少なくとも無効化
しなければならない（実際のキャシュメモリのコヒーレ
ンシ手法は、ライトスルー／ライトバックといった多数
の要因及び、ＣＰＵが外部バスマスタにより駆動されて
いるアドレスを検出するためにバスを監視することが可
能かどうかといったことに依存する）。
【０００３】ライトスルーキャシュ用に、即ちライトバ
ックプロトコルをサポートすることなく設計された従来
の、４８６を搭載したコンピュータシステムへの組み込
みを意図した、キャシュコヒーレンシ機構を有すライト
バックキャシュ法を実現する４８６型マイクロプロセッ
サを提供するという本発明の応用分野に付随するある特
定の問題を念頭に置いて、背景説明をするが、本発明の
範囲を限定する意図はない。インテル社の現在の４８６
世代のマイクロプロセッサは、関連出願（１）で説明さ
れているように、ライトスルーキャシュ法とライトバッ
クキャシュ法の選択のための一制御ビットを含むが、内
部キャシュのためのライトスルーキャシュ法をサポート
しているのみである。４８６型マイクロプロセッサにラ
イトバックキャシュをサポートするとメモリバンド幅条
件が低減されるので、極めて大幅な性能上のメリットが
得られる。キャシュへの全ての書き込みがメインメモリ
への対応する書き込みとして実行される訳ではないの
で、必要とする外部バスサイクルがより少なくでき、書
込み収集やバースト書込みといった高性能化手法が実現
可能となる。
ックプロトコルをサポートすることなく設計された従来
の、４８６を搭載したコンピュータシステムへの組み込
みを意図した、キャシュコヒーレンシ機構を有すライト
バックキャシュ法を実現する４８６型マイクロプロセッ
サを提供するという本発明の応用分野に付随するある特
定の問題を念頭に置いて、背景説明をするが、本発明の
範囲を限定する意図はない。インテル社の現在の４８６
世代のマイクロプロセッサは、関連出願（１）で説明さ
れているように、ライトスルーキャシュ法とライトバッ
クキャシュ法の選択のための一制御ビットを含むが、内
部キャシュのためのライトスルーキャシュ法をサポート
しているのみである。４８６型マイクロプロセッサにラ
イトバックキャシュをサポートするとメモリバンド幅条
件が低減されるので、極めて大幅な性能上のメリットが
得られる。キャシュへの全ての書き込みがメインメモリ
への対応する書き込みとして実行される訳ではないの
で、必要とする外部バスサイクルがより少なくでき、書
込み収集やバースト書込みといった高性能化手法が実現
可能となる。
【０００４】４８６搭載のコンピュータシステムは、ラ
イトバックキャシュ法をサポートするように構成でき、
特に、（キャシュコヒーレンシを維持して、ライトバッ
クを実現するのに使用される追加のマイクロプロセッサ
のピンのスヌーピング及びサポートを含む）ライトバッ
クに必要なサポートを提供するように構成できる。あら
ゆる新規マイクロプロセッサ設計は、ライトバックキャ
シュ及び関連のライトバックプロトコルをサポートす
る、しないにかかわらず、あらゆる４８６搭載コンピュ
ータシステムでの装置をサポートすることが好ましい。
ライトバックプロトコルをサポートしないマルチマスタ
コンピュータシステムで上述の４８６型マイクロプロセ
ッサを使用すると、キャシュコヒーレンシ維持に問題を
起こす。関連出願（２）は、従来の４８６搭載のコンピ
ュータシステムに組み込むようにされた内部キャシュを
有すマイクロプロセッサのキャシュコヒーレンシを維持
するためのメカニズムを開示している；従来の３８６世
代のマイクロプロセッサは、内部キャシュを含まず、こ
れらのシステムは、ときとしてマイクロプロセッサへ通
常のＨＯＬＤ／ＨＬＤＡバスマスタ調停信号を提供しな
い（または、そうでなければバススヌーピング等をキャ
シュコヒーレンシ用に備えがない）。しかし、内部キャ
シュを有するマイクロプロセッサ用に設計された４８６
搭載のコンピュータシステムは、ライトバックキャシュ
を導入しようとして、（ａ）データインテグリティ及び
（ｂ）キャシュ無効化仕様とのコンパチビリティといっ
た、異なったキャシュコヒーレンシ項目を提示してい
る。
イトバックキャシュ法をサポートするように構成でき、
特に、（キャシュコヒーレンシを維持して、ライトバッ
クを実現するのに使用される追加のマイクロプロセッサ
のピンのスヌーピング及びサポートを含む）ライトバッ
クに必要なサポートを提供するように構成できる。あら
ゆる新規マイクロプロセッサ設計は、ライトバックキャ
シュ及び関連のライトバックプロトコルをサポートす
る、しないにかかわらず、あらゆる４８６搭載コンピュ
ータシステムでの装置をサポートすることが好ましい。
ライトバックプロトコルをサポートしないマルチマスタ
コンピュータシステムで上述の４８６型マイクロプロセ
ッサを使用すると、キャシュコヒーレンシ維持に問題を
起こす。関連出願（２）は、従来の４８６搭載のコンピ
ュータシステムに組み込むようにされた内部キャシュを
有すマイクロプロセッサのキャシュコヒーレンシを維持
するためのメカニズムを開示している；従来の３８６世
代のマイクロプロセッサは、内部キャシュを含まず、こ
れらのシステムは、ときとしてマイクロプロセッサへ通
常のＨＯＬＤ／ＨＬＤＡバスマスタ調停信号を提供しな
い（または、そうでなければバススヌーピング等をキャ
シュコヒーレンシ用に備えがない）。しかし、内部キャ
シュを有するマイクロプロセッサ用に設計された４８６
搭載のコンピュータシステムは、ライトバックキャシュ
を導入しようとして、（ａ）データインテグリティ及び
（ｂ）キャシュ無効化仕様とのコンパチビリティといっ
た、異なったキャシュコヒーレンシ項目を提示してい
る。
【０００５】データインテグリティは、バスマスタへの
メモリアクセスを許可するのに使用されるバス調停プロ
トコルの故に、導入される；（ディスクコントローラと
いった）外部バスマスタは、ＨＯＬＤをアサートするこ
とでバスの制御を要求し、マイクロプロセッサによりＨ
ＬＤＡが戻されると、メモリバスでアドレスを駆動する
間は、ＥＡＤＳ（外部アドレスストローブ）をアサート
する。これは、メインメモリは、データの殆どの最新の
写しを含むので、ライトスルーキャシュの設計では問題
とならない。ＨＯＬＤ／ＨＬＤＡプロトコルを用いてバ
スが調停されると、マイクロプロセッサは、バスを監視
し、外部バスマスタにより駆動されているアドレスを含
むいかなるキャシュラインも無効とする。ライトバック
キャシュの設計では、しかし、データの現在の写しの殆
どは、メインメモリにではなく、キャシュにあり、キャ
シュでの対応するロケーションが汚れたデータを含む、
メモリロケーションへ、バスマスタがアクセスを試みる
と、ライトバックコヒーレンシプロトコルなしで、コヒ
ーレンシが破られ、（ａ）バスマスタにより駆動されて
いる各アドレスをマイクロプロセッサが監視することを
可能とし、かつ、（ｂ）汚れデータを表示するアドレス
に付き、該当キャシュライン（または少なくとも汚れデ
ータ）をライトバックするかフラッシュ（ライトバック
し、無効化する）する。
メモリアクセスを許可するのに使用されるバス調停プロ
トコルの故に、導入される；（ディスクコントローラと
いった）外部バスマスタは、ＨＯＬＤをアサートするこ
とでバスの制御を要求し、マイクロプロセッサによりＨ
ＬＤＡが戻されると、メモリバスでアドレスを駆動する
間は、ＥＡＤＳ（外部アドレスストローブ）をアサート
する。これは、メインメモリは、データの殆どの最新の
写しを含むので、ライトスルーキャシュの設計では問題
とならない。ＨＯＬＤ／ＨＬＤＡプロトコルを用いてバ
スが調停されると、マイクロプロセッサは、バスを監視
し、外部バスマスタにより駆動されているアドレスを含
むいかなるキャシュラインも無効とする。ライトバック
キャシュの設計では、しかし、データの現在の写しの殆
どは、メインメモリにではなく、キャシュにあり、キャ
シュでの対応するロケーションが汚れたデータを含む、
メモリロケーションへ、バスマスタがアクセスを試みる
と、ライトバックコヒーレンシプロトコルなしで、コヒ
ーレンシが破られ、（ａ）バスマスタにより駆動されて
いる各アドレスをマイクロプロセッサが監視することを
可能とし、かつ、（ｂ）汚れデータを表示するアドレス
に付き、該当キャシュライン（または少なくとも汚れデ
ータ）をライトバックするかフラッシュ（ライトバック
し、無効化する）する。
【０００６】関連出願 本出願は、以下の同時係属中の米国特許出願に関連し、
これら全ては、本発明の譲受人に譲渡されている。
（１）１９９２年１１月１３日付けで出願の出願番号N
o. ０７／９７5,７８３“ライトスルー環境下でのライ
トバックキャシュを実現する方法”( ″Method of Allo
wing Write-Back Caching in a Write-ThroughEnvironm
ent"); （２）１９９２年８月２６日付けで出願の出願
番号No. ０７／９３５，５６４“バスマスタ調停信号な
しのキャシュコヒーレンシ”( ″CacheCoherency Witho
ut Bus Master Arbitration Signals")、これは（３）
の一部係属出願；（３）１９９２年４月３日付けで出願
の出願番号No. ８６４，３９９“非キャシュ区域を指定
するためのキャシュ制御システム”（“Cache Control
System for Designating Non-Cashable Regions")、以上
出願はともに本出願の譲受人に譲渡されている；（４）
１９９２年１１月１３日付けで出願の出願番号No.０７
／９７５，８６３“非ブロック化ライトバックキャシュ
を実現するための構成及び方法”（“Design and Metho
d for lmplementing Non-Blocking Write-Back Cach
e"); （５）１９９２年１１月１３日付けで出願の出願
番号No. ０７／９７6,９０２“キャシュフィルサイクル
期間中の逐次アクセス要求のサービス”(“Servicing S
uccesive Access Requests During A Cache Fill Cycle
”）、及び；（６）１９９２年１１月１３日付けで出
願の出願番号No. ０７／９７５，８０４“アドレス区域
で記憶サブシステムオペレーションを制御するための区
域構成システム及び方法”（“Region Configuration S
ystem and Method For Controlling Memory Subsystem
Operations By Address Region”）。
これら全ては、本発明の譲受人に譲渡されている。
（１）１９９２年１１月１３日付けで出願の出願番号N
o. ０７／９７5,７８３“ライトスルー環境下でのライ
トバックキャシュを実現する方法”( ″Method of Allo
wing Write-Back Caching in a Write-ThroughEnvironm
ent"); （２）１９９２年８月２６日付けで出願の出願
番号No. ０７／９３５，５６４“バスマスタ調停信号な
しのキャシュコヒーレンシ”( ″CacheCoherency Witho
ut Bus Master Arbitration Signals")、これは（３）
の一部係属出願；（３）１９９２年４月３日付けで出願
の出願番号No. ８６４，３９９“非キャシュ区域を指定
するためのキャシュ制御システム”（“Cache Control
System for Designating Non-Cashable Regions")、以上
出願はともに本出願の譲受人に譲渡されている；（４）
１９９２年１１月１３日付けで出願の出願番号No.０７
／９７５，８６３“非ブロック化ライトバックキャシュ
を実現するための構成及び方法”（“Design and Metho
d for lmplementing Non-Blocking Write-Back Cach
e"); （５）１９９２年１１月１３日付けで出願の出願
番号No. ０７／９７6,９０２“キャシュフィルサイクル
期間中の逐次アクセス要求のサービス”(“Servicing S
uccesive Access Requests During A Cache Fill Cycle
”）、及び；（６）１９９２年１１月１３日付けで出
願の出願番号No. ０７／９７５，８０４“アドレス区域
で記憶サブシステムオペレーションを制御するための区
域構成システム及び方法”（“Region Configuration S
ystem and Method For Controlling Memory Subsystem
Operations By Address Region”）。
【０００７】
【発明が解決しようとする課題】キャシュ無効化仕様と
のコンパチビリティは、従来の４８６型マイクロプロセ
ッサ仕様が単サイクルキャシュライン無効化を必要とす
る故に、導入される。バスマスタが、ＥＡＤＳをアサー
トした後に、一つのアドレスを駆動すると、マイクロプ
ロセッサは、単クロックサイクルで（キャシュヒットの
場合）該当のキャシュラインを無効化する。ライトバッ
ク及び無効化の両方を必要とするフラッシュ動作は、実
行には一般に２クロックサイクル必要とする。更に、４
８６の命令セットは、ＩＮＶＤ（キャシュ無効）及びＷ
ＢＩＮＶＤ（ライトバック及びキャシュ無効）キャシュ
無効命令を含み、これらはライトスルーとライトバック
を区別していて、ＭＢＩＮＶＤ命令は、外部ライトバッ
クキャシュのためにのみサポートされる（なぜなら、従
来の４８６型マイクロプロセッサのみが、ライトスルー
内部キャシュをサポートしているからである）。このよ
うに、従来の４８６型マイクロプロセッサ用に書かれた
ソフトウェアは、内部ライトスルーキャシュのためのＩ
ＮＶＤを使用でき、このことにより、内部キャシュがラ
イトバックされるとコヒーレンシ問題が発生する可能性
がある。
のコンパチビリティは、従来の４８６型マイクロプロセ
ッサ仕様が単サイクルキャシュライン無効化を必要とす
る故に、導入される。バスマスタが、ＥＡＤＳをアサー
トした後に、一つのアドレスを駆動すると、マイクロプ
ロセッサは、単クロックサイクルで（キャシュヒットの
場合）該当のキャシュラインを無効化する。ライトバッ
ク及び無効化の両方を必要とするフラッシュ動作は、実
行には一般に２クロックサイクル必要とする。更に、４
８６の命令セットは、ＩＮＶＤ（キャシュ無効）及びＷ
ＢＩＮＶＤ（ライトバック及びキャシュ無効）キャシュ
無効命令を含み、これらはライトスルーとライトバック
を区別していて、ＭＢＩＮＶＤ命令は、外部ライトバッ
クキャシュのためにのみサポートされる（なぜなら、従
来の４８６型マイクロプロセッサのみが、ライトスルー
内部キャシュをサポートしているからである）。このよ
うに、従来の４８６型マイクロプロセッサ用に書かれた
ソフトウェアは、内部ライトスルーキャシュのためのＩ
ＮＶＤを使用でき、このことにより、内部キャシュがラ
イトバックされるとコヒーレンシ問題が発生する可能性
がある。
【０００８】
【発明が解決するための手段】従って、本発明の特定の
目的の一つは、キャシュコヒーレンシを維持するための
ライトバックプロトコルをサポートしないコンピュータ
システムでの装置のサポートをするキャシュコヒーレン
シメカニズムの実現を含む、ライトバックキャシュをサ
ポートする４８６型マイクロプロセッサのための設計を
提供することにある。本発明は、マルチマスタコンピュ
ータシステムでの使用に適する、ライトバックキャシュ
と組み合わせた、プロセッサ用のライトバックコヒーレ
ンシの方法とシステムに関し、（ａ）プロセッサ以外の
バスマスタがメインメモリにアクセスを許可される場
合、（ＨＯＬＤ／ＨＬＤＡといった）要求アクノリッジ
バス調停プロトコルが調停に使用され、（ｂ）コンピュ
ータシステムは、キャシュコヒーレンシを維持するため
のライトバックをサポートしない。本発明の一つの特徴
として、ライトバックコヒーレンシ法は、（ａ）メモリ
アクセスのためバスマスタによる要求を示す調停要求信
号を検出し、（ｂ）調停要求信号に応答して、もしも存
在するとして、汚れデータを含むキャシュロケーション
が検出され、該当する汚れデータがメモリヘライトバッ
クされる、データエクスポート動作を実行し、（ｃ）デ
ータエクスポート動作の完了後、要求側バスマスタにメ
モリアクセスを許可する調停アクノリッジ信号をアサー
トし、（ｄ）少なくとも、要求側バスマスタによりアク
セスされたメモリロケーションに対応するそれらのキャ
シュロケーションを無効化すことを必要とする。
目的の一つは、キャシュコヒーレンシを維持するための
ライトバックプロトコルをサポートしないコンピュータ
システムでの装置のサポートをするキャシュコヒーレン
シメカニズムの実現を含む、ライトバックキャシュをサ
ポートする４８６型マイクロプロセッサのための設計を
提供することにある。本発明は、マルチマスタコンピュ
ータシステムでの使用に適する、ライトバックキャシュ
と組み合わせた、プロセッサ用のライトバックコヒーレ
ンシの方法とシステムに関し、（ａ）プロセッサ以外の
バスマスタがメインメモリにアクセスを許可される場
合、（ＨＯＬＤ／ＨＬＤＡといった）要求アクノリッジ
バス調停プロトコルが調停に使用され、（ｂ）コンピュ
ータシステムは、キャシュコヒーレンシを維持するため
のライトバックをサポートしない。本発明の一つの特徴
として、ライトバックコヒーレンシ法は、（ａ）メモリ
アクセスのためバスマスタによる要求を示す調停要求信
号を検出し、（ｂ）調停要求信号に応答して、もしも存
在するとして、汚れデータを含むキャシュロケーション
が検出され、該当する汚れデータがメモリヘライトバッ
クされる、データエクスポート動作を実行し、（ｃ）デ
ータエクスポート動作の完了後、要求側バスマスタにメ
モリアクセスを許可する調停アクノリッジ信号をアサー
トし、（ｄ）少なくとも、要求側バスマスタによりアク
セスされたメモリロケーションに対応するそれらのキャ
シュロケーションを無効化すことを必要とする。
【０００９】本発明の他の特徴として、ライトバックコ
ヒーレンシシステムは、調停エクスポート機能を実行す
るためのライトバックコヒーレンシ論理回路を含む。バ
ス調停論理回路は、メモリアクセスを要求の他のバスマ
スタからの調停要求信号を検出する。この検出に応答し
て、ライトバックコヒーレンシ論理回路は、データエク
スポート動作を実行する。このデータエクスポート動作
に於いて、汚れデータを含むキャシュロケーションが、
もし存在すれば、検出され、対応する汚れデータは、メ
モリヘライトバックされる。データエクスポート動作が
完了すると、バス調停論理回路は、要求側バスマスタに
メモリアクセスを許可するために、調停アクノリッジ信
号をアサートする。要求側バスマスタがメモリバス上で
制御権を有している期間は、無効化論理回路は、要求側
バスマスタによりアクセスされたメモリロケーションに
対応する少なくともそれらキャシュロケーションを無効
化する。一実施例では、プロセッサは、バススヌーピン
グ（バス監視）を実行する。スヌーピング論理回路は、
要求側バスマスタからの出力されるアドレスをモニタ
し、各バスマスタアドレスに応答して、（ａ）それらの
アドレスがキャシュのデータに対応するかどうか判断
し、もし対応すれば、（ｂ）少なくとも、そのデータを
含むキャシュでのロケーションを無効化するための無効
化動作を実行する。
ヒーレンシシステムは、調停エクスポート機能を実行す
るためのライトバックコヒーレンシ論理回路を含む。バ
ス調停論理回路は、メモリアクセスを要求の他のバスマ
スタからの調停要求信号を検出する。この検出に応答し
て、ライトバックコヒーレンシ論理回路は、データエク
スポート動作を実行する。このデータエクスポート動作
に於いて、汚れデータを含むキャシュロケーションが、
もし存在すれば、検出され、対応する汚れデータは、メ
モリヘライトバックされる。データエクスポート動作が
完了すると、バス調停論理回路は、要求側バスマスタに
メモリアクセスを許可するために、調停アクノリッジ信
号をアサートする。要求側バスマスタがメモリバス上で
制御権を有している期間は、無効化論理回路は、要求側
バスマスタによりアクセスされたメモリロケーションに
対応する少なくともそれらキャシュロケーションを無効
化する。一実施例では、プロセッサは、バススヌーピン
グ（バス監視）を実行する。スヌーピング論理回路は、
要求側バスマスタからの出力されるアドレスをモニタ
し、各バスマスタアドレスに応答して、（ａ）それらの
アドレスがキャシュのデータに対応するかどうか判断
し、もし対応すれば、（ｂ）少なくとも、そのデータを
含むキャシュでのロケーションを無効化するための無効
化動作を実行する。
【００１０】本発明の更に他の特徴として、ライトバッ
クコヒーレンシ論理回路は、要求側バスマスタがメモリ
にアクセスしている期間はキャシュのデータが汚される
ことがないように、ライトバックキャシュモードからラ
イトスルーキャシュモードへ動的に切り替えることによ
り、調停アクノリッジ信号のアサートに応答する。ま
た、プロセッサの命令セットがキャシュを無効にする命
令（ＩＮＶＤ）と、キャシュをフラッシュするための命
令（ＷＢＩＮＶＤ）とを含む場合、ライトバックコヒー
レンシ論理回路は、ＩＮＶＤ命令をＷＢＩＮＶＤ命令と
して理解する。本発明の更に他の特徴として、ライトバ
ックコヒーレンシシステムは、ＰＤＩＲＴＹ論理回路と
Ｘ％ＤＩＲＴＹ論理回路を含む。ＰＤＩＲＴＹ論理回路
は、キャシュが汚れたデータをいつ含まないかを示し、
従って無効化論理回路は、エクスポート動作をまず実行
することなしに無効化動作を実行することが可能であ
る。Ｘ％ＤＩＲＴＹ論理回路は、書込により、汚れたデ
ータを含むキャシュロケーションの数が、キャシュロケ
ーションの総数に対する予め設定した最大のパーセント
を越えるいかなる期間でも、ライトバックからライトス
ルーモードへの動的切り換えをする。
クコヒーレンシ論理回路は、要求側バスマスタがメモリ
にアクセスしている期間はキャシュのデータが汚される
ことがないように、ライトバックキャシュモードからラ
イトスルーキャシュモードへ動的に切り替えることによ
り、調停アクノリッジ信号のアサートに応答する。ま
た、プロセッサの命令セットがキャシュを無効にする命
令（ＩＮＶＤ）と、キャシュをフラッシュするための命
令（ＷＢＩＮＶＤ）とを含む場合、ライトバックコヒー
レンシ論理回路は、ＩＮＶＤ命令をＷＢＩＮＶＤ命令と
して理解する。本発明の更に他の特徴として、ライトバ
ックコヒーレンシシステムは、ＰＤＩＲＴＹ論理回路と
Ｘ％ＤＩＲＴＹ論理回路を含む。ＰＤＩＲＴＹ論理回路
は、キャシュが汚れたデータをいつ含まないかを示し、
従って無効化論理回路は、エクスポート動作をまず実行
することなしに無効化動作を実行することが可能であ
る。Ｘ％ＤＩＲＴＹ論理回路は、書込により、汚れたデ
ータを含むキャシュロケーションの数が、キャシュロケ
ーションの総数に対する予め設定した最大のパーセント
を越えるいかなる期間でも、ライトバックからライトス
ルーモードへの動的切り換えをする。
【００１１】実施例のＸ％ＤＩＲＴＹ論理回路は、汚れ
たデータを含む許容キャシュロケーションの最大数に対
応する予め設定された値を記憶するためのＣＤＩＲＴＹ
ＭＡＸレジスタと、汚れたデータを含むキャシュロケー
ションの最新数に対応する値を記憶するためのＣＤＩＲ
ＴＹＣＵＲレジスタとを含む。ＣＤＩＲＴＹＣＵＲ論理
回路は、クリーンデータロケーションへのキャシュアク
セスの書込みがそのデータを汚せば、ＣＤＩＲＴＹＣＵ
Ｒ値を増分するか、（ｂ）キャシュアクセスが汚れロケ
ーションを新規データで交換するか、または汚れロケー
ションを無効化するか、または汚れロケーションをエク
スポートするかする場合にＣＤＩＲＴＹＣＵＲ値を減分
する。キャシュモードスイッチング論理回路は、（ａ）
ＣＤＩＲＴＹＣＵＲがＣＤＩＲＴＹＭＡＸ以上で、且
つ、（ｂ）書込みが更なるクリーンなロケーションを汚
すようないかなる書込みでも、キャシュをライトバック
からライトスルーモードへ動的に切り替え、従ってＣＤ
ＩＲＴＹＣＵＲが更に増分するのを防止する。本発明の
技術的な効果は、次のものがある。ライトバックコヒー
レンシシステムのエクスポートオンホールド機能によ
り、キャシュコヒーレンシを維持するに必要な機能を欠
くコンピュータシステムでライトバックキャシュ法の利
点を有効に利用でき、特に、ライトバックキャシュは、
キャシュコヒーレンシを維持するに必要なピンをサポー
トしていないソケットに装備可能なマイクロプロセッサ
で使用できる。ＰＤＩＲＴＹは、クリアされていると、
単サイクルキャシュ無効化／フラッシュを実現できる
（これは、ライトスルーモードで動作中のコンパチビリ
ティに有効である）。Ｘ％ＤＩＲＴＹにより、オペレー
ティングシステムは、任意の時間に存在する許容汚れデ
ータ量に基づいた最大保証ホールドアクノリッジ待ち時
間を課すことが可能となる。ＩＮＶＤ命令は、ＩＮＶＤ
命令をキャシュを無効化するのに使用しているソフトウ
ェアのデータインテグリティを保証するために、ＷＢＩ
ＮＶＤ命令として理解される。
たデータを含む許容キャシュロケーションの最大数に対
応する予め設定された値を記憶するためのＣＤＩＲＴＹ
ＭＡＸレジスタと、汚れたデータを含むキャシュロケー
ションの最新数に対応する値を記憶するためのＣＤＩＲ
ＴＹＣＵＲレジスタとを含む。ＣＤＩＲＴＹＣＵＲ論理
回路は、クリーンデータロケーションへのキャシュアク
セスの書込みがそのデータを汚せば、ＣＤＩＲＴＹＣＵ
Ｒ値を増分するか、（ｂ）キャシュアクセスが汚れロケ
ーションを新規データで交換するか、または汚れロケー
ションを無効化するか、または汚れロケーションをエク
スポートするかする場合にＣＤＩＲＴＹＣＵＲ値を減分
する。キャシュモードスイッチング論理回路は、（ａ）
ＣＤＩＲＴＹＣＵＲがＣＤＩＲＴＹＭＡＸ以上で、且
つ、（ｂ）書込みが更なるクリーンなロケーションを汚
すようないかなる書込みでも、キャシュをライトバック
からライトスルーモードへ動的に切り替え、従ってＣＤ
ＩＲＴＹＣＵＲが更に増分するのを防止する。本発明の
技術的な効果は、次のものがある。ライトバックコヒー
レンシシステムのエクスポートオンホールド機能によ
り、キャシュコヒーレンシを維持するに必要な機能を欠
くコンピュータシステムでライトバックキャシュ法の利
点を有効に利用でき、特に、ライトバックキャシュは、
キャシュコヒーレンシを維持するに必要なピンをサポー
トしていないソケットに装備可能なマイクロプロセッサ
で使用できる。ＰＤＩＲＴＹは、クリアされていると、
単サイクルキャシュ無効化／フラッシュを実現できる
（これは、ライトスルーモードで動作中のコンパチビリ
ティに有効である）。Ｘ％ＤＩＲＴＹにより、オペレー
ティングシステムは、任意の時間に存在する許容汚れデ
ータ量に基づいた最大保証ホールドアクノリッジ待ち時
間を課すことが可能となる。ＩＮＶＤ命令は、ＩＮＶＤ
命令をキャシュを無効化するのに使用しているソフトウ
ェアのデータインテグリティを保証するために、ＷＢＩ
ＮＶＤ命令として理解される。
【００１２】添付図面と共に本発明の詳細な実施例を参
照すれば、本発明のより完全な理解が得られ、更なる特
徴及び利点に明らかになろう。本発明の変形及び代替実
施例は、本発明の範囲に含まれる。
照すれば、本発明のより完全な理解が得られ、更なる特
徴及び利点に明らかになろう。本発明の変形及び代替実
施例は、本発明の範囲に含まれる。
【００１３】
【実施例】ライトバックコヒーレンシシステムの実施例
の詳細な説明は、次のように構成される。 １．従来の３８６型マイクロプロセッサ １．１ ＢＡＲＢ（バス調停）を有すキャシュコヒーン
ス １．２ ＢＡＲＢなしのキャシュコヒーレンシ ２．ライトバックコヒーレンシ ２．１ ＢＡＲＢ機能 ２．１．１ エクスポートオンホールド ２．１．２ キャシュライン無効化 ２．１．３ ライトスルーへの切り替え ２．２ ＰＤＩＲＴＹ機能 ２．３ Ｘ％ＤＩＲＴＹ機能 ２．４ ＩＮＶＤ命令 ３．結論 以上の目次及び実施例の詳細な説明に使用される対応す
る表題は、参照上の便宜を図るためである。
の詳細な説明は、次のように構成される。 １．従来の３８６型マイクロプロセッサ １．１ ＢＡＲＢ（バス調停）を有すキャシュコヒーン
ス １．２ ＢＡＲＢなしのキャシュコヒーレンシ ２．ライトバックコヒーレンシ ２．１ ＢＡＲＢ機能 ２．１．１ エクスポートオンホールド ２．１．２ キャシュライン無効化 ２．１．３ ライトスルーへの切り替え ２．２ ＰＤＩＲＴＹ機能 ２．３ Ｘ％ＤＩＲＴＹ機能 ２．４ ＩＮＶＤ命令 ３．結論 以上の目次及び実施例の詳細な説明に使用される対応す
る表題は、参照上の便宜を図るためである。
【００１４】実施例のライトバックコヒーレンシシステ
ムは、ライトスルーキャシュのみをサポートしているマ
ルチマスタコンピュータシステム（即ち、システムは、
キャシュコヒーレンシを維持するためライトバックプロ
トコルをサポートしていない）に搭載される４８６型マ
イクロプロセッサに於いて、ライトバックキャシュを実
現し、キャシュコヒーレンシを維持する目的で使用され
る。マイクロプロセッサは、ライトスルーモードとライ
トバックモード間の切り替えをするＮＷビットを制御レ
ジスタＣＲＯ（図不指示）に含み、マイクロプロセッサ
がライトバック動作をサポートしない従来の４６８型マ
イクロプロセッサの設計とコンパチビリティを得るため
に、関連出願（１）で説明しているライトバック構成法
を使用し、ライトバックモードでＮＷビットがセットさ
れると一般保護フォールトを発する。マイクロプロセッ
サは、ライトバックモードと従来の４８６のライトスル
ーモード間の切り替えが可能な内部、単ポート統合型キ
ャシュを含む。統合型キャシュは、命令及びデータの両
方を記憶する。この実施例の詳細な説明では、用語“デ
ータ”は、命令及びデータの両方の意味を含み、用語
“アドレス”は、データまたはデータのメモリアドレス
を意味する。
ムは、ライトスルーキャシュのみをサポートしているマ
ルチマスタコンピュータシステム（即ち、システムは、
キャシュコヒーレンシを維持するためライトバックプロ
トコルをサポートしていない）に搭載される４８６型マ
イクロプロセッサに於いて、ライトバックキャシュを実
現し、キャシュコヒーレンシを維持する目的で使用され
る。マイクロプロセッサは、ライトスルーモードとライ
トバックモード間の切り替えをするＮＷビットを制御レ
ジスタＣＲＯ（図不指示）に含み、マイクロプロセッサ
がライトバック動作をサポートしない従来の４６８型マ
イクロプロセッサの設計とコンパチビリティを得るため
に、関連出願（１）で説明しているライトバック構成法
を使用し、ライトバックモードでＮＷビットがセットさ
れると一般保護フォールトを発する。マイクロプロセッ
サは、ライトバックモードと従来の４８６のライトスル
ーモード間の切り替えが可能な内部、単ポート統合型キ
ャシュを含む。統合型キャシュは、命令及びデータの両
方を記憶する。この実施例の詳細な説明では、用語“デ
ータ”は、命令及びデータの両方の意味を含み、用語
“アドレス”は、データまたはデータのメモリアドレス
を意味する。
【００１５】１．従来の３８６型マイクロプロセッサ 更なる背景説明として、関連出願（２）及び（３）によ
る、内部キャシュを有す３８６型マイクロプロセッサの
キャシュ制御及びキャシュコヒーレンシシステムについ
て説明がある。キャシュコヒーレンシは、次のいずれか
を利用することで維持される。（ａ）従来のバス調停信
号ＨＯＬＤ及びＨＬＤＡを利用したバス調停（ＢＡＲ
Ｂ）機能か、あるいは（ｂ）バス調停が使用不可能の場
合か、使用しない場合のキャシュコヒーレンシシステム
かを利用する。 １．１ ＢＡＲＢを有すキャシュコヒーレンシ 関連出願（２）及び（３）で説明されているように、こ
のマイクロプロセッサは、スヌーピングをサポートして
（即ち、他のバスマスタによるメモリアクセス動作期間
中にバスアクティビティをモニタして）いないので、他
のバスマスタによりキャシュ可能なデータが外部メモリ
で変更されると、内部キャシュの内容は無効となるキャ
シュコヒーレンシの論理が支配する。キャシュコヒーレ
ンシを実現するための一手法は、ＢＡＲＢ機能である。
キャシュ構成レジスタは、ＢＡＲＢビットを含み、ＢＡ
ＲＢビットはセットされると、他のバスマスタによりア
サートのＨＯＬＤ及びマイクロプロセッサによるＨＬＤ
Ａの戻しに応答してメモリバスが調停されるといつで
も、キャシュを無効にする。
る、内部キャシュを有す３８６型マイクロプロセッサの
キャシュ制御及びキャシュコヒーレンシシステムについ
て説明がある。キャシュコヒーレンシは、次のいずれか
を利用することで維持される。（ａ）従来のバス調停信
号ＨＯＬＤ及びＨＬＤＡを利用したバス調停（ＢＡＲ
Ｂ）機能か、あるいは（ｂ）バス調停が使用不可能の場
合か、使用しない場合のキャシュコヒーレンシシステム
かを利用する。 １．１ ＢＡＲＢを有すキャシュコヒーレンシ 関連出願（２）及び（３）で説明されているように、こ
のマイクロプロセッサは、スヌーピングをサポートして
（即ち、他のバスマスタによるメモリアクセス動作期間
中にバスアクティビティをモニタして）いないので、他
のバスマスタによりキャシュ可能なデータが外部メモリ
で変更されると、内部キャシュの内容は無効となるキャ
シュコヒーレンシの論理が支配する。キャシュコヒーレ
ンシを実現するための一手法は、ＢＡＲＢ機能である。
キャシュ構成レジスタは、ＢＡＲＢビットを含み、ＢＡ
ＲＢビットはセットされると、他のバスマスタによりア
サートのＨＯＬＤ及びマイクロプロセッサによるＨＬＤ
Ａの戻しに応答してメモリバスが調停されるといつで
も、キャシュを無効にする。
【００１６】これに替えて、内部キャシュは、ＦＬＵＳ
Ｈ命令（フラッシュビットが、キャシュ構成レジスタで
セットされると）、またはＩＮＶＤかＷＢＩＮＶＤ命令
を使用して無効にすることができる。フラッシュ信号出
力に付いては、マイクロプロセッサは、各クロックサイ
クルでＦＬＵＳＨ＃入力をサンプリングし、アサートさ
れていると、内部キャシュの全内容を無効とする。 １．２ ＢＡＲＢなしのキャシュコヒーレンシ 関連出願（２）で説明されているように、３８６搭載の
マルチマスタコンピュータシステムのあるものは、バス
調停信号の全てがマイクロプロセッサソケットで得られ
るようになっていて、これらシステムとコンパチビリテ
ィを有すように設計されたマイクロプロセッサでは、バ
ス調停信号は、内部キャシュのコヒーレンシを安定して
維持するために使用することはできない。この関連出願
は、このような環境下でのキャシュコヒーレンシを維持
するためのキャシュコヒーレンシシステムを説明してい
る。外部チップの構成では、キャシュコヒーレンシシス
テムは、二つのＰＬＡ、即ちフラッシュモジュール及び
波形成形モジュールを含む。フラッシュモジュールは、
マイクロプロセッサから選択されたバスサイクル定義信
号及び制御信号を受信し、それに基づいて、フラッシュ
モジュールは、フラッシュ（キャシュ無効化）条件（即
ち、バスマスタ同期イベント）を検出し、各フラッシュ
条件に付き、フラッシュ出力信号を出力する。波形成形
モジュールは、マイクロプロセッサに適当なセットアッ
プ時間及びホールド時間でもって対応するＣＰＵ／フラ
ッシュ信号を与える。
Ｈ命令（フラッシュビットが、キャシュ構成レジスタで
セットされると）、またはＩＮＶＤかＷＢＩＮＶＤ命令
を使用して無効にすることができる。フラッシュ信号出
力に付いては、マイクロプロセッサは、各クロックサイ
クルでＦＬＵＳＨ＃入力をサンプリングし、アサートさ
れていると、内部キャシュの全内容を無効とする。 １．２ ＢＡＲＢなしのキャシュコヒーレンシ 関連出願（２）で説明されているように、３８６搭載の
マルチマスタコンピュータシステムのあるものは、バス
調停信号の全てがマイクロプロセッサソケットで得られ
るようになっていて、これらシステムとコンパチビリテ
ィを有すように設計されたマイクロプロセッサでは、バ
ス調停信号は、内部キャシュのコヒーレンシを安定して
維持するために使用することはできない。この関連出願
は、このような環境下でのキャシュコヒーレンシを維持
するためのキャシュコヒーレンシシステムを説明してい
る。外部チップの構成では、キャシュコヒーレンシシス
テムは、二つのＰＬＡ、即ちフラッシュモジュール及び
波形成形モジュールを含む。フラッシュモジュールは、
マイクロプロセッサから選択されたバスサイクル定義信
号及び制御信号を受信し、それに基づいて、フラッシュ
モジュールは、フラッシュ（キャシュ無効化）条件（即
ち、バスマスタ同期イベント）を検出し、各フラッシュ
条件に付き、フラッシュ出力信号を出力する。波形成形
モジュールは、マイクロプロセッサに適当なセットアッ
プ時間及びホールド時間でもって対応するＣＰＵ／フラ
ッシュ信号を与える。
【００１７】キャシュ無効を生じさせるフラッシュ条件
の例としては、（ａ）ハードウェアで発生した割込み、
（ｂ）ハードディスクや外部プロセッサへのものを除
く、Ｉ／Ｏアドレスベースへの読込みアクセスまたは読
込み／書込みアクセスがある。バスアーキテクチャがメ
モリマップドＩ／Ｏの場合は、メモリマップドＩ／Ｏス
ペースの選択区域に対するアクセスも利用可能である。 ２．ライトバックコヒーレンシ 本発明を実施するライトバックコヒーレンシシステムの
実施例は、従来の４６８形マイクロプロセッサとコンパ
チブルな４８６型マイクロプロセッサで実現されてい
る。ライトバックコヒーレンシシステムにより、このマ
イクロプロセッサは、システムをライトバックキャシュ
動作に構成することによって、ライトバックモードの期
間はキャシュコヒーレンシを維持するのに要するライト
バックプロトコルをサポートしていないマルチマスタコ
ンピュータシステムに搭載可能となる。従来の４８６型
マイクロプロセッサ設計とのコンパチビリティを得る目
的で、実施例のマイクロプロセッサは、関連出願（１）
で説明されているライトバック構成システムを利用して
いる。本発明のライトバックコヒーレンシシステムの有
効な開示をするには、ライトバック構成システムの詳し
い説明は、必要ない。一般にライトバック構成技術は、
（ａ）ライトバックキャシュに構成されたコンピュータ
システムで、ソフトウェア（またはハードウェア）がキ
ャシュを誤ってライトスルーモードに置くことを禁止し
（例えば、キャシュイネーブル動作への切り替えで、Ｎ
Ｗプロトコル選択ビットをライトスルーにセットするこ
とにより）、（ｂ）ライトスルーキャシュに構成された
コンピュータシステムでは、通常のライトスルーキャシ
ュで動作させる（例えば、ソフトウェアが誤ってＮＷプ
ロトコル選択ビットをライトバックモードにセットしよ
うとすると、一般保護フォールトが発せられる）。この
ように、ライトバック構成技術によれば、本発明を実現
しているマイクロプロセッサは、プロトコル選択ビット
ＮＷの状態をセットするための制御ビット（ＬＯＣＫ
ＮＷ）を利用して、ライトバックキャシュに構成され
る。
の例としては、（ａ）ハードウェアで発生した割込み、
（ｂ）ハードディスクや外部プロセッサへのものを除
く、Ｉ／Ｏアドレスベースへの読込みアクセスまたは読
込み／書込みアクセスがある。バスアーキテクチャがメ
モリマップドＩ／Ｏの場合は、メモリマップドＩ／Ｏス
ペースの選択区域に対するアクセスも利用可能である。 ２．ライトバックコヒーレンシ 本発明を実施するライトバックコヒーレンシシステムの
実施例は、従来の４６８形マイクロプロセッサとコンパ
チブルな４８６型マイクロプロセッサで実現されてい
る。ライトバックコヒーレンシシステムにより、このマ
イクロプロセッサは、システムをライトバックキャシュ
動作に構成することによって、ライトバックモードの期
間はキャシュコヒーレンシを維持するのに要するライト
バックプロトコルをサポートしていないマルチマスタコ
ンピュータシステムに搭載可能となる。従来の４８６型
マイクロプロセッサ設計とのコンパチビリティを得る目
的で、実施例のマイクロプロセッサは、関連出願（１）
で説明されているライトバック構成システムを利用して
いる。本発明のライトバックコヒーレンシシステムの有
効な開示をするには、ライトバック構成システムの詳し
い説明は、必要ない。一般にライトバック構成技術は、
（ａ）ライトバックキャシュに構成されたコンピュータ
システムで、ソフトウェア（またはハードウェア）がキ
ャシュを誤ってライトスルーモードに置くことを禁止し
（例えば、キャシュイネーブル動作への切り替えで、Ｎ
Ｗプロトコル選択ビットをライトスルーにセットするこ
とにより）、（ｂ）ライトスルーキャシュに構成された
コンピュータシステムでは、通常のライトスルーキャシ
ュで動作させる（例えば、ソフトウェアが誤ってＮＷプ
ロトコル選択ビットをライトバックモードにセットしよ
うとすると、一般保護フォールトが発せられる）。この
ように、ライトバック構成技術によれば、本発明を実現
しているマイクロプロセッサは、プロトコル選択ビット
ＮＷの状態をセットするための制御ビット（ＬＯＣＫ
ＮＷ）を利用して、ライトバックキャシュに構成され
る。
【００１８】図１は、４８６型マイクロプロセッサ１０
を示し、キャシュ１２及びキャシュ制御システム１３よ
りなる内部キャシュメモリシステム１１を含む。バスイ
ンタフェースユニット１４は、バス制御論理回路を含
み、他のバスの制御機能に加えて、ＨＯＬＤ／ＨＬＤＡ
要求アクノリッジバス調停プロトコルを実現する。キャ
シュ１２は、ライトバックモードか、ライトスルーモー
ドで動作するように設計されている。キャシュ制御シス
テムは、ＢＡＲＢビット及びＬＯＣＫ ＮＷビットの両
方を含む制御構成レジスタを含む、キャシュ（及び他の
機能）を制御するための二つのキャシュ構成レジスタを
含む。Ｉ／Ｏスペースに存在するこれらレジスタへのア
クセスは、論理Ｉ／Ｏポート（４８６アーキテクチャで
は２２ｈ）へレジスタインデックスを書込み、次にデー
タ転送のため他の論理Ｉ／Ｏポート（４８６アーキテク
チャでは２３ｈ）を使用する。特に、ＢＡＲＢビットが
セットされている場合は、“エクスポートオンホール
ド”手法が、イネーブルされ、ライトバックコヒーレン
シを確実にし（節２．２．１を参照）、全汚れデータ
は、ホールドが要求され、ＨＬＤＡがアサートされる前
に、ライトバック（エクスポート）される。
を示し、キャシュ１２及びキャシュ制御システム１３よ
りなる内部キャシュメモリシステム１１を含む。バスイ
ンタフェースユニット１４は、バス制御論理回路を含
み、他のバスの制御機能に加えて、ＨＯＬＤ／ＨＬＤＡ
要求アクノリッジバス調停プロトコルを実現する。キャ
シュ１２は、ライトバックモードか、ライトスルーモー
ドで動作するように設計されている。キャシュ制御シス
テムは、ＢＡＲＢビット及びＬＯＣＫ ＮＷビットの両
方を含む制御構成レジスタを含む、キャシュ（及び他の
機能）を制御するための二つのキャシュ構成レジスタを
含む。Ｉ／Ｏスペースに存在するこれらレジスタへのア
クセスは、論理Ｉ／Ｏポート（４８６アーキテクチャで
は２２ｈ）へレジスタインデックスを書込み、次にデー
タ転送のため他の論理Ｉ／Ｏポート（４８６アーキテク
チャでは２３ｈ）を使用する。特に、ＢＡＲＢビットが
セットされている場合は、“エクスポートオンホール
ド”手法が、イネーブルされ、ライトバックコヒーレン
シを確実にし（節２．２．１を参照）、全汚れデータ
は、ホールドが要求され、ＨＬＤＡがアサートされる前
に、ライトバック（エクスポート）される。
【００１９】２．１ ライトバックキャシュ ライトバックキャシュの設計に付いて詳述することは本
発明のライトバックコヒーレンシシステムを有効に開示
するための必要な条件ではなく、これは当業者にとって
通常の設計の範囲内のものである。関連出願（４）及び
（５）は、キャシュメモリシステム１２（及びそのライ
トバックモードでの動作）の追加説明をしていて、関連
出願（６）は、キャシュ構成レジスタの追加説明をして
いる。この節は、実施例のライトバックキャシュ設計の
一般説明をする。実施例のキャシュ１２は、１６バイト
（４ダブルワード）のキャシュラインサイズの２Ｋバイ
ト統合（命令及びデータ）キャシュである。キャシュ
は、４ウェイセットアソシアティブとして構成され、ラ
イトスルーモードか、ライトバックモードで動作する。
各４ダブルワードキャシュラインは、２３ビットのタ
グ、一つの有効性ビット、四つの汚れビット（各ダブル
ワードに付き一つ）を有す。キャシュラインあたり一つ
の有効性ビットは、キャシュラインが有効か、無効か示
し、四つの汚れビットは、エクスポート即ちフラッシュ
動作期間中に必要とされるダブルワードバス書込みの数
を最小にするため設けられた。キャシュの全体の構成及
び動作は、従来のものと変わらない。
発明のライトバックコヒーレンシシステムを有効に開示
するための必要な条件ではなく、これは当業者にとって
通常の設計の範囲内のものである。関連出願（４）及び
（５）は、キャシュメモリシステム１２（及びそのライ
トバックモードでの動作）の追加説明をしていて、関連
出願（６）は、キャシュ構成レジスタの追加説明をして
いる。この節は、実施例のライトバックキャシュ設計の
一般説明をする。実施例のキャシュ１２は、１６バイト
（４ダブルワード）のキャシュラインサイズの２Ｋバイ
ト統合（命令及びデータ）キャシュである。キャシュ
は、４ウェイセットアソシアティブとして構成され、ラ
イトスルーモードか、ライトバックモードで動作する。
各４ダブルワードキャシュラインは、２３ビットのタ
グ、一つの有効性ビット、四つの汚れビット（各ダブル
ワードに付き一つ）を有す。キャシュラインあたり一つ
の有効性ビットは、キャシュラインが有効か、無効か示
し、四つの汚れビットは、エクスポート即ちフラッシュ
動作期間中に必要とされるダブルワードバス書込みの数
を最小にするため設けられた。キャシュの全体の構成及
び動作は、従来のものと変わらない。
【００２０】図２は、ライトバックキャシュ１２の例を
示し、それぞれが四つのダブルワード長である四つの入
力／出力バッファ、即ち、キャシュフィルバッファ１
５、キャシュライトバック（フラッシュ）バッファ１
６、キャシュ照会（ＨＩＴＭ）バッファ１７、及びキャ
シュブリフェッチバッファ１８を有す。キャシュフィル
バッファ１５は、バーストモードのキャシュフィルサイ
クルの入力ダブルワードを組み立て、完全なキャシュラ
インが（バスコントローラ１４ａを経由して）ロードさ
れると、四つのダブルワードが、キャシュフィルサイク
ルを完了するために、キャシュ１２へ入力（メモリ位置
合わせ）される。関連出願（５）は、（キャシュフィル
バッファまたは外部データバスからの）キャシュフィル
サイクル期間中のキャシュラインへのアクセスの逐次要
求を処理するため、即ちキャシュフィルサイクルを起動
した初期要求後のアクセス要求を処理するためのキャシ
ュフィルペンデングシステムに付いて説明している。キ
ャシュライトバックバッファ１６は、キャシュラインの
置換えのためや、キャシュエクスポートやキャシュフラ
ッシュ（即ち、エクスポートし、無効化する）の期間中
の、ライトバック動作のためにキャシュラインをステー
ジする。キャシュラインの置換えでは、ライトバックバ
ッファ１６は、新規キャシュラインが書き込まれる同じ
クロックサイクルで埋められ、置換えの発生とともに、
同じサイクルで置き換えられる被置換のデータの照合と
読込みを実行することによってコヒーレンシ条件が緩和
される。エクスポート及びフラッシュ動作は、キャシュ
が汚れデータを含む場合のみ実行される（２．２節参
照）。
示し、それぞれが四つのダブルワード長である四つの入
力／出力バッファ、即ち、キャシュフィルバッファ１
５、キャシュライトバック（フラッシュ）バッファ１
６、キャシュ照会（ＨＩＴＭ）バッファ１７、及びキャ
シュブリフェッチバッファ１８を有す。キャシュフィル
バッファ１５は、バーストモードのキャシュフィルサイ
クルの入力ダブルワードを組み立て、完全なキャシュラ
インが（バスコントローラ１４ａを経由して）ロードさ
れると、四つのダブルワードが、キャシュフィルサイク
ルを完了するために、キャシュ１２へ入力（メモリ位置
合わせ）される。関連出願（５）は、（キャシュフィル
バッファまたは外部データバスからの）キャシュフィル
サイクル期間中のキャシュラインへのアクセスの逐次要
求を処理するため、即ちキャシュフィルサイクルを起動
した初期要求後のアクセス要求を処理するためのキャシ
ュフィルペンデングシステムに付いて説明している。キ
ャシュライトバックバッファ１６は、キャシュラインの
置換えのためや、キャシュエクスポートやキャシュフラ
ッシュ（即ち、エクスポートし、無効化する）の期間中
の、ライトバック動作のためにキャシュラインをステー
ジする。キャシュラインの置換えでは、ライトバックバ
ッファ１６は、新規キャシュラインが書き込まれる同じ
クロックサイクルで埋められ、置換えの発生とともに、
同じサイクルで置き換えられる被置換のデータの照合と
読込みを実行することによってコヒーレンシ条件が緩和
される。エクスポート及びフラッシュ動作は、キャシュ
が汚れデータを含む場合のみ実行される（２．２節参
照）。
【００２１】ライトバックバッファ１６は、メインメモ
リへデータを転送するために、マルチプレクサ１６ａを
通じてデータをバスコントローラ１４ａへ出力する。ラ
イトバックバッファは、ダブルワード当たり一汚れビッ
トを含み、最後のダブルワードがバスコントローラによ
り受信されてしまうまでは無効化されない。このように
して、置換え動作では、置き換えられるキャシュライン
は、ライトバックバッファ１６に転送され、汚れビット
がライトバックが必要かどうかを判断するためにチェッ
クされる。同様に、エクスポート及びフラッシュ動作で
は、各キャシュラインは、ライトバックバッファに読み
込まれ、汚れビットが調べられる。汚れビットの状態に
よって、マルチプレクサ１６ａは、必要なら、どのダブ
ルワードを、ライトバックするかを選択するのに使用さ
れる。キャシュ照会バッファ１７は、他のバスマスタが
（キャシュコヒーレンシの維持のため）外部メモリバス
のアドレスを駆動するとき、マイクロプロセッサにより
実行されるスヌーピング動作の期間中、外部照会の主体
となるキャシュラインを記憶する。照会バッファは、マ
ルチプレクサ１７ａを通じてバスコントローラ１４へデ
ータを出力する。このバッファは、ライトバックプロト
コルをサポートするコンピュータシステムでの照会をサ
ポートするのに使用され、コンピュータシステムは、ラ
イトスルーキャシュをサポートするのみの本実施例の環
境下では、使用されない。
リへデータを転送するために、マルチプレクサ１６ａを
通じてデータをバスコントローラ１４ａへ出力する。ラ
イトバックバッファは、ダブルワード当たり一汚れビッ
トを含み、最後のダブルワードがバスコントローラによ
り受信されてしまうまでは無効化されない。このように
して、置換え動作では、置き換えられるキャシュライン
は、ライトバックバッファ１６に転送され、汚れビット
がライトバックが必要かどうかを判断するためにチェッ
クされる。同様に、エクスポート及びフラッシュ動作で
は、各キャシュラインは、ライトバックバッファに読み
込まれ、汚れビットが調べられる。汚れビットの状態に
よって、マルチプレクサ１６ａは、必要なら、どのダブ
ルワードを、ライトバックするかを選択するのに使用さ
れる。キャシュ照会バッファ１７は、他のバスマスタが
（キャシュコヒーレンシの維持のため）外部メモリバス
のアドレスを駆動するとき、マイクロプロセッサにより
実行されるスヌーピング動作の期間中、外部照会の主体
となるキャシュラインを記憶する。照会バッファは、マ
ルチプレクサ１７ａを通じてバスコントローラ１４へデ
ータを出力する。このバッファは、ライトバックプロト
コルをサポートするコンピュータシステムでの照会をサ
ポートするのに使用され、コンピュータシステムは、ラ
イトスルーキャシュをサポートするのみの本実施例の環
境下では、使用されない。
【００２２】キャシュプリフェッチバッファ１８は、キ
ャシュ１２への命令アクセスの数を最小にするために使
用しされる。プリフェッチ命令要求は、まず、プリフェ
ッチバッファ１８にて照会され、プリフェッチミスの場
合は、キャシュ１２で照会される。キャシュ１２でプリ
フェッチミスの場合は、プリフェッチサイクルが実行さ
れ、プリフェッチバッファは、外部データバスからロー
ドされ、同時にその命令がキャシュフィルバッファ１６
及び命令待ち行列１９へ入力される。ライトバックモー
ドで動作する期間はキャシュ１２のコヒーレンシを維持
するための本実施例でのマイクロプロセッサで利用され
る本発明を実施するライトバックコヒーレンシシステム
の主な特徴は、（ａ）ＢＡＲＢエクスポートオンホール
ド機能、（ｂ）ＰＤＩＲＴＹ瞬時無効化機能、（ｃ）Ｘ
％ＤＩＲＴＹ待ち時間短縮機能、及び（ｄ）ＩＮＶＤ命
令実行機能がある。これらの機能は、従来の順序論理
（組み合わせ、クロック制御論理）設計技術を用いて実
現できる。 ２．２ ＢＡＲＢ機能 本発明を実施するＢＡＲＢライトバックコヒーレンシの
特徴は、他のバスマスタがＨＯＬＤをアサートし、マイ
クロプロセッサがＨＬＤＡを戻す以前に、キャシュの汚
れデータをメインメモリにエクスポートし、従って、要
求側バスマスタによるいかなるアクセスより以前に、キ
ャシュ１２の現データによりメインメモリを更新する。
ャシュ１２への命令アクセスの数を最小にするために使
用しされる。プリフェッチ命令要求は、まず、プリフェ
ッチバッファ１８にて照会され、プリフェッチミスの場
合は、キャシュ１２で照会される。キャシュ１２でプリ
フェッチミスの場合は、プリフェッチサイクルが実行さ
れ、プリフェッチバッファは、外部データバスからロー
ドされ、同時にその命令がキャシュフィルバッファ１６
及び命令待ち行列１９へ入力される。ライトバックモー
ドで動作する期間はキャシュ１２のコヒーレンシを維持
するための本実施例でのマイクロプロセッサで利用され
る本発明を実施するライトバックコヒーレンシシステム
の主な特徴は、（ａ）ＢＡＲＢエクスポートオンホール
ド機能、（ｂ）ＰＤＩＲＴＹ瞬時無効化機能、（ｃ）Ｘ
％ＤＩＲＴＹ待ち時間短縮機能、及び（ｄ）ＩＮＶＤ命
令実行機能がある。これらの機能は、従来の順序論理
（組み合わせ、クロック制御論理）設計技術を用いて実
現できる。 ２．２ ＢＡＲＢ機能 本発明を実施するＢＡＲＢライトバックコヒーレンシの
特徴は、他のバスマスタがＨＯＬＤをアサートし、マイ
クロプロセッサがＨＬＤＡを戻す以前に、キャシュの汚
れデータをメインメモリにエクスポートし、従って、要
求側バスマスタによるいかなるアクセスより以前に、キ
ャシュ１２の現データによりメインメモリを更新する。
【００２３】図３は、ＢＡＲＢエクスポートオンホール
ド機能を示す。図１では、バスコントローラ１４ａは、
他のバスマスタがメインメモリへアクセスするためにメ
モリバスへのアクセスを要求するときを検出するための
マイクロプロセッサのホールド信号をサンプリングする
（図３の２０）バス調停論理回路を含む。要求側バスマ
スタがホールドをアサートすると、バス調停論理回路
は、キャシュ制御システム１３に調停要求条件を信号出
力する。キャシュ制御システム１３のライトバックコヒ
ーレンシは、ＢＡＲＢビットをテストし、クリアされて
いる場合（即ち、エクスポートオンホールドが禁止ささ
ている）、バス調停論理回路に要求側バスマスタにＨＬ
ＤＡ応答を戻すことができる旨の信号を出力する。しか
し、ＢＡＲＢビットがセットされていると、ライトバッ
クコヒーレンシシステムのエクスポートオンホールド機
能は、使用可能となる。 ２．２．１ エクスポートオンホールド エクスポートオンホールドが使用可能である場合は、キ
ャシュコヒーレンシ制御システム１３のライトバックコ
ヒーレンシ論理回路は、従来のデータエクスポート動作
（３０）を実行する。キャシュの各ラインの汚れビット
は、汚れデータ（即ち、あらゆる汚れダブルワード）を
含むそれらキャシュユニットを検出する（３２）ために
チェックされる。ライトバックキャシュの本実施例で
は、汚れているそれらキャシュユニット（ダブルワー
ド）は、メモリ書込みサイクルでメインメモリへライト
バックされる（３４）。これに替えて、ライトバックキ
ャシュ設計は、ライン内のいかなるキャシュユニットが
汚れている場合でも、不必要なバストラフィックのある
ものを犠牲にして、キャシュラインの全体をエクスポー
トする。
ド機能を示す。図１では、バスコントローラ１４ａは、
他のバスマスタがメインメモリへアクセスするためにメ
モリバスへのアクセスを要求するときを検出するための
マイクロプロセッサのホールド信号をサンプリングする
（図３の２０）バス調停論理回路を含む。要求側バスマ
スタがホールドをアサートすると、バス調停論理回路
は、キャシュ制御システム１３に調停要求条件を信号出
力する。キャシュ制御システム１３のライトバックコヒ
ーレンシは、ＢＡＲＢビットをテストし、クリアされて
いる場合（即ち、エクスポートオンホールドが禁止ささ
ている）、バス調停論理回路に要求側バスマスタにＨＬ
ＤＡ応答を戻すことができる旨の信号を出力する。しか
し、ＢＡＲＢビットがセットされていると、ライトバッ
クコヒーレンシシステムのエクスポートオンホールド機
能は、使用可能となる。 ２．２．１ エクスポートオンホールド エクスポートオンホールドが使用可能である場合は、キ
ャシュコヒーレンシ制御システム１３のライトバックコ
ヒーレンシ論理回路は、従来のデータエクスポート動作
（３０）を実行する。キャシュの各ラインの汚れビット
は、汚れデータ（即ち、あらゆる汚れダブルワード）を
含むそれらキャシュユニットを検出する（３２）ために
チェックされる。ライトバックキャシュの本実施例で
は、汚れているそれらキャシュユニット（ダブルワー
ド）は、メモリ書込みサイクルでメインメモリへライト
バックされる（３４）。これに替えて、ライトバックキ
ャシュ設計は、ライン内のいかなるキャシュユニットが
汚れている場合でも、不必要なバストラフィックのある
ものを犠牲にして、キャシュラインの全体をエクスポー
トする。
【００２４】汚れデータのエクスポート動作は、メイン
メモリを更新し、要求側バスマスタによるそのデータへ
のいかなるアクセスも、キャシュにあるより最新のデー
タを使用することを確実にしている。この動作は、キャ
シュラインが無効化されないという意味では、フラッシ
ュ動作ではなく、エクスポート動作の機能は、単に、キ
ャシュにある修正されたデータの最新版でメインメモリ
を更新することである。エクスポート動作が完了する
と、キャシュ制御システム１３のライトバックコヒーレ
ンシ論理回路は、ＨＬＤＡをアサートすることで（４
０）、ＨＯＬＤ／ＨＬＤＡハンドシェイクを完了するよ
うに、従ってメモリバスの制御を要求側バスマスタへ許
可するようにバス調停論理回路へ信号を出力する。要求
側バスマスタは、次に、ＥＡＤＳアドレスストローブ信
号をアサートし、メモリバスへアドレスを駆動する。 ２．２．２ キャシュライン無効化 従来のスヌーピング論理回路は、メモリバスを監視する
キャシュ制御システム１４のバスコントローラ１４ａ
（図２）に含まれる。ＨＬＤＡのアサートにより動作可
能となると、スヌーピング論理回路は、要求側バスマス
タによりメモリバスに駆動されたアドレスをモニタする
（５０）。具体的には、バスコントローラ１４ａのスヌ
ーピング論理回路は、ＥＡＤＳストローブをサンプリン
グして（５２）、キャシュ制御システム１３のスヌーピ
ング論理回路へ、（アドレスバッファを通じて）アドレ
スバス上に現れる次のバスマスタアドレスがキャシュ１
２の内容をチェックし、対応するデータがキャシュに記
憶されているかどうか判断する（５４）ために使用され
るべきことを通報する。
メモリを更新し、要求側バスマスタによるそのデータへ
のいかなるアクセスも、キャシュにあるより最新のデー
タを使用することを確実にしている。この動作は、キャ
シュラインが無効化されないという意味では、フラッシ
ュ動作ではなく、エクスポート動作の機能は、単に、キ
ャシュにある修正されたデータの最新版でメインメモリ
を更新することである。エクスポート動作が完了する
と、キャシュ制御システム１３のライトバックコヒーレ
ンシ論理回路は、ＨＬＤＡをアサートすることで（４
０）、ＨＯＬＤ／ＨＬＤＡハンドシェイクを完了するよ
うに、従ってメモリバスの制御を要求側バスマスタへ許
可するようにバス調停論理回路へ信号を出力する。要求
側バスマスタは、次に、ＥＡＤＳアドレスストローブ信
号をアサートし、メモリバスへアドレスを駆動する。 ２．２．２ キャシュライン無効化 従来のスヌーピング論理回路は、メモリバスを監視する
キャシュ制御システム１４のバスコントローラ１４ａ
（図２）に含まれる。ＨＬＤＡのアサートにより動作可
能となると、スヌーピング論理回路は、要求側バスマス
タによりメモリバスに駆動されたアドレスをモニタする
（５０）。具体的には、バスコントローラ１４ａのスヌ
ーピング論理回路は、ＥＡＤＳストローブをサンプリン
グして（５２）、キャシュ制御システム１３のスヌーピ
ング論理回路へ、（アドレスバッファを通じて）アドレ
スバス上に現れる次のバスマスタアドレスがキャシュ１
２の内容をチェックし、対応するデータがキャシュに記
憶されているかどうか判断する（５４）ために使用され
るべきことを通報する。
【００２５】このスヌーピング論理回路が、要求側バス
マスタが、現在キャシュされているメインメモリ内の位
置をアドレス指定していることを検出すると、アドレス
指定されたデータを含むキャシュライン全体を無効化す
るために無効化動作を実行する（５６）。このスヌーピ
ング動作は、キャシュコヒーレンシが確実に維持される
ようにし、要求側バスマスタによるキャシュされたデー
タへのアクセスは、メインメモリでのデータの修正をも
たらし、キャシュのそのデータの写しは、無効とされ
る。このスヌーピング動作では、エクスポートオンホー
ルド機能がキャシュを汚れデータを除いてクリーンにし
た後、実施例のマイクロプロセッサは、ライトスルーキ
ャシュの従来の４８６型マイクロプロセッサと互換的に
機能する。即ち、スヌーピング動作は、該当バスライト
バックサイクル（２．１．３及び２．２節参照）でフラ
ッシュ動作（無効化の前にエクスポート）を実行する必
要性なしに、外部バスマスタにより駆動されたアドレス
に対応するキャシュラインを無効化することにより実施
される。これは、エクスポートオンホールド機能が必要
されず、マイクロプロセッサが、外部バスマスタより駆
動されるアドレスを監視し、キャシュにヒットがあれ
ば、ＨＩＴＭをアサートし、キャシュラインをフラッシ
ュするライトバックプロトコルをコンピュータシステム
がサポートしている場合であるとするなら、マイクロプ
ロセッサにより実行され得るであろうスヌーピングと対
照をなす。
マスタが、現在キャシュされているメインメモリ内の位
置をアドレス指定していることを検出すると、アドレス
指定されたデータを含むキャシュライン全体を無効化す
るために無効化動作を実行する（５６）。このスヌーピ
ング動作は、キャシュコヒーレンシが確実に維持される
ようにし、要求側バスマスタによるキャシュされたデー
タへのアクセスは、メインメモリでのデータの修正をも
たらし、キャシュのそのデータの写しは、無効とされ
る。このスヌーピング動作では、エクスポートオンホー
ルド機能がキャシュを汚れデータを除いてクリーンにし
た後、実施例のマイクロプロセッサは、ライトスルーキ
ャシュの従来の４８６型マイクロプロセッサと互換的に
機能する。即ち、スヌーピング動作は、該当バスライト
バックサイクル（２．１．３及び２．２節参照）でフラ
ッシュ動作（無効化の前にエクスポート）を実行する必
要性なしに、外部バスマスタにより駆動されたアドレス
に対応するキャシュラインを無効化することにより実施
される。これは、エクスポートオンホールド機能が必要
されず、マイクロプロセッサが、外部バスマスタより駆
動されるアドレスを監視し、キャシュにヒットがあれ
ば、ＨＩＴＭをアサートし、キャシュラインをフラッシ
ュするライトバックプロトコルをコンピュータシステム
がサポートしている場合であるとするなら、マイクロプ
ロセッサにより実行され得るであろうスヌーピングと対
照をなす。
【００２６】要求側バスマスタが、メモリアクセス動作
を完了すると、これは、ＨＯＬＤをアサートすること
で、ＨＯＬＤ／ＨＬＤＡ要求アクノリッジハンドシェイ
クを完了する。（ＨＬＤＡをアサートする一方でＨＯＬ
Ｄのサンプリングを継続する）マイクロプロセッサは、
ＨＬＤＡをアサートすることによって、応答し、マイク
ロプロセッサを含む他のバスマスタがメモリバスでメイ
ンメモリにアクセスすること可能にしている。図６は、
エクスポートオンホールド機能、特にＣＬＫ、ＨＯＬ
Ｄ、ＨＬＤＡ及びメモリバスの状態を示す信号を示す。
要するに、ＨＯＬＤがアサートされると（６１）、マイ
クロプロセッサは、汚れデータ（６３）をメモリバスで
メインメモリへエクスポートする。キャシュがクリーン
の場合は（６４）、メインメモリへエクスポートする。
キャシュがクリーンの場合は（６４）、ＨＬＤＡがアサ
ートされ（６６）、外部バスマスタがバスを制御可能と
なる。 ２．２．３ ライトスルーへの切り替え 要求側のバスマスタがメインメモリにアクセスする間
は、マイクロプロセッサのＣＰＵは、キャシュからの命
令の実行を継続することが可能である。ＣＰＵにより発
せられたキャシュ１２への読込みアクセス要求では、デ
ータがキャシュされていれば、ＣＰＵへデータが戻さ
れ、キャシュでアクセス要求ミスがあると、ＣＰＵは、
マイクロプロセッサが、メインメモリからの対応するキ
ャシュラインを検索するために必要なバスサイクルをマ
イクロプロセッサが実行するまで機能停止する。
を完了すると、これは、ＨＯＬＤをアサートすること
で、ＨＯＬＤ／ＨＬＤＡ要求アクノリッジハンドシェイ
クを完了する。（ＨＬＤＡをアサートする一方でＨＯＬ
Ｄのサンプリングを継続する）マイクロプロセッサは、
ＨＬＤＡをアサートすることによって、応答し、マイク
ロプロセッサを含む他のバスマスタがメモリバスでメイ
ンメモリにアクセスすること可能にしている。図６は、
エクスポートオンホールド機能、特にＣＬＫ、ＨＯＬ
Ｄ、ＨＬＤＡ及びメモリバスの状態を示す信号を示す。
要するに、ＨＯＬＤがアサートされると（６１）、マイ
クロプロセッサは、汚れデータ（６３）をメモリバスで
メインメモリへエクスポートする。キャシュがクリーン
の場合は（６４）、メインメモリへエクスポートする。
キャシュがクリーンの場合は（６４）、ＨＬＤＡがアサ
ートされ（６６）、外部バスマスタがバスを制御可能と
なる。 ２．２．３ ライトスルーへの切り替え 要求側のバスマスタがメインメモリにアクセスする間
は、マイクロプロセッサのＣＰＵは、キャシュからの命
令の実行を継続することが可能である。ＣＰＵにより発
せられたキャシュ１２への読込みアクセス要求では、デ
ータがキャシュされていれば、ＣＰＵへデータが戻さ
れ、キャシュでアクセス要求ミスがあると、ＣＰＵは、
マイクロプロセッサが、メインメモリからの対応するキ
ャシュラインを検索するために必要なバスサイクルをマ
イクロプロセッサが実行するまで機能停止する。
【００２７】ＣＰＵによる書込みアクセスの場合、書込
みアクセスがキャシュ１２でヒットすると、コヒーレン
シ条件が強化され、キャシュでのミスの場合は、メイン
メモリ中へデータを書き込むバスライトサイクルを生じ
る（これは、キャシュ書込み割当手法に依存してキャシ
ュフイルサイクルを生じさせるかも知れないし、生じさ
せないかも知れない）。即ち、キャシュは、ライトバッ
クモードなので、ライトアクセスのヒットにより、デー
タはキャシュ内に書き込まれるが、メインメモリには書
き込まれない。このようにして、ＣＰＵは、バスライト
サイクルの要求事項により機能停止することなく、書込
みアクセスを完了することができる。この書込みアクセ
スは、要求側バスマスタがメインメモリ内の同じデータ
にアクセスしている間に起こり、要求側バスマスタによ
るメモリアクセス以前にメインメモリにエクスポートさ
れない汚れデータを発生させる。（このコヒーレシン問
題は、コンピュータシステムがライトバックプロトコル
をサポートしていれば回避できる。） 実施例のマイクロプロセッサは、汚れデータエクスポー
ト動作の後に、キャシュ１２をライトスルーモードに動
的に切り替えられ、メモリバスがマイクロプロセッサへ
調停により戻されるとき（即ち、要求側バスマスタがＨ
ＯＬＤをデアサートし、バス制御論理回路がＨＬＤＡを
デアサートすることで応答するとき）ライトバックモー
ドに切り替えられる。この場合、エクスポートオンホー
ルド動作の後に、キャシュ１２は、読込みアクセス（ヒ
ットまたはミス）及び書込みアクセス（ミス）のために
ＣＰＵ（及び他のキャシュ要求側）により利用可能であ
る。しかし、書込みヒットは、バスライトサイクル中に
書込みバッファへ通知される（書込みバッファが利用で
きない場合は、ＣＰＵは機能停止する）。
みアクセスがキャシュ１２でヒットすると、コヒーレン
シ条件が強化され、キャシュでのミスの場合は、メイン
メモリ中へデータを書き込むバスライトサイクルを生じ
る（これは、キャシュ書込み割当手法に依存してキャシ
ュフイルサイクルを生じさせるかも知れないし、生じさ
せないかも知れない）。即ち、キャシュは、ライトバッ
クモードなので、ライトアクセスのヒットにより、デー
タはキャシュ内に書き込まれるが、メインメモリには書
き込まれない。このようにして、ＣＰＵは、バスライト
サイクルの要求事項により機能停止することなく、書込
みアクセスを完了することができる。この書込みアクセ
スは、要求側バスマスタがメインメモリ内の同じデータ
にアクセスしている間に起こり、要求側バスマスタによ
るメモリアクセス以前にメインメモリにエクスポートさ
れない汚れデータを発生させる。（このコヒーレシン問
題は、コンピュータシステムがライトバックプロトコル
をサポートしていれば回避できる。） 実施例のマイクロプロセッサは、汚れデータエクスポー
ト動作の後に、キャシュ１２をライトスルーモードに動
的に切り替えられ、メモリバスがマイクロプロセッサへ
調停により戻されるとき（即ち、要求側バスマスタがＨ
ＯＬＤをデアサートし、バス制御論理回路がＨＬＤＡを
デアサートすることで応答するとき）ライトバックモー
ドに切り替えられる。この場合、エクスポートオンホー
ルド動作の後に、キャシュ１２は、読込みアクセス（ヒ
ットまたはミス）及び書込みアクセス（ミス）のために
ＣＰＵ（及び他のキャシュ要求側）により利用可能であ
る。しかし、書込みヒットは、バスライトサイクル中に
書込みバッファへ通知される（書込みバッファが利用で
きない場合は、ＣＰＵは機能停止する）。
【００２８】２．３ ＰＤＩＲＴＹ瞬時無効化 以下に説明の本発明の実施例では、ライトバックコヒー
レンシシステムは、キャシュ１２が汚れデータを含まな
いか、または、キャシュが汚れデータを潜在的に含む可
能性がある場合を示して、無効化理論回路が、まず、デ
ータエクスポート（ライトバック）動作を第一に実行し
ないで無効化動作を実行できるような論理回路（ＰＤＩ
ＲＴＹ論理回路）を実現している。キャシュ１２は、メ
インメモリへエクスポートされるべきであった汚れデー
タを各キャシュラインが含むかどうかを判断するため
に、各キャシュラインをテストすることなしに、単サイ
クルで無効化されることが可能である。この同じＰＤＩ
ＲＴＹ機能は、単ライン無効化（バススヌーピング期間
中に発生する）へ利用可能である。ＰＤＩＲＴＹ瞬時無
効化機能は、ＰＤＩＲＴＹ内部状態ビットを利用して実
行できる。エクスポート動作後（且つ、リセット状態
で）、ＰＤＩＲＴＹは、キャシュ１２がクリーンで、即
ち、全汚れビットがクリアされた状態であることを示す
ために、セットされる。書込みがライトバックモード
（即ち、ライトスルーバス書込みサイクルを生じさせる
ことなく）、発生するとすぐに、キャシュライトバック
コヒーレンシ論理回路は、ＰＤＩＲＴＹをセットするこ
とで、キャシュが汚れデータを現在含んでいることを示
す。
レンシシステムは、キャシュ１２が汚れデータを含まな
いか、または、キャシュが汚れデータを潜在的に含む可
能性がある場合を示して、無効化理論回路が、まず、デ
ータエクスポート（ライトバック）動作を第一に実行し
ないで無効化動作を実行できるような論理回路（ＰＤＩ
ＲＴＹ論理回路）を実現している。キャシュ１２は、メ
インメモリへエクスポートされるべきであった汚れデー
タを各キャシュラインが含むかどうかを判断するため
に、各キャシュラインをテストすることなしに、単サイ
クルで無効化されることが可能である。この同じＰＤＩ
ＲＴＹ機能は、単ライン無効化（バススヌーピング期間
中に発生する）へ利用可能である。ＰＤＩＲＴＹ瞬時無
効化機能は、ＰＤＩＲＴＹ内部状態ビットを利用して実
行できる。エクスポート動作後（且つ、リセット状態
で）、ＰＤＩＲＴＹは、キャシュ１２がクリーンで、即
ち、全汚れビットがクリアされた状態であることを示す
ために、セットされる。書込みがライトバックモード
（即ち、ライトスルーバス書込みサイクルを生じさせる
ことなく）、発生するとすぐに、キャシュライトバック
コヒーレンシ論理回路は、ＰＤＩＲＴＹをセットするこ
とで、キャシュが汚れデータを現在含んでいることを示
す。
【００２９】図１、３ｂ及び３ｃでは、バス調停論理回
路がＨＯＬＤを検出し（２０）、調停要求条件を信号出
力した後に、キャシュ制御システム１３は、ＢＡＲＢビ
ットがセットされたことを判断し（２２）、キャシュ制
御システム１３のライトバックコヒーレンシ論理回路
は、ＰＤＩＲＴＹビットをテストする（７２、図５）。
ＰＤＩＲＴＹビットがクリアされていると、エクスポー
ト動作は省略することができ、バス調停論理回路は、直
ちにＨＬＤＡをアサートするように通知を受ける（４
０）。ＰＤＩＲＴＹがセットされて、キャシュ１２は潜
在的に汚れデータを含んでいることを示すと、ライトバ
ックコヒーレンシ論理回路は、データエクスポート動作
（３０）の実行にすすむ。エクスポート動作が完了する
と、ＰＤＩＲＴＹは、クリアされる（７４、図５）。Ｐ
ＤＩＲＴＹがクリアされると、スヌーピング論理回路
は、単サイクルで、各キャシュライン無効動作を実行す
る（５６）（外部バスサイクルは実行されない）。即
ち、スヌーピング論理回路は、（二サイクルの無効化動
作となっていたであろう）他の無効化動作の前に、無効
とするキャシュラインの汚れドット（先行のエクスポー
ト動作の故に、クリーンである）を第一にテストすると
いう通常のライトバック無効化オーバヘッドを回避す
る。これに替えて、キャシュラインを、ライトバックバ
ッファか、照会バッフアかに（図２の１６または１
７）、一サイクルで読込み、次のサイクルで汚れビット
をチェックし、次のキャシュライン無効化は、それらの
汚れビットがチェックされるまでは受け付けられない。
路がＨＯＬＤを検出し（２０）、調停要求条件を信号出
力した後に、キャシュ制御システム１３は、ＢＡＲＢビ
ットがセットされたことを判断し（２２）、キャシュ制
御システム１３のライトバックコヒーレンシ論理回路
は、ＰＤＩＲＴＹビットをテストする（７２、図５）。
ＰＤＩＲＴＹビットがクリアされていると、エクスポー
ト動作は省略することができ、バス調停論理回路は、直
ちにＨＬＤＡをアサートするように通知を受ける（４
０）。ＰＤＩＲＴＹがセットされて、キャシュ１２は潜
在的に汚れデータを含んでいることを示すと、ライトバ
ックコヒーレンシ論理回路は、データエクスポート動作
（３０）の実行にすすむ。エクスポート動作が完了する
と、ＰＤＩＲＴＹは、クリアされる（７４、図５）。Ｐ
ＤＩＲＴＹがクリアされると、スヌーピング論理回路
は、単サイクルで、各キャシュライン無効動作を実行す
る（５６）（外部バスサイクルは実行されない）。即
ち、スヌーピング論理回路は、（二サイクルの無効化動
作となっていたであろう）他の無効化動作の前に、無効
とするキャシュラインの汚れドット（先行のエクスポー
ト動作の故に、クリーンである）を第一にテストすると
いう通常のライトバック無効化オーバヘッドを回避す
る。これに替えて、キャシュラインを、ライトバックバ
ッファか、照会バッフアかに（図２の１６または１
７）、一サイクルで読込み、次のサイクルで汚れビット
をチェックし、次のキャシュライン無効化は、それらの
汚れビットがチェックされるまでは受け付けられない。
【００３０】更に、ＰＤＩＲＴＹクリアでは、キャシュ
１２は、キャシュの内容全体の単サイクル無効化のフラ
ッシュ信号に応答することが可能である。即ち、ＰＤＩ
ＲＴＹクリアは、汚れデータをエクスポートすることを
不要とするので、汚れデータを検出するためのキャシュ
のラインを読み込むエクスポート動作は、不要となる。
ライトバックモード期間中の単サイクルキャシュ及びキ
ャシュライン無効化を実現することに加えて、この特徴
の故に、マイクロプロセッサは、ライトスルーモードで
動作する従来の４８６型マイクロプロセッサ用の単サイ
クルキャシュ及びキャシュライン無効化仕様を満足す
る。ＰＤＩＲＴＹのタイミング信号は、図４に示され
る。ＰＤＩＲＴＹは、ＨＯＬＤがアサートされる（６
１）より前のある時間にセットされ（６８）、次にエク
スポート動作（６４）の後にクリアされる（６９）。 ２．４ Ｘ％ＤＲＩＴＹ待ち時間短縮 以下に説明の本発明の実施例では、ライトバックコヒー
レンシシステムは、書込により、汚れたデータを含むキ
ャシュロケーションの数が、キャシュロケーションの総
数に対する予め設定した最大のパーセントを越えるいか
なる期間でも、ライトバックからライトスルーモードへ
キャシュを動的切り替えをする論理回路（Ｘ％ＤＩＲＴ
Ｙ論理回路）を実現している。これにより、いかなる時
点でも、汚れデータを含むことが可能なキャシュ１２の
容量の予め設定されたパーセント基づき、オペレーティ
ングシステムは、最大保証ＨＬＤＡ待ち時間を課すこと
が許される。ライトバックの高性能化に加えて、この特
徴により、マイクロプロセッサ１０は、ＨＯＬＤがアサ
ートされた後、ＨＬＤＡが最大待ち時間内にマイクロプ
ロセッサにより戻されるのを想定する（ディスクコント
ローラといった）ある種のバスマスタ製品と使用するこ
とが可能となる。
１２は、キャシュの内容全体の単サイクル無効化のフラ
ッシュ信号に応答することが可能である。即ち、ＰＤＩ
ＲＴＹクリアは、汚れデータをエクスポートすることを
不要とするので、汚れデータを検出するためのキャシュ
のラインを読み込むエクスポート動作は、不要となる。
ライトバックモード期間中の単サイクルキャシュ及びキ
ャシュライン無効化を実現することに加えて、この特徴
の故に、マイクロプロセッサは、ライトスルーモードで
動作する従来の４８６型マイクロプロセッサ用の単サイ
クルキャシュ及びキャシュライン無効化仕様を満足す
る。ＰＤＩＲＴＹのタイミング信号は、図４に示され
る。ＰＤＩＲＴＹは、ＨＯＬＤがアサートされる（６
１）より前のある時間にセットされ（６８）、次にエク
スポート動作（６４）の後にクリアされる（６９）。 ２．４ Ｘ％ＤＲＩＴＹ待ち時間短縮 以下に説明の本発明の実施例では、ライトバックコヒー
レンシシステムは、書込により、汚れたデータを含むキ
ャシュロケーションの数が、キャシュロケーションの総
数に対する予め設定した最大のパーセントを越えるいか
なる期間でも、ライトバックからライトスルーモードへ
キャシュを動的切り替えをする論理回路（Ｘ％ＤＩＲＴ
Ｙ論理回路）を実現している。これにより、いかなる時
点でも、汚れデータを含むことが可能なキャシュ１２の
容量の予め設定されたパーセント基づき、オペレーティ
ングシステムは、最大保証ＨＬＤＡ待ち時間を課すこと
が許される。ライトバックの高性能化に加えて、この特
徴により、マイクロプロセッサ１０は、ＨＯＬＤがアサ
ートされた後、ＨＬＤＡが最大待ち時間内にマイクロプ
ロセッサにより戻されるのを想定する（ディスクコント
ローラといった）ある種のバスマスタ製品と使用するこ
とが可能となる。
【００３１】ライトバックコヒーレンシシステムのＸ％
ＤＩＲＴＹ機能は、キャシュ制御システム１３のＣＤＩ
ＲＴＹＭＡＸ及びＣＤＩＲＴＹＣＵＲの二つのレジスタ
を使用して実行される。ＣＤＩＲＴＹＭＡＸレジスタ
は、汚れデータを含む、キャシュロケーションの最大許
容数に対応する予め設定された値を記憶する。ＣＤＩＲ
ＴＹＣＵＲレジスタは、汚れデータを含むキャシュロケ
ーションの現在数に対応する値を記憶する。これらレジ
スタの両方とも、汚れ状態の情報が維持されるキャシュ
１２の最小ユニットに基づく数、本実施例のキャシュの
場合は、ダブルワード、を二進コード化するに十分大き
い。ＣＤＩＲＴＭＡＸは、オペレーティングシステムの
制御下でＣＤＩＲＴＭＡＸ値をロードすることによりリ
セット状態で初期設定される。ＣＤＩＲＴＹＣＵＲは、
電源オン時またはハードリセット時、あるいはキャシュ
エクスポートまたはフラッシュ（無効化処理が続くエク
スポート）の後に、初期設定され、通常のライトバック
キャシュ動作期間中は、増分または減分される。キャシ
ュ制御システム（図１の１３）のライトバックコヒーレ
ンシ論理回路は、書込みアクセス及び汚れデータエクス
ポートが発生するとＣＤＩＲＴＹＣＵＲを増分／減分す
るために、ライトバックモード期間中に動作するＸ％Ｄ
ＩＲＴＹ論理回路を含む。同時に、Ｘ％ＤＩＲＴＹ論理
回路は、ＣＤＩＲＴＹＣＵＲの値をモニタし、かつ、Ｃ
ＤＩＲＴＹＣＵＲがＣＤＩＲＴＹＭＡＸ以上であり、キ
ャシュへの書込みがＣＤＩＲＴＹＣＵＲを増加するいか
なる期間でも、キャシュを動的にライトバックモードか
らライトスルーモードへ切り替える。
ＤＩＲＴＹ機能は、キャシュ制御システム１３のＣＤＩ
ＲＴＹＭＡＸ及びＣＤＩＲＴＹＣＵＲの二つのレジスタ
を使用して実行される。ＣＤＩＲＴＹＭＡＸレジスタ
は、汚れデータを含む、キャシュロケーションの最大許
容数に対応する予め設定された値を記憶する。ＣＤＩＲ
ＴＹＣＵＲレジスタは、汚れデータを含むキャシュロケ
ーションの現在数に対応する値を記憶する。これらレジ
スタの両方とも、汚れ状態の情報が維持されるキャシュ
１２の最小ユニットに基づく数、本実施例のキャシュの
場合は、ダブルワード、を二進コード化するに十分大き
い。ＣＤＩＲＴＭＡＸは、オペレーティングシステムの
制御下でＣＤＩＲＴＭＡＸ値をロードすることによりリ
セット状態で初期設定される。ＣＤＩＲＴＹＣＵＲは、
電源オン時またはハードリセット時、あるいはキャシュ
エクスポートまたはフラッシュ（無効化処理が続くエク
スポート）の後に、初期設定され、通常のライトバック
キャシュ動作期間中は、増分または減分される。キャシ
ュ制御システム（図１の１３）のライトバックコヒーレ
ンシ論理回路は、書込みアクセス及び汚れデータエクス
ポートが発生するとＣＤＩＲＴＹＣＵＲを増分／減分す
るために、ライトバックモード期間中に動作するＸ％Ｄ
ＩＲＴＹ論理回路を含む。同時に、Ｘ％ＤＩＲＴＹ論理
回路は、ＣＤＩＲＴＹＣＵＲの値をモニタし、かつ、Ｃ
ＤＩＲＴＹＣＵＲがＣＤＩＲＴＹＭＡＸ以上であり、キ
ャシュへの書込みがＣＤＩＲＴＹＣＵＲを増加するいか
なる期間でも、キャシュを動的にライトバックモードか
らライトスルーモードへ切り替える。
【００３２】図６ａは、Ｘ％ＤＩＲＴＹライトバックコ
ヒーレンシ機能を示す。ライトバックモードでは、Ｘ％
ＤＩＲＴＹ論理回路は、キャシュアクセスの各種類、即
ち、読込み、書込み、置換え、無効化、またはエクスポ
ートをモニタする（１００）。読込みアクセスは、キャ
シュの汚れデータ量に何の影響も与えず、従って無視さ
れる。キャシュアクセスが書込みの場合は、Ｘ％ＤＩＲ
ＴＹ論理回路は、ＣＤＩＲＴＹＣＵＲとＣＤＩＲＴＹＭ
ＡＸを比較する（１１０）。ＣＤＩＲＴＹＣＵＲがＣＤ
ＩＲＴＹＭＡＸより小さい場合は、書込みアクセスは、
ライトスルーモードへの切り替えは、発生させない（１
１２）。ＣＤＩＲＴＹＣＵＲがＣＤＩＲＴＹＭＡＸ以上
の場合は、Ｘ％ＤＩＲＴＹ論理回路は、キャシュ制御シ
ステムをライトスルーモードへ動的切り替えを実行する
（１１４）。書込みアクセスは、完了し、書込みは、メ
インメモリにもライトスルーされるので、汚れキャシュ
ユニットを増加させることはない。Ｘ％ＤＩＲＴＹ論理
回路は、キャシュアクセスの種類をモニタする（１０
０）。キャシュアクセスが置換え、無効化、またはエク
スポート動作の場合は、ＣＤＩＲＴＹＣＵＲは、対応し
て減分される（１２０）。次の書込みアクセスでは、Ｃ
ＤＩＲＴＹＣＵＲは、ＣＤＩＲＴＹＭＡＸより小さい値
に減分されていて、Ｘ％ＤＩＲＴＹ論理回路は、ＣＤＩ
ＲＴＹＣＵＲはＣＤＩＲＴＹＭＡＸ（１１０）より小さ
いことを検出し、キャシュ制御システムにライトバック
モードへ動的に切り替えさせる（１１２）。
ヒーレンシ機能を示す。ライトバックモードでは、Ｘ％
ＤＩＲＴＹ論理回路は、キャシュアクセスの各種類、即
ち、読込み、書込み、置換え、無効化、またはエクスポ
ートをモニタする（１００）。読込みアクセスは、キャ
シュの汚れデータ量に何の影響も与えず、従って無視さ
れる。キャシュアクセスが書込みの場合は、Ｘ％ＤＩＲ
ＴＹ論理回路は、ＣＤＩＲＴＹＣＵＲとＣＤＩＲＴＹＭ
ＡＸを比較する（１１０）。ＣＤＩＲＴＹＣＵＲがＣＤ
ＩＲＴＹＭＡＸより小さい場合は、書込みアクセスは、
ライトスルーモードへの切り替えは、発生させない（１
１２）。ＣＤＩＲＴＹＣＵＲがＣＤＩＲＴＹＭＡＸ以上
の場合は、Ｘ％ＤＩＲＴＹ論理回路は、キャシュ制御シ
ステムをライトスルーモードへ動的切り替えを実行する
（１１４）。書込みアクセスは、完了し、書込みは、メ
インメモリにもライトスルーされるので、汚れキャシュ
ユニットを増加させることはない。Ｘ％ＤＩＲＴＹ論理
回路は、キャシュアクセスの種類をモニタする（１０
０）。キャシュアクセスが置換え、無効化、またはエク
スポート動作の場合は、ＣＤＩＲＴＹＣＵＲは、対応し
て減分される（１２０）。次の書込みアクセスでは、Ｃ
ＤＩＲＴＹＣＵＲは、ＣＤＩＲＴＹＭＡＸより小さい値
に減分されていて、Ｘ％ＤＩＲＴＹ論理回路は、ＣＤＩ
ＲＴＹＣＵＲはＣＤＩＲＴＹＭＡＸ（１１０）より小さ
いことを検出し、キャシュ制御システムにライトバック
モードへ動的に切り替えさせる（１１２）。
【００３３】図６ａと共に、図６ｂは、ＣＤＩＲＴＹＣ
ＵＲがＣＤＩＲＴＹＭＡＸ以上でライトバックモードで
ライトアクセスが発生した状態を処理するための上述の
方法の変形を示している。書込みアクセスが一度に二つ
以上のキャシュユニットを汚し、ＣＤＩＲＴＹＣＵＲ
が、ＣＤＩＲＴＹＭＡＸより小さい値からＣＤＩＲＴＹ
ＭＡＸより大きい値に増分されると、ＣＤＩＲＴＹＣＵ
Ｒは、ＣＤＩＲＴＹＭＡＸを越えることが可能となる。
実施例のライトバックコヒーレンシシステムで、ＣＤＩ
ＲＴＹＣＵＲがＣＤＩＲＴＹＭＡＸ以上で書込みアクセ
スが発生すると（１１０、図６ａ）、Ｘ％ＤＩＲＴＹ論
理回路は、書込みアクセスが汚れユニットの数を増加す
るかどうかを判定するため（図６ｂの１３０）、該当キ
ャシュラインへ問い合わせる。汚れユニットの数が増加
する場合は、キャシュは、動的にその書込みアクセスの
ために、ライトスルーモード（図６ａの１１４）へ切り
替わる。しかし、書込みアクセスが、例えば既に汚れた
キャシュユニットへの書込みアクセスといった、汚れキ
ャシュユニットの数を増加しない場合は、Ｘ％ＤＩＲＴ
Ｙ論理回路は、ライトスルーモード（図６ａの１１２）
への切り替えを実行する。
ＵＲがＣＤＩＲＴＹＭＡＸ以上でライトバックモードで
ライトアクセスが発生した状態を処理するための上述の
方法の変形を示している。書込みアクセスが一度に二つ
以上のキャシュユニットを汚し、ＣＤＩＲＴＹＣＵＲ
が、ＣＤＩＲＴＹＭＡＸより小さい値からＣＤＩＲＴＹ
ＭＡＸより大きい値に増分されると、ＣＤＩＲＴＹＣＵ
Ｒは、ＣＤＩＲＴＹＭＡＸを越えることが可能となる。
実施例のライトバックコヒーレンシシステムで、ＣＤＩ
ＲＴＹＣＵＲがＣＤＩＲＴＹＭＡＸ以上で書込みアクセ
スが発生すると（１１０、図６ａ）、Ｘ％ＤＩＲＴＹ論
理回路は、書込みアクセスが汚れユニットの数を増加す
るかどうかを判定するため（図６ｂの１３０）、該当キ
ャシュラインへ問い合わせる。汚れユニットの数が増加
する場合は、キャシュは、動的にその書込みアクセスの
ために、ライトスルーモード（図６ａの１１４）へ切り
替わる。しかし、書込みアクセスが、例えば既に汚れた
キャシュユニットへの書込みアクセスといった、汚れキ
ャシュユニットの数を増加しない場合は、Ｘ％ＤＩＲＴ
Ｙ論理回路は、ライトスルーモード（図６ａの１１２）
への切り替えを実行する。
【００３４】２．４ ＩＮＶＤ命令 本発明のＩＮＶＤ命令実行により、ＩＮＶＤ命令は、Ｗ
ＢＩＮＶＤ命令として取り扱われ、従って、あらゆる汚
れデータをライトバックするためにエクスポート動作
が、キャシュ無効化に先行するフラッシュ動作を呼び出
す。（ソフトウェアがライトスルーであると想定してい
る）内部キャシュを無効化するためのＩＮＶＤ命令を使
用する既存のソフトウェアとの互換性を維持するため
に、本発明の実施例のライトバックコヒーレンシ手法
は、ＩＮＶＤ命令をＷＢＩＮＶＤ命令として解釈させて
いる。特に、キャシュ制御システムがＩＮＶＤをＷＢＩ
ＮＶＤと解釈し、無効化以前にフラッシュを実行する
と、瞬時無効化が実行可能かどうかを（従って汚れデー
タのライトバックを不要とする）判定するためにＰＲＩ
ＲＴＹをチエックすることを含むエクスポート動作が実
行される。 ３．結論 本発明の実施例の詳細な説明は、特定の実施例について
なされたが、これら実施例の変形や代替の実施例は、当
業者によれば容易に可能である。例えば、本発明は、ラ
イトバックコヒーレンシプロトコルなしの環境下で動作
するライトバックキャシュメモリのためのキャシュコヒ
ーレンシを維持するという一般利用も可能である。キャ
シュ動作（読込み、書込み、置換え、無効化、エクスポ
ート）の個別の実行を含むキャシュ構成、及び該当キャ
シュ制御動作、及びキャシュラインのキャシュユニット
数としての構成条件は、従来技術の範囲内に入る詳細で
あり、本発明にとってさほど重要ではない。プロセッサ
とキャシュの組み合わせは、単一のマイクロプロセッサ
に集積化されるのが一般的であるが、キャシュを外部装
置としてもかまわない。用語“キャシュ”は、一次記憶
装置の総称であるが、用語“レジスタ”は、記憶位置の
総称である。
ＢＩＮＶＤ命令として取り扱われ、従って、あらゆる汚
れデータをライトバックするためにエクスポート動作
が、キャシュ無効化に先行するフラッシュ動作を呼び出
す。（ソフトウェアがライトスルーであると想定してい
る）内部キャシュを無効化するためのＩＮＶＤ命令を使
用する既存のソフトウェアとの互換性を維持するため
に、本発明の実施例のライトバックコヒーレンシ手法
は、ＩＮＶＤ命令をＷＢＩＮＶＤ命令として解釈させて
いる。特に、キャシュ制御システムがＩＮＶＤをＷＢＩ
ＮＶＤと解釈し、無効化以前にフラッシュを実行する
と、瞬時無効化が実行可能かどうかを（従って汚れデー
タのライトバックを不要とする）判定するためにＰＲＩ
ＲＴＹをチエックすることを含むエクスポート動作が実
行される。 ３．結論 本発明の実施例の詳細な説明は、特定の実施例について
なされたが、これら実施例の変形や代替の実施例は、当
業者によれば容易に可能である。例えば、本発明は、ラ
イトバックコヒーレンシプロトコルなしの環境下で動作
するライトバックキャシュメモリのためのキャシュコヒ
ーレンシを維持するという一般利用も可能である。キャ
シュ動作（読込み、書込み、置換え、無効化、エクスポ
ート）の個別の実行を含むキャシュ構成、及び該当キャ
シュ制御動作、及びキャシュラインのキャシュユニット
数としての構成条件は、従来技術の範囲内に入る詳細で
あり、本発明にとってさほど重要ではない。プロセッサ
とキャシュの組み合わせは、単一のマイクロプロセッサ
に集積化されるのが一般的であるが、キャシュを外部装
置としてもかまわない。用語“キャシュ”は、一次記憶
装置の総称であるが、用語“レジスタ”は、記憶位置の
総称である。
【００３５】本発明は、特許請求の範囲に含まれる変形
及び代替実施例の全てを包含する。
及び代替実施例の全てを包含する。
【図１】ライトバックキャシュを含む４８６型マイクロ
プロセッサを示す。
プロセッサを示す。
【図２】本発明を実施するライトバックキャシュコヒー
レンシを示す。
レンシを示す。
【図３】図２に示されるライトバックコヒーレンシシス
テムの動作に関連する“エクスポートオンホールド”機
能及び“ＰＤＩＲＴＹ”機能のフロー図である。
テムの動作に関連する“エクスポートオンホールド”機
能及び“ＰＤＩＲＴＹ”機能のフロー図である。
【図４】図２に示されるライトバックコヒーレンシシス
テムの動作に関連する“エクスポートオンホールド”機
能及び“ＰＤＩＲＴＹ”機能のフロー図である。
テムの動作に関連する“エクスポートオンホールド”機
能及び“ＰＤＩＲＴＹ”機能のフロー図である。
【図５】図２に示されるライトバックコヒーレンシシス
テムの動作に関連する“エクスポートオンホールド”機
能及び“ＰＤＩＲＴＹ”機能のフロー図である。
テムの動作に関連する“エクスポートオンホールド”機
能及び“ＰＤＩＲＴＹ”機能のフロー図である。
【図６】図２に示されるライトバックコヒーレンシシス
テムの“Ｘ％ＤＩＲＴＹ”機能を示すフロー図である。
テムの“Ｘ％ＤＩＲＴＹ”機能を示すフロー図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マーク ブルーム アメリカ合衆国 テキサス州 75007 カ ーロルトン ブルックシャー ドライヴ 2711 (72)発明者 ジェフリー エス バーン アメリカ合衆国 テキサス州 75044 ガ ーランド カペラ サークル 2816 (72)発明者 ディヴィッド エイ コートライト アメリカ合衆国 テキサス州 75082 リ チャードソン ハニーサックル 2671 (72)発明者 ダグラス エーウィング ダスチャトコ アメリカ合衆国 テキサス州 75075 プ ラノハーパーズ プレイス 3512 (72)発明者 ラウル エイ ガリベイ ジュニア アメリカ合衆国 テキサス州 75074 プ ラノティー３ イースト パーク 2500 (72)発明者 マーガレット アール ヘルビン アメリカ合衆国 テキサス州 75019 コ ッペル エディンバーグ レーン 540
Claims (15)
- 【請求項１】 ライトバックモードでの動作可能なキャ
シュでのプロセッサ／キャシュの組み合わせのためのラ
イトバックコヒーレンシシステムであって、プロセッサ
以外のバスマスタがメインメモリにアクセスを許可され
る場合を調停するのに要求アクノリッジバス調停プロト
コルが使用され、キャシュコヒーレンシを維持するため
のライトバックプロトコルをコンピュータシステムがサ
ポートしていないマルチマスコンピュータシステムで使
用されるプロセッサ／キャシュに於いて、 メモリアルアクセスのためのバスマスタによる要求を示
す調停要求信号を検出するためのバス調停論理回路と、 汚れデータを含むキャシュロケーションが、存在すれ
ば、検出され、対応する汚れデータがメモリヘライトバ
ックされるデータエクスポート動作を、調停要求信号の
検出に応答して、実行するためのライトバックコヒーレ
ンシ論理回路と、 前記エクスポート動作が完了すると、前記要求側バスマ
スタにメモリアクセスを許可するために、前記バス調停
論理回路は、調停アクノリッジ信号をアサートし、 前記要求側バスマスタによりアクセスされたメモリロケ
ーションに対応する少なくともキャシュロケーションを
無効化するための無効化論理回路を含むことを特徴とす
るライトバックコヒーレンシシステム。 - 【請求項２】 前記無効化論理回路は、前記要求含バス
マスタからの出力されるアドレスをモニタし、各バスマ
スタアドレスに応答して、そのアドレスがキャシュのデ
ータに対応するかどうかを判断し、対応すれば、そのデ
ータを含む少なくとも前記キャシュのロケーションを無
効化するための無効化動作を実行するためのスヌーピン
グ論理回路を含むことを特徴とする請求項１記載のライ
トバックコヒーレンシシステム。 - 【請求項３】 前記キャシュは、各キャシュラインから
構成され、前記無効化動作は、一つのキャシュライン全
体を無効化することを特徴とする請求項２記載のライト
バックコヒーレンシシステム。 - 【請求項４】 エクスポート動作を完了した後に、前記
ライトバックコヒーレンシ論理回路は、前記要求側バス
マスタがメモリにアクセスしている間は前記キャシュの
データが汚されないように、ライトバックキャシュをラ
イトスルーモードへ動的に切り替えることを特徴とする
請求項１〜３のいずれか１項に記載のライトバックコヒ
ーレンシシステム。 - 【請求項５】 前記キャシュがいつ汚れデータを含まな
いかを指示するための指示論理回路と、汚れデータの検
出の必要を除去するために、データエクスポート動作を
第一に実行することなく、無効化動作を実行するため、
前記指示に応答する前記無効化論理回路とを更に含むこ
とを特徴とする請求項１記載のライトバックコヒーレン
シシステム。 - 【請求項６】 前記指示論理回路は、無効化動作がキャ
シュ全体を対象とした場合のみ動作可能となることを特
徴とする請求項５記載のライトバックコヒーレンシシス
テム。 - 【請求項７】 書込により、汚れデータを含むキャシュ
ロケーションの数が、キャシュロケーションの総数に対
する予め設定した最大のパーセントを越えるいかなる期
間でも、ライトバックからライトスルーモードへ前記キ
ャシュを動的切り替えをするためのスィッチング論理回
路を更に含むことを特徴とする請求項１〜６のいずれか
１項に記載のライトバックコヒーレンシシステム。 - 【請求項８】 前記スィッチング論理回路は、 汚れデータを含むキャシュロケーションの最大許容数に
対応する予め設定の値を記憶する第一レジスタと、 汚れデータを含むキャシュロケーションの最新の数に対
応する値を記憶する第二レジスタと、 クリーンなデータロケーションへキャシュアクセスが書
き込まれ前記クリーデータロケーションが汚される場合
は、前記第二レジスタの値を増分するか、キャシュアク
セスが汚れロケーションを新規データで置き替えるか、
汚れロケーションを無効化するか、汚れロケーションを
エクスポートする場合は、前記第二レジスタの値を減分
するための増分論理回路と、 書込みにより前記第二レジスタの値が前記第一レジスタ
の値以上となり、かつ、前記書込みは、更なるクリーン
なロケーションを汚すような前記あらゆる書込みに付い
て、ライトバックモードからライトスルーモードへ前記
キャシュを動的に切り替え、従って前記第二レジスタが
更なる増分を回避するためのキャシュモードスィッチン
グ論理回路とを含むことを特徴とする請求項７記載のラ
イトバックコヒーレンシシステム。 - 【請求項９】 プロセッサ命令セットは、前記キャシュ
を無効化するための命令と、前記キャシュをフラッシュ
するための命令とを含み、前記ライトコヒーレンシ論理
回路は、前記無効化命令をフラッシュ命令として解釈す
ることを特徴とする請求項１〜８項のいずれか１項に記
載のライトバックコヒーレンシシステム。 - 【請求項１０】 ライトバックモードで動作可能なキャ
シュでのプロセッサ／キャシュの組み合わせのためのラ
イトバックコヒーレンシシステムであって、プロセッサ
以外のバスマスタがメインメモリにアクセスを許可され
る場合を調停するのに要求アクノリッジバス調停プロト
コルが使用され、コンピュータシステムがライトスルー
モードでのみ使用されるマルチマスタコンピュータシス
テムで使用されるプロセッサ／キャシュに於いて、 メモリアクセスのためにバスマスタによる要求を示す調
停要求信号を検出し、 汚れデータを含むキャシュロケーションが、存在する場
合、検出され、対応する汚れデータがメモリヘライトバ
ックされるデータエクスポート動作を、調停要求信号の
検出に応答して、実行し、 前記エクスポート動作が完了すると、前記要求側バスマ
スタにメモリアクセスを許可するために、調停アクノリ
ッジ信号をアサートし、 前記要求側バスマスタによりアクセスされたメモリロケ
ーションに対応する少なくともそれらのキャシュロケー
ションを無効化するステップを含むことを特徴とするラ
イトバックコヒーレンシ法。 - 【請求項１１】 前記無効化ステップは、 前記要求側バスマスタからの出力されるアドレスをモニ
タし、 各バスマスタアドレスに応答して、そのアドレスがキャ
シュのデータに対応するかどうかを判断し、対応すれ
ば、そのデータを含む少なくとも前記キャシュのロケー
ションを無効化するための無効化動作を実行するステッ
プを含むことを特徴とする請求項１０記載のライトバッ
クコヒーレンシ法。 - 【請求項１２】 エクスポート動作を完了した後に、前
記要求側バスマスタがメモリにアクセスしている間は前
記キャシュのデータが汚されないように、ライトバック
キャシュをライトスルーモードへ動的に切り替えるステ
ップを更に含むことを特徴とする請求項１０及び１１の
いずれか１項に記載のライトバックコヒーレンシ法。 - 【請求項１３】 前記キャシュがいつ汚れデータを含ま
ないかを指示し、汚れデータの検出の必要を除去するた
めに、データエクスポート動作を第一に実行することな
く、無効化動作を実行するため、前記指示に応答するス
テップを更に含むことを特徴とする請求項１０〜１２の
いずれか１項に記載のライトバックコヒーレンシ法。 - 【請求項１４】 書込により、汚れたデータを含むキャ
シュロケーションの数が、キャシュロケーションの総数
に対する予め設定した最大のパーセントを越えていかな
る期間でも、ライトバックからライトスルーモードへ前
記キャシュを動的切り替えをするステップを更に含むこ
とを特徴とする請求項１０〜１３のいずれか１項に記載
のライトバックコヒーレンシ法。 - 【請求項１５】 プロセッサ命令セットは、前記キャシ
ュを無効化するための命令と、前記キャシュをフラッシ
ュするための命令とを含み、前記無効化命令をフラッシ
ュ命令として解釈するステップを更に含むことを特徴と
する請求項１０〜１４のいずれか１項に記載のライトバ
ックコヒーレンシ法。
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