CN104701322B - 半导体器件及其制造方法 - Google Patents
半导体器件及其制造方法 Download PDFInfo
- Publication number
- CN104701322B CN104701322B CN201410258002.0A CN201410258002A CN104701322B CN 104701322 B CN104701322 B CN 104701322B CN 201410258002 A CN201410258002 A CN 201410258002A CN 104701322 B CN104701322 B CN 104701322B
- Authority
- CN
- China
- Prior art keywords
- layer
- pattern
- semiconductor
- opening
- semiconductor devices
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 305
- 238000004519 manufacturing process Methods 0.000 title claims description 24
- 230000008878 coupling Effects 0.000 claims abstract description 154
- 238000010168 coupling process Methods 0.000 claims abstract description 154
- 238000005859 coupling reaction Methods 0.000 claims abstract description 154
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 27
- 239000010410 layer Substances 0.000 claims description 635
- 238000013500 data storage Methods 0.000 claims description 60
- 239000000463 material Substances 0.000 claims description 59
- 230000004888 barrier function Effects 0.000 claims description 51
- 238000000034 method Methods 0.000 claims description 45
- 238000010276 construction Methods 0.000 claims description 44
- 238000009413 insulation Methods 0.000 claims description 36
- 239000000758 substrate Substances 0.000 claims description 28
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 20
- 230000002093 peripheral effect Effects 0.000 claims description 15
- 229920005591 polysilicon Polymers 0.000 claims description 14
- 229910052751 metal Inorganic materials 0.000 claims description 13
- 239000002184 metal Substances 0.000 claims description 13
- 239000011241 protective layer Substances 0.000 claims description 8
- 230000005611 electricity Effects 0.000 claims description 7
- 240000002853 Nelumbo nucifera Species 0.000 claims 1
- 235000006508 Nelumbo nucifera Nutrition 0.000 claims 1
- 235000006510 Nelumbo pentapetala Nutrition 0.000 claims 1
- 239000012212 insulator Substances 0.000 claims 1
- 238000003860 storage Methods 0.000 description 37
- 230000003321 amplification Effects 0.000 description 9
- 238000003199 nucleic acid amplification method Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 8
- 238000013519 translation Methods 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910021332 silicide Inorganic materials 0.000 description 6
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 230000008859 change Effects 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 239000011159 matrix material Substances 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 230000003139 buffering effect Effects 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 238000005538 encapsulation Methods 0.000 description 2
- 239000012782 phase change material Substances 0.000 description 2
- 230000002265 prevention Effects 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 239000002096 quantum dot Substances 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 241000208340 Araliaceae Species 0.000 description 1
- 102100031476 Cytochrome P450 1A1 Human genes 0.000 description 1
- 102100026533 Cytochrome P450 1A2 Human genes 0.000 description 1
- 101000941690 Homo sapiens Cytochrome P450 1A1 Proteins 0.000 description 1
- 101000855342 Homo sapiens Cytochrome P450 1A2 Proteins 0.000 description 1
- 235000005035 Panax pseudoginseng ssp. pseudoginseng Nutrition 0.000 description 1
- 235000003140 Panax quinquefolius Nutrition 0.000 description 1
- 101710201952 Photosystem II 22 kDa protein, chloroplastic Proteins 0.000 description 1
- 102100021941 Sorcin Human genes 0.000 description 1
- 101000741271 Sorghum bicolor Phosphoenolpyruvate carboxylase 1 Proteins 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000005314 correlation function Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 235000008434 ginseng Nutrition 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 238000007726 management method Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 150000003377 silicon compounds Chemical class 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
- H10B53/20—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the three-dimensional arrangements, e.g. with cells on different height levels
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66666—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
- H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
一种半导体器件包括：第一层叠结构，其具有彼此交替形成的第一导电层和第一绝缘层；第一半导体图案，其穿通第一层叠结构；耦接图案，其与第一半导体图案耦接；以及缝隙，其穿通第一层叠结构和耦接图案。
Description
相关申请的交叉引用
本申请要求2013年12月9日提交的申请号为10-2013-0152591的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明的各种示例性实施例总体而言涉及一种电子器件及其制造方法，更具体而言，涉及一种半导体器件及其制造方法。
背景技术
非易失性存储器件即使在断电时也能保留储存的数据。存储器单元以单层制造在硅衬底之上的二维存储器件在增加其集成度上已达到物理极限。因此，已经提出了存储器单元沿着竖直方向层叠在硅衬底之上的三维(3D)非易失性存储器件。
在现有的三维非易失性存储器中，可以通过交替地层叠导电层和绝缘层、以及通过形成穿通层叠结构的沟道层来形成层叠结构，使得可以同时形成多个存储器单元。然而，随着层叠结构的高度增加，制造工艺难度增加。另外，沟道长度增加可导致单元电流降低。
发明内容
本发明的示例性实施例针对一种具有改善的特性的半导体器件及其制造方法。
根据本发明的一个实施例的半导体器件可以包括：第一层叠结构：其具有彼此交替形成的第一导电层和第一绝缘层；第一半导体图案，其穿通第一层叠结构；耦接图案，其与第一半导体图案耦接；以及缝隙，其穿通第一层叠结构和耦接图案。
根据本发明的一个实施例的半导体器件可以包括：第一层叠结构，其具有彼此交替形成的第一栅电极和第一绝缘层；第二层叠结构，其位于第一层叠结构之下并且包括彼此交替形成的第二栅电极和第二绝缘层；第一沟道层，其穿通第一层叠结构；第二沟道层，其穿通第二层叠结构；耦接图案，其包括与第一沟道层的下部和第二沟道层的上部耦接的水平部分，以及从水平部分突出并且包围第一沟道层的侧壁的竖直部分；以及缝隙，其穿通第一层叠结构、第二层叠结构、以及耦接图案的水平部分。
根据本发明的一个实施例的制造半导体器件的方法可以包括以下步骤：形成牺牲图案；在牺牲图案之上形成第一层叠结构，其中，第一层叠结构包括彼此交替形成的第一材料层和第二材料层；形成穿通第一层叠结构的第一开口；经由第一开口去除牺牲图案以形成第二开口；在第一开口和第二开口中形成多层电介质层以填充第二开口；以及在第一开口中形成第一半导体图案。
附图说明
图1A至图1C是说明根据本发明的一个实施例的半导体器件的截面图；
图2是说明参照图1A至图1C所述的半导体器件的布局图；
图3A至图3F是说明根据本发明的一个实施例的半导体器件的截面图；
图4A至图4D是说明参照图3A至图3F所述的半导体器件的布局图；
图5A至图5E是说明根据本发明的一个实施例的制造半导体器件的方法的截面图；
图6A至图6E是说明根据本发明的一个实施例的制造半导体器件的方法的截面图；
图7A至图7D是说明根据本发明的一个实施例的制造半导体器件的方法的截面图；
图8A至图8D是说明根据本发明的一个实施例的制造半导体器件的方法的截面图；
图9A至图9D是说明根据本发明的一个实施例的制造半导体器件的方法的截面图；
图10A至图10D是说明根据本发明的一个实施例的制造半导体器件的方法的截面图；
图11是说明根据本发明的一个实施例的存储***的框图；
图12是说明根据本发明的一个实施例的存储***的框图；
图13是说明根据本发明的一个实施例的计算***的框图；以及
图14是说明根据本发明的一个实施例的计算***的框图。
具体实施方式
下面将参照附图详细地描述本公开的各种实施例。然而，本发明可以采用不同的方式实施，而不应解释为局限于本文所列的实施例。确切地说，提供这些实施例使得本说明书充分与完整，并向本领域技术人员充分传达本发明的范围。在附图中，为了便于说明，对部件的厚度和距离进行了夸大。在以下描述中，可能省略了已知的相关功能和组成的详细解释，以避免不必要地模糊本发明的主题。相似的附图标记在说明书和附图中表示相似的元件。
另外，“连接/耦接”表示一个部件直接与另一个部件耦接或经由另一个部件间接耦接。在本说明书中，只要未在句子中特意提及，单数形式可以包括复数形式。此外，说明书中使用的“包括/包含”或“包括有/包含有”表示存在或增加一个或更多个部件、步骤、操作以及元件。此外，在本说明书中，可以使用措辞“大体相同”以涵盖在可容许误差内的差别或差异。
应当容易理解的是：本公开中的“在…上”和“在…之上”的含义应当采用最广义的方式来解释，使得“在…上”不仅意味着“直接在某物上”，还意味着在具有中间特征或中间层的情况下“在某物上”；以及“在…之上”不仅意味着直接在某物的顶部上，还意味着在具有中间特征或中间层的情况下在某物的顶部上。
图1A是说明根据本发明的一个实施例的半导体器件的截面图。
如图1A中所示，半导体器件可以包括：第一层叠结构ST1，其包括彼此交替形成的第一导电层11和第一绝缘层12；第一半导体图案14，其穿通第一层叠结构ST1；耦接图案17，其与第一半导体图案14耦接；以及缝隙SL。
第一导电层11可以是晶体管的栅电极。例如，第一导电层11可以是选择晶体管、存储器单元晶体管等的栅电极。第一导电层11可以包括多晶硅层或钨。第一绝缘层12可以将层叠的栅电极彼此电绝缘，并且包括氧化物层。
第一半导体图案14可以是晶体管的沟道层。例如，第一半导体图案14可以是选择晶体管、存储器单元晶体管等的沟道层。第一半导体图案14可以包括多晶硅层。每个第一半导体图案14可以具有中心部分，所述中心部分可以完全或部分地开放或填充。绝缘层15可以形成在第一半导体图案14的开放的中心部分中。
耦接图案17可以与第一半导体图案14的下部耦接。耦接图案17可以包括与第一半导体图案14的下部耦接的水平部分17B，以及从水平部分17B突出且包围第一半导体图案14的侧壁的竖直部分17A。竖直部分17A可以从水平部分17B的顶表面或者底表面突出、或者从二者都突出。
每个竖直部分17A可以以一致的高度或非一致的高度来均匀地或不均匀地包围第一半导体图案14的每个侧壁。例如，耦接图案17可以包括多晶硅或硅化物材料，且具有导电性。
缝隙SL可以形成在第一半导体图案14之间，且穿通第一层叠结构ST1以及耦接图案17的水平部分17B。尽管在图1A中未示出，但是绝缘层可以形成在缝隙SL中。
半导体器件还可以包括包围第一半导体图案14的侧壁的第一多层电介质层13。每个第一多层电介质层13可以是选择晶体管的栅绝缘层或存储器单元晶体管的存储层。例如，每个第一多层电介质层13可以包括电荷阻挡层、数据储存层和隧道绝缘层中的至少一个。数据储存层可以包括诸如氮化物层的电荷陷阱层、多晶硅层、纳米点以及相变材料层。
第一多层电介质层13和耦接图案17的竖直部分17A可以具有大体相同的厚度，即W2＝W3。水平部分17B的厚度W1可以小于第一多层电介质层13的厚度W2的两倍。例如，当第一多层电介质层13包括电荷阻挡层、数据储存层以及隧道绝缘层时，耦接图案17的水平部分17B的厚度W1可以小于电荷阻挡层、数据储存层以及隧道绝缘层的厚度之和的两倍，同时大于电荷阻挡层和数据储存层的厚度之和的两倍。在另一个实例中，耦接图案17的水平部分17B的厚度W1可以小于电荷阻挡层和数据储存层的厚度之和的两倍，同时大于电荷阻挡层的厚度的两倍。
半导体器件还可以包括包围第一导电层11的第一电介质图案16。例如，每个第一电介质图案16可以包括：电荷阻挡层、数据储存层和隧道绝缘层中的至少一个。
半导体器件还可以包括位于第一层叠结构ST1之下的第二层叠结构ST2。第二层叠结构ST2可以与第一层叠结构ST1相似。例如，第二层叠结构ST2可以包括：彼此交替形成的第二导电层21和第二绝缘层22，穿通第二层叠结构ST2的第二半导体图案24，包围第二半导体图案24的侧壁的第二多层电介质层23，以及包围第二导电层21的第二电介质图案26。
缝隙SL可以延伸以穿通第二层叠结构ST2。耦接图案17和包围耦接图案17的绝缘层18可以***在第一层叠结构ST1和第二层叠结构ST2之间。耦接图案17可以接触第一半导体图案14的下部和第二半导体图案24的上部，使得第一半导体图案14和第二半导体图案24可以经由耦接图案17彼此耦接。
例如，当第一半导体图案14和第二半导体图案24是沟道层且耦接图案17具有导电性时，沟道层的一部分可以包括导电图案。因此，可以改善流经沟道层的单元电流。另外，可以利用经由耦接图案17耦接的多个半导体图案而经由具有较低难度的制造工艺来形成具有高的高宽比的沟道层。
尽管在附图1A中未示出，但是每个第二半导体图案24可以包括凹槽，且凹槽可以用耦接图案17来填充。另外，半导体器件还可以包括另外的耦接图案，其可以与第二半导体图案24的底表面耦接且可以用作源极层。
根据本发明的本实施例，至少一个最上面的第一导电层11和至少一个最下面的第二导电层21可以是选择晶体管的栅电极，且其余的第一导电层11和第二导电层21可以是存储器单元晶体管的栅电极。在此实例中，半导体器件的单元串可以具有竖直的线性布置。
图1B是说明根据本发明的一个实施例的半导体器件的截面图。
如图1B中所示，半导体器件还可以包括形成在耦接图案17之上的保护层19。保护层19可以与耦接图案17的顶表面接触，且包括与耦接图案17不同的材料。例如，耦接图案17可以包括硅化物材料，而保护层19可以包括掺杂多晶硅、未掺杂多晶硅等。除了如本文中参照图1B所述的，半导体器件可以与以上参照图1A所述的相同。
图1C是说明根据本发明的一个实施例的半导体器件的截面图。
如图1C中所示，半导体器件还可以包括与至少两个第二半导体图案24耦接的第三半导体图案27，以及包围第三半导体图案27的第三导电层28。
第三半导体图案27可以在单个本体中与第二半导体图案24耦接。第三半导体图案27可以具有中心部分，所述中心部分可以完全或部分开放或填充。第三半导体图案27的开放的中心部分可以用绝缘层25来填充。包围第二半导体图案24的侧壁的第二多层电介质层23可以延伸以包围第三半导体图案27。
根据本发明的本实施例，至少一个最上面的第一导电层11可以是选择晶体管的栅电极；其余的第一导电层11以及第二导电层21可以是存储器单元晶体管的栅电极；第三导电层28可以是与存储器单元晶体管耦接的管道晶体管的栅电极。在此实例中，半导体器件的单元串可以具有U形布置。除了如本文中参照图1C所述的之外，半导体器件可以与以上参照图1A所述的相同。
图2是说明参照图1A至图1C所述的半导体器件的布局图。为了清楚地说明，图2仅示出半导体器件的第一半导体图案14、耦接图案17以及缝隙SL1和SL2的位置。
如图2中所示，第一半导体图案14可以被布置在第一方向I-I’上和与第一方向I-I’相交叉的第二方向II-II’上。第一半导体图案14可以被布置成矩阵图案或彼此位移。
耦接图案17可以具有岛形，且可以被布置成矩阵图案或彼此位移。每个耦接图案17可以与每个第一半导体图案14重叠。
每个第一缝隙SL1可以位于相邻的耦接图案17之间，且沿着第二方向II-II’延伸。因此，耦接图案17可以与第一缝隙SL1接触，且通过第一缝隙SL1分开。第二缝隙SL2可以位于半导体器件的存储块MB的边缘处。第一缝隙SL1和第二缝隙SL2可以同时形成或分别形成。绝缘层可以形成在第一缝隙SL1和第二缝隙SL2中。
图3A是说明根据本发明的一个实施例的半导体器件的截面图。在下文中，将参照附图对附图所示的特征着重描述。
如图3A中所示，根据本发明的一个实施例的半导体器件可以包括：衬底30；层叠结构ST，其位于衬底30上，具有彼此交替形成的导电层31和绝缘层32；半导体图案34，其穿通层叠结构ST；耦接图案37，其与半导体图案34耦接；以及缝隙SL。
半导体图案34可以是晶体管的沟道层，例如，选择晶体管和存储器单元晶体管的沟道层。绝缘层35可以形成在半导体图案34的开放的中心部分中。
耦接图案37可以位于层叠结构ST和衬底30之间，且与半导体图案34的下部耦接。耦接图案37可以包括与半导体图案34的下部耦接的水平部分37B，以及从水平部分37B突出的竖直部分37A。竖直部分37A可以从水平部分37B的顶表面和底表面突出。耦接图案37可以与衬底30接触，且竖直部分37A可以部分地突出至衬底30中。
缝隙SL可以位于半导体图案34之间，且穿通层叠结构ST以及耦接图案37的水平部分37B。缝隙SL可以穿过衬底30至预定的深度。
半导体器件还可以包括形成在耦接图案37之上的保护层38。保护层38可以与耦接图案37的顶表面接触，且包括与耦接图案37不同的材料。半导体器件可以包括绝缘层39，所述绝缘层39包围耦接图案37和保护层38，且***在衬底30和层叠结构ST之间。例如，绝缘层39可以包括氧化物层。半导体器件还可以包括包围半导体图案34的侧壁的多层电介质层33，以及包围第一导电层31的电介质图案36。
根据本发明的本实施例，半导体图案34可以是沟道层，且耦接图案37可以是源极层。在这种情况下，通过形成具有诸如硅化物层的金属层的源极层，存储串的源极电阻可以降低，且单元电流可以改善。
图3B至图3E是说明根据本发明的一个实施例的半导体器件的截面图。在图3B至图3E中，耦接图案37可以是第一源极层S1。在下文中，将参照附图对附图所示的特征着重描述。
如图3B至3E中所示，半导体器件还可以包括包围耦接图案37的第二源极层41，以及***在第二源极层41和衬底30之间的绝缘层40。第二源极层41可以包括与耦接图案37不同的材料。例如，耦接图案37可以包括具有硅化物材料的金属层。第二源极层41可以包括多晶硅。
第二源极层41可以包围耦接图案37的至少一部分。例如，如图3B中所示，第二源极层41可以包围耦接图案37的顶表面和侧壁，且绝缘层40可以包围耦接图案37的底表面。在另一个实例中，如图3C至图3E中所示，第二源极层41可以包围耦接图案37的整个表面，且绝缘层40可以***在第二源极层41和衬底30之间。
缝隙SL可以穿通层叠结构ST和耦接图案37。例如，如图3B中所示，缝隙SL可以穿通第二源极层41和耦接图案37，且延伸至绝缘层40。在另一个实例中，如图3C至3E中所示，缝隙SL可以延伸到第二源极层41中达预定的深度。
如图3D中所示，根据一个实施例的半导体器件还可以包括位于第二源极层41之下的第三源极层42。另外，如图3E中所示，半导体器件还可以包括位于第三源极层42之下的第四源极层43。第三源极层42可以包括金属层，且第四源极层43可以包括多晶硅层。
图3F中示出根据本发明的一个实施例的半导体器件的截面图。
如图3F中所示，半导体器件可以包括单元阵列CA和位于单元阵列CA之下的***电路PC。单元阵列CA可以包括前述实施例的层叠结构和半导体图案。
***电路PC可以包括晶体管Tr、电容器、寄存器等以驱动单元阵列CA。隔离层45可以位于衬底30的场区中，且有源区可以由隔离层45来限定。每个晶体管Tr可以包括形成在衬底30的有源区中的栅绝缘层42和栅电极43。结44可以在衬底30中形成在栅电极43的两侧处。
半导体器件可以包括将单元阵列CA和***电路PC彼此耦接的接触插塞和金属线。***电路PC可以经由第1-1接触插塞CP11、第一金属线L1、第2-1接触插塞CP21、第二金属线L2、第3-1接触插塞CP31、第三金属线L3和第四接触插塞CP4与单元阵列CA耦接。因而，位于***电路PC中的晶体管Tr的结44可以与单元阵列CA的沟道层34耦接。
另外，***电路PC可以经由第1-2接触插塞CP12、第一金属线L1、第2-2接触插塞CP22、第二金属线L2和第3-2接触插塞CP32与单元阵列CA耦接。因此，位于***电路PC中的晶体管Tr的结44可以与单元阵列CA的源极层37、41和42耦接。
图4A至图4D是说明参照图3A至3F所述的半导体器件的布局图。为了便于说明，图4A至图4D仅示出半导体器件的半导体图案34、耦接图案37和缝隙SL的位置。
如图4A至4D所示，第一半导体图案34可以被布置在第一方向I-I’上和与第一方向I-I’相交叉的第二方向II-II’上。半导体图案34可以被布置成矩阵图案或彼此位移。当被布置在第二方向II-II’上的半导体图案34被限定成单列时，八列或更多列可以位于半导体器件的一个存储块MB中。这些列可以被布置在规则的间隔处或不规则的间隔处。
耦接图案37可以被布置成线图案的形式，所述线图案沿着第二方向II-II’延伸且具有形成在其侧壁上的突出。例如，当沿着第二方向II-II’布置的半导体图案34被限定成单列时，至少两列可以共用一个耦接图案37。
缝隙SL、SL1和SL2可以沿着第二方向II-II’延伸。缝隙SL、SL1和SL2可以位于耦接图案37之间，且与耦接图案37接触。例如，缝隙SL、SL1和SL2可以与耦接图案37的突出接触。另外，缝隙SL、SL1和SL2中的一些可以位于存储块MB的边缘处。
图4A示出四个耦接图案37采用线图案的形式布置在一个存储块MB中、且耦接图案37的每个线图案包括形成在其两个侧壁上的突出的实例。半导体图案34可以每隔两列布置和分开。换言之，第一列和第二列可以彼此相邻，第三列和第四列可以彼此相邻，第二列和第三列可以彼此分开。每个耦接图案37可以包围半导体图案34的在其线图案中的相邻两列。缝隙SL可以与耦接图案37的突出接触。
图4B说明线图案中的四个耦接图案37(每个耦接图案37包括形成在其侧壁之一上的突出)位于一个存储块MB中的实例。位于相邻的耦接图案37之间的第一缝隙SL1可以与相邻的耦接图案37中的突出接触。因此，第一缝隙SL1可以在两个侧面上与相邻的两个耦接图案37对称地接触。
第二缝隙SL2可以位于耦接图案37之间且与耦接图案37分开，或者可以位于存储块MB的边缘处。第一缝隙SL1和第二缝隙SL2可以通过单独的工艺来形成。例如，在形成第二缝隙SL2之后，可以在第二缝隙SL2中形成绝缘层。随后，可以形成第一缝隙SL1。形成在第二缝隙SL2中的绝缘层可以在后续的形成第一缝隙SL1的工艺期间用作支撑体。
图4C说明线图案中的两个耦接图案37(每个耦接图案37包括形成在其两个侧壁上的突出)位于一个存储块MB中的实例。半导体图案34可以每隔四列分开。换言之，第一列至第四列可以彼此相邻定位，第五列至第八列可以彼此相邻定位，第四列和第五列可以彼此分开。每个耦接图案37可以包围半导体图案34的在其线图案中的相邻四列。缝隙SL可以与耦接图案37的突出接触。
图4D说明线图案中的四个耦接图案37(每个耦接图案37包括形成在其侧壁之一上的突出)位于一个存储块MB中的实例。位于第一存储块MB1和第二存储块MB2之间的边缘处的缝隙SL可以与第一存储块MB1中的耦接图案37的突出以及第二存储块MB2中的耦接图案37的突出接触。
图5A至图5E是说明根据本发明的一个实施例的制造半导体器件的方法的截面图。
如图5A中所示，可以彼此交替地形成第一材料层51和第二材料层52以形成第一层叠结构ST1。第一材料层51可以被层叠以形成栅导电层，第二材料层52可以被层叠以形成将层叠的导电层彼此电绝缘的绝缘层。最上面的第二材料层52可以具有比其他的第二材料层52更大的厚度。
第一材料层51可以包括相对于第二材料层52具有高刻蚀选择性的材料。例如，第一材料层51可以包括包含氮化物的牺牲层，且第二材料层52可以包括包含氧化物的绝缘层。在另一个实例中，第一材料层51可以包括包含掺杂多晶硅、掺杂非晶硅等的导电层，且第二材料层52可以包括包含未掺杂多晶硅、未掺杂非晶硅等的牺牲层。在本实施例中，将给出第一材料层51包括牺牲层且第二材料层52包括绝缘层的实例的描述。
随后，可以穿过第一层叠结构ST1形成第一开口OP1。第一开口OP1可以包括各种截面，诸如圆形、椭圆形和多边形截面。第一开口OP1可以被布置成矩阵图案或锯齿形图案。
随后，可以在每个第一开口OP1的内壁上形成第一多层电介质层53，且可以在第一多层电介质层53上形成第一半导体层54A。在形成第一多层电介质层53之前，还可以在每个第一开口OP1中形成缓冲层(未示出)。缓冲层可以防止第一多层电介质层53在后续的工艺期间被破坏，且包括氧化物。
在将第一绝缘层55形成在第一半导体层54A的开放的中心部分中之后，可以将第一绝缘层55刻蚀至预定的深度。当将第一绝缘层55刻蚀至预定的深度时，也可以刻蚀第一多层电介质层53。随后，可以在第一绝缘层55和第一多层电介质层53被刻蚀的区域中形成第一半导体插塞54B。结果，可以形成第一半导体图案54。
随后，可以在第一层叠结构ST1之上形成牺牲图案56。牺牲图案56可以用于通过后续工艺来形成耦接图案，且与至少两个第一开口OP1重叠。可以在牺牲图案56之上形成保护图案57。例如，在将牺牲层和保护层形成在第一层叠结构ST1之上之后，可以通过将牺牲层和保护层图案化来形成牺牲图案56和保护图案57。保护图案57可以包括相对于牺牲图案56具有高刻蚀选择性的材料。例如，牺牲图案56可以包括氮化钛(TiN)层，且保护图案57可以包括掺杂多晶硅层或未掺杂多晶硅层。
如图5B中所示，在将第三绝缘层58形成在第一层叠结构ST1之上之后，可以将第三绝缘层58平坦化以暴露出保护图案57的顶表面。随后，可以彼此交替地形成第三材料层59和第四材料层60以形成第二层叠结构ST2。第三材料层59可以与上述第一材料层51相对应，且第四材料层60可以与上述第二材料层52相对应。
随后，可以穿过第二层叠结构ST2和保护图案57形成第二开口OP2。第二开口OP2可以足够深以暴露出牺牲图案56，且包括各种截面，诸如圆形、椭圆形和多边形截面。第二开口OP2可以形成在与第一开口OP1相对应的位置处。在另一个实例中，第二开口OP2可以穿过牺牲图案56而形成且通过刻蚀延伸至第一半导体图案54中至预定的深度。随后，可以经由第二开口OP2去除牺牲图案56以形成第三开口OP3。
如图5C中所示，可以在第二开口OP2和第三开口OP3中形成第二多层电介质层61。可以用第二多层电介质层61来完全填充第三开口OP3，且可以在第二开口OP2的内壁上形成第二多层电介质层61。在形成第二多层电介质层61之前，还可以在第二开口OP2中形成缓冲层(未示出)。缓冲层可以包括氧化物，且防止第二多层电介质层61在后续的工艺期间被破坏。
在将第二半导体层62A形成在每个第二开口OP2中之后，可以在第二半导体层62A的中心区中形成第二绝缘层63。接着，第二绝缘层63可以被刻蚀至预定的深度，以形成第二半导体插塞62B。结果，可以形成第二半导体图案62。
如图5D中所示，可以穿过第二层叠结构ST2、第三开口OP3、保护图案57和第一层叠结构ST1形成缝隙SL。缝隙SL可以位于与第三开口OP3连接的第二开口OP2之间。
随后，可以经由缝隙SL去除第一材料层51和第三材料层59以形成暴露出多层电介质层53和61的第四开口OP4，且可以去除经由缝隙SL暴露出的第二多层电介质层61以形成第五开口OP5。当缓冲层形成在第二开口OP2中时，可以在去除第一材料层51和第三材料层59之后去除缓冲层，使得可以形成第四开口OP4。第四开口OP4和第五开口OP5可以同时形成或分别形成。
如图5E中所示，可以在第五开口OP5中形成耦接图案64。例如，可以通过使用外延生长工艺从第一半导体图案54或保护图案57生长耦接图案64。耦接图案64可以包括诸如金属硅化物层的导电材料。随后，可以在第四开口OP4中形成导电层66。在形成导电层66之前，还可以在第四开口OP4中形成电介质图案65。
根据之前所述的工艺，可以在形成第一半导体图案54之后形成第二半导体图案62，并且可以通过耦接图案64来耦接第一半导体图案54和第二半导体图案62。因此，当利用这些工艺来形成沿着竖直方向布置的存储串(string)时，可以形成具有高的高宽比的沟道层。另外，通过去除第一半导体图案54和第二半导体图案62之间的界面、或者通过利用导电层而将第一半导体图案54和第二半导体图案62耦接，可以防止单元电流的恶化。
图6A至图6E是说明根据本发明的一个实施例的制造半导体器件的方法的截面图。将对附图所示的特征着重描述。
如图6A中所示，可以在衬底70之上形成牺牲图案71，且绝缘层72可以覆盖牺牲图案71。尽管在图6A中未示出，但是也可以在牺牲图案71之上形成保护图案。
如图6B中所示，可以形成包括第一材料层73和第二材料层74的层叠结构ST。第一材料层73和第二材料层可以交替地形成在绝缘层72之上。随后，可以形成穿通层叠结构ST和牺牲图案71的第二开口OP2。第二开口OP2可以足够深以暴露出衬底70。可以将衬底70刻蚀至预定的深度以在其中形成凹槽。随后，可以去除经由第二开口OP2暴露出的牺牲图案71，以形成第三开口OP3。
如图6C中所示，可以在第二开口OP2和第三开口OP3中形成多层电介质层75。可以用多层电介质层75来完全填充第三开口OP3，且可以在第二开口OP2的内壁上形成多层电介质层75。随后，可以在每个第二开口OP2中形成半导体层76A，且可以在半导体层76A的中心区中形成绝缘层77。随后，绝缘层77可以被刻蚀至预定的深度。当将绝缘层77刻蚀至预定的深度时，也可以刻蚀多层电介质层75。随后，可以在绝缘层77和多层电介质层75被刻蚀的区域中形成半导体插塞76B。结果，可以形成半导体图案76。在形成多层电介质层75之前，还可以在每个第二开口OP2中形成缓冲层(未示出)。缓冲层可以包括氧化物，并且防止多层电介质层75在后续的工艺期间被破坏。
如图6D中所示，可以穿过层叠结构ST和第二开口OP2形成缝隙SL。缝隙SL可以足够深以暴露出衬底70。
随后，可以经由缝隙SL去除第一材料层73以形成暴露出多层电介质层75的第四开口OP4。当缓冲层形成在第二开口OP2中时，可以在去除第一材料层73之后去除缓冲层，使得可以形成第四开口OP4。可以去除经由缝隙SL暴露出的多层电介质层75，以形成第五开口OP5。第四开口OP4和第五开口OP5可以同时形成或分别形成。
如图6E中所示，可以在第五开口OP5中形成耦接图案78。耦接图案78可以是金属硅化物层。可以在第四开口OP4中形成导电层80。在形成导电层80之前，可以在第四开口OP4中额外地形成电介质图案79。
根据上述工艺，可以容易地形成包围半导体图案76的下部的耦接图案78。由于耦接图案78是通过部分地去除多层电介质层75来形成的，所以可以在不破坏存储器单元区中的多层电介质层75的情况下将沟道层和源极层容易地彼此耦接。因此，可以防止半导体器件的特性的恶化。
图7A至图7D是说明根据本发明的一个实施例的制造半导体器件的方法的截面图。图7A是图5C和6C中所示的放大区A1的图。图7B和7C是图5D和6D中的放大区A2的图。图7D是图5E和6E中的放大区A3的图。出于说明性目的，图7A至7D示出图5C至5E和图6C至6E的附图标记。
图7A至图7D示出图5C至5E和6C至6E的实施例，其中，第二开口OP2足够深以暴露出牺牲图案56(71)并且不延伸至底部的半导体图案54(衬底70)。如以上参照图1A所述，每个多层电介质层61(75)可以包括电荷阻挡层61A(75A)、数据储存层61B(75B)和隧道绝缘层61C(75C)中的一个或更多个。数据储存层61B(75B)可以包括诸如氮化物层的电荷陷阱层、多晶硅层、纳米点和相变材料层。在实施例中，第三开口OP3或者耦接图案17的水平部分17B的厚度W1，可以大于电荷阻挡层61A(75A)和数据储存层61B(75B)的厚度之和的两倍，且小于电荷阻挡层61A(75A)、数据储存层61B(75B)和隧道绝缘层61C(75C)的厚度之和的两倍。
如图5C、6C和7A中所示，可以在第二开口OP2和第三开口OP3中形成多层电介质层61(75)、半导体图案62(76)和绝缘层63(77)。多层电介质层61(75)可以包括：电荷阻挡层61A(75A)、数据储存层61B(75B)和隧道绝缘层61C(75C)。电荷阻挡层61A(75A)、数据储存层61B(75B)和隧道绝缘层61C(75C)可以形成在第三开口OP3中。
如图5D、6D和7B中所示，可以通过去除第一材料层51(73)和第三材料层59来形成第四开口OP4。此时，也可以去除形成在第三开口OP3中的多层电介质层61(75)的一部分。例如，当第一材料层和第三材料层51、59和73包括氮化物层时，也可以去除数据储存层61B(75B)。
此时，从缝隙SL沿着水平方向和竖直方向(图7B中所示的箭头方向)去除数据储存层61B(75B)。可以首先开始去除数据储存层61B(75B)的与缝隙SL相邻的一部分。换言之，可以关于半导体图案62(76)非对称地去除数据储存层61B(75B)。结果，可以形成第5-1开口OP5-1。第5-1开口OP5-1的尺寸可以根据用于去除数据储存层61B(75B)的时间量来变化。
如图5D、6D和7C中所示，可以去除电荷阻挡层61A(75A)和隧道绝缘层61C(75C)的经由第5-1开口OP5-1暴露出的一部分。例如，在缓冲层形成在第二开口OP2中的情况下，在去除经由第四开口OP4暴露出的缓冲层的同时，电荷阻挡层61A(75A)和隧道绝缘层61C(75C)也可以被去除。结果，可以在不需要额外工艺的情况下，在形成第四开口OP4时自然地形成第5-2开口OP5-2。
如图5E、6E和7D中所示，可以在第5-2开口OP5-2中形成耦接图案64(78)。例如，在选择性地从保护图案57、半导体层54、或者衬底70生长硅层之后，可以利用金属层将硅层硅化，使得可以形成包括金属硅化物的耦接图案64(78)。结果，可以形成耦接图案64(78)，所述耦接图案64(78)包括与半导体图案62(76)的下部耦接的水平部分和从水平部分突出且包围半导体图案62(76)的侧壁的竖直部分。如上所述，当通过生长硅层来形成耦接图案64(78)时，可以改善耦接图案64(78)和半导体图案62(76)之间的界面特性。
耦接图案64(78)的形状可以根据第二开口OP2的深度和多层电介质层61(75)的去除量来变化。根据本实施例，耦接图案64(78)的竖直部分可以非对称地包围半导体图案62(76)的侧壁。
图8A至8D是说明根据本发明的一个实施例的制造半导体器件的方法的截面图。图8A是图5C和6C中所示的放大区A1的图。图8B和8C是图5D和6D中的放大区A2的图。图8D是图5E和6E中的放大区A3的图。在下文中，将对附图所示的特征着重描述。
图8A至8D示出图5C至5E和6C至6E的实施例，其中，第二开口OP2穿通牺牲图案56(71)并且延伸至底部的半导体图案54(衬底70)。在实施例中，如参照图7A至7D所述，第三开口OP3的厚度W1可以大于电荷阻挡层61A(75A)和数据储存层61B(75B)的厚度之和的两倍，且小于电荷阻挡层61A(75A)、数据储存层61B(75B)和隧道绝缘层61C(75C)的厚度之和的两倍。
如图5C、6C和8A中所示，可以在第二开口OP2和第三开口OP3中形成多层电介质层61(75)、半导体图案62(76)和绝缘层63(77)。可以在第三开口OP3中形成电荷阻挡层61A(75A)、数据储存层61B(75B)和隧道绝缘层61C(75C)。
如图5D、6D和8B中所示，可以通过去除第一材料层51(73)和第三材料层59来形成第四开口OP4。也可以去除多层电介质层61(75)的形成在第三开口OP3中的一部分。结果，可以形成第5-1开口OP5-1。
如图5D、6D和8C中所示，可以去除经由第5-1开口OP5-1暴露出的电荷阻挡层61A(75A)和隧道绝缘层61C(75C)的一部分。例如，在缓冲层形成在第二开口OP2中的情况下，在去除经由第四开口OP4暴露出的缓冲层的同时，电荷阻挡层61A(75A)和隧道绝缘层61C(75C)也可以被去除。结果，在不需要额外工艺的情况下，可以在形成第四开口OP4时自然地形成第5-2开口OP5-2。
如图5E、6E和8D中所示，可以在第5-2开口OP5-2中形成耦接图案64(78)。结果，可以形成耦接图案64(78)，所述耦接图案64(78)包括与半导体图案62(76)的下部耦接的水平部分和从水平部分突出且包围半导体图案62(76)的侧壁的竖直部分。根据本实施例，耦接图案64(78)的竖直部分可以非对称地包围半导体图案62(76)的侧壁。
图9A至9D是说明根据本发明的一个实施例的制造半导体器件的方法的截面图。图9A是图5C和6C中所示的放大区A1的图。图9B和9C是图5D和6D中的放大区A2的图。图9D是图5E和图6E的放大区A3的图。在下文中，将对附图所示的特征着重描述。
图9A至图9D示出图5C至5E和6C至6E的实施例，其中，第二开口OP2穿通牺牲图案56(71)且延伸至底部的半导体图案54(衬底70)，且每个多层电介质层61(75)包括电荷阻挡层61A(75A)、数据储存层61B(75B)和隧道绝缘层61C(75C)中的一个或更多个。在实施例中，如以上参照图1A所述，第三开口OP3的厚度W1可以大于电荷阻挡层61A(75A)的厚度的两倍，且小于电荷阻挡层61A(75A)和数据储存层61B(75B)的厚度之和的两倍。
如图5C、6C和9A中所示，可以在第二开口OP2和第三开口OP3中形成多层电介质层61(75)、半导体图案62(76)和绝缘层63(77)。此时，可以在第三开口OP3中形成电荷阻挡层61A(75A)和数据储存层61B(75B)。换言之，在第三开口OP3中，在不形成隧道绝缘层61C(75C)的情况下，数据储存层61B(75B)可以被形成具有较大的厚度。形成在第三开口OP3中的数据储存层61B(75B)可以在其中包括缝(图9A中所示的虚线)。
如图5D、6D和9B中所示，可以通过去除第一材料层51(73)和第三材料层59来形成第四开口OP4。此时，也可以去除形成在第三开口OP3中的数据储存层61B(75B)。结果，可以形成第5-1开口OP5-1。在这个实施例中，由于数据储存层61B(75B)在其中包括缝，所以形成在第三开口OP3中的数据储存层61B(75B)可以通过沿着缝流动的刻蚀剂而被迅速地去除。另一方面，形成在第二开口OP2中的数据储存层61B(75B)可以被较慢地去除。因此，可以在半导体图案62(76)周围以一致的高度去除数据储存层61B(75B)。
如图5D、6D和9C中所示，可以去除电荷阻挡层61A(75A)和隧道绝缘层61C(75C)的经由第5-1开口OP5-1暴露出的一部分。例如，在缓冲层形成在第二开口OP2中的情况下，在去除经由第四开口OP4暴露出的缓冲层的同时，也可以去除电荷阻挡层61A(75A)和隧道绝缘层61C(75C)。因此，在不需要额外的工艺的情况下，可以在形成第四开口OP4时自然地形成第5-2开口OP5-2。
如图5E、6E和9D中所示，可以在第五开口OP5-2中形成耦接图案64(78)。结果，可以形成耦接图案64(78)，所述耦接图案64(78)包括与半导体图案62(76)的下部耦接的水平部分和从水平部分突出且包围半导体图案62(76)的侧壁的竖直部分。根据本实施例，耦接图案64(78)的竖直部分可以对称地包围半导体图案62(76)的侧壁。
图10A至图10D是说明根据本发明的一个实施例的制造半导体器件的方法的截面图。例如，图10A至10D示出如以上参照图5A至6E所述的制造包括半导体层54A、62A和76A以及半导体插塞54B、62B和76B的半导体图案54、62和76的方法。
如图10A中所示，可以穿过层叠结构91形成开口OP，并且可以沿着开口OP的内表面形成多层电介质层92。多层电介质层92可以包括：电荷阻挡层92A、数据储存层92B和隧道绝缘层92C。随后，可以在多层电介质层92上形成半导体层93A，且可以在开口OP中形成绝缘层94。
如图10B中所示，可以将绝缘层94刻蚀至预定的深度。也可以刻蚀形成在多层电介质层92的顶部上的隧道绝缘层92C。然而，绝缘层94和隧道绝缘层92C可以根据它们之间的刻蚀选择性而被刻蚀至不同的深度。例如，绝缘层94可以被刻蚀到比隧道绝缘层92C更大的深度。结果，可以暴露出数据储存层92B的一部分。
如图10C中所示，可以选择性地刻蚀数据储存层92B的暴露出的部分。可以刻蚀数据储存层92B的暴露出的部分，使得数据储存层92B的顶表面和隧道绝缘层92C的顶表面可以具有不同的高度。例如，可以刻蚀数据储存层92B的暴露出的部分，使得数据储存层92B的顶表面可以低于或高于隧道绝缘层92C。在这个实例中，可以将绝缘层94、半导体层93A、隧道绝缘层92C、数据储存层92B和电荷阻挡层92A的顶表面阶梯化，并且半导体层93A可以突出得最大。
如图10D中所示，在将半导体层形成在整个中间所得结构之上之后，可以将半导体层平坦化直到暴露出层叠结构91的顶表面，使得可以形成半导体插塞93B。结果，可以形成半导体图案93，所述半导体图案93包括穿通层叠结构91的绝缘层94、形成在绝缘层94之上的半导体插塞93B、以及包围绝缘层94的侧壁且穿通半导体插塞93B的半导体层93A。
可以应用上述工艺以形成之前所述的半导体插塞54B、62B和76B。如上所述，在阶段性地刻蚀多层电介质层92之后，可以形成半导体插塞93B。因此，可以更容易地形成半导体插塞93B。另外，当耦接图案和半导体图案形成在半导体插塞93B之上时，半导体插塞93B可以用作刻蚀停止层，以防止相邻的层被破坏。
图11是说明根据本发明的一个实施例的存储***的框图。
如图11中所示，根据本发明的一个实施例的存储***1000可以包括存储器件1200和控制器1100。
存储器件1200可以用于储存诸如文本、图形和软件代码的各种数据类型。存储器件1200可以是非易失性存储器且包括如以上参照图1A至图10D中所述的存储串。存储器件1200可以包括：第一层叠结构，其包括彼此交替形成的第一导电层和第一绝缘层；第一半导体图案，其穿通第一层叠结构；耦接图案，其与第一半导体图案耦接；以及缝隙，其穿通第一层叠结构和耦接图案。由于存储器件1200是采用上述方式来形成并制造的，所以将不再赘述。
控制器1100可以与主机和存储器件1200耦接，并且可以响应于来自主机的请求而访问存储器件1200。例如，控制器1100可以控制存储器件1200的读取、写入、擦除和后台操作。
控制器1100可以包括：随机存取存储器(RAM)1110、中央处理单元(CPU)1120、主机接口1130、错误校正码(ECC)电路1140和存储器接口1150。
RAM 1110可以用作CPU 1120的操作存储器、存储器件1200和主机之间的高速缓冲存储器、以及存储器件1200和主机之间的缓冲存储器。RAM 1110可以用静态随机存取存储器(SRAM)或者只读存储器(ROM)来代替。
主机接口1130可以是与主机的接口。例如，控制器1100可以经由包括通用串行总线(USB)协议、多媒体卡(MMC)协议、***部件互连(PCI)协议、PCI-快速(PCI-E)协议、高级技术附件(ATA)协议、串行-ATA协议、并行-ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子(IDE)协议以及私有协议的各种接口协议之一与主机通信。
ECC电路1140可以通过使用错误校正码(ECC)来检测并校正从存储器件1200读取的数据中包括的错误。
存储器接口1150可以与存储器件1200接口。例如，存储器接口1150可以包括与非(NAND)接口或者或非(NOR)接口。
例如，控制器1100还可以包括被配置成暂时储存数据的缓冲存储器(未示出)。缓冲存储器可以暂时地储存经由主机接口1130从外部传送的数据，或者暂时地储存经由存储器接口1150从存储器件1200传送的数据。控制器1100还可以包括储存码数据以与主机接口的ROM。
由于根据本发明的一个实施例的存储***1000包括具有改善的特性的存储器件1200，例如具有改善的单元电流特性的存储器件1200，所以可以改善整个存储***1000的特性。
图12是说明根据本发明的一个实施例的存储***的框图。在下文中，不再赘述与前述实施例相同的内容。
如图12中所示，根据本发明的一个实施例的存储***1000’可以包括存储器件1200’和控制器1100。控制器1100可以包括RAM 1110、CPU 1120、主机接口1130、ECC电路1140和存储器接口1150。
存储器件1200’可以是非易失性存储器件。存储器件1200’可以是以上参照图1A至图10D所述的半导体器件。存储器件1200’可以包括：第一层叠结构，其包括彼此交替形成的第一导电层和第一绝缘层；第一半导体图案，其穿通第一层叠结构；耦接图案，其与第一半导体图案耦接；以及缝隙，其穿通第一层叠结构和耦接图案。由于存储器件1200’是采用上述制造方法来形成和制造的，所以将不再赘述。
存储器件1200’可以是由多个存储芯片组成的多芯片封装体。可以将所述多个存储芯片分成多个组。所述多个组可以经由第一通道CH1至第k通道CHk与控制器1100通信。另外，单个组中包括的存储芯片可以适于经由共同的通道与控制器1100通信。可以修改存储***1000’使得单个存储芯片可以与单个通道耦接。
如上所述，根据本发明的一个实施例，由于存储***1000’包括具有改善的特性的存储器件1200’，例如具有改善的单元电流特性的存储器件1200’，所以也可以改善整个存储***1000’的特性。另外，通过使用多芯片封装体来形成存储器件1200’，可以进一步地增加存储***1000’的数据储存容量和驱动速度。
图13是说明根据本发明的一个示例性实施例的计算***的框图。在下文中，不再赘述与前述实施例相同的内容。
如图13中所示，根据本发明的一个实施例的计算***2000可以包括：存储器件2100、CPU 2200、随机存取存储器(RAM)2300、用户接口2400、电源2500以及***总线2600。
存储器件2100可以储存经由用户接口2400输入的数据和通过CPU 2200处理的数据。存储器件2100可以与CPU 2200、RAM 2300、用户接口2400和电源2500电耦接。例如，存储器件2100可以经由控制器(未示出)与***总线2600耦接，或者与***总线2600直接耦接。当存储器件2100与***总线2600直接耦接时，控制器的功能可以通过CPU 2200和RAM 2300来执行。
存储器件2100可以是非易失性存储器。存储器件2100可以是以上参照图1A至10D所述的半导体存储器件。存储器件2100可以包括：第一层叠结构，其包括彼此交替形成的第一导电层和第一绝缘层；第一半导体图案，其穿通第一层叠结构；耦接图案，其与第一半导体图案耦接；以及缝隙，其穿通第一层叠结构和耦接图案。由于存储器件2100是采用上述方式来形成和制造的，所以将不再赘述。
另外，如以上参照图12所述，存储器件2100可以是由多个存储芯片组成的多芯片封装体。
具有上述配置的计算***2000可以是诸如计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航设备、黑匣子、数码照相机、三维(3D)电视、数字录音机、数字音频播放器、数字图片记录器、数字图片播放器、数字录像机、数字视频播放器的电子设备的各种部件之一、用于在无线环境下发送/接收信息的设备、用于家用网络的各种电子设备之一、用于计算机网络的各种电子设备之一、用于远程信息处理网络的各种电子设备之一、RFID设备、和/或用于计算***的各种设备之一等。
如上所述，由于根据本发明的一个实施例的计算***2000包括具有改善的特性(例如单元电流)的存储器件2100，所以可以增加计算***2000整体的特性。
图14是说明根据本发明的一个实施例的计算***的框图。
如图14中所示，根据本发明的一个实施例的计算***3000可以包括软件层，所述软件层具有操作***3200、应用3100、文件***3300和翻译层3400。计算***3000可以包括诸如存储***3500的硬件层。
操作***3200管理计算***3000的软件和硬件资源。操作***3200可以控制中央处理单元的程序执行。应用3100可以包括通过计算***3000执行的各种应用程序。应用3100可以是通过计算***3200执行的实用程序。
文件***3300可以涉及被配置成管理计算***3000中存在的数据和文件的逻辑结构。文件***3300可以根据规则来组织要储存在存储器件3500中的文件或数据。文件***3300可以根据在计算***3000中使用的操作***3200来确定。例如，当操作***3200是基于微软Windows的***时，文件***3300可以是文件分配表(FAT)或NT文件***(NTFS)。另外，当操作***3200是基于Unix/Linux的***时，文件***3300可以是扩展文件***(EXT)、Unix文件***(UFS)或日志文件***(JFS)。
图14说明位于单独的块中的操作***3200、应用3100和文件***3300。然而，应用3100和文件***3300可以被包括在操作***3200中。
翻译层3400可以响应于来自文件***3300的请求而翻译适于存储器件3500的地址。例如，翻译层3400可以将由文件***3300产生的逻辑地址翻译成存储器件3500的物理地址。逻辑地址和物理地址的映射信息可以被储存在地址翻译表中。例如，翻译层3400可以是快闪翻译层(FTL)、通用快闪储存链路层(ULL)等。
存储器件3500可以是非易失性存储器。存储器件3500可以是以上参照图1A至图10B所述的半导体存储器件。存储器件3500可以包括：第一层叠结构，其包括彼此交替形成的第一导电层和第一绝缘层；第一半导体图案，其穿通第一层叠结构；耦接图案，其与第一半导体图案耦接；以及缝隙，其穿通第一层叠结构和耦接图案。由于存储器件3500是采用上述方式形成并制造的，所以将不再赘述。
具有上述配置的计算***3000可以被分成在上层区域中操作的操作***层和在下层区域中操作的控制器层。应用3100、操作***3200和文件***3300可以被包括在操作***层中，并且通过操作存储器来驱动。翻译层3400可以被包括在操作***层中或控制器层中。
如上所述，由于根据本发明的一个实施例的计算***3000包括具有改善的特性(例如，单元电流)的存储器件3500，所以可以改善整个计算***3000的特性。
半导体器件可以包括包围半导体图案的下部的耦接图案。由于耦接图案形成在多层电介质层被去除的区域中，所以可以容易地形成耦接图案，而不引起对存储器单元区中的多层电介质层的破坏。因此，可以防止存储器单元的操作特性的劣化，并且可以通过解决接口问题来防止单元电流的劣化。
尽管已经参照特定的实施例描述了本发明，但是应当注意的是实施例用于描述，并非限制本发明。另外，应当注意的是，在不脱离所附权利要求所限定的本发明的范围的情况下，本领域的技术人员可以通过替换、变化和修改而以各种方式来实现本发明。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种半导体器件，包括：
第一层叠结构，其包括彼此交替形成的第一导电层和第一绝缘层；
第一半导体图案，其穿通所述第一层叠结构；
耦接图案，其与所述第一半导体图案耦接；以及
缝隙，其穿通所述第一层叠结构和所述耦接图案。
技术方案2.如技术方案1所述的半导体器件，其中，所述耦接图案包括：
水平部分，其与所述第一半导体图案的下部耦接；以及
竖直部分，其从所述水平部分突出，并且包围所述第一半导体图案的侧壁。
技术方案3.如技术方案2所述的半导体器件，其中，每个竖直部分以一致的高度包围每个第一半导体图案。
技术方案4.如技术方案2所述的半导体器件，其中，每个竖直部分以不一致的高度包围每个第一半导体图案。
技术方案5.如技术方案2所述的半导体器件，还包括多层电介质层，其包围所述第一半导体图案的侧壁并且具有与所述竖直部分大体相同的厚度。
技术方案6.如技术方案1所述的半导体器件，其中，所述耦接图案大体上导电。
技术方案7.如技术方案1所述的半导体器件，还包括保护层，其与所述耦接图案的顶表面接触，并且包括与所述耦接图案不同的材料。
技术方案8.如技术方案1所述的半导体器件，还包括多层电介质层，其包围所述第一半导体图案的侧壁。
技术方案9.如技术方案8所述的半导体器件，其中，所述耦接图案的厚度小于所述多层电介质层的厚度的两倍。
技术方案10.如技术方案8所述的半导体器件，其中，每个多层电介质层包括：隧道绝缘层、数据储存层和电荷阻挡层。
技术方案11.如技术方案10所述的半导体器件，其中，所述耦接图案的厚度大于所述电荷阻挡层和所述数据储存层的厚度之和的两倍，且小于所述电荷阻挡层、所述数据储存层和所述隧道绝缘层的厚度之和的两倍。
技术方案12.如技术方案10所述的半导体器件，其中，所述耦接图案的厚度大于所述电荷阻挡层的厚度的两倍，且小于所述电荷阻挡层和所述数据储存层的厚度之和的两倍。
技术方案13.如技术方案10所述的半导体器件，其中，所述隧道绝缘层、所述数据储存层和所述电荷阻挡层的顶表面具有不同的高度，以及
其中，每个第一半导体图案包括：
绝缘层，其穿通所述第一层叠结构；
半导体插塞，其形成在所述绝缘层上；以及
半导体层，其包围所述绝缘层的侧壁且穿通所述半导体插塞。
技术方案14.如技术方案1所述的半导体器件，还包括***电路，其位于所述第一层叠结构之下。
技术方案15.如技术方案1所述的半导体器件，还包括：
第二层叠结构，其位于所述第一层叠结构之下，并且包括彼此交替形成的第二导电层和第二绝缘层；以及
第二半导体图案，其穿通所述第二层叠结构，并且经由所述耦接图案与所述第一半导体图案耦接。
技术方案16.如技术方案15所述的半导体器件，其中，所述第一半导体图案、所述耦接图案和所述第二半导体图案是沟道层。
技术方案17.如技术方案15所述的半导体器件，还包括：
第三半导体图案，其将所述第二半导体图案中的至少两个耦接；以及
第三半导体层，其包围所述第三半导体图案。
技术方案18.如技术方案15所述的半导体器件，其中，每个第二半导体图案包括形成在其顶表面中的凹槽，以及
其中，所述凹槽用所述耦接图案来填充。
技术方案19.如技术方案1所述的半导体器件，其中，所述耦接图案是第一源极层。
技术方案20.如技术方案19所述的半导体器件，还包括：
第三绝缘层，其包围所述耦接图案；以及
衬底，其位于所述第三绝缘层之下，并且与所述耦接图案的底表面接触。
技术方案21.如技术方案20所述的半导体器件，其中，所述衬底包括形成在其顶表面中的凹槽，以及
其中，所述凹槽用所述耦接图案来填充。
技术方案22.如技术方案19所述的半导体器件，还包括：
第二源极层，其包围所述第一源极层并且包括多晶硅；
第三绝缘层，其位于所述第二源极层之下；以及
衬底，其位于所述第三绝缘层之下。
技术方案23.如技术方案22所述的半导体器件，还包括第三源极层，其***在所述第二源极层和所述第三绝缘层之间，且包括金属层。
技术方案24.如技术方案23所述的半导体器件，还包括第四源极层，其***在所述第三源极层和所述第三绝缘层之间，并且包括多晶硅。
技术方案25.如技术方案19所述的半导体器件，还包括：
***电路，其位于所述第一层叠结构之下；
第一接触插塞，其将所述***电路和所述第一半导体图案彼此耦接；以及第二接触插塞，其将所述***电路和所述第一源极层彼此耦接。
技术方案26.一种半导体器件，包括：
第一层叠结构，其包括彼此交替形成的第一栅电极和第一绝缘层；
第二层叠结构，其位于所述第一层叠结构之下，且包括彼此交替形成的第二栅电极和第二绝缘层；
第一沟道层，其穿通所述第一层叠结构；
第二沟道层，其穿通所述第二层叠结构；
耦接图案，其包括与所述第一沟道层的下部和所述第二沟道层的上部耦接的水平部分，以及从所述水平部分突出且包围所述第一沟道层的侧壁的竖直部分；以及
缝隙，其穿通所述第一层叠结构、所述第二层叠结构、以及所述耦接图案的水平部分。
技术方案27.如技术方案26所述的半导体器件，还包括包围每个第二沟道层的隧道绝缘层、数据储存层和电荷阻挡层，其中，所述隧道绝缘层、所述数据储存层和所述电荷阻挡层的顶表面的高度不同，
其中，每个第二沟道层包括：
绝缘层，其穿通所述第二层叠结构；
半导体插塞，其形成在所述绝缘层上；以及
半导体层，其包围所述绝缘层的侧壁并且穿通所述半导体插塞。
技术方案28.一种制造半导体器件的方法，所述方法包括以下步骤：
形成牺牲图案；
在所述牺牲图案之上形成第一层叠结构，其中，所述第一层叠结构包括彼此交替形成的第一材料层和第二材料层；
形成穿通所述第一层叠结构的第一开口；
经由所述第一开口去除所述牺牲图案以形成第二开口；
在所述第一开口和所述第二开口中形成多层电介质层以填充所述第二开口；以及
在所述第一开口中形成第一半导体图案。
技术方案29.如技术方案28所述的方法，还包括以下步骤：
形成穿通所述第一层叠结构和所述第二开口的缝隙；
去除所述多层电介质层的经由所述缝隙暴露出的一部分以形成第三开口；以及
在所述第三开口中形成耦接图案。
技术方案30.如技术方案29所述的方法，其中，去除所述多层电介质层的所述部分包括以下步骤：完全地去除形成在所述第二开口中的多层电介质层，以及部分地去除形成在所述第一开口中的多层电介质层。
技术方案31.如技术方案28所述的方法，其中，形成所述多层电介质层包括以下步骤：
在所述第一开口和所述第二开口中形成电荷阻挡层；
在形成有所述电荷阻挡层的所述第一开口和所述第二开口中形成数据储存层；以及在形成有所述数据储存层的所述第一开口和所述第二开口中形成隧道绝缘层，以完全地填充所述第二开口。
技术方案32.如技术方案28所述的方法，其中，形成所述多层电介质层包括以下步骤：
在所述第一开口和第二开口中形成电荷阻挡层；
在形成有所述电荷阻挡层的所述第一开口和所述第二开口中形成数据储存层，以完全地填充所述第二开口；以及
在形成有所述数据储存层的所述第一开口中形成隧道绝缘层。
技术方案33.如技术方案29所述的方法，其中，所述耦接图案包括与所述第一半导体图案的下部耦接的水平部分，以及从所述水平部分突出且包围所述第一半导体图案的侧壁的竖直部分。
技术方案34.如技术方案29所述的方法，还包括以下步骤：
在形成所述牺牲图案之前，形成包括彼此交替形成的第三材料层和第四材料层的第二层叠结构；以及
形成穿通所述第二层叠结构的第二半导体图案。
技术方案35.如技术方案34所述的方法，其中，形成所述耦接图案包括以下步骤：
从所述第一半导体图案或所述第二半导体图案生长多晶硅层；以及
将所述多晶硅层硅化。
Claims (33)
1.一种半导体器件，包括：
第一层叠结构，其包括彼此交替形成的第一导电层和第一绝缘层；
第一半导体图案，其穿通所述第一层叠结构；
耦接图案，其与所述第一半导体图案耦接；
缝隙，其穿通所述第一层叠结构和所述耦接图案，其中，所述耦接图案包括：水平部分，其与所述第一半导体图案的下部耦接；以及竖直部分，其从所述水平部分突出，并且包围所述第一半导体图案的侧壁；以及
多层电介质层，其包围所述第一半导体图案的侧壁并且具有与所述竖直部分大体相同的厚度。
2.如权利要求1所述的半导体器件，其中，每个竖直部分以一致的高度包围每个第一半导体图案。
3.如权利要求1所述的半导体器件，其中，每个竖直部分以不一致的高度包围每个第一半导体图案。
4.如权利要求1所述的半导体器件，其中，所述耦接图案大体上导电。
5.如权利要求1所述的半导体器件，还包括多层电介质层，其包围所述第一半导体图案的侧壁。
6.如权利要求5所述的半导体器件，其中，所述耦接图案的厚度小于所述多层电介质层的厚度的两倍。
7.如权利要求5所述的半导体器件，其中，每个多层电介质层包括：隧道绝缘层、数据储存层和电荷阻挡层。
8.如权利要求7所述的半导体器件，其中，所述耦接图案的厚度大于所述电荷阻挡层和所述数据储存层的厚度之和的两倍，且小于所述电荷阻挡层、所述数据储存层和所述隧道绝缘层的厚度之和的两倍。
9.如权利要求7所述的半导体器件，其中，所述耦接图案的厚度大于所述电荷阻挡层的厚度的两倍，且小于所述电荷阻挡层和所述数据储存层的厚度之和的两倍。
10.如权利要求7所述的半导体器件，其中，所述隧道绝缘层、所述数据储存层和所述电荷阻挡层的顶表面具有不同的高度，以及
其中，每个第一半导体图案包括：
绝缘层，其穿通所述第一层叠结构；
半导体插塞，其形成在所述绝缘层上；以及
半导体层，其包围所述绝缘层的侧壁且穿通所述半导体插塞。
11.如权利要求1所述的半导体器件，还包括***电路，其位于所述第一层叠结构之下。
12.如权利要求1所述的半导体器件，还包括：
第二层叠结构，其位于所述第一层叠结构之下，并且包括彼此交替形成的第二导电层和第二绝缘层；以及
第二半导体图案，其穿通所述第二层叠结构，并且经由所述耦接图案与所述第一半导体图案耦接。
13.如权利要求12所述的半导体器件，其中，所述第一半导体图案、所述耦接图案和所述第二半导体图案是沟道层。
14.如权利要求12所述的半导体器件，还包括：
第三半导体图案，其将所述第二半导体图案中的至少两个耦接；以及
第三半导体层，其包围所述第三半导体图案。
15.如权利要求12所述的半导体器件，其中，每个第二半导体图案包括形成在其顶表面中的凹槽，以及
其中，所述凹槽用所述耦接图案来填充。
16.一种半导体器件，包括：
第一层叠结构，其包括彼此交替形成的第一导电层和第一绝缘层；
第一半导体图案，其穿通所述第一层叠结构；
耦接图案，其与所述第一半导体图案耦接；
缝隙，其穿通所述第一层叠结构和所述耦接图案；以及
保护层，其与所述耦接图案的顶表面接触，并且包括与所述耦接图案不同的材料。
17.一种半导体器件，包括：
第一层叠结构，其包括彼此交替形成的第一导电层和第一绝缘层；
第一半导体图案，其穿通所述第一层叠结构；
耦接图案，其与所述第一半导体图案耦接；以及
缝隙，其穿通所述第一层叠结构和所述耦接图案，
其中，所述耦接图案是第一源极层。
18.如权利要求17所述的半导体器件，还包括：
第三绝缘层，其包围所述耦接图案；以及
衬底，其位于所述第三绝缘层之下，并且与所述耦接图案的底表面接触。
19.如权利要求18所述的半导体器件，其中，所述衬底包括形成在其顶表面中的凹槽，以及
其中，所述凹槽用所述耦接图案来填充。
20.如权利要求17所述的半导体器件，还包括：
第二源极层，其包围所述第一源极层并且包括多晶硅；
第三绝缘层，其位于所述第二源极层之下；以及
衬底，其位于所述第三绝缘层之下。
21.如权利要求20所述的半导体器件，还包括第三源极层，其***在所述第二源极层和所述第三绝缘层之间，且包括金属层。
22.如权利要求21所述的半导体器件，还包括第四源极层，其***在所述第三源极层和所述第三绝缘层之间，并且包括多晶硅。
23.如权利要求17所述的半导体器件，还包括：
***电路，其位于所述第一层叠结构之下；
第一接触插塞，其将所述***电路和所述第一半导体图案彼此耦接；以及
第二接触插塞，其将所述***电路和所述第一源极层彼此耦接。
24.一种半导体器件，包括：
第一层叠结构，其包括彼此交替形成的第一栅电极和第一绝缘层；
第二层叠结构，其位于所述第一层叠结构之下，且包括彼此交替形成的第二栅电极和第二绝缘层；
第一沟道层，其穿通所述第一层叠结构；
第二沟道层，其穿通所述第二层叠结构；
耦接图案，其包括与所述第一沟道层的下部和所述第二沟道层的上部耦接的水平部分，以及从所述水平部分突出且包围所述第一沟道层的侧壁的竖直部分；
缝隙，其穿通所述第一层叠结构、所述第二层叠结构、以及所述耦接图案的水平部分；以及
包围每个第二沟道层的隧道绝缘层、数据储存层和电荷阻挡层，其中，所述隧道绝缘层、所述数据储存层和所述电荷阻挡层的顶表面的高度不同。
25.如权利要求24所述的半导体器件，
其中，每个第二沟道层包括：
绝缘层，其穿通所述第二层叠结构；
半导体插塞，其形成在所述绝缘层上；以及
半导体层，其包围所述绝缘层的侧壁并且穿通所述半导体插塞。
26.一种制造半导体器件的方法，所述方法包括以下步骤：
形成牺牲图案；
在所述牺牲图案之上形成第一层叠结构，其中，所述第一层叠结构包括彼此交替形成的第一材料层和第二材料层；
形成穿通所述第一层叠结构的第一开口；
经由所述第一开口去除所述牺牲图案以形成第二开口；
在所述第一开口和所述第二开口中形成多层电介质层以填充所述第二开口；以及
在所述第一开口中形成第一半导体图案。
27.如权利要求26所述的方法，还包括以下步骤：
形成穿通所述第一层叠结构和所述第二开口的缝隙；
去除所述多层电介质层的经由所述缝隙暴露出的一部分以形成第三开口；以及
在所述第三开口中形成耦接图案。
28.如权利要求27所述的方法，其中，去除所述多层电介质层的所述部分包括以下步骤：完全地去除形成在所述第二开口中的多层电介质层，以及部分地去除形成在所述第一开口中的多层电介质层。
29.如权利要求26所述的方法，其中，形成所述多层电介质层包括以下步骤：
在所述第一开口和所述第二开口中形成电荷阻挡层；
在形成有所述电荷阻挡层的所述第一开口和所述第二开口中形成数据储存层；以及在形成有所述数据储存层的所述第一开口和所述第二开口中形成隧道绝缘层，以完全地填充所述第二开口。
30.如权利要求26所述的方法，其中，形成所述多层电介质层包括以下步骤：
在所述第一开口和第二开口中形成电荷阻挡层；
在形成有所述电荷阻挡层的所述第一开口和所述第二开口中形成数据储存层，以完全地填充所述第二开口；以及
在形成有所述数据储存层的所述第一开口中形成隧道绝缘层。
31.如权利要求27所述的方法，其中，所述耦接图案包括与所述第一半导体图案的下部耦接的水平部分，以及从所述水平部分突出且包围所述第一半导体图案的侧壁的竖直部分。
32.如权利要求27所述的方法，还包括以下步骤：
在形成所述牺牲图案之前，形成包括彼此交替形成的第三材料层和第四材料层的第二层叠结构；以及
形成穿通所述第二层叠结构的第二半导体图案。
33.如权利要求32所述的方法，其中，形成所述耦接图案包括以下步骤：
从所述第一半导体图案或所述第二半导体图案生长多晶硅层；以及
将所述多晶硅层硅化。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910609256.5A CN110310959B (zh) | 2013-12-09 | 2014-06-11 | 半导体器件及其制造方法 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020130152591A KR20150067811A (ko) | 2013-12-09 | 2013-12-09 | 반도체 장치 및 그 제조 방법 |
| KR10-2013-0152591 | 2013-12-09 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201910609256.5A Division CN110310959B (zh) | 2013-12-09 | 2014-06-11 | 半导体器件及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN104701322A CN104701322A (zh) | 2015-06-10 |
| CN104701322B true CN104701322B (zh) | 2019-07-26 |
Family
ID=53271972
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410258002.0A Active CN104701322B (zh) | 2013-12-09 | 2014-06-11 | 半导体器件及其制造方法 |
| CN201910609256.5A Active CN110310959B (zh) | 2013-12-09 | 2014-06-11 | 半导体器件及其制造方法 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201910609256.5A Active CN110310959B (zh) | 2013-12-09 | 2014-06-11 | 半导体器件及其制造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (7) | US10283518B2 (zh) |
| KR (1) | KR20150067811A (zh) |
| CN (2) | CN104701322B (zh) |
Families Citing this family (58)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8921891B2 (en) | 2012-08-22 | 2014-12-30 | Micron Technology, Inc. | Vertical memory cell string with dielectric in a portion of the body |
| KR102154784B1 (ko) * | 2013-10-10 | 2020-09-11 | 삼성전자주식회사 | 반도체 장치 및 그 제조방법 |
| KR20150100325A (ko) | 2014-02-25 | 2015-09-02 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조방법 |
| KR20160020210A (ko) | 2014-08-13 | 2016-02-23 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조 방법 |
| KR20160025842A (ko) | 2014-08-28 | 2016-03-09 | 에스케이하이닉스 주식회사 | 반도체 장치의 제조 방법 |
| JP6203152B2 (ja) | 2014-09-12 | 2017-09-27 | 東芝メモリ株式会社 | 半導体記憶装置の製造方法 |
| KR20160080365A (ko) | 2014-12-29 | 2016-07-08 | 에스케이하이닉스 주식회사 | 전자 장치 및 그 제조 방법 |
| US9508730B2 (en) | 2015-03-11 | 2016-11-29 | SK Hynix Inc. | Semiconductor device and manufacturing method thereof |
| CN106469734A (zh) * | 2015-08-11 | 2017-03-01 | 旺宏电子股份有限公司 | 存储器元件及其制作方法 |
| KR102440221B1 (ko) * | 2015-09-09 | 2022-09-05 | 삼성전자주식회사 | 반도체 소자 및 이의 제조 방법 |
| KR102438753B1 (ko) * | 2015-10-01 | 2022-09-01 | 에스케이하이닉스 주식회사 | 반도체 장치 |
| US9799670B2 (en) | 2015-11-20 | 2017-10-24 | Sandisk Technologies Llc | Three dimensional NAND device containing dielectric pillars for a buried source line and method of making thereof |
| US9917100B2 (en) | 2015-11-20 | 2018-03-13 | Sandisk Technologies Llc | Three-dimensional NAND device containing support pedestal structures for a buried source line and method of making the same |
| KR101944229B1 (ko) * | 2015-11-20 | 2019-01-30 | 샌디스크 테크놀로지스 엘엘씨 | 매립형 소스 라인을 위한 지지 페데스탈 구조물들을 포함하는 3차원 nand 디바이스 및 그 제조 방법 |
| US9831266B2 (en) * | 2015-11-20 | 2017-11-28 | Sandisk Technologies Llc | Three-dimensional NAND device containing support pedestal structures for a buried source line and method of making the same |
| KR102499564B1 (ko) * | 2015-11-30 | 2023-02-15 | 에스케이하이닉스 주식회사 | 전자 장치 및 그 제조 방법 |
| KR102543998B1 (ko) * | 2015-12-03 | 2023-06-16 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조 방법 |
| KR102498247B1 (ko) * | 2015-12-21 | 2023-02-10 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조 방법 |
| US9853047B2 (en) | 2016-01-26 | 2017-12-26 | SK Hynix Inc. | Semiconductor device and method of manufacturing the same |
| US9991280B2 (en) * | 2016-02-17 | 2018-06-05 | Sandisk Technologies Llc | Multi-tier three-dimensional memory devices containing annular dielectric spacers within memory openings and methods of making the same |
| KR102608173B1 (ko) * | 2016-03-11 | 2023-12-01 | 에스케이하이닉스 주식회사 | 메모리 장치 및 이의 제조 방법 |
| US9780034B1 (en) * | 2016-03-16 | 2017-10-03 | Sandisk Technologies Llc | Three-dimensional memory device containing annular etch-stop spacer and method of making thereof |
| KR102549452B1 (ko) * | 2016-03-31 | 2023-06-30 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조 방법 |
| KR102589301B1 (ko) | 2016-04-29 | 2023-10-13 | 삼성전자주식회사 | 비휘발성 메모리 장치 |
| US10020363B2 (en) * | 2016-11-03 | 2018-07-10 | Sandisk Technologies Llc | Bulb-shaped memory stack structures for direct source contact in three-dimensional memory device |
| US10923492B2 (en) * | 2017-04-24 | 2021-02-16 | Micron Technology, Inc. | Elevationally-extending string of memory cells and methods of forming an elevationally-extending string of memory cells |
| KR20180137272A (ko) * | 2017-06-16 | 2018-12-27 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조방법 |
| US10224340B2 (en) | 2017-06-19 | 2019-03-05 | Sandisk Technologies Llc | Three-dimensional memory device having discrete direct source strap contacts and method of making thereof |
| US10438964B2 (en) | 2017-06-26 | 2019-10-08 | Sandisk Technologies Llc | Three-dimensional memory device having direct source contact and metal oxide blocking dielectric and method of making thereof |
| EP3580782A4 (en) * | 2017-08-21 | 2020-12-02 | Yangtze Memory Technologies Co., Ltd. | THREE-DIMENSIONAL MEMORY COMPONENTS AND METHOD FOR SHAPING THEM |
| US10685914B2 (en) * | 2017-08-31 | 2020-06-16 | SK Hynix Inc. | Semiconductor device and manufacturing method thereof |
| WO2019055073A1 (en) * | 2017-09-14 | 2019-03-21 | Sandisk Technologies Llc | THREE-DIMENSIONAL MEMORY DEVICE CONTAINING ANNULAR ENGRAVING STOP SPACER AND METHOD FOR MANUFACTURING THE SAME |
| KR102585222B1 (ko) * | 2018-04-04 | 2023-10-05 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| WO2019231205A1 (ko) | 2018-05-29 | 2019-12-05 | 한양대학교 산학협력단 | 벌크 소거 동작을 지원하는 3차원 플래시 메모리 소자 및 그 제조 방법 |
| KR102059148B1 (ko) * | 2018-07-16 | 2019-12-24 | 한양대학교 산학협력단 | 매몰형 중간 배선층을 포함하는 3차원 플래시 메모리 및 그 제조 방법 |
| CN108565266B (zh) * | 2018-06-04 | 2023-10-27 | 长江存储科技有限责任公司 | 形成三维存储器的方法以及三维存储器 |
| CN108987407B (zh) * | 2018-07-12 | 2021-04-06 | 长江存储科技有限责任公司 | 三维存储器及其制造方法 |
| CN109037318B (zh) * | 2018-07-26 | 2019-12-13 | 长江存储科技有限责任公司 | 三维存储器件及其制造方法 |
| JP2020035977A (ja) * | 2018-08-31 | 2020-03-05 | キオクシア株式会社 | 半導体記憶装置 |
| WO2020051826A1 (en) | 2018-09-13 | 2020-03-19 | Yangtze Memory Technologies Co., Ltd. | Novel 3d nand memory device and method of forming the same |
| CN109256384B (zh) * | 2018-10-26 | 2021-02-26 | 长江存储科技有限责任公司 | 一种通孔结构及其制备方法、三维存储器 |
| KR102612408B1 (ko) * | 2018-11-02 | 2023-12-13 | 삼성전자주식회사 | 3차원 반도체 메모리 장치 및 그 제조 방법 |
| CN109616473B (zh) * | 2018-11-21 | 2021-02-19 | 长江存储科技有限责任公司 | 一种三维存储器及其制备方法 |
| CN109686738A (zh) * | 2018-11-21 | 2019-04-26 | 长江存储科技有限责任公司 | 形成三维存储器的方法以及三维存储器 |
| US11177269B2 (en) * | 2019-02-15 | 2021-11-16 | Micron Technology, Inc. | Memory arrays and methods used in forming a memory array |
| KR20200106785A (ko) | 2019-03-05 | 2020-09-15 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조 방법 |
| KR102637645B1 (ko) * | 2019-05-17 | 2024-02-19 | 삼성전자주식회사 | 반도체 장치 |
| KR20210014916A (ko) | 2019-07-31 | 2021-02-10 | 삼성전자주식회사 | 수직형 메모리 장치 |
| KR20210018725A (ko) | 2019-08-09 | 2021-02-18 | 삼성전자주식회사 | 3차원 반도체 메모리 소자 |
| US20210091009A1 (en) * | 2019-09-23 | 2021-03-25 | Micron Technology, Inc. | Integrated Assemblies Having Barrier Material Between Silicon-Containing Material and Another Material Reactive with Silicon |
| KR20210040645A (ko) * | 2019-10-04 | 2021-04-14 | 삼성전자주식회사 | 투명 전도성 산화물층을 포함하는 반도체 소자 |
| US11315945B2 (en) * | 2020-01-14 | 2022-04-26 | Macronix International Co., Ltd. | Memory device with lateral offset |
| KR20210106293A (ko) * | 2020-02-20 | 2021-08-30 | 에스케이하이닉스 주식회사 | 반도체 장치 및 반도체 장치의 제조 방법 |
| KR20210129847A (ko) | 2020-04-21 | 2021-10-29 | 삼성전자주식회사 | 콘택 플러그들을 갖는 반도체 소자들 |
| KR20210136455A (ko) * | 2020-05-07 | 2021-11-17 | 에스케이하이닉스 주식회사 | 반도체 장치 및 반도체 장치의 제조 방법 |
| US11600630B2 (en) * | 2020-08-07 | 2023-03-07 | Micron Technology, Inc. | Integrated assemblies and methods of forming integrated assemblies |
| KR20230143285A (ko) * | 2022-04-05 | 2023-10-12 | 한양대학교 산학협력단 | 스택 공정 기반의 3차원 플래시 메모리의 제조 방법 |
| CN117912505A (zh) * | 2022-10-11 | 2024-04-19 | 华为技术有限公司 | 存储芯片、存储设备和电子设备 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102468280A (zh) * | 2010-11-05 | 2012-05-23 | 三星电子株式会社 | 三维半导体器件 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8013389B2 (en) | 2008-11-06 | 2011-09-06 | Samsung Electronics Co., Ltd. | Three-dimensional nonvolatile memory devices having sub-divided active bars and methods of manufacturing such devices |
| JP2011014666A (ja) * | 2009-07-01 | 2011-01-20 | Toshiba Corp | 半導体装置及びその製造方法 |
| KR101549690B1 (ko) * | 2009-12-18 | 2015-09-14 | 삼성전자주식회사 | 3차원 반도체 장치 및 그 제조 방법 |
| KR101137929B1 (ko) * | 2010-05-31 | 2012-05-09 | 에스케이하이닉스 주식회사 | 비휘발성 메모리 장치 및 그 제조 방법 |
| US9000509B2 (en) * | 2010-05-31 | 2015-04-07 | Hynix Semiconductor Inc. | Three dimensional pipe gate nonvolatile memory device |
| KR101733571B1 (ko) * | 2010-11-08 | 2017-05-11 | 삼성전자주식회사 | 3차원 반도체 장치 |
| KR20120077040A (ko) * | 2010-12-30 | 2012-07-10 | 에스케이하이닉스 주식회사 | 비휘발성 메모리 소자 및 그 제조 방법 |
| KR101780274B1 (ko) * | 2011-05-04 | 2017-09-21 | 에스케이하이닉스 주식회사 | 비휘발성 메모리 장치 |
| KR20120131682A (ko) * | 2011-05-26 | 2012-12-05 | 에스케이하이닉스 주식회사 | 비휘발성 메모리 장치 및 그 제조 방법 |
| KR20130044711A (ko) * | 2011-10-24 | 2013-05-03 | 에스케이하이닉스 주식회사 | 3차원 불휘발성 메모리 소자와, 이를 포함하는 메모리 시스템과, 그 제조방법 |
| US9673389B2 (en) * | 2012-01-24 | 2017-06-06 | Kabushiki Kaisha Toshiba | Memory device |
| KR20130136249A (ko) * | 2012-06-04 | 2013-12-12 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조 방법 |
| KR101263182B1 (ko) | 2012-06-29 | 2013-05-10 | 한양대학교 산학협력단 | 비휘발성 메모리 소자, 제조방법 및 이를 이용한 메모리 시스템 |
| KR20140048653A (ko) | 2012-10-16 | 2014-04-24 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조 방법 |
| US8946023B2 (en) * | 2013-03-12 | 2015-02-03 | Sandisk Technologies Inc. | Method of making a vertical NAND device using sequential etching of multilayer stacks |
-
2013
- 2013-12-09 KR KR1020130152591A patent/KR20150067811A/ko not_active Application Discontinuation
-
2014
- 2014-05-20 US US14/282,898 patent/US10283518B2/en active Active
- 2014-06-11 CN CN201410258002.0A patent/CN104701322B/zh active Active
- 2014-06-11 CN CN201910609256.5A patent/CN110310959B/zh active Active
-
2019
- 2019-03-25 US US16/363,659 patent/US10978472B2/en active Active
-
2021
- 2021-03-16 US US17/202,683 patent/US11690224B2/en active Active
-
2022
- 2022-02-15 US US17/672,462 patent/US20220173122A1/en active Pending
- 2022-02-15 US US17/672,449 patent/US20220173121A1/en active Pending
-
2023
- 2023-02-14 US US18/109,829 patent/US20230189526A1/en active Pending
- 2023-02-14 US US18/109,782 patent/US20230200073A1/en not_active Abandoned
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102468280A (zh) * | 2010-11-05 | 2012-05-23 | 三星电子株式会社 | 三维半导体器件 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20220173121A1 (en) | 2022-06-02 |
| US11690224B2 (en) | 2023-06-27 |
| CN110310959B (zh) | 2024-06-14 |
| CN110310959A (zh) | 2019-10-08 |
| US20230200073A1 (en) | 2023-06-22 |
| US20210202525A1 (en) | 2021-07-01 |
| US20150162342A1 (en) | 2015-06-11 |
| US20230189526A1 (en) | 2023-06-15 |
| US20220173122A1 (en) | 2022-06-02 |
| US10283518B2 (en) | 2019-05-07 |
| US10978472B2 (en) | 2021-04-13 |
| KR20150067811A (ko) | 2015-06-19 |
| CN104701322A (zh) | 2015-06-10 |
| US20190221581A1 (en) | 2019-07-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN104701322B (zh) | 半导体器件及其制造方法 | |
| US10290646B2 (en) | Semiconductor device and method of manufacturing the same | |
| US10468422B2 (en) | Semiconductor device | |
| CN104733462B (zh) | 半导体器件及其制造方法 | |
| CN104766864B (zh) | 半导体器件及其制造方法 | |
| CN110534520A (zh) | 半导体器件及其制造方法 | |
| KR102607840B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| CN105374795B (zh) | 具有稳定结构的半导体器件及其制造方法 | |
| KR20170029795A (ko) | 비휘발성 메모리 장치 및 그의 제조 방법 | |
| KR20160025842A (ko) | 반도체 장치의 제조 방법 | |
| CN105023927B (zh) | 具有三维结构的半导体器件及其制造方法 | |
| JP2020184614A (ja) | 半導体装置の製造方法 | |
| CN108630694A (zh) | 半导体器件及其制造方法 | |
| KR102608191B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| KR20170023656A (ko) | 반도체 장치 및 그 제조 방법 | |
| US10580793B2 (en) | Semiconductor device and manufacturing method thereof | |
| CN103579253B (zh) | 半导体存储器件及其制造方法 | |
| KR102103520B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| US12048168B2 (en) | Three-dimensional semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |