CN117912505A - 存储芯片、存储设备和电子设备 - Google Patents
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Abstract
本申请涉及存储芯片、存储设备和电子设备。存储芯片包括多个存储单元，每个存储单元包括衬底和多个存储子单元，多个存储子单元层叠设置于衬底上，每个存储子单元包括交替层叠设置的存储层及绝缘层，及贯穿存储层与绝缘层的第一电极，存储层包括存储数据的存储部及第二电极，第一电极与存储子单元的所有存储层的存储部电连接，第一电极及第二电极用于连接***电路，以通过***电路控制存储部中的数据的存取。本申请的多个存储子单元可以为独立的能够单独制作的结构，减小了存储芯片的制作难度。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种存储芯片、存储设备和电子设备。
背景技术
随着数据存储技术的迅猛发展，用户对存储性价比的要求也越来越高。存储芯片是计算机中数据存放的主要介质，存储容量是存储芯片性能的关键指标之一。
存储芯片的容量提升一般是通过优化操作方式或对存储阵列架构进行优化来实现的。目前的存储芯片中堆叠层数增多导致制作难度增大且难以量产，当堆叠层数增多带来的负收益大于存储密度增加带来的正收益时，存储芯片的性价比不高。
因此，有必要提供一种新型的存储芯片，能够满足存储容量大、制作难度低、易于量产的需求。
发明内容
本申请实施例提供一种存储芯片、存储设备和电子设备。本申请实施例的多个存储子单元为可以单独制作的存储结构，减小了存储芯片的制作难度，易于量产。
第一方面，本申请实施例提供一种存储芯片。存储芯片包括多个存储单元，所述多个存储单元中的每个存储单元包括衬底和多个存储子单元，所述多个存储子单元层叠设置于所述衬底上，每个所述存储子单元包括交替层叠设置的存储层及绝缘层，及贯穿所述存储层与所述绝缘层的第一电极，所述存储层包括存储数据的存储部及第二电极，所述第一电极与所述存储子单元的所有存储层的存储部电连接，所述第一电极及所述第二电极用于连接***电路，以通过所述***电路控制所述存储部中的数据的存取。可以理解地，本申请的存储子单元的数量至少为两个。
本申请实施方式中，每个存储子单元的存储层的层数可以为一层、两层或三层等，存储层为至少两层时，至少两层存储层间隔且层叠于衬底，存储层与衬底之间设有绝缘层，相邻的两个存储层之间设有绝缘层。
为了增大存储芯片的存储容量，通常会增大存储芯片的层数，随着存储芯片的层数的增多，存储芯片制作的工艺难度会增大，尤其是对于需要贯穿多个存储层的电极，制作难度更大。本申请实施方式中将多层存储单元分成多个存储子单元，各个存储子单元为单独制作的存储结构，制作工艺难度减小、易于量产。将存储芯片的多层结构分解为可以单独制作的多个存储子单元，每个存储子单元的层结构数量均少于存储芯片总共的层结构数量，这样将有效减少对存储层和绝缘层刻蚀的难工艺度，降低沉积电极的工艺难度。
一种可能的实施方式中，所述每个存储单元的所述多个存储子单元的所述第一电极彼此不导通，所述***电路分别对所述多个存储子单元中的数据的存取进行控制。在本申请实施方式中，多个存储子单元可以单独控制，独立的进行数据的存取。
一种可能的实施方式中，所述多个存储子单元中相邻的两个所述存储子单元之间存在所述绝缘层。绝缘层将相邻的两个存储子单元的第一电极隔离，使得相邻的两个存储子单元的第一电极之间互不连通，使得相邻的两个存储子单元为两个独立的可以单独制作的存储结构，有利于降低存储芯片的制作工艺难度。
一种可能的实施方式中，所述每个存储单元的多个存储子单元的第一电极彼此导通，所述***电路将所述多个存储子单元作为一个整体对其中的数据的存取进行控制。本申请实施方式中，多个存储子单元可以受到统一的控制，进行数据的存取。
一种可能的实施方式中，所述第一电极与所述存储部之间存在缓冲层。缓冲层的材质可以为碳，本申请实施例对缓冲层的材质不做限定。缓冲层可以防止第一电极的材料与存储部的材料发生扩散，也可以增加界面接触，缓冲层的设置有利于提高存储芯片的存储性能。
一种可能的实施方式中，所述第一电极与所述存储部之间存在选通层。选通层可以位于第一电极的外侧。选通层起到开关的作用，根据用户需求读写所需的信息。
一种可能的实施方式中，所述存储部为自选通材料。存储部可以采用集选通特性与存储特性为一体的自选通材料组成的存储芯片，这样不用单独设置选通层，简化制作工艺。
一种可能的实施方式中，所述每个存储子单元包括贯穿所述存储层与绝缘层的孔，所述第一电极形成在所述孔中。在本申请实施方式中，一个存储子单元制作完成后，在制作完成的存储子单元上制作另一个存储子单元。每个存储子单元都包括沉积第一电极的孔。
一种可能的实施方式中，所述每个存储子单元的所述存储层的层数小于等于32。存储层的层数大于32时，存储层的层数过多，每个存储子单元的尺寸较厚，在工艺上不利于沉积存储部和第一电极。本申请实施方式中将存储芯片分为多个独立的存储子单元，降低了存储芯片制作的工艺难度，每个存储子单元可以单独制作，层数较少，制作工艺难度降低。多个存储子单元可以叠加，以增加存储芯片的存储容量。
一种可能的实施方式中，所述存储部的材质为相变材料、氧化物、阻变材料、铁电材料、磁存储材料中的一种。示例性地，相变材料可以为硫系化合物，相变材料还可以为Sb(锑)单质、Ge-Te(锗-碲)二元化合物、Ge-Sb(锗-锑)二元化合物、Sb-Te(锑-碲)二元化合物、Bi-Te(铋-碲)二元化合物、In-Se(铟-硒)二元化合物、Ge-Sb-Te(锗-锑-碲)三元化合物、Ge-Bi-Te(锗-铋-碲)三元化合物、Ge-Sb-Bi-Te(锗-锑-铋-碲)四元化合物，或者它们经元素掺杂形成的化合物中化学式不同的任意一种或多种。氧化物可以为氧化硅等，阻变材料可以为二元金属氧化物、碲化铋、HfO2(二氧化铪)或SiO2(二氧化硅)等，铁电材料可以为铅锆钛、氧化铝或HfZrO(氧化铪锆)等，磁存储材料可以为六方铁氧体、氟化铁、FeO(氧化铁)或CoO(氧化钴)等。采用相变材料得到相变存储芯片、采用氧化物得到立体闪存存储芯片、采用阻变材料阻变存储芯片、采用铁电材料得到铁电存储芯片或者采用磁存储材料得到磁阻存储芯片等。不同的存储子单元的存储部的材质可以相同也可以不同。
一种可能的实施方式中，所述多个存储子单元的所述存储部的材质不同。本申请实施方式中的每个存储子单元都是独立的存储结构，可以单独制作，便于沉积不同材质的存储部，使得多个存储子单元为存取机理不同的存储结构。多个存储子单元叠加在一起形成具有多种存储优势的存储芯片。示例性地，一个存储子单元的存储部可以采用相变材料以得到具有相变存储优势的存储子单元，另一个存储子单元的存储部可以采用阻变材料以得到具有阻变存储优势的存储子单元，有利于得到综合性能良好的存储芯片，且可以根据需要灵活配置存储材料。
第二方面，本申请提供一种存储设备，包括***电路及第一方面中任一种实施方式所述的存储芯片，所述***电路用于控制所述存储芯片中的数据的存取。
第三方面，本申请提供一种电子设备，包括处理器和第二方面中任一种实施方式所述的存储设备，所述处理器用于从所述存储设备中读取数据或者将数据写入所述存储设备存储芯片。
附图说明
为了更清楚地说明本发明实施例或背景技术中的技术方案，下面将对本发明实施例或背景技术中所需要使用的附图进行说明。
图1是本申请实施方式提供的一种电子设备的结构示意图；
图2是本申请实施方式提供的一种存储芯片的简化结构示意图；
图3是本申请实施方式提供的一种存储芯片的内部结构示意图；
图4是本申请实施方式提供的另一种存储芯片的内部结构示意图；
图5是本申请实施方式提供的一种衬底和存储子单元的结构示意图；
图6是本申请实施方式提供的一种存储子单元另一视角的结构示意图；
图7是本申请实施方式提供的一种存储芯片制作的流程图；
图8是本申请实施方式提供的一种在衬底上沉积绝缘层和第二电极的结构示意图；
图9是本申请实施方式提供的一种形成孔的结构示意图；
图10是本申请实施方式提供的一种形成凹部的结构示意图；
图11是本申请实施方式提供的一种沉积存储部及第一电极的结构示意图；
图12是本申请实施方式提供的一种形成连接部的结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
如图1所示，图1是一种电子设备100的结构示意图。电子设备100可以为笔记本电脑、平板电脑、手机、可穿戴设备、服务器、计算机等产品。在本申请的实施例中，以电子设备100是手机为例进行描写。电子设备100可以包括处理器10和存储设备11，处理器10用于从存储设备11中读取数据或者将数据写入存储设备11。存储设备11可以包括***电路12和存储芯片20。***电路12用于控制存储芯片20中的数据的存取。
图1只是示意性的表示处理器10、***电路12和存储芯片20的位置和结构，处理器10、***电路12和存储芯片20可以位于电子设备100的其他位置，本申请对此不做限定。
电子设备100还包括壳体101、显示屏幕102、前置摄像头103和电池104等结构中的一个或多个。显示屏幕102固定至壳体101，显示屏幕102用于显示图像，满足用户的使用需求。显示屏幕102可以包括显示层和覆盖在显示层上的触摸层，触摸层可以供用户进行触摸操作，触摸层可以为透明玻璃盖板、塑料或者其他透光性好的材料。显示层可以为液晶显示屏，或者有机发光二极管显示屏等。显示层可包括显示区和非显示区，非显示区位于显示区的一侧，或者围设于显示区的***，其中，在一些电子设备中，可以不设置非显示区。前置摄像头103用于拍摄图片或视频，实现电子设备100的拍摄需求。电池104位于电子设备100的内部，用于为电子设备100供电。处理器10和电池104均位于显示屏幕102的非显示面所在的一侧。
在一些实施方式中，电子设备100包括后置摄像头(图1未示)，用于拍摄图片或视频。电子设备100的壳体101上还可以设有耳机插口等。
需要说明的是，图1只是示意性的表示一种电子设备100的结构示意图，本申请对电子设备100的结构不作限定。
如图1、图2和图3所示，图2为存储芯片20的简化结构示意图，图3为存储芯片20的内部结构示意图。存储芯片20可以包括多个存储单元210，多个存储单元210可以理解为至少两个存储单元210，多个存储单元210可以呈阵列排布形成存储芯片20。每个存储单元210包括衬底21和多个存储子单元22，图2和图3以三个存储子单元22为例。多个存储子单元22可以理解为至少两个存储子单元22。多个存储子单元22依次层叠于衬底21的同一侧。
参阅图3，每个存储子单元22包括交替层叠设置的存储层220及绝缘层224，及贯穿存储层220与绝缘层224的第一电极221。存储层220包括第二电极222和用于存储数据的存储部223，第一电极221与存储子单元22的所有存储层220的存储部223电连接，第一电极221及第二电极222用于连接***电路12，以通过***电路12控制存储部223中的数据的存取。
可以理解地，第一电极221与第二电极222交叉设置，存储部223位于第一电极221和第二电极222之间的交叉处。第一电极221与第二电极222交叉设置可以理解为第一电极221和第二电极222不平行，示例性地，第一电极221可以垂直于第二电极222，存储部223位于第一电极221和第二电极222之间的垂直交叉处。其他实施方式中，第一电极221和第二电极222也可以不垂直。
本申请实施例中至少一个存储层220与至少两个绝缘层224交替层叠于衬底21。存储层220为一层时，存储层220位于两层绝缘层224之间。存储层220为至少两层时，其中一个绝缘层224位于存储层220与衬底21之间，其余的绝缘层224位于相邻的两个存储层220之间，以使相邻的两个存储层220之间绝缘。存储层220的层数可以为一层、两层、三层、四层或者五层等，本申请实施例中对存储层220的层叠数量不限。
为了增大存储芯片20的存储容量，通常会增大存储芯片20的层数(即层叠的存储层220的数量增多、绝缘层224的数量增多)，随着存储芯片20的层数的增多，存储芯片20制作的工艺难度会增大。本申请实施例的多个存储子单元22为多个可以单独制作的独立的存储子单元，减小了多层存储芯片的制作工艺难度，使得存储部223的沉积难度减小，第一电极221的沉积难度减小，易于量产。
示例性地，以存储芯片20为128层为例，即存储芯片20包括128层与衬底21层叠的存储层220。现有技术中，需要通过刻蚀等工艺刻蚀能够贯穿128层的一个连续的孔(这个孔用于沉积第一电极)，还要通过这个连续的孔，在128层的每层的第二电极上刻蚀能够沉积存储部的凹部。这个连续的孔通常为既窄又长的孔，这个连续的孔穿过的层数越多，孔的尺寸越长，这样在既窄又长的孔内刻蚀能够沉积存储部的凹部、在这个孔内沉积第一电极、通过这个孔在凹部沉积存储部时，工艺难度增大，且制作良率低。本申请实施例可以将128层的存储芯片20分为多个存储子单元，以四个存储子单元为例，每个存储子单元22可以包括32层，每个存储子单元22的层数均少于存储芯片20的总层数，每个存储子单元22用于沉积第一电极的孔的长度减小，便于沉积第一电极，且便于在凹部内沉积存储部223。不同的存储子单元22单独制作，一个存储子单元22制作完成再堆叠、沉积、制作另一个存储子单元22，互不影响，减小了存储芯片20的制作难度。且由于制作工艺简单，可以根据需要进行多个存储子单元22的叠加，有效增加存储芯片20的存储容量。
本申请实施例中的存储芯片20分为多个存储子单元22，每个存储子单元22的层数较少，沉积存储部223及沉积第一电极221可以选择现有成熟的技术沉积，无需开发新的沉积工艺。此外，由于将存储芯片20分为多个存储子单元22，每个存储子单元22内的存储层220的数量减少，使得信号传输的路径短，信号传输速度基本一致。
在一些实施例中，参阅图3，每个存储单元210的多个存储子单元22的第一电极221彼此不导通，***电路12分别对多个存储子单元22中的数据的存取进行控制。即每个存储单元210的多个存储子单元22的第一电极221之间是不导电的，是独立的两个电极。多个存储子单元22为多个可以独立控制的存储结构。本申请实施例中通过设置每个存储单元210的多个存储子单元22的第一电极221互不连通，将大尺寸的电极分为独立的多个电极(即多个第一电极221)，使得多个存储子单元22为多个可以单独制作的独立的存储子单元，有利于减小存储芯片20的制作难度。
示例性地，多个存储子单元22中相邻的两个存储子单元22之间设有绝缘层224。以使每个存储单元210的多个存储子单元22的第一电极221之间是绝缘的，即互不连通，将多个存储子单元22分离为多个独立的可以单独制作的存储结构，存储芯片20的制作工艺难度降低。
在一些实施例中，存储子单元22包括位线229，位线229位于第一电极221背离衬底21的一侧，且与第一电极221电连接，位线229用于电连接***电路12。示例性地，位线229和第一电极221可以通过连接部2290电连接。第二电极222可以为字线。位线229、连接部2290和第一电极221均为导电材料，可以看作为一个整体，是彼此导通的。
参阅图3，一些实施例中，一个存储子单元22的位线229与相邻的存储子单元22的第一电极221之间的间距L1大于等于50nm。示例性地，一个存储子单元22的位线229与相邻的存储子单元22的第一电极221之间的间距L1可以为60nm、70nm、80nm或100nm等。本申请实施例通过限定一个存储子单元22的位线229与相邻的存储子单元22的第一电极221的间距设定一个存储子单元22的位线229与相邻的存储子单元22的第一电极221之间的安全距离，防止相邻两个存储子单元22的位线229和第一电极221上施加电压后，一个存储子单元22的位线229与相邻的存储子单元22的第一电极221之间的绝缘层被击穿导通，影响存储子单元22的信息存取，导致信息存取混乱。一个存储子单元22的位线229与相邻的存储子单元22的第一电极221之间的间距小于50nm时，一个存储子单元22的位线229与相邻的存储子单元22的第一电极221的间距过小，施加电压之后容易导致一个存储子单元22的位线229与相邻的存储子单元22的第一电极221之间的结构被击穿。其他实施方式中，只要一个存储子单元22的位线229与相邻的存储子单元22的第一电极221之间不会被击穿，一个存储子单元22的位线229与相邻的存储子单元22的第一电极221之间的间距也可以小于50nm。
在一些实施例中，参阅图4，图4为另一种存储芯片20的结构示意图。每个存储单元210的多个存储子单元22的第一电极221彼此导通，***电路12将多个存储子单元22作为一个整体对其中的数据的存取进行控制。多个存储子单元22受到统一的控制。
一些实施例中，可以设置远离衬底21的存储子单元22的存储层220的层数小于靠近衬底21的存储子单元22的存储层220的层数。在存储子单元22制作的过程中，每个存储子单元22远离衬底21的表面会存在不平整的问题，多个存储子单元22叠加使得越远离衬底21的存储子单元22的结构越不平整，即使在制作的过程中可以通过机械平坦化处理减小不平整的程度，但是并不能完全消除。本申请实施方式通过设置远离衬底21的存储子单元22的存储层220的层数小于靠近衬底21的存储子单元22的存储层220的层数，减少远离衬底21的存储子单元的层数，避免存储芯片20的存储层主要集中在不平整的远离衬底21的存储子单元，影响存储芯片20的性能和结构稳定性。
在一些实施例中，多个存储子单元22的存储层220数量可以依次减少，或者也可以有些存储子单元22的层数相同，有些存储子单元22的层数减少，具体可以根据需求及性能调整，本申请对此不做限定。
每个存储子单元22包括孔225，孔225贯穿存储层220和绝缘层224，第一电极221形成于孔225中。孔225可以通过在存储层220和绝缘层224上刻蚀得到。存储层220的数量为多个及绝缘层224的数量为多个时，孔225可以穿过多个存储层220和多个绝缘层224。
每个存储子单元22的层数越多，制作难度越大。示例性的，每个存储子单元22的存储层220的数量越多，在多个存储层220和多个绝缘层224中刻蚀形成容纳第一电极221的孔225的难度越大，刻蚀形成容纳存储部223的凹部226的难度也较大，沉积存储部223、第一电极221的难度增大。在一些实施例中，每个存储子单元22的存储层220的层数小于等于32，有利于避免每个存储子单元22的存储层220的层数过多，导致每个存储子单元22的尺寸较厚，在工艺上不利于沉积存储部223和第一电极221。
本申请实施例将存储芯片20分为独立的多个存储子单元22，降低了存储芯片20制作的工艺难度，每个存储子单元22可以单独制作，层数较少，制作工艺难度降低。多个存储子单元22可以叠加，以增加存储芯片20的存储容量。其他实施方式中，存储层220的数量也可以大于32，示例性地，存储层220的数量可以为64。
存储部223的材质可以为相变材料、氧化物、阻变材料、铁电材料、磁存储材料中的一种。示例性地，相变材料可以为硫系化合物，相变材料还可以为Sb(锑)单质、Ge-Te(锗-碲)二元化合物、Ge-Sb(锗-锑)二元化合物、Sb-Te(锑-碲)二元化合物、Bi-Te(铋-碲)二元化合物、In-Se(铟-硒)二元化合物、Ge-Sb-Te(锗-锑-碲)三元化合物、Ge-Bi-Te(锗-铋-碲)三元化合物、Ge-Sb-Bi-Te(锗-锑-铋-碲)四元化合物，或者它们经元素掺杂形成的化合物中化学式不同的任意一种或多种。氧化物可以为氧化硅等，阻变材料可以为二元金属氧化物、碲化铋、HfO2(二氧化铪)或SiO2(二氧化硅)等，铁电材料可以为铅锆钛、氧化铝、或HfZrO(氧化铪锆)等，磁存储材料可以为六方铁氧体、氟化铁、FeO(氧化铁)或CoO(氧化钴)等，本申请对相变材料、氧化物、阻变材料、铁电材料、磁存储材料的具体采用的材料不做限定。
多个存储子单元22的存储部223的材质可以相同也可以不同。比如可以采用相变材料得到相变存储芯片，相变存储芯片具有非易失性、读写速度快、寿命长、存储稳定、功耗低等优势；可以采用氧化物得到立体闪存存储芯片，闪存存储芯片具有非易失性、读写速度快、可以更快地处理更大的工作负载、体积小、耐用等优势；可以采用阻变材料阻变存储芯片，阻变存储芯片具有非易失性、低操作电压、低功耗、耐擦写等优势；可以采用铁电材料得到铁电存储芯片，铁电存储芯片具有非易失性、高耐久性、高速读写等优势，或者采用磁存储材料得到磁阻存储芯片，磁阻存储芯片具有非易失性、高容量密度及使用寿命。
多个存储子单元22的存储部223可以采用不同的存储材料，以得到存储芯片20。本申请实施方式中的多个存储子单元22是多个独立的存储结构，可以单独制作，便于沉积不同材质的存储部223，使得多个存储子单元22为存取机理不同的存储结构，多个存储子单元22叠加在一起形成具有多种存储优势的存储芯片20。示例性地，一个存储子单元22的存储部223可以采用相变材料以得到具有相变存储优势的存储子单元22，另一个存储子单元22的存储部223可以采用阻变材料以得到具有阻变存储优势的存储子单元22，有利于得到综合性能良好的存储芯片20，且可以根据需要灵活配置存储材料。本申请实施方式中，可以设置至少两个存储子单元22的存储部223的材质不同。
一些实施例中，参阅图3和图4，存储子单元22包括缓冲层227，缓冲层227位于第一电极221的***，且缓冲层227位于第一电极221和存储部223之间。缓冲层227的材质可以为碳，缓冲层227可以防止第一电极221的材料与存储部223的材料发生扩散，也可以增加界面接触，缓冲层227的设置有利于提高存储性能。
如图5所示，图5为一种衬底21和存储子单元22的结构示意图。图5只是示意性的表示了一个存储子单元22，可以理解地，本申请实施例中的存储子单元22的数量至少为两个。存储子单元22还包括选通层228，选通层228位于第一电极221和存储部223之间，选通层228也位于缓冲层227和第一电极221之间。选通层228起到开关的作用，根据用户需求读写信息。
一些实施例中，存储部223可以采用集选通特性与存储特性为一体的自选通存储材料组成的存储芯片，这样不用单独设置选通层。
如图6所示，图6为一种存储子单元22另一视角的结构示意图。位线229设有第一接触孔2291，第一接触孔2291用于电连接***电路。第一接触孔2291可以位于位线229的边缘位置，便于布线，以实现***电路与位线229的电连接。第二电极222包括第二接触孔2221，第二接触孔2221可以位于第二电极222的边缘，第二接触孔2221用于连接***电路。
本申请提供一种存储芯片20的制作方法，如图7所示，图7为存储芯片20制作的流程图，一种实施方式中的存储芯片20的制作方法具体包括以下步骤：
S10、提供衬底21。
参阅图3，衬底21可以为多晶硅、单晶硅、蓝宝石、氮化铝或玻璃等材质的衬底，衬底21可以为刚性衬底也可以为柔性衬底，本申请对衬底21的材质不做限定，可以根据需要选取。
S20、在衬底21上制作一个存储子单元22。
参阅图3，存储子单元22包括交替层叠设置的存储层220及绝缘层224，及贯穿存储层220与绝缘层224的第一电极221，存储层220包括存储数据的存储部223及第二电极222，第一电极221与存储子单元22的所有存储层220的存储部223电连接，第一电极221及第二电极222用于连接***电路12，以通过***电路12控制存储部223中的数据的存取。
S30、在制作完成的一个存储子单元22上制作另一个存储子单元22。
参阅图3，每个存储子单元22均包括交替层叠设置的存储层220及绝缘层224，及贯穿存储层220与绝缘层224的第一电极221，存储层220包括存储数据的存储部223及第二电极222，第一电极221与存储子单元22的所有存储层220的存储部223电连接，第一电极221及第二电极222用于连接***电路12，以通过***电路12控制存储部223中的数据的存取。
每个存储单元210的多个存储子单元22的第一电极221可以彼此不导通，也可以彼此不导通，本申请实施例中以每个存储单元210的多个存储子单元22的第一电极221可以彼此不导通为例介绍。
本申请实施方式可以先在衬底21上沉积制作一个存储子单元22，然后在制作完成的一个存储子单元22上制作另一个存储子单元22，两个存储子单元22的制作互不影响，两个存储子单元22独立制作，可以避免随着层数增多沉积工艺的难度增大。
一种实施方式中的一个存储子单元22的制作方法具体包括以下步骤：
如图8所示，图8为在衬底21上沉积绝缘层224和第二电极222的结构示意图。本申请实施例中以第二电极222的数量为四层为例。在衬底21上交替层叠绝缘层224和第二电极222。绝缘层224和第二电极222可以采用化学气相沉积，也可以采用其它沉积方式，本申请对此不作限定。绝缘层224可以为二氧化硅，第二电极222可以为钨或锡，然而，本申请对绝缘层224和第二电极222的材质不做限定。第二电极222与衬底21之间设有绝缘层224，相邻的第二电极222之间设有绝缘层224。
如图9所示，图9为形成孔225的结构示意图。本申请实施例中可以刻蚀绝缘层224及第二电极222形成的层结构，以形成孔225。孔225的数量可以为多个，本申请以其中一个孔225为例。孔225贯穿多层的绝缘层224和多层的第二电极222，孔225与衬底21之间可以设有间距，也即孔225并没贯穿与衬底21直接接触的绝缘层224。
如图10所示，图10为形成凹部226的结构示意图。本申请实施例中可以通过回刻工艺去除部分的第二电极222形成凹部226。示例性地，在第二电极222朝向孔225的一端形成凹部226。
如图11所示，图11为沉积存储部223及第一电极221的结构示意图。在凹部226内沉积存储部223，在孔225内依次沉积缓冲层227、选通层228和第一电极221，缓冲层227位于选通层228的外侧。在一些实施例中，存储部223可以为集选通特性与存储特性为一体的自选通存储材料，也可以不设置选通层228。在最远离衬底21的绝缘层224上再沉积绝缘材料，增加绝缘层224的厚度，使得最远离衬底21的绝缘层224背离衬底的表面覆盖第一电极221。
如图12和图5所示，图12为形成连接部2290的结构示意图。在最上层的绝缘层224上设置通过第一通孔31，并在第一通孔31内沉积钨等电极材料形成连接部2290，继续沉积绝缘材料，并形成第二通孔32，在第二通孔32内沉积钨等电极材料，形成位线229。
参阅图3、图5及图8至图12，在一个存储子单元22上制作另一个存储子单元22的步骤包括：在一个制作完成的存储子单元22上沉积绝缘层224，在绝缘层224上第二电极222，多层的绝缘层224和多层的第二电极222可以交替层叠沉积于已经制作完成的存储子单元22。对绝缘层224和第二电极222进行刻蚀处理，形成孔225和凹部226。沉积存储部223于凹部226，沉积第一电极221于孔225。
另一个存储子单元22其他具体的制作的步骤参阅图3、图5及图8至图12中的存储子单元制作的步骤，这里不再赘述。多个存储子单元以上述制作步骤堆叠即可形成多层的、大存储容量的存储芯片20。
本申请在凹部226内沉积存储部223，在孔225内沉积第一电极221，如果存储层220的层数较多，那么孔225的深度较大，在多层存储层220的凹部226中沉积存储部223的难度增大，在深度较大的孔225沉积第一电极221的难度也增大，在整个存储芯片20中也是这样，如果没有本申请将存储芯片20分为多个独立的存储子单元，为了增大存储芯片20的存储容量采用多层结构时，制作难度增大。本申请实施例中的多个存储子单元可以单独制作，在保证大存储容量的基础上，减少了存储芯片20制作的工艺难度、易于量产。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。
Claims (12)
1.一种存储芯片，包括多个存储单元，其特征在于，所述多个存储单元中的每个存储单元包括衬底和多个存储子单元，所述多个存储子单元层叠设置于所述衬底上，所述多个存储子单元中的每个存储子单元包括交替层叠设置的存储层及绝缘层，及贯穿所述存储层与所述绝缘层的第一电极，所述存储层包括存储数据的存储部及第二电极，所述第一电极与所述存储子单元的所有存储层的存储部电连接，所述第一电极及所述第二电极用于连接***电路，以通过所述***电路控制所述存储部中的数据的存取。
2.如权利要求1所述的存储芯片，其特征在于，所述每个存储单元的所述多个存储子单元的所述第一电极彼此不导通，所述***电路分别对所述多个存储子单元中的数据的存取进行控制。
3.如权利要求2所述的存储芯片，其特征在于，所述多个存储子单元中相邻的两个所述存储子单元之间存在所述绝缘层。
4.如权利要求1所述的存储芯片，其特征在于，所述每个存储单元的多个存储子单元的第一电极彼此导通，所述***电路将所述多个存储子单元作为一个整体对其中的数据的存取进行控制。
5.如权利要求1至4任意一项所述的存储芯片，其特征在于，所述第一电极与所述存储部之间存在缓冲层。
6.如权利要求1至5任意一项所述的存储芯片，其特征在于，所述第一电极与所述存储部之间存在选通层。
7.如权利要求1至5任意一项所述的存储芯片，其特征在于，所述存储部为自选通材料。
8.如权利要求1至5任意一项所述的存储芯片，其特征在于，所述每个存储子单元包括贯穿所述存储层与绝缘层的孔，所述第一电极形成在所述孔中。
9.如权利要求1至8任意一项所述的存储芯片，其特征在于，所述每个存储子单元的所述存储层的层数小于等于32。
10.如权利要求1至9任意一项所述的存储芯片，其特征在于，所述多个存储子单元的所述存储部的材质不同。
11.一种存储设备，其特征在于，包括***电路及权利要求1至10任意一项所述的存储芯片，所述***电路用于控制所述存储芯片中的数据的存取。
12.一种电子设备，其特征在于，包括处理器和如权利要求11所述的存储设备，所述处理器用于从所述存储设备中读取数据或者将数据写入所述存储设备存储芯片。
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