KR20180137272A - 반도체 장치 및 그 제조방법 - Google Patents

반도체 장치 및 그 제조방법 Download PDF

Info

Publication number
KR20180137272A
KR20180137272A KR1020170076719A KR20170076719A KR20180137272A KR 20180137272 A KR20180137272 A KR 20180137272A KR 1020170076719 A KR1020170076719 A KR 1020170076719A KR 20170076719 A KR20170076719 A KR 20170076719A KR 20180137272 A KR20180137272 A KR 20180137272A
Authority
KR
South Korea
Prior art keywords
film
source
conductive
contact
conductive film
Prior art date
Application number
KR1020170076719A
Other languages
English (en)
Inventor
최강식
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020170076719A priority Critical patent/KR20180137272A/ko
Priority to US15/850,225 priority patent/US10418372B2/en
Priority to CN201810035376.4A priority patent/CN109148472B/zh
Publication of KR20180137272A publication Critical patent/KR20180137272A/ko
Priority to US16/529,608 priority patent/US10644014B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H01L27/11551—
    • H01L27/11524—
    • H01L27/11529—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
    • H10B41/47—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a floating-gate layer also being used as part of the peripheral transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명의 실시 예에 따른 반도체 장치는 제1 도전막 및 상기 제1 도전막 상에 배치된 제2 도전막을 포함하는 소스 셀렉트 라인; 상기 소스 셀렉트 라인 상부에 서로 이격되어 적층된 워드 라인들; 상기 워드 라인들 및 상기 소스 셀렉트 라인을 관통하고, 상기 소스 셀렉트 라인보다 하부를 향하여 돌출된 채널막; 및 상기 소스 셀렉트 라인 하부에 배치되어 상기 채널막의 측벽에 직접 접촉된 소스구조를 포함할 수 있다.

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로 적층체를 포함하는 반도체 장치 및 그 제조방법에 관한 것이다.
반도체 장치는 데이터를 저장할 수 있는 다수의 메모리 셀 트랜지스터들을 포함한다. 메모리 셀 트랜지스터들은 셀렉트 트랜지스터들 사이에 직렬로 연결되어 메모리 스트링을 구성할 수 있다. 반도체 장치의 고집적화를 위해, 3차원 반도체 장치가 제안된 바 있다. 메모리 셀 트랜지스터들 및 셀렉트 트랜지스터들의 게이트 전극들은 서로 상에 적층되어 3차원 반도체 장치를 형성할 수 있다. 3차원 반도체 장치는 게이트 전극들을 관통하는 채널막를 더 포함한다. 이러한, 3차원 반도체 장치를 구현함에 있어서, 동작 신뢰성을 개선하기 위한 다양한 기술들이 개발되고 있다.
본 발명의 실시 예는 3차원 반도체 장치의 동작 신뢰성을 개선할 수 있는 반도체 장치 및 그 제조방법을 제공한다.
본 발명의 실시 예에 따른 반도체 장치는 제1 도전막 및 상기 제1 도전막 상에 배치된 제2 도전막을 포함하는 소스 셀렉트 라인; 상기 소스 셀렉트 라인 상부에 서로 이격되어 적층된 워드 라인들; 상기 워드 라인들 및 상기 소스 셀렉트 라인을 관통하고, 상기 소스 셀렉트 라인보다 하부를 향하여 돌출된 채널막; 및 상기 소스 셀렉트 라인 하부에 배치되어 상기 채널막의 측벽에 직접 접촉된 소스구조를 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 장치의 제조방법은 제1 소스막, 상기 제1 소스막 상의 희생 소스막, 상기 희생 소스막 상의 게이트 절연막, 상기 게이트 절연막 상의 제1 도전막, 상기 제1 도전막 상에 교대로 적층되고 제1 물질막들 및 제2 물질막들을 포함하는 적층 그룹을 형성하는 단계; 상기 제1 물질막들 및 상기 제2 물질막들을 관통하여 상기 제1 소스막 내부로 연장되고 다층 메모리막으로 둘러싸인 채널막을 형성하는 단계; 상기 제1 도전막이 관통되기 전까지, 제1 식각 물질로 상기 제1 물질막들 및 상기 제2 물질막들을 선택적으로 식각하여 상기 제1 물질막들 및 상기 제2 물질막들을 관통하는 제1 관통부를 형성하는 단계; 상기 제1 관통부로부터 연장되어 상기 제1 도전막 및 상기 게이트 절연막을 관통하는 슬릿을 형성하는 단계; 및 상기 슬릿을 통해, 상기 희생 소스막을, 상기 제1 소스막 및 상기 채널막에 직접 접촉되고 상기 게이트 절연막에 의해 상기 제1 도전막으로부터 절연되는 컨택 소스막으로, 대체하는 단계를 포함할 수 있다.
본 발명의 실시 예는 소스 정션이 소스 셀렉트 라인의 높이까지 용이하게 확장될 수 있도록 소스 셀렉트 라인의 구조를 설계함으로써 반도체 장치의 동작 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 장치의 개략적인 회로도이다.
도 2는 본 발명의 실시 예에 따른 반도체 장치를 나타내는 사시도이다.
도 3은 본 발명의 실시 예에 따른 반도체 장치의 제조방법을 개략적으로 설명하기 위한 순서도이다.
도 4는 도 3에 도시된 ST1 단계를 설명하기 위한 단면도이다.
도 5a 내지 도 5c는 도 3에 도시된 ST3 단계를 설명하기 위한 단면도들이다.
도 6a 내지 도 6e는 도 3에 도시된 ST5 단계를 설명하기 위한 단면도들이다.
도 7a 및 도 7b는 도 3에 도시된 ST7 단계를 설명하기 위한 단면도들이다.
도 8a 내지 도 8c는 도 3에 도시된 ST9 단계를 설명하기 위한 단면도들이다.
도 9a 및 도 9b는 도 3에 도시된 ST11 단계를 설명하기 위한 단면도들이다.
도 10은 도 3에 도시된 ST13 단계를 설명하기 위한 단면도이다.
도 11은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 12는 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서 비록 다른 도면상에 표시되더라도 가능한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1은 본 발명의 실시 예에 따른 반도체 장치의 개략적인 회로도이다. 도 1은 낸드 플래시 메모리 장치의 회로도를 예시적으로 도시한 것이다.
도 1을 참조하면, 본 발명의 실시 예에 따른 반도체 장치는 3차원 구조를 갖는 메모리 셀 어레이(100)를 포함한다. 메모리 셀 어레이(100)는 다수의 메모리 스트링들(SR)을 포함한다. 메모리 스트링들(SR) 각각은 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 다수의 메모리 셀 트랜지스터들(MC1 내지 MCn), 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 메모리 스트링들(SR) 각각에 연결되는 소스 셀렉트 트랜지스터(SST)의 개수 또는 드레인 셀렉트 트랜지스터(DST)의 개수는 하나로 제한되지 않으며 2개 이상일 수 있다.
메모리 스트링들(SR)은 행 방향 및 열 방향으로 매트릭스 형태로 배열될 수 있다. 메모리 스트링들(SR)은 열 방향을 따라 연장된 비트 라인들(BL1 내지 BLm)에 열 단위로 연결될 수 있다. 메모리 스트링들(SR)은 행 방향을 따라 연장된 게이트 라인들(SSL, WL1 내지 WLn, DSL)에 행 단위로 연결될 수 있다.
소스 셀렉트 트랜지스터(SST), 다수의 메모리 셀 트랜지스터들(MC1 내지 MCn), 및 드레인 셀렉트 트랜지스터(DST)는 채널막에 의해 직렬로 연결되어 하나의 메모리 스트링(SR)을 형성할 수 있다. 메모리 스트링들(SR)은 비트 라인들(BL1 내지 BLm)과 소스구조(SS) 사이에 배치될 수 있다. 게이트 라인들(SSL, WL1 내지 WLn, DSL)은 비트 라인들(BL1 내지 BLm)과 소스구조(SS) 사이에 적층되고, 서로 이격된다.
게이트 라인들은 소스 셀렉트 라인(SSL), 워드 라인들(WL1 내지 WLn) 및 드레인 셀렉트 라인(DSL)을 포함할 수 있다. 소스 셀렉트 라인(SSL)은 소스 셀렉트 트랜지스터(SST)의 게이트 전극으로 이용된다. 워드 라인들(WL1 내지 WLn)은 메모리 셀 트랜지스터들(MC1 내지 MCn)의 게이트 전극들로 이용된다. 드레인 셀렉트 라인(DSL)은 드레인 셀렉트 트랜지스터(DST)의 게이트 전극으로 이용된다. 워드 라인들(WL1 내지 WLn)은 서로 상에 이격되어 적층되고, 소스 셀렉트 라인(SSL)은 워드 라인들(WL1 내지 WLn) 하부에 배치되고, 드레인 셀렉트 라인(DSL)은 워드 라인들(WL1 내지 WLn) 상부에 배치된다. 즉, 워드 라인들(WL1 내지 WLn)은 소스 셀렉트 라인(SSL)과 드레인 셀렉트 라인(DSL) 사이에 배치된다.
소스구조(SS)는 소스 셀렉트 라인(SSL) 하부에 배치되고, 메모리 스트링(SR)의 소스 셀렉트 트랜지스터(SST)에 연결된다. 각각의 비트 라인들(BL1 내지 BLm)은 그에 대응하는 메모리 스트링(SR)의 드레인 셀렉트 트랜지스터(DST)에 연결된다.
하나의 드레인 셀렉트 라인(DSL)에 공통으로 연결된 메모리 스트링들(SR)은 서로 다른 비트 라인들(BL1 내지 BLm)에 연결된다. 이에 따라, 드레인 셀렉트 라인(DSL) 하나를 선택하고, 비트 라인들(BL1 내지 BLm) 중 하나를 선택하면, 메모리 스트링들(SR) 중 하나가 선택될 수 있다.
소스구조(SS)는 공통 소스 라인(CSL)에 전기적으로 연결된다. 소스구조(SS)는 공통 소스 라인(CSL)에 인가되는 동작 전압을 메모리 스트링들(SR)에 전송할 수 있다. 메모리 스트링(SR)의 채널막과 소스구조(SS) 사이의 전기적 연결 여부는 소스 셀렉트 라인(SSL)에 인가되는 신호에 따라 결정될 수 있다.
도 2는 본 발명의 실시 예에 따른 반도체 장치를 나타내는 사시도이다. 도 2에 예시된 게이트 라인들(SSL, WL1 내지 WLn, DSL)은 도 1에 도시된 게이트 라인들에 대응되고, 도 2에 예시된 소스구조(SS)는 도 1에 도시된 소스구조에 대응된다.
도 2를 참조하면, 본 발명의 실시 예에 따른 반도체 장치는 서로 교차되는 제1 방향(Ⅰ), 제2 방향(Ⅱ) 및 제3 방향(Ⅲ) 중 적어도 어느 하나의 방향을 따라 확장된 패턴들을 포함할 수 있다. 보다 구체적으로, 본 발명의 실시 예에 따른 반도체 장치는 서로 교차되는 제1 방향(Ⅰ) 및 제2 방향(Ⅱ)을 따라 확장된 소스구조(SS), 소스구조(SS) 내부로부터 제3 방향(Ⅲ)을 따라 연장된 셀 플러그들(PL), 셀 플러그들(PL)을 감싸는 게이트 적층체(GST), 게이트 적층체(GST)를 관통하는 슬릿(SI), 슬릿(SI) 내부에 배치되어 소스구조(SS)에 전기적으로 연결된 소스 콘택 라인(197)을 포함할 수 있다.
게이트 적층체(GST)는 제3 방향(Ⅲ)으로 한 층씩 교대로 적층된 절연막들(111, 121, ILD) 및 도전막들(113, CP1 내지 CPk)을 포함한다. 절연막들(111, 121, ILD)은 서로 이격되어 적층된 게이트 절연막(111), 계면막(121), 및 층간 절연막들(ILD)을 포함할 수 있다. 도전막들(113, CP1 내지 CPk)은 제1 도전막(113) 및 제1 도전막(113) 상에 이격되어 적층된 제2 도전막들(CP1 내지 CPk)을 포함할 수 있다.
제1 도전막(113)은 도전막들(113, CP1 내지 CPk) 중 소스구조(SS)에 가장 가깝게 배치된다. 제1 도전막(113)은 제2 도전막들(CP1 내지 CPk)과 다른 도전물로 형성될 수 있다. 제2 도전막들(CP1 내지 CPk)은 서로 동일한 도전물로 형성되는 그룹이다.
제1 도전막(113)은 슬릿(SI)의 형성 공정을 고려하여 식각 정지막 역할을 할 수 있는 물질막으로 형성될 수 있다. 예를 들어, 제1 도전막(113)은 제1 도전형의 불순물을 포함하는 도프트 실리콘막으로 형성될 수 있다. 제1 도전형의 불순물은 n타입 불순물일 수 있다. 제1 도전막(113)은 슬릿(SI)을 형성하기 위한 식각 공정 시, 식각 정지막 역할을 할 수 있도록 충분히 두껍게 형성된다. 보다 구체적으로, 제1 도전막(113)은 제2 도전막들(CP1 내지 CPk) 및 후술될 제2 소스막(S2) 각각보다 두껍게 형성될 수 있다. 예를 들어, 제1 도전막(113)은 제3 방향(Ⅲ)으로 500Å 이상의 두께로 형성될 수 있다.
제2 도전막들(CP1 내지 CPk)은 제1 도전막(113)보다 저항이 낮은 도전물로 형성된다. 보다 구체적으로, 제2 도전막들(CP1 내지 CPk)은 저항이 낮은 금속막을 포함할 수 있다. 예를 들어, 제2 도전막들(CP1 내지 CPk)은 텅스텐을 포함할 수 있다.
제1 도전막(113)은 소스 셀렉트 라인(SSL)으로 이용된다. 제2 도전막들(CP1 내지 CPk) 중 제1 도전막(113)에 가장 가깝게 배치된 최하층 제2 도전막(CP1)은 소스 셀렉트 라인(SSL)으로 이용된다. 제2 도전막들(CP1 내지 CPk) 중 제1 도전막(113)으로부터 가장 멀리 배치된 최상층 제2 도전막(CPk)은 드레인 셀렉트 라인(DSL)으로 이용될 수 있다. 드레인 셀렉트 라인(DSL)과 소스 셀렉트 라인(SSL) 사이의 제2 도전막들(CP2 내지 CPk-1)은 워드 라인들(WL1 내지 WLn)로 이용될 수 있다. 도 2는 한층의 제2 도전막(CP1)이 소스 셀렉트 라인(SSL)으로 이용되고, 한층의 제2 도전막(CPk)이 드레인 셀렉트 라인(DSL)으로 이용되는 경우를 예시하고 있으나, 본 발명은 이에 제한되지 않는다. 다시 말해, 제2 도전막들(CP1 내지 CPk) 중 최하층 제2 도전막(CP1)으로부터 상부 방향으로 연이어 배치된 1 층 이상의 제2 도전막들이 소스 셀렉트 라인(SSL)으로 이용되고, 최상층 제2 도전막(CPk)으로부터 하부 방향으로 연이어 배치된 1층 이상의 제2 도전막들이 드레인 셀렉트 라인(DSL)으로 이용될 수 있다. 워드 라인들(WL1 내지 WLn)은 소스 셀렉트 라인(SSL) 상에 서로 이격되어 적층된다.
절연막들(111, 121, ILD)은 산화막 등의 절연물로 형성될 수 있다. 게이트 절연막(111)은 절연막들(111, 121, ILD) 중 소스구조(SS)에 가장 가깝게 배치되고, 계면막(121)은 층간 절연막들(ILD) 및 게이트 절연막(111) 사이에 배치된다. 보다 구체적으로, 게이트 절연막(111)은 소스구조(SS)와 제1 도전막(113) 사이에 배치되고, 계면막(121)은 최하층 제2 도전막(CP1)과 제1 도전막(113) 사이에 배치된다. 층간 절연막들(ILD)은 제3 방향(Ⅲ)으로 서로 이웃한 제2 도전막들(CP1 내지 CPk) 사이에 배치된다. 보다 구체적으로, 층간 절연막들(ILD)은 워드 라인들(WL1 내지 WLn) 중 최하층 워드 라인(WL1)과 소스 셀렉트 라인(SSL)용 제2 도전막(CP1) 사이와, 서로 이웃한 워드 라인들(WL1 내지 WLn) 사이에 각각 배치될 수 있다.
반도체 장치의 동작 시, 소스 셀렉트 라인(SSL)에 포함된 제1 도전막(113) 및 최하층 제2 도전막(CP1)에 동일한 동작 전압이 인가될 수 있다. 소스 셀렉트 라인(SSL)에 인가되도록 설계된 동작 전압은 소스 셀렉트 트랜지스터의 게이트 전압으로서, 제1 도전막(113) 및 최하층 제2 도전막(CP1) 중 적어도 어느 하나에 인가될 수 있다.
예를 들어, 소스 셀렉트 트랜지스터의 게이트 전압은 제1 도전막(113) 및 최하층 제2 도전막(CP1) 양쪽에 인가될 수 있다. 제1 도전막(113) 및 최하층 제2 도전막(CP1) 양쪽에 동작 전압을 인가하기 위하여, 제1 도전막(113) 및 최하층 제2 도전막(CP1)을 서로 전기적으로 연결시키기 위한 연결 구조(미도시)가 별도로 형성될 수 있다.
다른 예로서, 소스 셀렉트 트랜지스터의 게이트 전압은 제1 도전막(113)에 인가되거나, 최하층 제2 도전막(CP1)에 인가될 수 있다. 제1 도전막(113) 및 최하층 제2 도전막(CP1) 중 어느 한 쪽에 인가된 소스 셀렉트 트랜지스터의 게이트 전압이 나머지 한쪽에 용이하게 인가되도록 하기 위해, 계면막(121)은 제3 방향(Ⅲ)으로 얇게 형성될 수 있다. 예를 들어, 계면막(121)은 게이트 절연막(111) 및 층간 절연막들(ILD)보다 제3 방향(Ⅲ)으로 얇게 형성될 수 있다. 보다 구체적으로, 계면막(121)은 50Å의 두께로 형성될 수 있다. 희생막들을 제2 도전막들(CP1 내지 CPk)로 리플레이스 하는 공정이 필요한 경우, 계면막(121)은 제1 도전막(113)을 보호하기 위해 형성될 수 있다. 계면막(121)이 존재하는 경우, 소스 셀렉트 라인(SSL)에 인가되도록 설계된 동작 전압은 제1 도전막(113)과 최하층 제2 도전막(CP1) 간 커플링을 유도할 수 있도록 설정된다.
도면에 도시하진 않았으나, 계면막(121)은 생략될 수 있다. 이 경우, 제1 도전막(113) 및 최하층 제2 도전막(CP1)은 직접 접촉될 수 있다.
게이트 절연막(111)은 층간 절연막들(ILD) 각각보다 얇은 두께로 형성될 수 있다.
소스구조(SS)는 소스 셀렉트 라인(SSL) 하부에 배치된다. 소스구조(SS)는 제1 도전형의 불순물을 포함하는 적어도 하나의 도프트 실리콘막으로 형성될 수 있다. 예를 들어, 소스구조(SS)는 제1 소스막(S1), 제2 소스막(S2) 및 컨택 소스막(S3)을 포함할 수 있다. 제1 소스막(S1), 제2 소스막(S2) 및 컨택 소스막(S3) 각각은 제1 도전형의 불순물을 제1 농도로 포함하는 도프트 실리콘막으로 형성될 수 있다. 반도체 장치의 소거 동작시, 게이트 유도 드레인 누설(GIDL: gate induced drain leakage) 방식을 이용하기 위하여, 제1 도전형의 불순물은 n형 불순물일 수 있다.
제1 소스막(S1), 제2 소스막(S2) 및 컨택 소스막(S3) 중 제2 소스막(S2)이 소스 셀렉트 라인(SSL)에 가장 가깝게 배치되고, 제1 소스막(S1)이 소스 셀렉트 라인(SSL)에 가장 멀리 떨어져 배치된다. 즉, 제1 소스막(S1)에 비해 제2 소스막(S2)이 소스 셀렉트 라인(SSL)에 가깝게 배치된다. 컨택 소스막(S3)은 제1 소스막(S1) 및 제2 소스막(S2) 사이에 배치된다. 제2 소스막(S2)은 후술될 채널막(CH)의 측벽을 노출시키는 공정을 진행하는 동안 게이트 절연막(111)이 손상되는 현상을 방지할 수 있다.
게이트 적층체(GST)는 슬릿(SI)에 의해 관통된다. 슬릿(SI)은 소스구조(SS) 내부로 연장될 수 있다. 보다 구체적으로, 슬릿(SI)은 제2 소스막(S2) 및 컨택 소스막(S3)을 관통하고, 제1 소스막(S1)의 표면까지 연장될 수 있다. 슬릿(SI)은 제1 소스막(S1)의 표면으로부터 게이트 적층체(GST)를 관통하도록 제3 방향(Ⅲ)으로 연장된다.
셀 플러그들(PL)은 슬릿(SI) 양측의 게이트 적층체(GST)를 관통하고, 소스구조(SS) 내부로 연장될 수 있다. 셀 플러그들(PL) 각각은 채널막(CH), 제1 다층 메모리 패턴(ML1), 제2 다층 메모리 패턴(ML2), 및 캡핑패턴(143)을 포함할 수 있다.
채널막(CH)은 게이트 적층체(GST)를 관통하여 소스구조(SS)가 배치된 하부를 향하여 소스 셀렉트 라인(SSL)보다 돌출될 수 있다. 보다 구체적으로, 채널막(CH)은 제1 소스막(S1) 내부까지 연장될 수 있다. 채널막(CH)은 반도체막으로 형성될 수 있다. 예를 들어, 채널막(CH)은 실리콘막으로 형성될 수 있다. 채널막(CH)은 소스구조(SS)에 직접 접촉된 측벽을 포함할 수 있다. 이하, 채널막(CH)의 측벽과 소스구조(SS)의 측벽이 상호 접촉되는 부분을 접촉면(CTS)으로 정의한다.
채널막(CH)은 게이트 적층체(GST)를 관통하는 홀(H) 내부에 배치된다. 채널막(CH)은 코어 절연막(141)을 감싸고, 홀(H)의 표면을 따라 증착된 박막일 수 있다. 코어 절연막(141)은 채널막(CH)보다 낮은 높이로 형성될 수 있다. 이 경우, 반도체 장치는 캡핑 패턴(143)을 더 포함할 수 있다. 캡핑 패턴(143)은 코어 절연막(141) 위에 배치되고, 채널막(CH)의 상단 중심부를 채우도록 형성될 수 있다. 캡핑 패턴(143)은 채널막(CH)에 직접 접촉될 수 있다. 캡핑 패턴(143)은 제1 도전형의 불순물이 도핑된 반도체막으로 형성될 수 있다. 제1 도전형의 불순물은 n 타입 불순물일 수 있다. 보다 구체적으로, 캡핑 패턴(143)은 n형 불순물이 도핑된 도프트 실리콘막일 수 있다. 캡핑 패턴(143)은 드레인 정션으로 이용될 수 있다.
한편, 도면에 도시되진 않았으나, 캡핑 패턴(143) 및 코어 절연막(141)은 생략될 수 있다. 이 경우, 채널막(CH)는 게이트 적층체(GST)를 관통하는 홀(H)의 중심 영역을 완전히 채우도록 형성될 수 있다.
제1 다층 메모리 패턴(ML1) 및 제2 다층 메모리 패턴(ML)은 채널막(CH)의 외벽을 감싸도록 형성되고, 소스구조(SS)에 의해 서로 분리된다. 제1 다층 메모리 패턴(ML1)은 채널막(CH)와 게이트 적층체(GST) 사이의 계면을 따라 연장될 수 있다. 제2 다층 메모리 패턴(ML2)은 채널막(CH)과 소스구조(SS) 사이의 계면을 따라 연장될 수 있다.
제1 다층 메모리 패턴(ML1)과 제2 다층 메모리 패턴(ML2) 각각은 채널막(CH)을 감싸는 터널 절연막(135), 터널 절연막(135)을 감싸는 데이터 저장막(133), 및 데이터 저장막(133)을 감싸는 제1 블로킹 절연막(131)을 포함할 수 있다. 데이터 저장막(133)은 워드 라인들(WL1 내지 WLn)과 채널막(CH) 사이의 전압 차이에 의해 유발되는 파울러 노드 하임 터널링을 이용하여 변경되는 데이터를 저장할 수 있다. 이를 위해, 데이터 저장막(133)은 다양한 물질로 형성될 수 있으며, 예를 들어 전하 트랩이 가능한 질화막으로 형성될 수 있다. 이외에도, 데이터 저장막(133)은 실리콘, 상변화 물질, 나노닷 등을 포함할 수 있다. 제1 블로킹 절연막(131)은 전하 차단이 가능한 산화막을 포함할 수 있다.
절연막들(ILD, 121)과 제2 도전막들(CP1 내지 CPk) 사이의 계면들과 제1 다층 메모리 패턴(ML1)과 제2 도전막들(CP1 내지 CPk) 사이의 계면들 각각에 제2 블로킹 절연막(181)이 더 형성될 수 있다. 제2 블로킹 절연막(181)은 제1 블로킹 절연막(131)보다 유전상수가 높은 절연물로 형성될 수 있다. 예를 들어, 제2 블로킹 절연막(181)은 알루미늄 산화물로 형성될 수 있다. 도면에 도시되진 않았으나, 제2 도전막들(CP1 내지 CPk) 각각과 제2 블로킹 절연막(181) 사이의 계면에 이들의 직접적인 접촉을 방지하는 베리어막이 더 형성될 수 있다. 베리어막은 티타늄 질화막, 텅스텐 질화막, 탄탈륨 질화막 등을 포함할 수 있다. 소스 셀렉트 라인(SSL)에 인가되는 동작 전압은 제1 도전막(113)과 최하층 제2 도전막(CP1) 사이에 커플링을 유도할 수 있다.
드레인 셀렉트 라인(DSL)과 채널막(CH) 사이에 배치된 제1 다층 메모리 패턴(ML1)의 일부와, 소스 셀렉트 라인(SSL)과 채널막(CH) 사이에 배치된 제1 다층 메모리 패턴(ML1)의 다른 일부는 게이트 절연막으로서 이용될 수 있다. 제2 다층 메모리 패턴(ML2)은 소스구조(SS)와 채널막(CH) 사이에서 절연막으로서 이용될 수 있다.
본 발명의 실시 예에 따른 접촉면(CTS)은 채널막(CH)과 컨택 소스막(S3)의 계면을 따라 정의된다. 소스구조(SS) 내부의 제1 도전형 불순물은 접촉면(CTS)으로부터 채널막(CH) 내부로 확산되어 채널막(CH) 내부에 소스 정션(JN)을 정의한다.
반도체 장치의 안정적인 소거 동작을 확보하기 위해, 소거 동작 동안 충분한 GIDL 전류가 발생되어야 한다. 이를 위해, 본 발명의 실시 예에 따른 소스 정션(JN)은 소스 셀렉트 라인(SSL)과 중첩되도록 소스 셀렉트 라인(SSL)이 배치된 높이까지 확장될 수 있다. 다시 말해, 소스 정션(JN)은 제1 도전막(113) 및 최하층 제2 도전막(CP1)의 측벽들에 마주하도록 채널막(CH) 내부로 확장될 수 있다.
본 발명의 실시 예에 따르면, 제2 소스막(S2) 상부에 배치된 제1 도전막(113)은 슬릿(SI)을 형성하기 위한 공정을 진행하는 동안 식각 정지막 역할을 할 수 있다. 이에 따라, 제2 소스막(S2)에서 식각 정지막으로서 기능을 배제할 수 있으므로, 제2 소스막(S2)은 제1 도전막(113), 층간 절연막들(ILD), 및 제2 도전막들(CP1 내지 CPk) 각각보다 얇게 형성될 수 있고, 게이트 절연막(111)을 보호할 수 있는 최소한의 두께로 형성될 수 있다. 예를 들어, 제2 소스막(S2)은 100Å의 두께로 형성될 수 있다. 제2 소스막(S2)의 두께가 얇아지면, 접촉면(CTS)과 소스 셀렉트 라인(SSL) 사이의 이격거리를 줄일 수 있다. 그 결과, 제1 도전형의 불순물을 접촉면(CTS)으로부터 소스 셀렉트 라인(SSL)이 배치된 높이까지 용이하게 확산시킬 수 있다. 이로써, 본 발명의 실시 예는 소스 정션(JN)을 소스 셀렉트 라인(SSL)에 용이하게 중첩시킬 수 있다. 따라서, 본 발명의 실시 예는 반도체 장치의 소거 동작을 안정적으로 확보하여 반도체 장치의 동작 신뢰성을 개선할 수 있다.
컨택 소스막(S3)은 제1 소스막(S1)과 제2 소스막(S2) 사이의 공간을 완전히 채울 수 있다. 컨택 소스막(S3)은 제1 소스막(S1)과 제2 소스막(S2) 사이에 배치된 수평부(HP), 수평부(HP)로부터 제1 다층 메모리 패턴(ML1)을 향하여 돌출된 제1 돌출부(PA1), 및 수평부(HP)로부터 제2 다층 메모리 패턴(ML2)을 향하여 돌출된 제2 돌출부(PA2)를 포함할 수 있다. 수평부(HP), 제1 돌출부(PA1) 및 제2 돌출부(PA2)는 채널막(CH)에 접촉된다. 제1 다층 메모리 패턴(ML1)은 제1 돌출부(PA1) 상에 배치되고, 제2 다층 메모리 패턴(ML2)은 제2 돌출부(PA2) 하부에 배치된다. 제1 돌출부(PA1)는 제2 소스막(S2)과 채널막(CH) 사이에 파고들고, 제2 돌출부(PA2)는 제1 소스막(S1)과 채널막(CH) 사이에 파고든다. 제1 돌출부(PA1)에 의해 정의되는 접촉면(CTS)의 일부는 게이트 절연막(111)과 소스구조(SS)의 계면이 배치된 높이까지 연장될 수 있다.
반도체 장치는 슬릿(SI)의 측벽 상에 형성된 측벽 절연막(195)을 더 포함할 수 있다. 측벽 절연막(195)은 게이트 라인들(SSL, WL1 내지 WLn, DSL)을 소스 콘택 라인(197)으로부터 절연시키기에 충분한 두께로 형성될 수 있으며, 산화막으로 형성될 수 있다. 소스 콘택 라인(197)은 소스구조(SS)와 도 1에 도시된 공통 소스 라인(CSL)을 전기적으로 연결하기 위한 도전패턴이다. 소스 콘택 라인(197)은 실리사이드막, 금속막, 및 도프트 실리콘막 등 다양한 물질로 형성될 수 있다.
본 발명의 실시 예에 따른 반도체 장치는 슬릿(SI)의 바닥면에 접한 소스구조(SS)의 제1 표면(SU1)으로부터 제1 두께로 형성된 제1 도핑 영역(DA1)을 더 포함할 수 있다. 제1 도핑 영역(DA1)은 소스구조(SS) 내부에 정의된다. 제1 도핑 영역(DA1)은 제1 도전형의 불순물을 포함하되, 제1 도전형의 불순물을 소스구조(SS) 전반에 도핑된 제1 농도보다 높은 제2 농도로 포함할 수 있다. 제1 도핑 영역(DA1)에 의해 소스 콘택 라인(197)은 소스구조(SS)에 오믹 접촉될 수 있다.
본 발명의 실시 예에 따른 반도체 장치는 슬릿(SI)의 측벽에 접한 소스구조(SS)의 제2 표면(SU2)으로부터 제2 두께로 형성된 제2 도핑 영역(DA2)을 더 포함할 수 있다. 제2 도핑 영역(DA2)은 소스구조(SS) 내부에 정의된다. 제2 도핑 영역(DA2)은 제1 도전형의 불순물을 포함할 수 있다. 제2 도핑 영역(DA2)은 반도체 장치의 전기적 특성을 향상시키기 위해 제1 불순물을 제1 농도보다 높되 제2 농도보다 낮은 제3 농도로 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 장치는 측벽 절연막(195)과 제1 도전막(113) 사이에 배치된 제1 버퍼막(165) 및 측벽 절연막(195)과 소스구조(SS) 사이에 배치된 제2 버퍼막(171)을 더 포함할 수 있다.
상술한 본 발명의 실시 예에 따르면, 소스 셀렉트 라인(SSL)과 채널막(CH)의 교차부에 소스 셀렉트 트랜지스터가 정의되고, 워드 라인들(WL1 내지 WLn)과 채널막(CH)의 교차부에 메모리 셀 트랜지스터들이 정의되고, 드레인 셀렉트 라인(DSL)과 채널막(CH)의 교차부에 드레인 셀렉트 트랜지스터가 정의된다.
도 3은 본 발명의 실시 예에 따른 반도체 장치의 제조방법을 개략적으로 설명하기 위한 순서도이다.
도 3을 참조하면, 셀 플러그를 감싸는 적층그룹을 형성하는 ST1 단계를 실시할 수 있다. 도시하진 않았으나, ST1 단계를 실시하기 전, 반도체 장치를 구동하기 위한 구동회로를 구성하는 구동 트랜지스터들을 기판 상에 형성할 수 있다. 이 경우, ST1 단계는 구동 트랜지스터들을 포함하는 기판 상에서 실시될 수 있다.
도 4는 도 3에 도시된 ST1 공정을 설명하기 위한 단면도이다.
도 4를 참조하면, ST1 단계는 제1 내지 제3 적층체들(A 내지 C)을 포함하는 적층 그룹(STG)을 형성하는 단계 및 적층 그룹(STG)을 관통하는 셀 플러그들(PL)을 형성하는 단계를 포함할 수 있다. 적층 그룹(STG)을 형성하는 단계는 제1 적층체(A)를 형성하는 단계, 제1 적층체(A) 상에 제2 적층체(B)를 형성하는 단계, 및 제2 적층체(B) 상에 제3 적층체(C)를 형성하는 단계를 포함할 수 있다.
제1 적층체(A)를 형성하는 단계는 제1 소스막(S1)을 형성하는 단계, 제1 소스막(S1) 상에 제1 보호막(103)을 형성하는 단계, 제1 보호막(103) 상에 희생 소스막(105)을 형성하는 단계, 희생 소스막(105) 상에 제2 보호막(107)을 형성하는 단계, 제2 보호막(107) 상에 제2 소스막(S2)을 형성하는 단계, 및 제2 소스막(S2) 상에 게이트 절연막(111)을 형성하는 단계를 포함할 수 있다.
제1 소스막(S1) 및 제2 소스막(S2)은 제1 도전형 불순물을 포함하는 도프트 실리콘막일 수 있다. 제1 보호막(103) 및 제2 보호막(107)은 희생 소스막(105)과 다른 식각 선택비를 갖도록, 희생 소스막(105)과 다른 물질로 형성될 수 있다. 희생 소스막(105)은 제1 소스막(S1) 또는 제2 소스막(S2)과 다른 식각 선택비를 갖도록, 제1 소스막(S1) 또는 제2 소스막(S2)과 다른 물질로 형성될 수 있다. 예를 들어, 제1 보호막(103) 및 제2 보호막(107)은 절연물로 형성되고, 희생 소스막(105)은 언도프트 반도체막으로 형성될 수 있다. 보다 구체적으로, 제1 보호막(103) 및 제2 보호막(107)은 산화막으로 형성되고, 희생 소스막(105)은 언도프트 실리콘막으로 형성될 수 있다.
제1 보호막(103)은 제1 소스막(S1)과 희생 소스막(105) 사이에 배치되어, 추후 희생 소스막(105)을 제거하는 동안 제1 소스막(S1)을 보호하여 제1 소스막(S1)의 손실을 방지할 수 있다. 제2 보호막(107) 및 제2 소스막(S2)은 희생 소스막(105)과 게이트 절연막(111) 사이에 순차로 적층된다. 제2 보호막(107)은 추후 희생 소스막(105)을 제거하는 동안 제2 소스막(S2)을 보호하여 제2 소스막(S2)의 손실을 방지할 수 있다. 제2 소스막(S2)은 추후 다층 메모리막(ML)을 식각하는 동안 게이트 절연막(111)을 보호하여 게이트 절연막(111)의 손실을 방지할 수 있다.
제1 보호막(103), 제2 보호막(107), 및 제2 소스막(S2) 중 적어도 하나는 경우에 따라 생략될 수 있다.
제2 적층체(B)를 형성하는 단계는 제1 적층체(A) 상에 제1 도전막(113)을 형성하는 단계를 포함할 수 있다. 제1 도전막(113)은 제1 도전형의 불순물을 포함하는 도프트 실리콘막일 수 있다.
제2 적층체(B)를 형성하는 단계는 제1 도전막(113) 상에 계면막(121)을 형성하는 단계를 더 포함할 수 있다.
제3 적층체(C)를 형성하는 단계는 제1 도전막(113) 상에 제1 물질막들(123) 및 제2 물질막들(125)을 한 층씩 교대로 적층하는 단계를 포함할 수 있다. 제2 물질막들(125)은 제1 물질막들(123)과 다른 물질로 형성된다. 계면막(121)이 형성된 경우, 계면막(121)은 제3 적층체(C)과 제1 도전막(113) 사이에 배치된다. 제3 적층체(C)의 최하층에 제1 물질막들(123) 중 하나가 배치된다.
제1 물질막들(123)은 희생용 절연물로 형성되고, 제2 물질막들(125)은 층간 절연막을 위한 절연물로 형성될 수 있다. 보다 구체적으로, 제1 물질막들(123)은 실리콘 질화막으로 형성되고, 제2 물질막들(125)은 실리콘 산화막으로 형성될 수 있다. 제1 및 제2 물질막들(123, 125)이 모두 절연물로 형성되는 경우, 후속에서 홀 또는 슬릿을 형성하기 위한 식각 공정들의 난이도를 낮출 수 있다.
도면에 도시하진 않았으나, 제1 물질막들(123)은 게이트 라인들을 위한 도전물로 형성되고, 제2 물질막들(126)은 층간 절연막을 위한 절연물로 될 수 있다. 이 경우, 제1 물질막들(123)은 제1 도전막(113)보다 저항이 큰 금속물로 형성된다. 예를 들어, 제1 물질막들(123)은 텅스텐을 포함할 수 있다.
계면막(121)은, 추후 희생용 절연물로 형성된 제1 물질막들(123)을 제거하는 동안 제1 도전막(113)을 보호할 수 있도록, 제1 물질막들(123)과 다른 절연물로 형성될 수 있다. 예를 들어, 계면막(121)은 산화막으로 형성될 수 있다.
계면막(121)은 커플링 유도가 용이하도록 얇은 두께로 형성될 수 있으며, 예를 들어, 제2 물질막들(125) 및 게이트 절연막(111)보다 얇게 형성될 수 있다.
제1 도전막(113)은 후술될 제1 관통부 형성 공정 동안, 식각 정지막 역할을 할 수 있도록 제1 물질막들(123) 및 제2 물질막들(125)과 다른 물질로 형성될 수 있다. 예를 들어, 제1 도전막(113)은 제1 도전형의 불순물을 포함하는 도프트 실리콘막으로 형성될 수 있다. 또한, 제1 도전막(113)은 후술될 제1 관통부 형성 공정 동안, 완전히 관통되지 않도록 제1 물질막들(123) 및 제2 물질막들(125) 각각보다 두껍게 형성될 수 있다.
후술될 컨택 소스막과 채널막(CH)간 접촉면의 높이를 최대한 제1 도전막(113)에 가깝게 배치하기 위해, 제2 소스막(S2)의 두께를 얇게 형성한다. 예를 들어, 제2 도전막(S2)은 제1 도전막(113), 제1 물질막들(123) 및 제2 물질막들(125) 각각보다 얇게 형성될 수 있다.
셀 플러그들(PL)을 형성하는 단계는 제3 적층체(C) 및 제2 적층체(B)를 관통하여 제1 소스막(S1) 내부로 연장된 홀들(H)을 형성하는 단계를 포함할 수 있다. 홀들(H)은 게이트 절연막(111), 제2 소스막(S2), 제2 보호막(107), 희생 소스막(105), 및 제1 보호막(103)을 관통하고 제1 소스막(S1) 내부로 연장된다.
셀 플러그들(PL)을 형성하는 단계는 홀들(H) 각각의 표면 상에 다층 메모리막(ML)을 형성하는 단계를 포함할 수 있다. 다층 메모리막(ML)은 제1 블로킹 절연막(131), 데이터 저장막(133) 및 터널 절연막(135)을 순차로 적층하여 형성될 수 있다. 다층 메모리막(ML)은 적층그룹(STG)의 상면을 노출시키도록 평탄화될 수 있다.
셀 플러그들(PL)을 형성하는 단계는 다층 메모리막(ML) 상에 채널막(CH)을 형성하는 단계를 포함할 수 있다. 채널막(CH)을 형성하는 단계는, 다층 메모리막(ML) 상에 반도체막을 형성하는 단계, 및 적층그룹(STG)의 상면이 노출되도록 반도체막의 표면을 평탄화하는 단계를 포함할 수 있다. 채널막(CH)은 홀들(H) 각각의 내부에 형성된다. 채널막(CH)은 홀들(H) 각각의 내부를 완전히 채우도록 형성되거나, 홀들(H) 각각의 중심영역을 개구하도록 형성될 수 있다.
채널막(CH)에 의해 홀들(H) 각각의 중심 영역이 개구된 경우, 셀 플러그들(PL)을 형성하는 단계는 홀들(H) 각각의 중심 영역을 코어 절연막(141)으로 채우는 단계를 더 포함할 수 있다.
셀 플러그들(PL)을 형성하는 단계는 코어 절연막(141) 상에 캡핑 패턴(143)을 형성하는 단계를 더 포함할 수 있다. 이를 위해, 코어 절연막(141)의 상단을 리세스하여 홀들(H) 각각의 상단을 개구시킬 수 있다. 이로써, 코어 절연막(141)의 높이는 홀들(H) 각각의 높이 및 채널막(CH)의 높이보다 낮게 형성될 수 있다. 이 후, 높이가 낮아진 코어 절연막(141) 상에 홀들(H) 각각의 상단을 채우는 캡핑 패턴(143)을 형성할 수 있다. 캡핑 패턴(143)은 제1 도전형의 불순물을 포함하는 도프트 실리콘막으로 형성될 수 있다.
상술한 셀 플러그들(PL) 형성 공정을 통해, 다층 메모리막(ML)으로 둘러싸인 채널막(CH)을 홀들(H) 각각의 내부에 형성할 수 있다.
도 3을 참조하면, ST1 단계 이 후, 슬릿을 형성하는 ST3 단계를 실시할 수 있다.
도 5a 내지 도 5c는 도 3에 도시된 ST3 단계를 설명하기 위한 단면도들이다.
도 5a를 참조하면 ST3 단계는 제1 도전막(113)이 관통되기 전까지, 제1 식각 물질로 제3 적층체(C)를 선택적으로 식각하여, 제3 적층체(C)를 관통하는 제1 관통부를(TH1) 형성하는 단계를 포함할 수 있다. 제1 관통부(TH1)는 슬릿의 일부이다.
제1 관통부(TH1)를 형성하는 동안 계면막(121)이 더 식각될 수 있다. 제1 식각 물질은 제1 도전막(113)에 비해 제3 적층체(C)를 더 빠르게 식각할 수 있는 물질로 선택된다. 이로써, 제1 도전막(113)은 식각 정지막 역할을 할 수 있다. 제1 도전막(113)이 제1 식각 물질에 의해 일부 손실되더라도, 제1 도전막(113)의 두께는 식각 정지막 역할을 할 수 있을 만큼 두껍게 형성되므로 제1 도전막(113)은 제1 관통부(TH1)에 의해 완전히 관통되지 않는다.
도 5b를 참조하면 ST3 단계는 게이트 절연막(111)이 관통되기 전까지, 제2 식각 물질로 제1 도전막(113)을 선택적으로 식각하여 제2 관통부(TH2)를 형성하는 단계를 포함할 수 있다. 제2 관통부(TH2)는 제1 관통부(TH1)에 연결되고 제1 도전막(113)을 관통하여 게이트 절연막(111)을 노출시킨다. 제2 관통부(TH2)는 슬릿의 일부이다.
제2 식각 물질은 게이트 절연막(111)의 손실없이 제1 도전막(113)을 선택적으로 식각할 수 있는 물질로 선택된다. 이로써, 게이트 절연막(111)은 식각 정지막 역할을 할 수 있고, 제2 관통부(TH2)에 의해 완전히 관통되지 않는다.
제2 관통부(TH2)를 형성하는 단계 이후, 제2 관통부(TH2)를 통해 노출된 제1 도전막(113)의 측벽을 산화시켜 제1 버퍼막(165)을 형성할 수 있다. 제1 버퍼막(165)은 후속 공정들로부터 제1 도전막(113)을 보호할 수 있다.
도 5c를 참조하면, ST3 단계는 게이트 절연막(111), 제2 소스막(S2) 및 제2 보호막(107)을 식각하여 희생 소스막(105)을 노출시키는 제3 관통부(TH3)를 형성하는 단계를 포함할 수 있다. 제3 관통부(TH3)는 제2 관통부(TH2)에 연결되고, 슬릿(SI)의 일부이다. 즉, 슬릿(SI)은 제1 내지 제3 관통부들(TH1 내지 TH3)의 연결구조로 정의될 수 있다. 제1 내지 제3 관통부들(TH1 내지 TH3)은 동일한 방향으로 연장될 수 있으며, 예를 들어, 도 2 에 도시된 제2 방향(Ⅱ)으로 연장될 수 있다. 제1 내지 제3 관통부들(TH1 내지 TH3)은 제3 방향(Ⅲ)으로 일렬로 배치된다.
슬릿(SI)은 제1 관통부(TH1)로부터 연장되어 제1 도전막(113) 및 게이트 절연막(111)을 관통하고, 희생 소스막(105)을 노출시킨다. 슬릿(SI)은 제3 적층체(C) 및 제2 적층체(B) 각각을 제1 그룹의 셀 플러그들(G1)을 감싸는 제1 블록 적층체와, 제2 그룹의 셀 플러그들(G2)을 감싸는 제2 블록 적층체로 분리시킬 수 있다.
도 3을 참조하면, ST3 단계 이 후, 채널막의 측벽을 노출시키는 ST5 단계를 실시할 수 있다.
도 6a 내지 도 6e는 도 3에 도시된 ST5 공정을 설명하기 위한 단면도들이다.
도 6a를 참조하면, ST5 단계는 슬릿(SI)의 측벽 상에 다층 보호막(PML)을 형성하는 단계를 포함할 수 있다.
다층 보호막(PML)은 순차로 적층된 제1 측벽막(151), 제2 측벽막(153), 및 제3 측벽막(155)을 포함할 수 있다. 제1 측벽막(151)은 제1 블로킹 절연막(131)에 대한 식각 선택비를 갖는 절연물로 형성되고, 제2 측벽막(153)은 데이터 저장막(133)에 대한 식각 선택비를 갖는 절연물로 형성되고, 제3 측벽막(155)은 터널 절연막(135)에 대한 식각 선택비를 갖는 절연물로 형성될 수 있다. 제1 측벽막(151) 및 제3 측벽막(155)은 데이터 저장막(133)과 동일한 물질로 형성될 수 있다. 구체적인 예를 들면, 제1 측벽막(151) 및 제3 측벽막(155)은 질화막으로 형성될 수 있다. 제2 측벽막(153)은 산화막으로 형성될 수 있다.
다층 보호막(PML)은 에치-백 공정을 통해 슬릿(SI)의 바닥면 상에서 제거될 수 있다. 이로써, 희생 소스막(105)이 노출될 수 있다.
도 6b를 참조하면, ST5 단계는 슬릿(SI)을 통해 희생 소스막(105)을 제거하는 단계를 포함할 수 있다. 이에 따라, 다층막(ML)을 노출하는 소스 영역(SA)이 제1 보호막(103)과 제2 보호막(107) 사이에서 개구될 수 있다.
희생 소스막(105)이 제거되는 동안, 희생 소스막(105)에 대한 식각 선택비를 갖는 제1 보호막(103) 및 제2 보호막(107)에 의해 제1 소스막(S1) 및 제2 소스막(S2)이 보호될 수 있다. 또한, 제3 적층체(C), 제2 적층체(B), 게이트 절연막(111), 및 제2 소스막(S2) 각각이 다층 보호막(PML)에 의해 보호될 수 있다.
도 6c를 참조하면, ST5 단계는 제1 소스막(S1)과 제2 소스막(S2) 사이의 제1 블로킹 절연막(131)의 일부를 제거하는 단계를 포함할 수 있다. 이 때, 식각 물질은 슬릿(SI)과 소스 영역(SA)을 통해 유입될 수 있다. 제1 블로킹 절연막(131)의 식각은 소스 영역(SA)을 통해 데이터 저장막(133)이 노출될 때까지 실시된다.
제1 블로킹 절연막(131)을 식각하는 동안, 제1 보호막(103) 및 제2 보호막(107)이 제거되어 제1 소스막(S1)과 제2 소스막(S2)이 노출될 수 있다. 제1 블로킹 절연막(131)을 식각하는 동안, 소스 영역(SA)에 인접한 제2 측벽막(153)의 일부가 제거될 수 있다. 반면, 제1 블로킹 절연막(131)에 대한 식각 선택비를 갖는 제1 측벽막(151) 및 제3 측벽막(155)은 제1 블로킹 절연막(131)을 식각하여 데이터 저장막(133)을 노출시키는 동안 거의 식각되지 않는다.
도 6d를 참조하면, ST5 단계는 제1 소스막(S1)과 제2 소스막(S2) 사이에서 노출된 데이터 저장막(133)의 일부를 제거하는 단계를 포함할 수 있다. 이 때, 식각 물질은 슬릿(SI)과 소스 영역(SA)을 통해 유입될 수 있다. 데이터 저장막(133)의 식각은 소스 영역(SA)을 통해 터널 절연막(135)이 노출될 때까지 실시된다. 데이터 저장막(133)의 식각영역은 터널 절연막(135)과 잔류된 제1 블로킹 절연막(131) 사이를 파고들어 연장될 수 있다.
데이터 저장막(133)을 식각하는 동안, 제3 측벽막(155)이 제거되어 제2 측벽막(153)이 노출될 수 있고, 제1 측벽막(151)의 일부가 제거될 수 있다. 데이터 저장막(133)을 식각하는 동안, 제2 측벽막(155)은 데이터 저장막(133)에 대한 식각 선택비를 가지므로 제거되지 않고 잔류하여 제3 적층체(C) 및 제2 적층체(B)를 보호할 수 있다.
도 6e를 참조하면, ST5 단계는 소스 영역(SA)을 통해 노출된 터널 절연막(135)의 일부를 제거하는 단계를 포함할 수 있다. 이 때, 식각 물질은 슬릿(SI)과 소스 영역(SA)을 통해 유입될 수 있다. 터널 절연막(135)의 식각은 채널막(CH)의 측벽이 노출될 때까지 실시된다. 터널 절연막(135)의 식각영역은 제2 소스막(S2)과 채널막(CH) 사이와, 제1 소스막(S1)과 채널막(CH) 사이로 파고들어 연장될 수 있다.
터널 절연막(135)을 식각하는 동안, 제2 측벽막(153)이 제거되어 제1 측벽막(151)이 노출될 수 있고, 제1 블로킹 절연막(131)의 일부가 제거될 수 있다. 터널 절연막(135)을 식각하는 동안, 제1 측벽막(151)은 터널 절연막(135)에 대한 식각 선택비를 가지므로 제거되지 않고 잔류하여 제3 적층체(C) 및 제2 적층체(B)를 보호할 수 있다.
상술한 ST5 단계를 실시하여, 소스 영역(SA)을 통해 채널막(CH)의 측벽, 제1 및 제2 소스막들(S1, S2)을 노출시킬 수 있다. 또한, ST5 단계를 실시하는 동안, 제2 소스막(S2)과 채널막(CH) 사이의 다층 메모리막의 일부 및 제1 소스막(S1)과 채널막(CH) 사이의 다층 메모리막의 일부가 제거될 수 있다. 이로써, 제2 소스막들(S2)과 채널막(CH) 사이에 제1 링 타입 홈(RA1)이 형성되고, 제1 소스막(S1)과 채널막(CH) 사이에 제2 링 타입 홈(RA2)이 형성될 수 있다.
소스 영역(SA)에 의해 다층 메모리막은 제1 다층 메모리 패턴(ML1)과 제2 다층 메모리 패턴(ML2)으로 분리된다.
도 3을 참조하면, ST5 단계 이 후, 희생 소스막을 컨택 소스막으로 대체하는 ST7 단계를 실시할 수 있다.
도 7a 및 도 7b는 도 3에 도시된 ST7 단계를 설명하기 위한 단면도들이다.
도 7a를 참조하면, ST7 단계에서 형성된 컨택 소스막(S3)은 소스 영역(SA)을 통해 노출된 채널막(CH)의 측벽, 제1 및 제2 소스막들(S1, S2)에 직접 접촉된다. 컨택 소스막(S3)은 제1 도전형 불순물을 포함하는 도프트 실리콘막으로 형성될 수 있다. 컨택 소스막(S3)은 제1 및 제2 링 타입 홈들을 채우도록 형성된다.
컨택 소스막(S3)은 선택적 성장 방식(예를 들어, SEG: Selective Epitaxial Growth) 또는 비선택적 증착 방식(예를 들어, CVD: chemical vapor deposition)을이용하여 형성될 수 있다. 선택적 성장 방식을 이용하는 경우, 채널막(CH), 제1 및 제2 소스막들(S1, S2)이 시드층 역할을 할 수 있다. 비선택적 증착 방식을 이용하는 경우, 컨택 소스막(S3)은 슬릿(SI) 내부에서 제1 측벽막(151) 상에 형성될 수 있다.
도 7b를 참조하면, ST7 단계는 슬릿(SI) 내부의 컨택 소스막(S3)의 일부를 제거하는 단계를 더 포함할 수 있다.
상술한 ST7 단계를 통해, 컨택 소스막(S3)은 제1 소스막(S1) 및 제2 소스막(S2) 사이의 공간에 한하여 잔류될 수 있다. 한편, 제1 측벽막(151), 제2 소스막(S2) 및 제1 소스막(S1)의 측벽이 노출될 수 있다.
제1 및 제2 소스막들(S1 및 S2)과 잔류되는 컨택 소스막(S3)은 소스 구조(SS)를 정의한다. 소스 구조(SS)의 컨택 소스막(S3)은 게이트 절연막(111)에 의해 제1 도전막(113)으로부터 절연된다.
도 3을 참조하면, ST7 단계 이 후, 제1 물질막들 또는 제2 물질막들을 제3 물질막들로 대체하기 위한 리플레이스 공정 ST9가 실시될 수 있다. 제1 물질막들이 희생용 절연물이고 제2 물질막들이 층간 절연막용 절연물인 경우, 제1 물질막들이 제3 물질막들로 대체될 수 있다. 이 경우, 제3 물질막들은 제1 도전막보다 저항이 낮은 도전물로 구성될 수 있다. 제1 물질막들이 도전 패턴들이고, 제2 물질막들이 희생용 물질막인 경우, 제2 물질막들이 제3 물질막들로 대체될 수 있다. 이 경우, 제3 물질막들은 절연물일 수 있다. 이하에서는 제1 물질막들이 제3 물질막들로 대체되는 경우를 예시하고 있으나, 본 발명은 이에 제한되지 않는다.
도 8a 내지 도 8c는 도 3에 도시된 ST9 단계를 설명하기 위한 단면도들이다.
도 8a를 참조하면, ST9 단계를 실시하기 전, 슬릿(SI)을 통해 노출된 제1 및 제2 소스막들(S1 및 S2)과 컨택 소스막(S3) 각각의 표면을 산화시켜 제2 버퍼막(171)을 형성할 수 있다.
도 8b를 참조하면, ST9 단계는 제1 물질막들(123)을 선택적으로 제거하여 제1 다층 메모리 패턴(ML1)을 노출하는 개구부들(OP)을 제2 물질막들(125) 사이에 형성하는 단계를 포함할 수 있다.
도 8c를 참조하면, ST9 단계는 개구부들을 제1 도전막(113)보다 저항이 낮은 도전물로 구성된 제3 물질막들(183)로 채우는 단계를 포함할 수 있다. 제3 물질막들(183)은 도 2에서 상술한 도전 패턴들(CP1 내지 CPk)에 대응될 수 있다. 제3 물질막들(183) 중 최하부막, 제1 도전막(113), 및 계면막(121)은 소스 셀렉트 라인(SSL)을 구성할 수 있다.
제3 물질막들(183)을 구성하는 도전물은 개구부들 내부 뿐 아니라 슬릿(SI) 내부에도 형성될 수 있다. 이 경우, 슬릿(SI)에 형성된 도전물은 식각 공정에 의해 제거될 수 있다. 이 때, 제1 버퍼막(165) 및 제2 버퍼막(171)에 의해 제1 및 제2 소스막들(S1 및 S2)과 컨택 소스막(S3)을 보호할 수 있다.
제3 물질막들(183)을 형성하기 전, 개구부들 각각의 표면을 따라 제2 블로킹 절연막(181)을 더 형성할 수 있다. 제2 블로킹 절연막(181)은 제1 블로킹 절연막(131)의 기능을 보강할 수 있다. 제2 블로킹 절연막(181)은 고유전율 절연막으로 형성될 수 있다. 보다 구체적으로, 제2 블로킹 절연막(181)은 알루미늄 산화막을 포함할 수 있다. 알루미늄 산화막은 비정질상태로 증착된 후, 열처리 공정을 통해 결정화될 수 있다.
제1 및 제2 소스막들(S1 및 S2)과 컨택 소스막(S3) 내부의 제1 도전형 불순물이 채널막(CH) 내부로 확산되도록 열처리 공정을 수행할 수 있다. 이로써, 채널막(CH) 내부에 소스 정션(JN)을 형성할 수 있다. 소스 정션(JN)은 제2 블로킹 절연막(181)을 형성하기 위한 열처리 공정을 이용하여 형성되거나, 별도의 열처리 공정을 추가로 실시하여 형성될 수 있다.
본 발명의 실시 예에 따르면, 채널막(CH)과 컨택 소스막(S3)의 접촉면(CTS)과 소스 셀렉트 라인(SSL)의 제1 도전막(113)간 거리가 최소화 될 수 있다. 그 결과, 소스 정션(JN)이 제1 도전막(113) 및 최하층 제2 도전막(CP1)의 측벽들에 마주하도록 채널막(CH) 내부로 용이하게 확장될 수 있다. 소스 정션(JN)은 소거 동작의 특성확보를 위해, 접촉면(CTS)으로부터 제1 도전막(113)보다 높은 높이까지 확장될 수 있다.
도 3을 참조하면, ST9 단계 이 후, 불순물을 주입하는 ST11 단계를 실시할 수 있다.
도 9a 및 도 9b는 도 3에 도시된 ST11 단계를 설명하기 위한 단면도들이다.
도 9a를 참조하면, ST11 단계는 슬릿(SI)을 통해 제1 도전형의 불순물을 주입하여 제2 도핑 영역(DA2)을 형성하는 단계를 포함할 수 있다. 제2 도핑 영역(DA2)은 슬릿(SI)을 통해 노출된 제1 및 제2 소스막들(S1 및 S2)과 컨택 소스막(S3)의 표면으로부터 제1 및 제2 소스막들(S1 및 S2)과 컨택 소스막(S3) 각각의 내부를 향하여 제1 도전형의 불순물을 주입하여 형성할 수 있다.
제2 도핑 영역(DA2)은 도 2에서 상술한 바와 같이 제1 도전형의 불순물을 제3 농도로 포함할 수 있다. 제2 도핑 영역(DA)을 형성할 때, 슬릿(SI)의 측벽에 접한 컨택 소스막(S3) 및 제2 소스막(S2)의 측벽으로부터 컨택 소스막(S3) 및 제2 소스막(S2)의 내부로 제1 도전형의 불순물이 주입될 수 있도록 틸트 이온 주입 공정을 실시할 수 있다.
도 9b를 참조하면, ST11 단계는 슬릿(SI)을 통해 제1 도전형의 불순물을 주입하여 제1 도핑 영역(DA1)을 형성하는 단계를 포함할 수 있다. 제1 도핑 영역(DA1)은 슬릿(SI)의 바닥면을 통해 노출된 제1 소스막(S1)의 표면으로부터 제1 소스막(S1)의 내부를 향하여 제1 도전형의 불순물을 주입하여 형성할 수 있다.
제1 도핑 영역(DA1)은 도 2에서 상술한 바와 같이 제1 도전형의 불순물을 제2 농도로 포함할 수 있다.
도 3을 참조하면, ST11 단계 이 후, 소스 콘택 라인(197)을 형성하는 ST13 단계를 실시할 수 있다.
도 10은 도 3에 도시된 ST13 단계를 설명하기 위한 단면도이다.
도 10을 참조하면, ST13 단계는 슬릿(SI)의 측벽에 측벽 절연막(195)을 형성하는 단계를 포함할 수 있다. 측벽 절연막(195)은 슬릿(SI)의 바닥면에서 제거된다.
ST13 단계는 슬릿(SI) 내부를 채우는 소스 콘택 라인(197)을 형성하는 단계를 포함한다. 소스 콘택 라인(197)은 측벽 절연막(195)에 의해 둘러싸이고, 제2 블로킹 절연막(181) 및 제2 버퍼막(171)을 관통하여 제1 도핑 영역(DA1)에 접촉된다.
도 11은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 11을 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 소자(1120)는 도 1 및 도 2에서 상술한 구조를 포함할 수 있다. 메모리 소자(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 메모리 소자(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(1112), 호스트 인터페이스(1113), ECC(Error Correction Code)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(1114)는 메모리 소자(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 소자(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 소자(1120)와 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer Small Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 12는 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
도 12를 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 도 11을 참조하여 설명한 바와 같이, 메모리 소자(1212), 메모리 컨트롤러(1211)로 구성될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
SSL: 소스 셀렉트 라인 113: 제1 도전막
CP1 내지 CPk: 제2 도전막 WL1 내지 WLn: 워드 라인
SS: 소스구조 S1: 제1 소스막
S2: 제2 소스막 S3: 컨택 소스막
DA1: 제1 도핑 영역 DA2: 제2 도핑 영역
111: 게이트 절연막 ILD: 층간 절연막
121: 계면막 CH: 채널막
CTS: 접촉면 ML1: 제1 다층 메모리 패턴
ML2: 제2 다층 메모리 패턴 JN: 소스 정션
SI: 슬릿 195: 측벽 절연막
197: 소스 콘택 라인 STG: 적층 그룹
105: 희생 소스막 103: 제1 보호막
107: 제2 보호막 123: 제1 물질막
125: 제2 물질막 ML: 다층 메모리막
TH1: 제1 관통부 TH2: 제2 관통부
TH3: 제3 관통부 165: 제1 버퍼막
171: 제2 버퍼막 183: 제3 물질막
RA1: 제1 링 타입 홈 RA2: 제2 링 타입 홈

Claims (30)

  1. 제1 도전막 및 상기 제1 도전막 상에 배치된 제2 도전막을 포함하는 소스 셀렉트 라인;
    상기 소스 셀렉트 라인 상부에 서로 이격되어 적층된 워드 라인들;
    상기 워드 라인들 및 상기 소스 셀렉트 라인을 관통하고, 상기 소스 셀렉트 라인보다 하부를 향하여 돌출된 채널막; 및
    상기 소스 셀렉트 라인 하부에 배치되어 상기 채널막의 측벽에 직접 접촉된 소스구조를 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 소스 셀렉트 라인은
    상기 제1 도전막 및 상기 제2 도전막 사이에 배치되고, 절연물로 형성된 계면막을 더 포함하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 소스 셀렉트 라인에 인가되는 동작 전압은
    상기 제1 도전막 및 상기 제2 도전막 중 적어도 어느 하나에 인가되고, 상기 제1 도전막 및 상기 제2 도전막간 커플링을 유도하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 소스구조는 제1 소스막, 제2 소스막, 및 상기 제1 소스막과 제2 소스막 사이에 배치된 컨택 소스막을 포함하고,
    상기 제2 소스막은 상기 제1 소스막보다 상기 소스 셀렉트 라인에 가깝게 배치된 반도체 장치.
  5. 제 4 항에 있어서,
    상기 제2 소스막은 상기 제1 도전막, 상기 제2 도전막 및 상기 워드 라인들 각각보다 얇게 형성되고,
    상기 제1 도전막은 상기 제2 도전막 및 상기 워드 라인들 각각보다 두껍게 형성된 반도체 장치.
  6. 제 4 항에 있어서,
    상기 제1 내지 컨택 소스막들 각각은 제1 도전형의 불순물을 제1 농도로 포함하는 도프트 실리콘막으로 형성된 반도체 장치.
  7. 제 1 항에 있어서,
    상기 소스구조와 상기 제1 도전막 사이에 배치된 게이트 절연막;
    상기 제1 도전막과 상기 제2 도전막 사이에 배치된 계면막; 및
    상기 워드 라인들 중 최하층막과 상기 제2 도전막 사이와, 서로 이웃한 상기 워드 라인들 사이에 배치된 층간 절연막들을 더 포함하고,
    상기 계면막은 상기 게이트 절연막 및 상기 층간 절연막들 각각보다 얇게 형성된 반도체 장치.
  8. 제 7 항에 있어서,
    상기 채널막의 외벽을 감싸고, 상기 소스구조에 의해 서로 분리된 제1 다층 메모리 패턴 및 제2 다층 메모리 패턴을 더 포함하고,
    상기 제1 및 제2 다층 메모리 패턴들 사이에 배치된 상기 채널막의 측벽과 상기 소스구조의 측벽이 서로 직접 접촉되고,
    상기 채널막의 측벽과 상기 소스구조의 측벽 간 접촉면은 상기 게이트 절연막과 상기 소스구조의 계면이 배치된 높이까지 연장된 반도체 장치.
  9. 제 8 항에 있어서,
    상기 접촉면으로부터 상기 채널막의 내부로 확산된 제1 도전형 불순물을 포함하고, 상기 제1 및 제2 도전막들의 측벽에 마주하는 소스 정션을 더 포함하는 반도체 장치.
  10. 제 1 항에 있어서,
    상기 제2 도전막 및 상기 워드 라인들은 동일한 도전물로 형성되고, 상기 제1 도전막보다 저항이 낮은 도전물로 형성된 반도체 장치.
  11. 제 1 항에 있어서,
    상기 제1 도전막과 상기 소스구조는 제1 도전형의 불순물을 포함하는 도프트 실리콘막으로 형성된 반도체 장치.
  12. 제 11 항에 있어서,
    상기 소스구조는 상기 제1 도전형의 불순물을 제1 농도로 포함하는 반도체 장치.
  13. 제 12 항에 있어서,
    상기 워드 라인들 및 상기 소스 셀렉트 라인을 관통하여 상기 소스구조의 내부로 연장된 슬릿;
    상기 제1 도전형의 불순물을 상기 제1 농도보다 높은 제2 농도로 포함하고, 상기 슬릿의 바닥면과 접한 상기 소스구조의 제1 표면으로부터 상기 소스구조의 내부를 향하여 제1 두께로 형성된 제1 도핑 영역; 및
    상기 제1 도핑 영역에 직접 접촉되어, 상기 슬릿 내부에 배치된 소스 콘택 라인을 더 포함하는 반도체 장치.
  14. 제 13 항에 있어서,
    상기 제1 도전형의 불순물을 상기 제1 농도보다 높고 상기 제2 농도보다 낮은 제3 농도로 포함하고, 상기 슬릿의 측벽에 접한 상기 소스구조의 제2 표면으로부터 상기 소스구조의 내부를 향하여 제2 두께로 형성된 제2 도핑 영역; 및
    상기 소스 콘택 라인과 상기 슬릿의 측벽 사이에 배치된 측벽 절연막을 더 포함하는 반도체 장치.
  15. 제1 소스막, 상기 제1 소스막 상의 희생 소스막, 상기 희생 소스막 상의 게이트 절연막, 상기 게이트 절연막 상의 제1 도전막, 상기 제1 도전막 상에 교대로 적층되고 제1 물질막들 및 제2 물질막들을 포함하는 적층 그룹을 형성하는 단계;
    상기 제1 물질막들 및 상기 제2 물질막들을 관통하여 상기 제1 소스막 내부로 연장되고 다층 메모리막으로 둘러싸인 채널막을 형성하는 단계;
    상기 제1 도전막이 관통되기 전까지, 제1 식각 물질로 상기 제1 물질막들 및 상기 제2 물질막들을 선택적으로 식각하여 상기 제1 물질막들 및 상기 제2 물질막들을 관통하는 제1 관통부를 형성하는 단계;
    상기 제1 관통부로부터 연장되어 상기 제1 도전막 및 상기 게이트 절연막을 관통하는 슬릿을 형성하는 단계; 및
    상기 슬릿을 통해, 상기 희생 소스막을, 상기 제1 소스막 및 상기 채널막에 직접 접촉되고 상기 게이트 절연막에 의해 상기 제1 도전막으로부터 절연되는 컨택 소스막으로, 대체하는 단계를 포함하는 반도체 장치의 제조방법.
  16. 제 15 항에 있어서,
    상기 적층 그룹은
    상기 제1 소스막과 상기 희생 소스막 사이에 배치된 제1 보호막, 상기 희생 소스막과 상기 게이트 절연막 사이에 순차로 적층된 제2 보호막 및 제2 소스막, 상기 제1 및 제2 물질막들의 적층체와 상기 제1 도전막 사이에 배치된 계면막을 더 포함하는 반도체 장치의 제조방법.
  17. 제 16 항에 있어서,
    상기 제1 보호막, 상기 제2 보호막, 상기 제2 물질막들, 및 상기 계면막을 절연물로 형성되는 반도체 장치의 제조방법.
  18. 제 17 항에 있어서,
    상기 계면막은 상기 제2 물질막들 및 상기 게이트 절연막보다 얇게 형성되는 반도체 장치의 제조방법.
  19. 제 16 항에 있어서,
    상기 제1 소스막, 상기 제2 소스막, 상기 컨택 소스막, 및 상기 제1 도전막은 제1 도전형의 불순물을 포함하는 도프트 실리콘막으로 형성되는 반도체 장치의 제조방법.
  20. 제 16 항에 있어서,
    상기 슬릿을 형성하는 단계는
    상기 게이트 절연막이 관통되기 전까지, 제2 식각 물질로 상기 제1 도전막을 식각하여, 상기 제1 관통부에 연결되고 상기 제1 도전막을 관통하는 제2 관통부를 형성하는 단계;
    상기 제2 관통부를 통해 노출된 상기 제1 도전막의 측벽을 산화시켜 제1 버퍼막을 형성하는 단계; 및
    상기 게이트 절연막, 상기 제2 소스막, 및 상기 제2 보호막을 식각하여 상기 제2 관통부에 연결되고, 상기 희생 소스막을 노출시키는 제3 관통부를 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  21. 제 16 항에 있어서,
    상기 제2 소스막은 상기 제1 도전막, 상기 제1 물질막들 및 상기 제2 물질막들 각각보다 얇게 형성된 반도체 장치의 제조방법.
  22. 제 16 항에 있어서,
    상기 슬릿을 통해 상기 희생 소스막을 상기 컨택 소스막으로 대체하는 단계는,
    상기 슬릿을 통해 노출된 희생 소스막을 제거하여 상기 제1 보호막 및 상기 제2 보호막 사이의 소스영역을 개구시키는 단계;
    상기 소스 영역을 통해 상기 채널막의 측벽, 상기 제1 및 제2 소스막들이 노출될 수 있도록, 상기 제1 소스막 및 상기 제2 소스막 사이의 상기 다층 메모리막 일부와, 상기 제1 보호막 및 상기 제2 보호막을 제거하는 단계; 및
    상기 소스 영역을 통해 노출된 상기 채널막의 측벽, 상기 제1 및 제2 소스막들에 직접 접촉되는 상기 컨택 소스막을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  23. 제 22 항에 있어서,
    상기 다층 메모리막의 일부를 제거하는 단계에서, 상기 제2 소스막과 상기 채널막 사이의 제1 링 타입 홈 및 상기 제1 소스막과 상기 채널막 사이의 제2 링 타입 홈이 형성되고,
    상기 컨택 소스막은 상기 제1 및 제2 링 타입 홈을 채우도록 형성되는 반도체 장치의 제조방법.
  24. 제 15 항에 있어서,
    상기 제1 도전막은 상기 제1 물질막들 및 상기 제2 물질막들 각각보다 두껍게 형성되는 반도체 장치의 제조방법.
  25. 제 15 항에 있어서,
    상기 슬릿을 통해 상기 제1 물질막들을 상기 제1 도전막보다 저항이 낮은 도전물로 구성된 제3 물질막들로 대체하는 단계를 더 포함하는 반도체 장치의 제조방법.
  26. 제 15 항에 있어서,
    상기 컨택 소스막 및 상기 제1 소스막에 포함된 제1 도전형의 불순물이 상기 채널막 내부로 확산되도록 열처리 공정을 실시하여 상기 채널막 내부에 소스 정션을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  27. 제 26 항에 있어서,
    상기 소스 정션은 상기 채널막의 측벽과 상기 컨택 소스막간 접촉면으로부터 상기 제1 도전막보다 높은 높이까지 확장되는 반도체 장치의 제조방법.
  28. 제 15 항에 있어서,
    상기 슬릿을 통해 노출된 상기 컨택 소스막 및 상기 제1 소스막 각각의 표면을 산화시켜 제2 버퍼막을 형성하는 단계;
    상기 슬릿의 바닥면에 접한 상기 제1 소스막의 표면으로부터 상기 제1 소스막의 내부를 향하여 제1 도전형의 불순물을 주입하여 제1 도핑 영역을 형성하는 단계;
    상기 슬릿의 측벽에 측벽 절연막을 형성하는 단계; 및
    상기 측벽 절연막에 의해 둘러싸이고, 상기 슬릿 내부를 채우고, 상기 제2 버퍼막을 관통하여 상기 제1 도핑 영역에 접촉된 소스 콘택 라인을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  29. 제 28 항에 있어서,
    상기 슬릿의 측벽에 접한 상기 컨택 소스막의 측벽으로부터 상기 컨택 소스막의 내부를 향하여 상기 제1 도전형의 불순물을 주입하여 제2 도핑 영역을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  30. 제 29 항에 있어서,
    상기 제1 도전형의 불순물은
    상기 컨택 소스막 및 상기 제1 소스막을 포함하는 소스 구조 내부에 제1 농도로 분포되고,
    상기 제1 도핑 영역 내부에 상기 제1 농도보다 높은 제2 농도로 분포되고,
    상기 제2 도핑 영역 내부에 상기 제1 농도보다 높고 상기 제2 농도보다 낮은 제3 농도로 분포되는 반도체 장치의 제조방법.
KR1020170076719A 2017-06-16 2017-06-16 반도체 장치 및 그 제조방법 KR20180137272A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020170076719A KR20180137272A (ko) 2017-06-16 2017-06-16 반도체 장치 및 그 제조방법
US15/850,225 US10418372B2 (en) 2017-06-16 2017-12-21 Semiconductor device and method of manufacturing the same
CN201810035376.4A CN109148472B (zh) 2017-06-16 2018-01-15 半导体装置及其制造方法
US16/529,608 US10644014B2 (en) 2017-06-16 2019-08-01 Semiconductor device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020170076719A KR20180137272A (ko) 2017-06-16 2017-06-16 반도체 장치 및 그 제조방법

Publications (1)

Publication Number Publication Date
KR20180137272A true KR20180137272A (ko) 2018-12-27

Family

ID=64658263

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170076719A KR20180137272A (ko) 2017-06-16 2017-06-16 반도체 장치 및 그 제조방법

Country Status (3)

Country Link
US (2) US10418372B2 (ko)
KR (1) KR20180137272A (ko)
CN (1) CN109148472B (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10263010B2 (en) 2017-06-16 2019-04-16 SK Hynix Inc. Semiconductor device and manufacturing method thereof
US10418372B2 (en) 2017-06-16 2019-09-17 SK Hynix Inc. Semiconductor device and method of manufacturing the same
CN113130506A (zh) * 2020-01-15 2021-07-16 爱思开海力士有限公司 半导体存储器装置及半导体存储器装置的制造方法
US11778831B2 (en) 2020-10-07 2023-10-03 SK Hynix Inc. Manufacturing method of semiconductor memory device

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10868033B2 (en) * 2017-11-16 2020-12-15 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and fabricating methods thereof
KR102549967B1 (ko) 2017-11-21 2023-06-30 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
JP2020141076A (ja) * 2019-02-28 2020-09-03 キオクシア株式会社 半導体記憶装置
KR20200126686A (ko) 2019-04-30 2020-11-09 에스케이하이닉스 주식회사 반도체 장치의 제조 방법
CN110914990A (zh) 2019-06-17 2020-03-24 长江存储科技有限责任公司 具有在栅极线缝隙中的支撑结构的三维存储器件和用于形成其的方法
CN112736086B (zh) * 2019-06-17 2023-01-13 长江存储科技有限责任公司 用于利用支撑结构形成三维存储器件的方法和产生的三维存储器件
KR102668616B1 (ko) 2019-06-17 2024-05-24 양쯔 메모리 테크놀로지스 씨오., 엘티디. 게이트 라인 슬릿이 없는 3차원 메모리 디바이스 및 그 형성 방법
JP7427685B2 (ja) 2019-06-17 2024-02-05 長江存儲科技有限責任公司 スリット構造に支持構造を伴う三次元メモリデバイス、およびその三次元メモリデバイスを形成するための方法
US10950613B2 (en) * 2019-07-08 2021-03-16 SK Hynix Inc. Semiconductor device and a method of manufacturing a semiconductor device
KR20210015343A (ko) * 2019-08-01 2021-02-10 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법
US10985252B2 (en) 2019-08-26 2021-04-20 Micron Technology, Inc. Integrated assemblies, and methods of forming integrated assemblies
JP2021048189A (ja) * 2019-09-17 2021-03-25 キオクシア株式会社 半導体記憶装置
KR20210041882A (ko) * 2019-10-08 2021-04-16 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조방법
US11348939B2 (en) 2019-12-20 2022-05-31 Micron Technology, Inc. Integrated assemblies, and methods of forming integrated assemblies
US11251120B2 (en) 2020-01-07 2022-02-15 SK Hynix Inc. Semiconductor memory device and method of manufacturing the same
KR20210092091A (ko) * 2020-01-15 2021-07-23 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
CN111244101A (zh) * 2020-01-16 2020-06-05 长江存储科技有限责任公司 一种三维存储器以及三维存储器的制备方法
CN111223872B (zh) * 2020-01-17 2023-04-07 长江存储科技有限责任公司 一种3d nand存储器及其制造方法
KR20210103255A (ko) * 2020-02-13 2021-08-23 삼성전자주식회사 3차원 비휘발성 메모리 소자 및 그 제조방법
US11049568B1 (en) * 2020-03-27 2021-06-29 Sandisk Technologies Llc Three-dimensional memory device with depletion region position control and method of erasing same using gate induced leakage
CN111566815B (zh) 2020-04-14 2021-09-14 长江存储科技有限责任公司 具有背面源极触点的三维存储器件
CN113506809B (zh) * 2020-04-14 2023-05-19 长江存储科技有限责任公司 用于形成具有背面源极触点的三维存储器件的方法
KR20210141239A (ko) 2020-05-15 2021-11-23 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
KR20220033781A (ko) 2020-09-10 2022-03-17 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
KR20220047431A (ko) * 2020-10-08 2022-04-18 삼성전자주식회사 반도체 장치 및 이를 포함하는 데이터 저장 시스템

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101652873B1 (ko) * 2010-02-18 2016-08-31 삼성전자주식회사 3차원 반도체 장치 및 그 동작 방법
KR101652829B1 (ko) 2010-06-03 2016-09-01 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자
KR101825534B1 (ko) 2011-02-07 2018-02-06 삼성전자주식회사 3차원 반도체 장치
KR20150067811A (ko) * 2013-12-09 2015-06-19 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102190350B1 (ko) * 2014-05-02 2020-12-11 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법
KR20160020210A (ko) 2014-08-13 2016-02-23 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US9508730B2 (en) * 2015-03-11 2016-11-29 SK Hynix Inc. Semiconductor device and manufacturing method thereof
US9530788B2 (en) 2015-03-17 2016-12-27 Sandisk Technologies Llc Metallic etch stop layer in a three-dimensional memory structure
US9831266B2 (en) * 2015-11-20 2017-11-28 Sandisk Technologies Llc Three-dimensional NAND device containing support pedestal structures for a buried source line and method of making the same
KR102543998B1 (ko) * 2015-12-03 2023-06-16 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102549452B1 (ko) 2016-03-31 2023-06-30 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102607833B1 (ko) * 2016-05-23 2023-11-30 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US10120816B2 (en) * 2016-07-20 2018-11-06 Sandisk Technologies Llc Bad column management with data shuffle in pipeline
US10020363B2 (en) * 2016-11-03 2018-07-10 Sandisk Technologies Llc Bulb-shaped memory stack structures for direct source contact in three-dimensional memory device
US10403719B2 (en) * 2016-11-29 2019-09-03 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices
KR20180137264A (ko) 2017-06-16 2018-12-27 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR20180137272A (ko) 2017-06-16 2018-12-27 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10263010B2 (en) 2017-06-16 2019-04-16 SK Hynix Inc. Semiconductor device and manufacturing method thereof
US10418372B2 (en) 2017-06-16 2019-09-17 SK Hynix Inc. Semiconductor device and method of manufacturing the same
US10644014B2 (en) 2017-06-16 2020-05-05 SK Hynix Inc. Semiconductor device and method of manufacturing the same
CN113130506A (zh) * 2020-01-15 2021-07-16 爱思开海力士有限公司 半导体存储器装置及半导体存储器装置的制造方法
US11812615B2 (en) 2020-01-15 2023-11-07 SK Hynix Inc. Semiconductor memory device and manufacturing method of the semiconductor memory device
CN113130506B (zh) * 2020-01-15 2024-05-17 爱思开海力士有限公司 半导体存储器装置及半导体存储器装置的制造方法
US11778831B2 (en) 2020-10-07 2023-10-03 SK Hynix Inc. Manufacturing method of semiconductor memory device

Also Published As

Publication number Publication date
US20190355734A1 (en) 2019-11-21
US10418372B2 (en) 2019-09-17
US10644014B2 (en) 2020-05-05
CN109148472A (zh) 2019-01-04
US20180366483A1 (en) 2018-12-20
CN109148472B (zh) 2023-06-16

Similar Documents

Publication Publication Date Title
KR20180137272A (ko) 반도체 장치 및 그 제조방법
US10424597B2 (en) Semiconductor device and manufacturing method thereof
US11239333B2 (en) Semiconductor device and manufacturing method of semiconductor device
US11621274B2 (en) Semiconductor device and manufacturing method of the semiconductor device
KR102442214B1 (ko) 반도체 장치 및 그 제조방법
KR102543998B1 (ko) 반도체 장치 및 그 제조 방법
US10381375B2 (en) Semiconductor device and manufacturing method thereof
KR20170112292A (ko) 반도체 장치 및 그 제조 방법
KR20190028993A (ko) 반도체 장치 및 그 제조방법
KR20180053918A (ko) 반도체 장치 및 그 제조방법
KR20160061174A (ko) 반도체 장치 및 그 제조방법
KR102550602B1 (ko) 반도체 장치 및 그 제조방법
US10522563B2 (en) Manufacturing method of three-dimensional semiconductor device
KR20190029318A (ko) 반도체 장치 및 그 제조방법
US20230165003A1 (en) Manufacturing method of semiconductor device
KR20200010954A (ko) 반도체 장치 및 그 제조 방법
KR20130091949A (ko) 반도체 장치 및 그 제조 방법
CN106024790B (zh) 半导体器件及制造其的方法
KR102668092B1 (ko) 반도체 메모리 장치
KR20210089002A (ko) 반도체 메모리 장치 및 그 제조방법
KR20210092091A (ko) 반도체 메모리 장치 및 그 제조방법