KR102608173B1 - 메모리 장치 및 이의 제조 방법 - Google Patents

메모리 장치 및 이의 제조 방법 Download PDF

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Abstract

본 기술은 기판 상에 제1 도전막, 제2 도전막, 희생막 및 적층 구조물을 형성하는 단계; 상기 적층 구조물 및 상기 희생막을 관통하여 상기 제2 도전막을 노출하는 다수의 수직 홀들을 형성하는 단계; 상기 수직 홀들의 내부 표면을 따라 메모리막 및 채널막을 형성하는 단계; 상기 수직 홀들 사이의 상기 적층 구조물의 일부를 식각하여, 상기 희생막의 일부를 노출하는 슬릿 트렌치를 형성하는 단계; 상기 희생막 및 상기 메모리막의 일부를 제거하여, 상기 적층 구조물의 하부를 통해 상기 채널막의 일부와 상기 제2 도전막을 노출시키는 단계; 상기 노출된 채널막의 일부와 상기 제2 도전막의 표면을 따라 제3 도전막을 형성하는 단계; 및 상기 슬릿 트렌치의 내부를 슬릿 절연막으로 채우는 단계를 포함하는 메모리 장치 및 이의 제조 방법을 포함한다.

Description

메모리 장치 및 이의 제조 방법{Memory device and manufacturing method thereof}
본 발명은 메모리 장치 및 이의 제조 방법에 관한 것으로, 보다 구체적으로는 3차원 메모리 장치 및 이의 제조 방법에 관한 것이다.
메모리 시스템은 데이터가 저장되는 메모리 장치와, 메모리 장치를 제어하는 메모리 컨트롤러를 포함할 수 있다. 메모리 시스템은 데이터가 저장되는 메모리 장치와, 메모리 장치를 제어하는 메모리 컨트롤러를 포함할 수 있다.
메모리 장치는 전원의 공급이 중단되면 저장된 데이터가 소실되는 휘발성 메모리 장치, 또는 전원의 공급이 중단되어도 저장된 데이터가 유지되는 비휘발성 메모리 장치를 포함할 수 있다.
최근에는 휴대용 전자 장치들이 널리 이용되면서, 소형화 및 대용량화가 용이한 비휘발성 메모리 장치가 데이터 저장 장치로써 널리 사용되고 있다.
비휘발성 메모리 장치 중에서도, 플래쉬 메모리 장치(flash memory device)가 휴대용 전자 장치들에 주로 사용되고 있다. 플래쉬 메모리 장치를 보다 구체적으로 설명하면 다음과 같다.
플래쉬 메모리 장치는 데이터가 저장되는 메모리 셀 어레이와, 프로그램, 리드 및 소거 동작을 수행하도록 구성된 주변회로들과, 주변회로들을 제어하는 제어 로직을 포함할 수 있다.
메모리 셀 어레이는 다수의 메모리 블록들을 포함할 수 있으며, 메모리 블록들 각각은 다수의 스트링들(strings)로 구성될 수 있다. 스트링들의 구조에 따라 메모리 장치는 2차원 또는 3차원 메모리 장치로 구분될 수 있다.
2차원 메모리 장치는 기판과 수평하게 배열된 스트링들을 포함할 수 있고, 3차원 메모리 장치는 기판으로부터 수직하게 배열된 스트링들을 포함할 수 있다.
본 발명의 실시예는 3차원 메모리 장치의 사이즈를 감소시킬 수 있는 메모리 장치 및 이의 제조 방법을 제공한다.
본 발명의 실시예에 따른 메모리 장치는, 기판 상에 형성된 제1 소오스 라인; 상기 제1 소오스 라인 상에 형성된 제2 소오스 라인; 상기 제2 소오스 라인 상에 형성된 제3 소오스 라인; 상기 제3 소오스 라인을 관통하여 상기 제2 소오스 라인의 일부에 접하는 다수의 스트링들; 상기 스트링들의 사이에 형성된 슬릿 트렌치; 및 상기 슬릿 트렌치의 내부에 채워진 슬릿 절연막을 포함한다.
본 발명의 실시예에 따른 메모리 장치의 제조 방법은, 기판 상에 제1 도전막, 제2 도전막, 희생막 및 적층 구조물을 형성하는 단계; 상기 적층 구조물 및 상기 희생막을 관통하여 상기 제2 도전막을 노출하는 다수의 수직 홀들을 형성하는 단계; 상기 수직 홀들의 내부 표면을 따라 메모리막 및 채널막을 형성하는 단계; 상기 수직 홀들 사이의 상기 적층 구조물의 일부를 식각하여, 상기 희생막의 일부를 노출하는 슬릿 트렌치를 형성하는 단계; 상기 희생막 및 상기 메모리막의 일부를 제거하여, 상기 적층 구조물의 하부를 통해 상기 채널막의 일부와 상기 제2 도전막을 노출시키는 단계; 상기 노출된 채널막의 일부와 상기 제2 도전막의 표면을 따라 제3 도전막을 형성하는 단계; 및 상기 슬릿 트렌치의 내부를 슬릿 절연막으로 채우는 단계를 포함한다.
본 기술은 메모리 장치의 집적도를 높임으로써, 메모리 장치의 사이즈를 감소시킬 수 있다.
도 1은 본 발명에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 2는 도 1의 메모리 장치를 구체적으로 설명하기 위한 도면이다.
도 3은 본 발명의 실시예에 따른 3차원 구조를 갖는 메모리 블록을 설명하기 위한 사시도이다.
도 4는 도 2의 메모리 셀 어레이와 주변 회로의 연결 관계를 설명하기 위한 도면이다.
도 5a 내지 도 5n은 본 발명의 실시예에 따른 메모리 장치 및 이의 제조 방법을 설명하기 위한 단면도이다.
도 6은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 7은 본 발명의 실시예에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템의 개략적인 구성을 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 시스템(1000)은 데이터가 저장되는 메모리 장치들(1100)과, 메모리 장치들(1100)을 제어하는 메모리 컨트롤러(1200)를 포함할 수 있다.
메모리 장치들(1100)은 플래쉬 메모리 장치(flash memory device)로 이루어질 수 있다. 이하 실시예에서는, 낸드 플래쉬 메모리 장치(NAND flash memory device)를 예를 들어 설명하도록 한다.
메모리 컨트롤러(1200)는 메모리 장치들(1100)의 동작을 전반적으로 제어하며, 호스트(2000)로부터 수신받은 커맨드에 응답하여 메모리 장치들(1100)을 제어하기 위한 커맨드, 어드레스 및 데이터를 메모리 장치들(1100)로 출력하거나, 메모리 장치들(1100)로부터 수신받은 데이터를 호스트(2000)로 출력할 수 있다.
호스트(2000)는 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 메모리 시스템(1000)과 통신할 수 있다.
도 2는 도 1의 메모리 칩을 구체적으로 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 칩(1110)은 데이터가 저장되는 메모리 셀 어레이(110)와, 메모리 셀 어레이(110)의 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 구성된 주변 회로(120)와, 주변 회로(120)를 제어하도록 구성된 제어 로직(130)을 포함할 수 있다.
메모리 셀 어레이(110)는 서로 동일하게 구성된 제1 내지 제K 메모리 블록들(K는 양의 정수)을 포함할 수 있다. 제1 내지 제K 메모리 블록들 각각은 제1 내지 제K 로컬 라인들(LL1~LLK)에 연결될 수 있다. 제1 내지 제K 메모리 블록들은 3차원 구조로 이루어질 수 있으며, 서로 동일하게 구성될 수 있다.
주변 회로(120)는 전압 생성 회로(21), 로우 디코더(22), 페이지 버퍼부(23), 컬럼 디코더(24) 및 입출력 회로(25)를 포함할 수 있다.
전압 생성 회로(21)는 동작 신호(OPSIG)에 응답하여 다양한 레벨을 갖는 동작 전압들(Vop)을 생성하고, 생성된 동작 전압들(Vop)을 글로벌 라인들에 선택적으로 인가할 수 있다. 전압 생성 회로(21)에 프로그램, 리드 또는 소거 동작과 관련된 동작 신호(OPSIG)가 수신되면, 전압 생성 회로(21)는 동작 신호(OPSIG)에 응답하여 프로그램, 리드 또는 소거 동작에 필요한 다양한 레벨을 갖는 동작 전압들(Vop)을 생성할 수 있다.
로우 디코더(22)는 로우 어드레스(RADD)에 응답하여 제1 내지 제K 로컬 라인들(LL1~LLK) 중에서, 선택된 메모리 블록에 연결된 로컬 라인들에 동작 전압(Vop)을 전달한다. 예를 들면, 로우 디코더(22)는 글로벌 라인들을 통해 전압 생성 회로(21)에 연결되는데, 글로벌 라인들을 통해 전달받은 동작 전압들(Vop)을 선택된 메모리 블록에 연결된 로컬 라인들에 전달한다.
페이지 버퍼(23)는 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결되며, 페이지 버퍼 제어 신호(PBSIGNALS)에 응답하여 비트 라인들(BL)을 양전압으로 프리차지하거나, 프로그램 및 리드 동작시 선택된 메모리 블록과 데이터를 주고받거나, 전달받은 데이터를 임시로 저장한다.
컬럼 디코더(24)는 컬럼 어드레스(CADD)에 응답하여 페이지 버퍼(23)와 입출력 회로(25) 사이에서 데이터(DATA)를 주고받는다.
입출력 회로(25)는 메모리 컨트롤러(1200)로부터 전달받은 커맨드(CMD) 및 어드레스(ADD)를 제어 로직(130)에 전달하거나, 데이터(DATA)를 컬럼 디코더(24)에 전송하거나, 컬럼 디코더(24)로부터 전달받은 데이터(DATA)를 메모리 컨트롤러(1200)로 출력할 수 있다.
제어 로직(130)은 커맨드(CMD) 및 어드레스(ADD)에 응답하여 주변 회로(120)를 제어할 수 있다. 예를 들면, 제어 로직(130)은 커맨드(CMD) 및 어드레스(ADD)에 응답하여 주변 회로(120)를 제어하기 위한 동작 신호(OPSIG), 로우 어드레스(RADD), 페이지 버퍼 제어 신호(PBSIGNALS) 및 컬럼 어드레스(CADD)를 출력할 수 있다.
상술한 메모리 장치(1100)의 구성 중, 제1 내지 제K 메모리 블록들은 3차원 구조로 이루어질 수 있다. 이 중에서 어느 하나의 메모리 블록을 예를 들어 설명하면 다음과 같다.
도 3은 본 발명의 실시예에 따른 3차원 구조를 갖는 메모리 블록을 설명하기 위한 사시도이다.
도 3을 참조하면, 3차원 구조를 갖는 메모리 블록은 기판 상에 수직으로(Z 방향) 배열된 다수의 스트링들(ST)을 포함할 수 있다. 스트링들(ST)은 비트 라인들(BL)과 소오스 라인(SL) 사이에서 I자 형태로 형성될 수 있다. 이러한 구조를 BiCS(Bit Cost Scalable)라고 부르기도 한다. 예를 들면, 소오스 라인(SL)이 기판의 상부에 수평하게 형성된 경우, 수직 스트링들은 소오스 라인(SL)의 상부에 수직한 방향(Z 방향)으로 형성될 수 있다. 더욱 구체적으로 설명하면, 수직 스트링들은, 서로 이격되어 적층된 소오스 셀렉트 라인들(SSL), 워드 라인들(WL) 및 드레인 셀렉트 라인들(DSL)을 포함할 수 있다. 도면에는 도시되어 않았으나, 수직 스트링들은 더미 셀렉트 라인들 또는 더미 워드 라인들을 더 포함할 수도 있다.
수직 스트링들은 소오스 셀렉트 라인들(SSL), 워드 라인들(WL) 및 드레인 셀렉트 라인들(DSL)을 수직으로 관통하는 수직 홀들(VH)과, 수직 홀들(VH) 내에 형성되어 소오스 라인(SL)에 접하는 수직 채널막들(CH)을 포함할 수 있다. 소오스 셀렉트 트랜지스터들은 수직 채널막들(CH)과 소오스 셀렉트 라인들(SSL) 사이에 형성될 수 있고, 메모리 셀들은 수직 채널막들(CH)과 워드 라인들(WL) 사이에 형성될 수 있으며, 드레인 셀렉트 트랜지스터들은 수직 채널막들(CH)과 드레인 셀렉트 라인들(DSL) 사이에 형성될 수 있다.
비트 라인들(BL)은 드레인 셀렉트 라인들(DSL)의 상부로 돌출된 수직 채널막들(CH)의 상부에 접하며 Y 방향을 따라 연장되고 Y 방향에 직교하는 X 방향을 따라 서로 이격되도록 배열될 수 있다. 소오스 셀렉트 라인들(SSL), 워드 라인들(WL) 및 드레인 셀렉트 라인들(DSL)은 X 방향을 따라 연장되며, Y 방향을 따라 서로 이격되어 배열될 수 있다. 비트 라인들(BL)과 수직 채널막들(CH) 사이에 콘택 플러그(CT)가 더 형성될 수 있다.
또한, 일부 스트링들(ST) 사이에는, 드레인 셀렉트 라인들(DSL), 워드 라인들(WL) 및 소오스 셀렉트 라인들(SSL)을 수직으로 분리하는 슬릿 트렌치(slit trench; SLT)가 형성될 수 있다.
도 4는 도 2의 메모리 셀 어레이와 주변 회로의 연결 관계를 설명하기 위한 도면이다.
도 4를 참조하면, 메모리 장치의 크기를 감소시키기 위하여, 주변 회로(도 2의 120)가 메모리 셀 어레이(110)의 하부에 위치될 수 있다. 도 4에서는, 주변 회로(120)에 포함된 전압 생성 회로(21)와 로우 디코더(22)가 실시예로써 도시되었다.
메모리 셀 어레이(110)는 다수의 메모리 블록들(MB1~MBk; k는 양의 정수)을 포함할 수 있다. 메모리 블록들(MB1~MBk)은 다수의 비트라인들(BL)과 소오스 라인(SL)을 서로 공유할 수 있다. 메모리 셀 어레이(110)가 3차원 구조로 형성된 경우, 비트라인들(BL)은 메모리 셀 어레이(110)의 상부에 배열될 수 있고, 소오스 라인(SL)은 메모리 셀 어레이(110)의 하부에 배열될 수 있다. 소오스 라인(SL)에 인가되는 전압은 전압 생성 회로(21)에서 생성될 수 있다. 전압 생성 회로(21)에서 생성된 소오스 전압은 소오스 라인(SL)으로 직접 공급되거나, 로우 디코더(22)를 통해 소오스 라인(SL)으로 공급될 수 있다.
도 5a 내지 도 5n은 본 발명의 실시예에 따른 메모리 장치 및 이의 제조 방법을 설명하기 위한 단면도이다.
도 5a를 참조하면, 기판(400) 상에 소오스 라인(source line)용 제1 도전막(401)이 형성된다. 기판(400)은 실리콘 기판일 수 있다. 제1 도전막(401)은 텅스텐 실리콘(WSi)막으로 이루어지거나 텅스텐 실리콘(WSi)막을 포함할 수 있다. 제1 도전막(401)의 상부에 소오스 라인(source line)용 제2 도전막(403)과, 식각 정지용 버퍼막(405)과, 제1 희생막(407)이 순차적으로 적층될 수 있다. 제2 도전막(403)은 폴리 실리콘막으로 형성될 수 있는데, 제1 도전막(401)과 함께 소오스 라인으로 사용되기 위하여, 도프트(doped) 폴리 실리콘막으로 형성될 수 있다. 버퍼막(405)은 제2 도전막(403)과 식각율(etch rate)이 서로 다른 물질로 형성될 수 있다. 예를 들면, 버퍼막(405)은 산화막으로 형성될 수 있다. 제1 희생막(407)은 폴리 실리콘막으로 형성될 수 있다.
도 5b를 참조하면, 제1 희생막(407) 상에 적층 구조물(408)이 형성된다. 적층 구조물(408)은 제1 희생막(407) 상에 서로 교대로 적층된 제1 층간 절연막들(409a~409i) 및 제2 희생막들(411a~411h)을 포함할 수 있다.
도 5c를 참조하면, 적층 구조물(408) 내에서 스트링들이 형성될 영역들에 제1 내지 제3 수직 홀들(VH1~VH3)이 형성된다. 본 실시예에서는 설명의 편의상 메모리 블록의 일부 단면이 도시되어 있으므로, 적층 구조물(408)에는 제1 내지 제3 수직 홀들(VH1~VH3) 외에도 다수의 수직 홀들이 형성될 수 있다. 제1 내지 제3 수직 홀들(VH1~VH3)은 건식(dry) 식각 공정을 수행하여 적층 구조물(408) 내에 형성될 수 있다. 예를 들면, 제1 층간 절연막들(409a~409i), 제2 희생막들(411a~411h), 제1 희생막(407) 및 버퍼막(405)의 일부(스트링 영역)를 수직 방향으로 식각하여, 제1 층간 절연막들(409a~409i), 제2 희생막들(411a~411h), 제1 희생막(407) 및 버퍼막(405)을 수직으로 관통하는 제1 내지 제3 수직 홀들(VH1~VH3)을 형성할 수 있다. 제1 내지 제3 수직 홀들(VH1~VH3)은 저면을 통해 제2 도전막(403)이 노출되도록 형성될 수 있다. 제1 및 제2 수직 홀들(VH1 및 VH2) 사이의 간격이 제1 간격(W1)으로 정의된 경우, 제2 및 제3 수직 홀들(VH2 및 VH3) 사이의 폭은, 후속 공정시 슬릿 영역(slit region)에 형성될 슬릿 트렌치의 폭을 고려하여 제1 간격(W1)보다 넓은 제2 간격(W2)으로 정의될 수 있다.
도 5d를 참조하면, 제1 내지 제3 수직 홀들(VH1~VH3)의 내부 표면을 따라 메모리막(412) 및 채널막(419)이 형성된다. 메모리막(412)은 블로킹막(413), 트랩막(415) 및 터널 절연막(417)을 포함할 수 있다. 블로킹막(413)은 산화막으로 형성될 수 있다. 트랩막(415)은 전자가 트랩(trap)되는 막으로써, 질화막으로 형성될 수 있다. 터널 절연막(417)은 산화막으로 형성될 수 있다. 채널막(419)은 폴리 실리콘막으로 형성될 수 있다. 메모리 장치에 따라, 제1 내지 제3 수직 홀들(VH1~VH3)의 내부가 모두 채워지도록 채널막(419)이 형성되거나, 내부가 채워지지 않도록 메모리막(412)의 표면을 따라 채널막(419)이 형성될 수 있다. 본 실시예에서는 제1 내지 제3 수직 홀들(VH1~VH3)의 내부가 완전히 채워지지 않도록 채널막(419)이 형성된 경우를 예를 들어 설명하도록 한다.
도 5e를 참조하면, 채널막(419)이 형성된 제1 내지 제3 수직 홀들(VH1~VH3)의 내부에 수직 절연막(421)을 채우되, 제1 내지 제3 수직 홀들(VH1~VH3)의 상부 영역이 일부 잔류하도록 채운다. 제1 내지 제3 수직 홀들(VH1~VH3)의 상부 영역에는 캡핑막(423)이 형성될 수 있다. 수직 절연막(421)은 제1 내지 제3 수직 홀들(VH1~VH3)의 내부를 용이하게 채우기 위하여, 유동성 물질로 형성될 수 있다. 예를 들면, 수직 절연막(421)은 폴리실라잔(polysilazane; PSZ)으로 형성될 수 있다. 캡핑막(423)은 채널막(419)과 동일한 물질로 형성될 수 있다. 예를 들면, 채널막(419)은 폴리 실리콘막으로 형성될 수 있다.
도 5f를 참조하면, 적층 구조물(408)의 상부에 개구부가 형성된 하드 마스크 패턴(425)이 형성된다. 예를 들면, 하드 마스크 패턴(425)의 개구부는 슬릿 영역 내에 형성될 수 있으며, 개구부의 폭은 후속 형성될 슬릿 트렌치(slit trench; SLT)의 폭을 고려하여 설정될 수 있다. 슬릿 영역은 제2 및 제3 수직 홀들(VH2 및 VH3)의 사이에 정의될 수 있다. 하드 마스크 패턴(425)의 개구부를 통해 노출된 제1 층간 절연막들(409a~409i) 및 제2 희생막들(411a~411h)을 식각함으로써, 슬릿 영역 내에 슬릿 트렌치(slit trench; SLT)가 형성된다. 슬릿 트렌치(SLT)를 형성하기 위한 식각 공정은 건식 식각 공정으로 수행될 수 있으며, 슬릿 트렌치(SLT)의 측면 기울기가 기판(400)으로부터 수직이 될 수 있도록 이방성(anisotropic) 식각 공정으로 수행될 수 있다. 예를 들면, 이방성 건식 식각 공정이 수행될 수 있다. 슬릿 트렌치(SLT)를 형성하기 위한 식각 공정은 제1 희생막(407)이 노출될 때까지 수행될 수 있다. 슬릿 트렌치(SLT)는 제1 층간 절연막들(409a~409i) 및 제2 희생막들(411a~411h)을 수직으로 관통하여 형성되기 때문에, 슬릿 트렌치(SLT)의 측면을 통해 제1 층간 절연막들(409a~409i) 및 제2 희생막들(411a~411h)이 노출된다.
도 5g를 참조하면, 슬릿 트렌치(SLT)의 측면을 통해 노출된 제2 희생막들(411a~411h)을 제거하기 위한 식각 공정이 수행된다. 식각 공정은 메모리 블록 내에 형성된 제2 희생막들(411a~411h)이 모두 제거될 수 있도록 등방성(isotropic) 식각 공정으로 수행될 수 있다. 예를 들면, 등방성 습식(wet) 식각 공정이 수행될 수 있다. 제2 희생막들(411a~411h)이 제거됨으로써, 제1 층간 절연막들(409a~409i) 사이에 제1 리세스(recess; RC1)가 형성된다.
도 5h를 참조하면, 제1 리세스(RC1)의 내부가 채워지도록, 슬릿 트렌치(SLT)를 포함한 전체구조 상에 제3 도전막(427)이 형성된다. 제3 도전막(427)은 워드 라인용 도전막으로써, 텅스텐(tunsten; W)을 포함할 수 있다.
도 5i를 참조하면, 제1 층간 절연막들(409a~409i) 사이에 형성된 제3 도전막(427)은 잔류시키고, 슬릿 트렌치(SLT) 내에 형성된 제3 도전막(427)을 제거하기 위한 식각 공정이 수행된다. 슬릿 트렌치(SLT) 내에 형성된 제3 도전막(427)을 제거하기 위한 식각 공정은 이방성 또는 등방성 식각 공정으로 수행될 수 있다. 예를 들면, 이방성 또는 등방성 건식 식각 공정이 수행되거나, 습식 식각 공정이 수행될 수 있다. 식각 공정은 슬릿 트렌치(SLT)의 측면을 통해 노출된 제3 도전막(427)의 일부가 오버 식각되어, 슬릿 트렌치(SLT)의 측면에 제2 리세스(RC2)가 형성되도록 수행될 수 있다. 예를 들면, 제2 리세스(RC2)는 슬릿 트렌치(SLT)의 측면을 통해 노출된 제1 층간 절연막들(409a~409i) 사이에 형성될 수 있다.
도 5j를 참조하면, 제2 리세스(RC2)가 채워지도록 전체구조 상에 스페이서막(429)이 형성된다. 스페이서막(429)은 제1 희생막(407)과 식각율(etch rate)이 다른 물질로 형성될 수 있다. 예를 들면, 스페이서막(429)은 질화막, AL2O3막 또는 질화막과 AL2O3막의 적층막으로 형성될 수 있다.
도 5k를 참조하면, 슬릿 트렌치(SLT)의 저면을 통해 제1 희생막(407)을 노출시키기 위한 식각 공정이 수행된다. 식각 공정은 건식 식각 공정으로 수행될 수 있다. 예를 들면, 이방성 건식 식각 공정이 수행될 수 있다. 이방성 건식 식각 공정이 수행되면, 하드 마스크 패턴(425)의 상부에 형성된 스페이서막(429)과 하드 마스크 패턴(425)의 개구부 사이로 노출된 스페이서막(429)이 제거될 수 있으므로, 슬릿 트렌치(SLT)의 측면에 스페이서막(429)이 잔류될 수 있다. 잔류된 스페이서막(429)은 스페이서 패턴(429p)이 된다. 스페이서 패턴(429p)은 후속 공정시, 워드라인 또는 셀렉트 라인용 제3 도전막(427)을 보호할 수 있다.
도 5l을 참조하면, 슬릿 트렌치(SLT)의 저면을 통해 노출된 제1 희생막(407)을 제거하기 위한 식각 공정이 수행된다. 식각 공정은 등방성 식각 공정으로 수행될 수 있다. 예를 들면, 습식 식각 공정이 수행될 수 있다. 습식 식각 공정은 제1 희생막(407)과 스페이서 패턴(429p) 및 채널막(419)의 식각율이 다른 식각액을 사용하여 수행될 수 있다. 예를 들면, 습식 식각 공정은 제1 희생막(407)에 대한 식각 선택비는 높고, 스페이서 패턴(429p) 및 채널막(419)의 식각 선택비는 낮은 식각액을 사용하여 수행될 수 있다. 습식 식각 공정에 의해 제1 희생막(407)이 제거될 때, 제1 내지 제3 수직 홀들(VH1~VH3)의 하부에 형성된 메모리막들(412)의 일부가 잔류되도록 식각 공정이 수행될 수 있다. 제1 내지 제3 수직 홀들(VH1~VH3)의 하부에 잔류되는 메모리막들(412)은 서로 격리되어 잔류하므로, 메모리막으로 사용되지 않고 적층 구조물(도 5b의 408)이 기울어지지 않도록 하는 지지층으로 사용될 수 있다. 제1 희생막(407)을 제거하기 위한 식각 공정이 수행될 때, 스페이서 패턴(429p)도 일부 제거되어 두께가 감소할 수 있다. 또한, 제1 희생막(407)이 제거되면서 버퍼막(405)도 노출될 수 있는데, 버퍼막(405)은 메모리막들(412)이 제거되면서 함께 제거될 수 있다. 즉, 버퍼막(405)은 제2 도전막(403)의 오버 식각을 방지하기 위한 식각 정지막으로 사용될 수 있다. 제1 희생막(407)이 제거되어, 적층 구조물(408)과 제2 도전막(403) 사이에 제3 리세스(RC3)가 형성된다. 즉, 제3 리세스(RC3)의 내부를 통해 채널막(419)의 일부와 제2 도전막(403)이 노출될 수 있다.
도 5m을 참조하면, 제3 리세스(RC)를 통해 채널막(419)의 일부와 제2 도전막(403)이 노출되는데, 채널막(419)과 제2 도전막(403)이 서로 동일한 물질로 형성되었으므로, 이와 동일한 물질막을 선택적으로 형성할 수 있다. 예를 들면, 채널막(419)과 제2 도전막(403)의 표면을 따라 제4 도전막(431)이 형성될 수 있다. 채널막(419)과 제2 도전막(403)이 모두 폴리 실리콘으로 형성되었으므로, 제4 도전막(431)도 폴리 실리콘으로 형성될 수 있다. 제4 도전막(431)용 폴리 실리콘은 채널막(419)과 제2 도전막(403)의 표면을 따라 선택적 성장 방식으로 형성되어 제3 리세스(RC3)를 채울 수 있다. 제4 도전막(431)으로 인해, 제1 도전막(401), 제2 도전막(403), 제4 도전막(431) 및 채널막(419)이 전기적으로 서로 연결될 수 있다.
도 5n을 참조하면, 슬릿 트렌치(SLT) 내부에 슬릿 절연막(433)이 형성된다. 슬릿 절연막(433)은 산화막으로 형성될 수 있다. 스페이서 패턴(도 5의 429p)은 슬릿 절연막(433)에 포함될 수 있다. 전기적으로 서로 연결된 제1 도전막(401), 제2 도전막(403) 및 제4 도전막(431)은 소오스 라인(source line; SL)으로 사용될 수 있다. 제1 내지 제3 수직 홀들(VH1~VH3)을 따라 적층된 제3 도전막들(427)에 인접한 메모리막들(412)은 메모리 셀들 또는 셀렉트 트랜지스터가 되므로, 제1 내지 제3 수직 홀들(VH1~VH3)을 따라 스트링들이 형성될 수 있다.
상술한 바와 같이, 스트링들 사이의 슬릿 트렌치(SLT) 내부에 소오스 라인용 도전막이 형성되지 않으므로, 슬릿 트렌치(SLT)의 측면들에 각각 인접한 제3 도전막(427)의 파괴전압(breakdown voltage)을 고려하지 않아도 된다. 이에 따라, 슬릿 트렌치(SLT)의 폭을 좁힐 수 있으므로, 메모리 장치의 사이즈를 감소시킬 수 있다.
도 6은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 6을 참조하면, 메모리 시스템(3000)은 데이터가 저장되는 메모리 장치(1100)와 메모리 장치(1100)를 제어하는 메모리 컨트롤러(1200)를 포함할 수 있다. 또한, 메모리 컨트롤러(1200)는 호스트(2000)와 메모리 장치(1100) 사이의 통신을 제어한다. 메모리 컨트롤러(1200)는 버퍼 메모리(1210), CPU(1220), SRAM(1230), 호스트 인터페이스(1240), ECC(1250) 및 메모리 인터페이스(1260)를 포함할 수 있다.
버퍼 메모리(1210)는 메모리 컨트롤러(1200)가 메모리 장치(1100)를 제어하는 동안 데이터를 임시로 저장한다. CPU(1220)는 메모리 컨트롤러(1200)의 데이터 교환을 위한 제어동작을 수행할 수 있다. SRAM(1230)은 CPU(1220)의 워킹 메모리로 사용될 수 있다. 호스트 인터페이스(1240)는 메모리 시스템(3000)과 접속되는 호스트(2000)의 데이터 교환 프로토콜을 구비할 수 있다. ECC(1250)는 에러 정정부로써, 메모리 장치(1100)로부터 리드된 데이터에 포함되어 있는 에러를 검출 및 정정할 수 있다. 메모리 인터페이스(1260)는 메모리 장치(1100)와 인터페이싱 할 수 있다. 또한, 도 6에는 도시되지 않았지만, 메모리 시스템(3000)은 호스트(2000)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시) 등을 더 포함할 수 있다.
본 발명에 따른 메모리 시스템(3000)이 사용될 수 있는 호스트(2000)는 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), 디지털 카메라(digital camera), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 장치들을 포함할 수 있다.
도 7은 본 발명의 실시예에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템의 개략적인 구성을 설명하기 위한 도면이다.
도 7을 참조하면, 본 발명에 따른 메모리 시스템(4000)은 버스에 전기적으로 연결된 메모리 장치(1100), 메모리 컨트롤러(1200), 마이크로프로세서(4100), 사용자 인터페이스(4200) 및 모뎀(4400)을 포함할 수 있다. 또한, 본 발명에 따른 메모리 시스템(4000)이 모바일 장치인 경우, 메모리 시스템(4000)의 동작 전압을 공급하기 위한 배터리(4300)가 추가로 포함될 수 있다. 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(4000)에는 응용 칩셋(application chip set), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 포함될 수 있다. 메모리 컨트롤러(1200)와 메모리 장치(1100)는 SSD(Solid State Drive/Disk)를 구성할 수 있다.
본 발명에 따른 메모리 시스템(4000)은 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 메모리 시스템(4000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP) 및 Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장 될 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
400: 기판 401: 제1 도전막
403: 제2 도전막 405: 버퍼막
407: 제1 희생막 408: 적층 구조물
VH1~VH3: 수직 홀 412: 메모리막
419: 채널막 SLT: 슬릿 트렌치
RC1~RC3: 리세스 427: 제3 도전막
431: 제4 도전막 433: 슬릿 절연막
SL: 소오스 라인

Claims (19)

  1. 기판 상에 형성된 제1 소오스 라인;
    상기 제1 소오스 라인 상에 형성된 제2 소오스 라인;
    상기 제2 소오스 라인 상에 형성된 제3 소오스 라인;
    상기 제3 소오스 라인을 관통하여 상기 제2 소오스 라인의 일부에 접하는 다수의 스트링들;
    상기 스트링들의 사이에 형성된 슬릿 트렌치; 및
    상기 슬릿 트렌치의 내부에 채워진 슬릿 절연막을 포함하는 메모리 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 내지 제3 소오스 라인들은 상기 기판에 대하여 수평으로 형성된 메모리 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 슬릿 트렌치는 상기 스트링들 중 일부 스트링들 사이에 형성된 메모리 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 슬릿 트렌치는 상기 기판에 대하여 수직으로 형성된 메모리 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 스트링들 각각은 메모리막 및 채널막을 포함하는 메모리 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제5항에 있어서,
    상기 제2 및 제3 소오스 라인들은 상기 채널막에 접하고,
    상기 제1 소오스 라인은 상기 스트링들과 이격된 메모리 장치.
  7. 기판 상에 제1 도전막, 제2 도전막, 희생막 및 적층 구조물을 형성하는 단계;
    상기 적층 구조물 및 상기 희생막을 관통하여 상기 제2 도전막을 노출하는 다수의 수직 홀들을 형성하는 단계;
    상기 수직 홀들의 내부 표면을 따라 메모리막 및 채널막을 형성하는 단계;
    상기 수직 홀들 사이의 상기 적층 구조물의 일부를 식각하여, 상기 희생막의 일부를 노출하는 슬릿 트렌치를 형성하는 단계;
    상기 희생막 및 상기 메모리막의 일부를 제거하여, 상기 적층 구조물의 하부를 통해 상기 채널막의 일부와 상기 제2 도전막을 노출시키는 단계;
    상기 노출된 채널막의 일부와 상기 제2 도전막의 표면을 따라 제3 도전막을 형성하는 단계; 및
    상기 슬릿 트렌치의 내부를 슬릿 절연막으로 채우는 단계를 포함하는 메모리 장치의 제조 방법.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제7항에 있어서,
    상기 제2 도전막, 상기 채널막 및 상기 제3 도전막은 서로 동일한 물질로 형성되고,
    상기 제1 도전막은 상기 제2 도전막과 상이한 물질로 형성되는 메모리 장치의 제조 방법.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 제2 도전막, 상기 채널막 및 상기 제3 도전막은 폴리 실리콘막으로 형성되고,
    상기 제1 도전막은 텅스텐 실리콘막으로 형성되는 메모리 장치의 제조 방법.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제7항에 있어서,
    상기 슬릿 트렌치를 형성하는 단계는 상기 적층 구조물의 일부를 수직으로 식각하기 위하여 이방성 식각 공정으로 수행되는 메모리 장치의 제조 방법.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 이방성 식각 공정은 이방성 건식 식각 공정을 포함하는 메모리 장치의 제조 방법.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제7항에 있어서,
    상기 희생막 및 상기 메모리막의 일부를 제거하기 위하여, 등방성 식각 공정이 수행되는 메모리 장치의 제조 방법.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 등방성 식각 공정은 습식 식각 공정 또는 건식 식각 공정으로 수행되는 메모리 장치의 제조 방법.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 등방성 식각 공정은 상기 희생막에 대한 식각율(etch rate)이 높은 물질을 사용하여 수행되는 메모리 장치의 제조 방법.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제7항에 있어서,
    상기 제3 도전막은 상기 채널막 및 상기 제2 도전막의 표면을 따라 선택적으로 성장되는 메모리 장치의 제조 방법.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제7항에 있어서,
    상기 희생막 및 상기 메모리막의 일부를 제거하기 이전에,
    상기 슬릿 트렌치의 측면 일부에 스페이서 패턴을 형성하는 단계를 포함하는 메모리 장치의 제조 방법.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제16항에 있어서,
    상기 스페이서 패턴은, 상기 적층 구조물에 포함된 절연막들 및 제4 도전막들 중, 상기 슬릿 트렌치의 측면을 통해 노출된 상기 제4 도전막들의 측면에 형성되는 메모리 장치의 제조 방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제16항에 있어서,
    상기 스페이서 패턴은 상기 희생막과 식각율이 다른 물질로 형성되는 메모리 장치의 제조 방법.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제18항에 있어서,
    상기 스페이서 패턴은 질화막, AL2O3막 또는 상기 질화막과 상기 AL2O3막의 적층막으로 형성되는 메모리 장치의 제조 방법.
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