KR102585222B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치가 개시된다. 반도체 장치는, 기판 상에서 상기 기판의 상면에 수직한 제1 방향으로 이격되어 배치되는 복수의 하부 게이트 전극; 상기 복수의 하부 게이트 전극 상에서 상기 제1 방향으로 이격되어 배치되는 복수의 상부 게이트 전극; 및 상기 복수의 하부 게이트 전극 및 상기 복수의 상부 게이트 전극을 관통하며 상기 제1 방향으로 연장하되, 각각이 상기 복수의 하부 게이트 전극을 관통하는 하부 채널 구조물, 상기 복수의 상부 게이트 전극을 관통하는 상부 채널 구조물, 및 상기 하부 채널 구조물과 상기 상부 채널 구조물을 연결하는 랜딩 패드를 포함하는 복수의 채널 구조물;을 포함하고, 상기 복수의 채널 구조물 중 제1 채널 구조물은 제1 수직 레벨에서 상기 하부 채널 구조물의 수평 폭보다 큰 수평 폭을 갖는 제1 랜딩 패드를 포함하고, 상기 제1 채널 구조물에 가장 가깝게 배열되는 제2 채널 구조물은 상기 제1 수직 레벨보다 낮은 제2 수직 레벨에서 상기 하부 채널 구조물의 상기 수평 폭보다 큰 수평 폭을 갖는 제2 랜딩 패드를 포함한다.

Description

반도체 장치 및 그 제조 방법{Semiconductor devices and method of manufacturing the same}
본 발명의 기술적 사상은 반도체 장치 및 그 제조 방법에 관한 것으로, 더욱 상세하게는, 수직 방향으로 연장하는 채널 구조물을 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
메모리 장치의 집적도가 높아짐에 따라, 기존의 평면 트랜지스터 구조를 갖는 메모리 장치 대신 수직 트랜지스터 구조를 갖는 메모리 장치가 제안되고 있다. 수직 트랜지스터 구조의 메모리 장치는 기판 상에서 수직 방향으로 연장되는 채널 구조물을 포함한다. 그러나 메모리 장치의 집적도가 높아짐에 따라 제조 공정 난이도가 높아지고, 이에 따라 메모리 장치의 전기적 특성이 저하되는 문제가 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 우수한 전기적 특성을 가지며 집적도가 높아질 수 있는 반도체 장치를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 장치는, 기판 상에서 상기 기판의 상면에 수직한 제1 방향으로 이격되어 배치되는 복수의 하부 게이트 전극; 상기 복수의 하부 게이트 전극 상에서 상기 제1 방향으로 이격되어 배치되는 복수의 상부 게이트 전극; 및 상기 복수의 하부 게이트 전극 및 상기 복수의 상부 게이트 전극을 관통하며 상기 제1 방향으로 연장하되, 각각이 상기 복수의 하부 게이트 전극을 관통하는 하부 채널 구조물, 상기 복수의 상부 게이트 전극을 관통하는 상부 채널 구조물, 및 상기 하부 채널 구조물과 상기 상부 채널 구조물을 연결하는 랜딩 패드를 포함하는 복수의 채널 구조물;을 포함한다. 상기 복수의 채널 구조물 중 제1 채널 구조물은 제1 수직 레벨에서 상기 하부 채널 구조물의 수평 폭보다 큰 수평 폭을 갖는 제1 랜딩 패드를 포함하고, 상기 제1 채널 구조물에 가장 가깝게 배열되는 제2 채널 구조물은 상기 제1 수직 레벨보다 낮은 제2 수직 레벨에서 상기 하부 채널 구조물의 상기 수평 폭보다 큰 수평 폭을 갖는 제2 랜딩 패드를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 장치는, 기판 상에서 상기 기판의 상면에 수직한 제1 방향으로 이격되어 배치되는 복수의 하부 게이트 전극; 상기 복수의 하부 게이트 전극 상에서 상기 제1 방향으로 이격되어 배치되는 복수의 상부 게이트 전극; 및 상기 복수의 하부 게이트 전극 및 상기 복수의 상부 게이트 전극을 관통하며 상기 제1 방향으로 연장하되, 각각이 상기 복수의 하부 게이트 전극을 관통하는 하부 채널 구조물, 상기 복수의 상부 게이트 전극을 관통하는 상부 채널 구조물, 및 상기 하부 채널 구조물과 상기 상부 채널 구조물을 연결하는 랜딩 패드를 포함하는 복수의 채널 구조물;을 포함한다. 상기 복수의 채널 구조물 중 제1 채널 구조물은 제1 수직 레벨에서 최대 수평 폭을 갖는 제1 랜딩 패드를 포함하고, 상기 제1 채널 구조물에 가장 가깝게 배열되는 제2 채널 구조물은 상기 제1 수직 레벨보다 낮은 제2 수직 레벨에서 최대 수평 폭을 갖는 제2 랜딩 패드를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 장치는, 기판 상에서 상기 기판의 상면에 수직한 제1 방향으로 이격되어 배치되는 복수의 하부 게이트 전극; 상기 복수의 하부 게이트 전극 상에서 상기 제1 방향으로 이격되어 배치되는 복수의 상부 게이트 전극; 상기 제1 방향으로 연장되는 제1 채널 구조물로서, 상기 복수의 하부 게이트 전극들을 관통하는 제1 하부 채널 구조물, 상기 복수의 상부 게이트 전극을 관통하는 제1 상부 채널 구조물, 및 상기 제1 하부 채널 구조물 및 상기 제1 상부 채널 구조물 사이에 배치되는 제1 랜딩 패드를 포함하는 상기 제1 채널 구조물; 및 상기 제1 방향으로 연장되며 상기 제1 채널 구조물과 이격되어 배치되는 제2 채널 구조물로서, 상기 복수의 하부 게이트 전극들을 관통하는 제2 하부 채널 구조물, 상기 복수의 상부 게이트 전극을 관통하는 제2 상부 채널 구조물, 및 상기 제2 하부 채널 구조물 및 상기 제2 상부 채널 구조물 사이에 배치되는 제2 랜딩 패드를 포함하는 상기 제2 채널 구조물을 포함한다. 상기 제1 상부 채널 구조물의 바닥면은 제1 수직 레벨에서 상기 제1 랜딩 패드와 접촉하고, 상기 제2 상부 채널 구조물의 바닥면은 상기 제1 수직 레벨보다 낮은 제2 수직 레벨에서 상기 제2 랜딩 패드와 접촉한다.
본 발명의 기술적 사상에 의한 반도체 장치는, 복수의 하부 게이트 전극들을 관통하는 하부 채널 구조물과, 복수의 상부 게이트 전극들을 관통하는 상부 채널 구조물을 순차적으로 형성하는 방식으로 채널 구조물을 형성함에 따라 집적도가 향상될 수 있다. 또한 하부 채널 구조물과 상부 채널 구조물 사이에 랜딩 패드를 형성하여, 마스크 패턴의 오정렬 또는 기판의 휨(warpage)이 발생하더라도 랜딩 패드에 의해 하부 채널 구조물과 상부 채널 구조물 사이의 충분한 전기적 연결이 확보될 수 있으며, 제1 채널 구조물과 이에 가장 인접한 제2 채널 구조물은 서로 다른 레벨에서 최대 폭을 갖는 랜딩 패드를 가짐에 따라, 상대적으로 좁은 이격 거리로 배치되는 채널 구조물들 사이의 전기적 단락이 방지될 수 있다. 따라서, 반도체 장치는 우수한 전기적 특성을 가질 수 있다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 메모리 셀 어레이의 등가 회로도이다.
도 2은 예시적인 실시예들에 따른 반도체 장치의 대표적인 구성을 나타내는 평면도이고, 도 3은 도 2의 A1-A1' 선을 따른 단면도이고, 도 4는 도 3에서 "CX1"로 표시한 영역을 확대하여 도시한 단면도이다. 도 5a는 도 3의 제1 레벨(LV1)에서의 수평 단면도이고, 도 5b는 도 3의 제2 레벨(LV2)에서의 수평 단면도이며, 도 5c는 도 3의 제3 레벨(LV3)에서의 수평 단면도이다.
도 6a 내지 도 6d는 각각 예시적인 실시예들에 따른 반도체 장치에 포함되는 게이트 절연층(162)의 다양한 구성을 설명하기 위한 단면도이다.
도 7은 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이고, 도 8은 도 7의 CX3 부분의 확대도이다.
도 9는 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 10은 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 11은 예시적인 실시예들에 따른 반도체 장치의 대표적인 구성을 나타내는 평면도이고, 도 12는 도 11의 A2-A2' 선 및 B2-B2' 선을 따른 단면을 나타낸다.
도 13은 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 14는 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 15 내지 도 17, 도 18a 내지 도 18c, 및 도 19 내지 도 22는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 공정 순서에 따라 도시한 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상의 바람직한 실시예를 상세히 설명하기로 한다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 메모리 셀 어레이(MCA)의 등가 회로도로서, 특히 수직 채널 구조를 가지는 수직형 낸드(VNAND) 플래시 메모리 소자의 등가 회로도이다.
도 1을 참조하면, 메모리 셀 어레이(MCA)는 기판(도시 생략) 상에서 수직 방향(도 1의 Z 방향)으로 배열되는 복수의 메모리 셀 스트링(MS)을 포함할 수 있다. 복수의 메모리 셀 스트링(MS) 각각은 서로 직렬로 연결되는 복수의 메모리 셀(MC1, MC2, ..., MCn-1, MCn), 스트링 선택 트랜지스터(SST), 및 접지 선택 트랜지스터(GST)를 구비할 수 있다. 복수의 메모리 셀(MC1, MC2, ..., MCn-1, MCn)은 데이터를 저장할 수 있고, 복수의 워드 라인(WL1, WL2, ..., WLn-1, WLn)은 각각의 메모리 셀(MC1, MC2, ..., MCn-1, MCn)에 연결되어 해당 메모리 셀(MC1, MC2, ..., MCn-1, MCn)을 제어할 수 있다.
접지 선택 트랜지스터(GST)의 게이트 단자는 접지 선택 라인(GSL)과 연결될 수 있고, 접지 선택 트랜지스터(GST)의 소스 단자는 공통 소스 라인(CSL)과 연결될 수 있다. 스트링 선택 트랜지스터(SST)의 게이트 단자는 스트링 선택 라인(SSL)과 연결될 수 있고, 스트링 선택 트랜지스터(SST)의 소스 단자는 메모리 셀(MCn)의 드레인 단자에 연결될 수 있으며, 스트링 선택 트랜지스터(SST)의 드레인 단자는 복수의 비트 라인(BL1, BL2, ..., BLm: BL)에 연결될 수 있다. 도 1에는 각각의 메모리 셀 스트링(MS)이 하나의 접지 선택 트랜지스터(GST)와 하나의 스트링 선택 트랜지스터(SST)를 포함하는 것으로 예시적으로 도시하였으나, 이와는 달리 각각의 메모리 셀 스트링(MS) 내에 접지 선택 트랜지스터(GST)와 스트링 선택 트랜지스터(SST)가 복수 개로 형성될 수도 있다.
스트링 선택 트랜지스터(SST)의 게이트 단자에 스트링 선택 라인(SSL)을 통해 신호가 인가되면, 복수의 비트 라인(BL)을 통해 인가되는 신호가 복수의 메모리 셀(MC1, MC2, ..., MCn-1, MCn)에 제공되어 데이터 쓰기 동작이 수행될 수 있다. 접지 선택 트랜지스터(GST)의 게이트 단자에 접지 선택 라인(GSL)을 통해 신호가 인가되면, 복수의 메모리 셀(MC1, MC2, ..., MCn-1, MCn)의 소거 동작이 수행될 수 있다.
도 2 내지 도 4, 및 도 5a 내지 도 5c는 예시적인 실시예들에 따른 반도체 장치(100)를 설명하기 위한 도면들이다. 도 2은 예시적인 실시예들에 따른 반도체 장치(100)의 대표적인 구성을 나타내는 평면도이고, 도 3은 도 2의 A1-A1' 선을 따른 단면도이고, 도 4는 도 3에서 "CX1"로 표시한 영역을 확대하여 도시한 단면도이다. 도 5a는 도 3의 제1 레벨(LV1)에서의 수평 단면도이고, 도 5b는 도 3의 제2 레벨(LV2)에서의 수평 단면도이며, 도 5c는 도 3의 제3 레벨(LV3)에서의 수평 단면도이다.
도 2 내지 도 5c를 참조하면, 반도체 장치(100)는 기판(110)의 메모리 셀 영역(MCR) 상에 배치되는 메모리 셀 어레이(MCA)를 포함할 수 있다. 메모리 셀 어레이(MCA)는 도 1을 참조로 설명된 방식으로 구동하는 수직 채널 구조의 NAND 메모리 장치일 수 있다.
기판(110)은 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향)으로 연장되는 주면(110M)을 가질 수 있다. 기판(110)은 반도체 물질, 예를 들어 IV족 반도체, III-V족 화합물 반도체 또는 II-VI족 산화물 반도체를 포함할 수 있다. 예를 들어, IV족 반도체는 실리콘(Si), 저머늄(Ge) 또는 실리콘-저머늄을 포함할 수 있다. 기판(110)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다. 다른 실시예에서, 기판(110)은 SOI(silicon-on-insulator) 기판, 또는 GeOI(germanium-on-insulator) 기판을 포함할 수 있다.
기판(110) 상에는 복수의 하부 게이트 전극(120)이 기판(110)의 주면(110M)에 평행한 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향)으로 연장되며, 기판(110)의 주면(110M)에 수직한 수직 방향(Z 방향)을 따라 서로 이격되도록 배치될 수 있다. 복수의 하부 게이트 전극(120) 상에는 복수의 상부 게이트 전극(130)이 기판(110)의 주면(110M)에 평행한 제1 및 제2 수평 방향으로 연장되며, 기판(110)의 주면(110M)에 수직한 수직 방향을 따라 서로 이격되도록 배치될 수 있다. 이에 따라 메모리 셀 영역(MCR)에서 복수의 하부 게이트 전극(120)과 복수의 상부 게이트 전극(130)은 수직하게 오버랩되도록 배치될 수 있다.
예시적인 실시예들에서, 복수의 하부 게이트 전극(120)과 복수의 상부 게이트 전극(130)이 함께 메모리 셀 스트링(MS)(도 1 참조)을 구성하는 접지 선택 라인(GSL), 워드 라인(WL1, WL2, ??, WLn-1, WLn) 및 스트링 선택 라인(SSL)에 대응될 수 있다. 예를 들어, 도시의 편의상 도 2에는 6개의 하부 게이트 전극(120)과 6개의 상부 게이트 전극(130)이 수직 방향(Z 방향)을 따라 적층된 것이 도시되었다. 이러한 경우에, 최하부의 하부 게이트 전극(120)은 접지 선택 라인(GSL)으로 기능하고, 최상부의 상부 게이트 전극(130)은 스트링 선택 라인(SSL)으로 기능하며, 최하부의 하부 게이트 전극(120)을 제외한 복수의 하부 게이트 전극(120)과 최상부의 상부 게이트 전극(130)을 제외한 복수의 상부 게이트 전극(130)은 워드 라인(WL1, WL2, ??, WLn-1, WLn)으로 기능할 수 있다. 이에 따라 접지 선택 트랜지스터(GST), 선택 트랜지스터(SST)와, 이들 사이의 총 10개의 메모리 셀 트랜지스터(MCn)가 직렬 연결된 메모리 셀 스트링(MS)이 제공될 수 있다.
하부 절연층(122)은 복수의 하부 게이트 전극(120) 중 인접한 두 개의 하부 게이트 전극(120) 사이에 배치될 수 있다. 또한 기판(110)의 주면(110M)과 최하부의 하부 게이트 전극(120) 사이에도 하부 절연층(122)이 배치될 수 있고, 최상부의 하부 게이트 전극(120) 상에도 하부 절연층(122)이 배치될 수 있다. 도 3에 도시된 바와 같이, 하부 절연층(122)의 수직 위치에 따라 하부 절연층(122)의 두께가 달라질 수 있다. 예를 들어, 도 3에 도시된 것과는 달리, 기판(110)과 최하부의 하부 게이트 전극(120) 사이에 배치된 하부 절연층(122)의 수직 방향(Z 방향) 두께보다 최상부의 하부 게이트 전극(120) 상에 배치된 하부 절연층(122)의 수직 방향(Z 방향) 두께가 더 두꺼울 수 있다.
상부 절연층(132)은 복수의 상부 게이트 전극(130) 중 인접한 두 개의 상부 게이트 전극(130) 사이에 배치될 수 있다. 또한 최하부의 상부 게이트 전극(130)과 제1 층간 절연막(170) 사이에도 상부 절연층(132)이 배치될 수 있고, 최상부의 상부 게이트 전극(130) 상에도 상부 절연층(132)이 배치될 수 있다.
제1 층간 절연막(170)은 최상부의 하부 절연층(122)과 최하부의 상부 절연층(132) 사이에 배치될 수 있고, 순차적으로 적층된 제1 내지 제4 절연층(172, 174. 176, 178)을 포함할 수 있으나, 이에 한정되는 것은 아니다.
기판(110) 상에는 복수의 워드 라인 컷 영역(WLC)이 기판(110)의 주면(110M)과 평행한 제1 수평 방향(X 방향)을 따라 연장될 수 있다. 복수의 워드 라인 컷 영역(WLC)은 복수의 하부 게이트 전극(120)과 복수의 상부 게이트 전극(130)의 제2 수평 방향(Y 방향)을 따른 폭을 한정할 수 있다. 즉, 복수의 워드 라인 컷 영역(WLC)에 의해 복수의 하부 게이트 전극(120)과 복수의 상부 게이트 전극(130)이 제2 수평 방향(Y 방향)을 따라 실질적으로 동일한 폭을 갖도록 배치될 수 있다. 또한, 복수의 하부 게이트 전극(120)과 이에 이웃하게 배치되는 복수의 하부 게이트 전극(120) 사이에, 그리고 복수의 상부 게이트 전극(130)과 이에 이웃하게 배치되는 복수의 상부 게이트 전극(130) 사이에 복수의 워드 라인 컷 영역(WLC)이 배치될 수 있다.
기판(110)에는 복수의 공통 소스 영역(112)이 제1 수평 방향(X 방향)을 따라 배치될 수 있다. 복수의 공통 소스 영역(112)은 n형 불순물이 고농도로 도핑된 불순물 영역일 수 있다. 복수의 공통 소스 영역(112)은 메모리 셀들로 전류를 공급하는 소스 영역으로 기능할 수 있다. 복수의 공통 소스 영역(112)은 복수의 워드 라인 컷 영역(WLC)과 오버랩되는 위치에 배치될 수 있다.
복수의 공통 소스 영역(112) 상에는 공통 소스 라인(CSL)이 배치될 수 있다. 공통 소스 라인(CSL)의 양 측벽 상에는 절연 스페이서(142)가 배치될 수 있다. 절연 스페이서(142)는 공통 소스 라인(CSL)과 복수의 하부 게이트 전극(120) 사이, 및 공통 소스 라인(CSL)과 복수의 상부 게이트 전극(130) 사이에 배치될 수 있다. 공통 소스 라인(CSL)과 절연 스페이서(142)는 기판(110)의 주면(110M)보다 낮은 레벨까지 연장될 수 있고, 복수의 공통 소스 영역(112)과 접촉할 수 있다.
도 3에 도시된 바와 같이, 공통 소스 라인(CSL)은 복수의 하부 게이트 전극(120) 및 복수의 상부 게이트 전극(130)의 일측 상에 배치되며, 공통 소스 라인(CSL)의 상면이 최상부의 상부 게이트 전극(130)의 상면보다 높은 레벨에 위치할 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 공통 소스 라인(CSL)의 상면은 최하부의 상부 게이트 전극(130)의 바닥면보다 낮은 레벨에 배치되거나, 최상부의 상부 게이트 전극(130)의 상면보다 낮은 임의의 레벨에 배치되도록 공통 소스 라인(CSL)의 높이가 적절히 선택될 수 있다.
복수의 채널 구조물(150)은 기판(110)의 주면(110M)으로부터 복수의 하부 게이트 전극(120)과 복수의 상부 게이트 전극(130)을 모두 관통하여 수직 방향(Z 방향)으로 연장될 수 있다. 복수의 채널 구조물(150)은 제1 수평 방향(X 방향), 제2 수평 방향(X 방향) 및 제3 수평 방향 또는 대각선 방향(D1 방향)을 따라 소정의 간격으로 이격되어 배열될 수 있다. 도 2에 도시된 바와 같이, 복수의 채널 구조물(150)은 지그재그 형상, 또는 엇갈린(staggered) 형상으로 배열될 수 있다.
복수의 채널 구조물(150)은 워드 라인 컷 영역(WLC)의 일 측에서 제1 수평 방향(X 방향)을 따라 일렬로 배열된 복수의 제1 채널 구조물(150A)과, 복수의 제1 채널 구조물(150A) 각각으로부터 대각선 방향(D1 방향)으로 이격되어 제1 수평 방향(X 방향)을 따라 일렬로 배열된 복수의 제2 채널 구조물(150B)을 포함할 수 있다.
복수의 제1 채널 구조물(150A) 각각은 제1 하부 채널 구조물(152A), 제1 상부 채널 구조물(154A), 및 제1 랜딩 패드(156A)를 포함할 수 있다. 제1 하부 채널 구조물(152A) 및 제1 상부 채널 구조물(154A)이 그 사이에 배치되는 제1 랜딩 패드(156A)에 의해 연결될 수 있으며, 제1 하부 채널 구조물(152A)이 메모리 셀 스트링(MS)(도 1 참조)의 아래측 절반을 구성하고 제1 상부 채널 구조물(154A)의 메모리 셀 스트링(MS)의 위측 절반을 구성할 수 있다.
제1 하부 채널 구조물(152A)은 기판(110)의 주면(110M)으로부터 복수의 하부 게이트 전극(120)을 관통하여 수직 방향(Z 방향)으로 연장될 수 있다. 제1 상부 채널 구조물(154A)은 복수의 상부 게이트 전극(130)을 관통하여 수직 방향(Z 방향)으로 연장될 수 있다.
도 4에 예시적으로 도시된 바와 같이, 제1 하부 채널 구조물(152A)은 복수의 하부 게이트 전극(120)을 관통하는 제1 하부 채널홀(152AH) 내에 배치될 수 있다. 제1 하부 채널홀(152AH)의 내벽 상에 게이트 절연층(162)과 채널층(164)이 순차적으로 배치되고, 채널층(164) 상에서 제1 하부 채널홀(152AH)의 잔류 공간을 채우는 매립 절연층(166)이 배치될 수 있다. 제1 하부 채널홀(152AH)의 상측에는 채널층(164)과 접촉하며 제1 하부 채널홀(152AH)의 입구를 막는 도전 플러그(168)가 배치될 수 있다. 다른 실시예들에서, 매립 절연층(166)이 생략되고, 채널층(164)이 제1 하부 채널홀(152AH)의 잔류 부분을 채우는 필라 형상으로 형성될 수도 있다.
제1 상부 채널 구조물(154A)은 복수의 상부 게이트 전극(130)을 관통하는 제1 상부 채널홀(154AH) 내에 배치될 수 있다. 제1 상부 채널 구조물(154A)은 제1 하부 채널 구조물(152A)과 유사한 구조를 가질 수 있으며, 즉 게이트 절연층(162), 채널층(164), 매립 절연층(166) 및 도전 플러그(168)를 포함할 수 있다.
제1 랜딩 패드(156A)는 제1 하부 채널 구조물(152A)과 제1 상부 채널 구조물(154A) 사이에 배치되며, 이들 사이를 전기적으로 연결시킬 수 있다. 제1 랜딩 패드(156A)는 제1 하부 연결부(156AL) 및 제1 패드부(156AP)를 포함할 수 있다. 제1 하부 연결부(156AL)는 제1 하부 채널 구조물(152A) 상에 배치되며 제3 수평 방향(D1 방향)을 따라 제1 폭(WA1)을 가질 수 있다. 제1 패드부(156AP)는 제1 하부 연결부(156AL) 상에 배치되며, 제3 수평 방향(D1 방향)을 따라 제1 폭(WA1)보다 큰 제2 폭(WA2)을 가질 수 있다. 이에 따라 제1 랜딩 패드(156A)는 그 상부의 폭이 하부의 폭보다 더 큰 T-형 수직 단면 형상을 가질 수 있다. 한편, 제1 하부 연결부(156AL)와 제1 패드부(156AP) 각각은 원형, 타원형, 직사각형, 정사각형, 마름모, 라운드진 직사각형, 라운드진 정사각형과 같은 다양한 형상의 수평 단면을 가질 수 있다. 제1 하부 연결부(156AL) 및 제1 패드부(156AP)는 불순물이 도핑된 폴리실리콘, 불순물이 도핑되지 않은 폴리실리콘, 금속 또는 금속 실리사이드를 포함할 수 있다.
예시적인 실시예들에서, 제1 패드부(156AP) 상에 제1 상부 채널 구조물(154A)의 바닥면이 배치될 수 있다. 제1 상부 채널 구조물(154A)의 채널층(164)과 제1 패드부(156AP) 사이의 접촉 면적을 더욱 증가시키도록 제1 상부 채널 구조물(154A)은 제1 패드부(156AP) 상면보다 낮은 레벨까지 연장될 수 있다.
도 4에 예시적으로 도시되는 바와 같이, 제1 패드부(156AP)는 제1 하부 채널 구조물(152A)의 제3 수평 방향(D1 방향)을 따른 제3 폭(WA3)보다 더 큰 제2 폭(WA2)을 가질 수 있다. 이러한 경우에, 제1 상부 채널 구조물(154A)을 위한 제1 상부 채널홀(154AH)의 식각 공정에서 기판(110)의 벤딩 또는 휘어짐 현상, 또는 마스크 패턴(도시 생략)의 오정렬 등이 발생하더라도, 제1 상부 채널 구조물(154A)과 제1 하부 채널 구조물(152A) 사이에서 제1 패드부(156AP)를 통해 충분한 전기적 연결이 확보되도록 할 수 있다.
복수의 제2 채널 구조물(150B) 각각은 복수의 제1 채널 구조물(150A) 각각에 가장 가깝게 배치될 수 있다. 복수의 제2 채널 구조물(150B) 각각은 제2 하부 채널 구조물(152B), 제2 상부 채널 구조물(154B), 및 제2 랜딩 패드(156B)를 포함할 수 있다. 제2 하부 채널 구조물(152B)과 제2 상부 채널 구조물(154B)은 제1 하부 채널 구조물(152A) 및 제1 상부 채널 구조물(154A)과 유사한 구조를 가질 수 있으며, 즉 제2 하부 채널홀(152BH) 내에 형성되는 게이트 절연층(162), 채널층(164), 매립 절연층(166) 및 도전 플러그(168)를 포함할 수 있다.
제2 랜딩 패드(156B)는 제2 하부 연결부(156BL)와 제2 패드부(156BP)를 포함할 수 있다. 제2 하부 연결부(156BL)는 제2 하부 채널 구조물(152B) 상에 배치되며 제3 수평 방향(D1 방향)을 따라 제1 폭(WB1)을 가질 수 있다. 제2 패드부(156BP)는 제2 하부 연결부(156BL) 상에 배치되며, 제3 수평 방향(D1 방향)을 따라 제1 폭(WB1)보다 큰 제2 폭(WB2)을 가질 수 있다. 이에 따라 제2 랜딩 패드(156B)는 그 상부의 폭이 하부의 폭보다 더 큰 T-형 수직 단면 형상을 가질 수 있다.
제2 패드부(156BP)의 상면은 제1 패드부(156AP)의 바닥면보다 낮은 레벨에 배치될 수 있다. 예를 들어, 제1 패드부(156AP)가 제1 수직 레벨(예를 들어 도 4의 LV3)에 배치되고, 제2 패드부(156BP)는 제1 패드부(156AP)보다 낮은 제2 수직 레벨(예를 들어 도 4의 LV2)에 배치될 수 있다. 제2 패드부(156BP)의 바닥면이 제1 패드부(156AP)의 상면보다 낮은 레벨에 배치되고, 이에 따라 제2 패드부(156BP)와 제1 패드부(156AP)는 수직 방향(Z 방향)을 따라 이격될 수 있다. 제2 패드부(156BP)가 제1 패드부(156AP)보다 낮은 수직 레벨에 배치됨에 따라 제1 채널 구조물(150A) 및 제2 채널 구조물(150B) 사이의 간격이 상대적으로 작더라도 제1 패드부(156AP)와 제2 패드부(156BP)는 상대적으로 큰 폭을 가질 수 있고 이에 따라 채널홀(154AH, 154BH)의 형성 공정에서의 공정 마진이 확보될 수 있다.
이하에서는 도 5a 내지 도 5c을 참조하며 제1 레벨 내지 제3 레벨(LV1, LV2, LV3)에서의 제1 랜딩 패드(156A) 및 제2 랜딩 패드(156B)의 배열에 대하여 개략적으로 설명한다.
도 5a 내지 도 5c에 도시된 평면도에서 볼 때, 복수의 제1 채널 구조물(150A)과 복수의 제2 채널 구조물(150B)이 지그재그 형상으로 배열될 수 있고, 이 중 제1 레벨(LV1)에서는 제1 하부 채널 구조물(152A)과 제2 하부 채널 구조물(152B)이 배열된다. 하나의 제1 하부 채널 구조물(152A)을 기준으로 마름모꼴로 배치되는 네 개의 채널 구조물(150)의 위치를 각각 제1 내지 제4 채널 위치(CP1, CP2, CP3, CP4)로 표시하였다. 이중 제1 및 제3 채널 위치(CP1, CP3)에 제1 하부 채널 구조물(152A)이 배치되고, 제2 및 제4 채널 위치(CP2, CP4)에 제2 하부 채널 구조물(152B)이 배치된다.
도 5a에 예시적으로 도시된 바와 같이, 제1 채널 위치(CP1)로부터 제2 및 제4 채널 위치(CP2, CP4)까지의 제1 및 제2 거리(D12, D13)과, 제2 채널 위치(CP2)와 제4 채널 위치(CP4)까지의 제3 거리(D24)는 서로 다를 수 있고, 예시적인 실시예들에서는 제1 거리(D12)가 가장 짧을 수 있다. 즉, 제1 채널 구조물(150A)과 제2 채널 구조물(150B)이 대각선 방향(D1 방향)으로 가장 인접하게 배치된다.
도 5b에 예시적으로 도시된 바와 같이, 제2 레벨(LV2)에서 제1 채널 구조물(150A)의 제1 하부 연결부(156AL)가 배치되고, 제2 채널 구조물(150B)의 제2 패드부(156BP)가 배치될 수 있다. 제2 패드부(156BP)의 폭이 상대적으로 크게 형성되고 제1 하부 연결부의 폭이 상대적으로 작게 형성되기 때문에, 제1 랜딩 패드 위치(LPS1)로부터 제2 및 제4 랜딩 패드 위치(LPS2, LPS4)까지의 제1 및 제2 거리(D12', D13')과, 제2 및 제4 랜딩 패드 위치(LPS2, LPS4) 사이의 제3 거리(D24')는 제1 레벨(LV1)에서의 제1 내지 제3 거리(D12, D13, D24)와는 달라질 수 있다. 그러나 제2 패드부(156BP)의 폭(또는 직경)이 상대적으로 크게 형성되고, 제1 하부 연결부(156AL)의 폭(또는 직경)이 상대적으로 작게 형성되기 때문에 제1 레벨(LV1)에서의 제1 거리(D12)와 제2 레벨(LV2)에서의 제1 거리(D12')의 차이는 상대적으로 작을 수 있다.
도 5c에 예시적으로 도시된 바와 같이, 제3 레벨(LV3)에서 제1 채널 구조물(150A)의 제1 패드부(156AP)가 배치되고, 제2 채널 구조물(150B)의 제2 상부 채널 구조물(154B)가 배치될 수 있다. 제3 레벨(LV3)에서는 제1 및 제3 랜딩 패드 위치(LPS1, LPS3)와, 제2 내지 제4 채널 위치(CP2U, CP4U)가 도시된다. 제1 랜딩 패드 위치(LPS1)와 제2 채널 위치(CP2U) 사이의 간격(D12")은 제1 레벨(LV1)에서의 제1 거리(D12) 또는 제2 레벨(LV2)에서의 제1 거리(D12')보다 상대적으로 작을 수 있다.
도 5a 내지 도 5c에 도시된 바와 같이, 제1 랜딩 패드(156A)의 제1 패드부(156AP)는 제2 랜딩 패드(156B)의 제2 패드부(156BP)보다 높은 레벨에 배치되고, 제1 랜딩 패드(156A)의 제1 패드부(156AP)는 제2 랜딩 패드(156B)의 제2 패드부(156BP)와 수직 방향으로 이격됨에 따라, 상부 채널홀(154AH, 154BH) 형성시 오정렬에 의한 불량 발생이 방지될 수 있다.
도 2 내지 도 5c에는 제1 채널 구조물(150A)이 제1 수직 레벨(예를 들어 도 4의 LV3)에서 최대 폭을 가지고, 제2 채널 구조물(150B)이 제2 수직 레벨(예를 들어 도 4의 LV2)에서 최대 폭을 가지는 것이 예시적으로 도시되었다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 제1 및 제2 채널 구조물(150A, 150B)에 인접하게 배치되고 상기 제1 및 제2 수직 레벨과 다른 제3 수직 레벨에서 최대 폭을 가지는 제3 채널 구조물(도시 생략)이 더 형성될 수도 있다.
도 6a 내지 도 6d는 각각 예시적인 실시예들에 따른 반도체 장치(100)에 포함되는 게이트 절연층(162)의 다양한 구성을 설명하기 위한 단면도이다.
도 6a는 도 2 내지 도 5c에 예시한 게이트 절연층(162)을 보다 상세히 설명하기 위한 단면도로서, 도 4에서 "CX2"로 표시한 영역을 확대하여 도시한 것이다.
도 6a를 참조하면, 게이트 절연층(162)은 채널층(164)으로부터 순차적으로 형성된 터널링 유전막(TD), 전하 저장막(CS), 및 블로킹 유전막(BD)을 포함하는 구조를 가질 수 있다. 게이트 절연층(162)을 이루는 터널링 유전막(TD), 전하 저장막(CS), 및 블로킹 유전막(BD)의 상대적인 두께는 도 6a에 예시한 바에 한정되지 않으며 다양하게 변형될 수 있다.
터널링 유전막(TD)은 실리콘 산화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 탄탈륨 산화물 등을 포함할 수 있다. 전하 저장막(CS)은 채널층(164)으로부터 터널링 유전막(TD)을 통과한 전자들이 저장될 수 있는 영역으로서, 실리콘 질화물, 보론 질화물, 실리콘 보론 질화물, 또는 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 블로킹 유전막(BD)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전율이 더 큰 금속 산화물로 이루어질 수 있다. 상기 금속 산화물은 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 탄탈륨 산화물, 또는 이들의 조합으로 이루어질 수 있다.
도 6b 내지 도 6d는 도 6a에 예시한 게이트 절연층(162) 대신 채용 가능한 게이트 절연층(162A, 162B, 162C)의 예시적인 구조를 보여주는 단면도들이다.
일부 실시예들에서, 반도체 장치(100)는 게이트 절연층(162) 대신 도 6b에 예시한 게이트 절연층(162A)을 포함할 수 있다. 게이트 절연층(162A)은 도 6a에 예시한 게이트 절연층(162)과 대체로 동일한 구성을 가질 수 있다. 단, 게이트 절연층(162A)은 블로킹 유전막(BD) 대신 제1 블로킹 유전막(BD1) 및 제2 블로킹 유전막(BD2)을 포함한다. 제1 블로킹 유전막(BD1)은 터널링 유전막(TD) 및 전하 저장막(CS)과 함께 채널층(164)과 나란히 연장되고, 제2 블로킹 유전막(BD2)은 하부 게이트 전극(120)을 포위하도록 배치될 수 있다. 제1 블로킹 유전막(BD1) 및 제2 블로킹 유전막(BD2)은 각각 실리콘 산화물, 실리콘 질화물, 또는 금속 산화물로 이루어질 수 있다. 예를 들면, 제1 블로킹 유전막(BD1)은 실리콘 산화막으로 이루어지고, 제2 블로킹 유전막(BD2)은 실리콘 산화막보다 유전율이 더 큰 금속 산화막으로 이루어질 수 있다.
다른 일부 실시예들에서, 반도체 장치(100)는 게이트 절연층(162) 대신 도 6c에 예시한 게이트 절연층(162B)을 포함할 수 있다. 게이트 절연층(162B)은 하부 게이트 전극(120) 중 채널층(164)에 대면하는 표면과 하부 절연층(122)에 대면하는 표면들을 가지며 하부 게이트 전극(120)의 저면, 상면, 및 측벽을 덮도록 형성될 수 있다. 게이트 절연층(162B)은 채널층(164)으로부터 순차적으로 형성된 터널링 유전막(TD), 전하 저장막(CS), 및 블로킹 유전막(BD)을 포함할 수 있다.
또 다른 일부 실시예들에서, 반도체 장치(100)는 게이트 절연층(162) 대신 도 6d에 예시한 게이트 절연층(162C)을 포함할 수 있다. 게이트 절연층(162C)은 하부 게이트 전극(120)과 채널층(164)과의 사이에만 개재되어 하부 게이트 전극(120의 저면 및 상면은 덮지 않고 하부 게이트 전극(120)의 측벽만 덮도록 형성될 수 있다. 게이트 절연층(162C)은 채널층(164)으로부터 순차적으로 형성된 터널링 유전막(TD), 전하 저장막(CS), 및 블로킹 유전막(BD)을 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치에 포함될 수 있는 게이트 유전막의 구성 및 형상은 도 6a 내지 도 6d에 예시한 게이트 절연층(162, 162A, 162B, 162C)에만 한정되는 것은 아니며, 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경이 가능하다. 일부 실시예들에서, 게이트 절연층(162, 162A, 162B, 162C)은 이들에 인접한 전극을 통과하는 전류에 의해 발생하는 열에 의해 전기적 저항이 변화될 수 있는 물질, 예를 들면 상변화 물질을 포함할 수 있다. 상기 상변화 물질은 안티몬(Sb), 텔루륨(Te), 및 셀레늄(Se) 중 적어도 하나를 포함할 수 있다. 상기 상변화 물질은 N, O, C, Bi, In, B, Sn, Si, Ti, Al, Ni, Fe, Dy 및 La 중에서 선택되는 적어도 하나의 불순물을 더 포함할 수 있다. 예를 들면, 게이트 절연층(162, 162A, 162B, 162C)은 GeBiTe, InSb, GeSb, 또는 GaSb를 포함할 수 있다. 다른 일부 실시예들에서, 게이트 절연층(162, 162A, 162B, 162C)은 전류에 의한 스핀 전달 과정을 이용하여 전기적 저항이 변화될 수 있는 박막 구조를 가질 수 있다. 예를 들면, 게이트 절연층(162, 162A, 162B, 162C)은 강자성 물질 또는 반강자성 물질들을 포함할 수 있다. 또 다른 일부 실시예들에서, 게이트 절연층(162, 162A, 162B, 162C)은 페로브스카이트(perovskite) 화합물 또는 전이금속 산화물을 포함할 수 있다. 예를 들면, 게이트 절연층(162, 162A, 162B, 162C)은 니오븀 산화물(niobium oxide), 티타늄 산화물(titanium oxide), 니켈 산화물(nikel oxide), 지르코늄 산화물(zirconium oxide), 바나듐 산화물(vanadium oxide), PCMO((Pr,Ca)MnO3), 스트론튬-티타늄 산화물(strontium-titanium oxide), 바륨-스트론튬-티타늄 산화물(barium-strontium-titanium oxide), 스트론튬-지르코늄 산화물(strontium-zirconium oxide), 바륨-지르코늄 산화물(barium-zirconium oxide), 또는 바륨-스트론튬-지르코늄 산화물(barium-strontium-zirconium oxide)을 포함할 수 있다.
다시 도 2를 참조하면, 상부 절연층(132) 상에 제2 층간 절연막(182)이 배치될 수 있고, 제2 층간 절연막(182) 상에 복수의 비트 라인(BL)이 제1 수평 방향(X 방향)을 따라 연장될 수 있다. 제2 층간 절연막(182)을 관통하여 복수의 비트 라인(BL)과 복수의 채널 구조물(150) 각각의 도전 플러그(168)를 연결하는 비트라인 연결부(184)가 배치될 수 있다.
일반적으로, 메모리 셀의 수직으로 적층되는 층수가 증가함에 따라 채널홀의 종횡비가 현저히 증가하고, 채널홀 식각 공정의 난이도가 높아져 메모리 셀의 적층 수가 제한될 수 있다. 하부 적층체를 우선 형성한 후 하부 채널홀을 형성하고, 이후 상부 적층체를 형성한 후 상부 채널홀을 형성하는 방법을 사용하는 경우, 상부 또는 하부 콘택홀의 종횡비가 감소될 수 있으므로 메모리 셀의 적층 수를 증가시킬 수 있다. 그러나, 채널홀 식각 공정에서 마스크 패턴의 오정렬 또는 기판의 벤딩 또는 휨이 발생할 수 있고, 하부 채널홀 내의 채널 구조와 상부 채널홀 내의 채널 구조가 서로 정밀하게 정렬되지 않는 경우 반도체 장치의 전기적 특성이 저하될 수 있다.
그러나 예시적인 실시예들에 따르면, 하부 채널 구조물(152A, 152B)과 상부 채널 구조물(154A, 154B) 사이에 랜딩 패드(156A, 156B)를 형성하여, 마스크 패턴의 오정렬 또는 기판의 휨이 발생하더라도 랜딩 패드(156A, 156B)에 의해 하부 채널 구조물(152A, 152B)과 상부 채널 구조물(154A, 154B) 사이의 충분한 전기적 연결이 확보될 수 있다. 또한, 제1 채널 구조물(150A)과 이에 가장 인접한 제2 채널 구조물(150B)은 서로 다른 레벨에서 최대 폭을 갖는 랜딩 패드(156A, 156B)를 가짐에 따라, 상대적으로 좁은 이격 거리로 배치되는 채널 구조물들(150) 사이의 전기적 단락이 방지될 수 있다. 따라서, 반도체 장치(100)는 집적도가 향상될 수 있으며 또한 우수한 전기적 특성을 가질 수 있다.
도 7은 예시적인 실시예들에 따른 반도체 장치(100A)를 나타내는 단면도이고, 도 8은 도 7의 CX3 부분의 확대도이다. 도 7 및 도 8에서, 도 1 내지 도 6d에서와 동일한 참조부호는 동일한 구성요소를 가리킨다.
도 7 및 도 8을 참조하면, 제2 채널 구조물(150B1)은 제2 하부 채널 구조물(152B), 제2 상부 채널 구조물(154B1) 및 제2 랜딩 패드(156B1)을 포함할 수 있고, 제2 랜딩 패드(156B1)의 구조가 도 2 내지 도 5c를 참조로 설명한 제2 랜딩 패드(156B)와 상이할 수 있다.
예를 들어, 제2 랜딩 패드(156B1)는 제2 하부 연결부(156BL), 제2 패드부(156BP1) 및 제2 상부 연결부(156BU)를 포함할 수 있고, 제2 상부 연결부(156BU)는 제2 패드부(156BP1)의 수평 방향 폭(WB2) 또는 제2 하부 채널 구조물(152B)의 수평 방향 폭(WB3)보다 작은 수평 방향 폭(WB4)을 가질 수 있다.
제2 상부 채널 구조물(154B1)의 바닥면은 제2 상부 연결부(154BU)의 상면과 접촉하도록 배치될 수 있고, 제2 상부 채널 구조물(154B1)의 바닥면이 제1 상부 채널 구조물(154A) 바닥면과 유사한 레벨에 배치될 수 있다.
예시적인 공정에서, 제2 상부 채널홀(154BH1)의 형성을 위한 식각 공정에서, 제2 상부 연결부(156BU) 상면이 노출될 때까지 제2 상부 채널홀(154BH1)이 식각될 수 있고, 이러한 경우에 제2 상부 채널 구조물(154B1)의 바닥면이 제1 상부 채널 구조물(154A) 바닥면과 유사한 레벨에 배치되도록 형성될 수 있다.
도 9는 예시적인 실시예들에 따른 반도체 장치(100B)를 나타내는 단면도이다. 도 9는 도 7의 CX3 부분에 대응되는 부분의 확대 단면도이다. 도 9에서, 도 1 내지 도 8에서와 동일한 참조부호는 동일한 구성요소를 가리킨다.
도 9를 참조하면, 제2 채널 구조물(150B2)은 제2 하부 채널 구조물(152B), 제2 상부 채널 구조물(154B2) 및 제2 랜딩 패드(156B2)을 포함할 수 있고, 제2 랜딩 패드(156B2)의 구조가 도 2 내지 도 5c를 참조로 설명한 제2 랜딩 패드(156B)와 상이할 수 있다.
예를 들어, 제2 랜딩 패드(156B2)는 제2 하부 연결부(156BL), 제2 패드부(156BP2) 및 제2 상부 연결부(156BU2)를 포함할 수 있고, 제2 상부 연결부(156BU2)는 제2 패드부(156BP2) 또는 제2 하부 채널 구조물(152B)의 수평 방향 폭(WB3)(도 8 참조)보다 작은 수평 방향 폭(WB4)(도 8 참조)을 가질 수 있다.
제2 상부 채널 구조물(154B2)의 바닥면은 제2 상부 연결부(156BU2) 및 제2 패드부(156BP2)의 상면과 접촉하도록 배치될 수 있고, 제2 상부 채널 구조물(154B2)의 바닥부가 제2 상부 연결부(156BU2)의 외측면을 둘러싸도록 배치될 수 있다. 도 9에는 제2 상부 채널 구조물(154B2)의 바닥면이 제2 상부 연결부(156BU2) 및 제2 패드부(156BP2) 모두와 접촉하며 제1 상부 채널 구조물(154A)의 바닥면보다 낮은 레벨까지 연장되는 것이 예시적으로 도시된다.
예시적인 제조 공정에 따르면, 제2 상부 채널홀(154BH2)을 형성하기 위한 식각 공정에서 제2 상부 채널홀(154BH2)이 제2 상부 연결부(156BU2)보다 더 큰 폭으로 식각되는 경우, 제2 상부 연결부(156BU2) 외부의 제1 층간 절연막(170)이 함께 제거되어 제2 상부 채널홀(154BH2)이 제2 패드부(156BP2)에 의해 식각 정지될 수 있다. 이러한 경우에 제2 상부 채널홀(154BH2)의 측벽에 게이트 절연층(162)의 연장부(162B1)가 채워질 수 있다. 게이트 절연층(162)의 연장부(162B1)는 제2 상부 연결부(156BU2)의 외측면을 둘러싸는 형상으로 형성될 수 있다.
다른 실시예들에서, 제2 상부 채널홀(154BH2)을 형성하기 위한 식각 공정에서 제2 상부 채널홀(154BH2)이 제2 상부 연결부(156BU2)보다 더 큰 폭으로, 또는 도 9에 도시된 것보다 더 큰 폭으로 식각되는 경우, 도 9에 도시된 것과는 달리 채널층(164)이 더 하방으로 연장되어 제2 상부 연결부(156BU2)의 외측면 일부분을 둘러쌀 수도 있다. 예시적인 실시예들에 따르면, 상부 연결부(156BU2)와 채널층(164) 사이의 접촉 면적이 더욱 증가되어 전기적 특성이 향상될 수 있다.
도 9에서는 상부 연결부(156BU2)의 상면이 플랫한 것으로 도시되었지만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 예를 들어, 상부 연결부(156BU2)의 상면이 라운드지거나 기울어질 수 있고, 상부 연결부(156BU2)의 측면 일부분만을 게이트 절연층(162)의 연장부(162B1)가 접촉할 수도 있다. 또한 상부 연결부(156BU2)의 측면 일부분과 게이트 절연층(162)의 연장부(162B1)가 접촉하고, 상부 연결부(156BU2)의 측면 일부분과 채널층(164)이 접촉할 수도 있다. 또한 도 9에는 게이트 절연층(162)의 연장부(162B1)가 제2 패드부(156BP2)의 상면보다 낮은 레벨까지 연장되는 것이 예시적으로 도시되었으나, 이와는 달리 게이트 절연층(162)의 연장부(162B1)가 상부 연결부(156BU2)의 측면 일부분만을 둘러싸고 제2 패드부(156BP2)와 직접 접촉하지 않을 수도 있다.
예시적인 실시예들에 따르면, 랜딩 패드(156A, 156B2)에 의하여 상부 콘택홀(154AH, 156BH2)을 형성하기 위한 식각 공정에서 마스크 패턴의 오정렬, 또는 기판(110)의 휨 또는 벤딩에 의한 상부 콘택홀(154AH, 156BH2)의 오정렬이 방지될 수 있고, 상부 채널 구조물(154A, 154B2)과 하부 채널 구조물(152A, 152B) 사이의 충분한 전기적 연결이 확보될 수 있다.
도 10은 예시적인 실시예들에 따른 반도체 장치(100C)를 나타내는 단면도이다. 도 10은 도 3의 CX1 부분에 대응되는 부분의 확대 단면도이다. 도 10에서, 도 1 내지 도 9에서와 동일한 참조부호는 동일한 구성요소를 가리킨다.
도 10을 참조하면, 제1 층간 절연막(170)은 제1 내지 제4 절연층(172, 174, 176, 178) 및 제1 및 제2 식각 정지층(174U, 178U)을 포함할 수 있다. 제1 채널 구조물(150A3)의 제1 랜딩 패드(156A3)와 제2 채널 구조물(150B3)의 제2 랜딩 패드(156B3)를 다마신 공정 또는 듀얼 다마신 공정을 통해 형성하는 경우에, 제1 층간 절연막(170) 내에 제1 및 제2 식각 정지층(174U, 178U)이 형성될 수 있다.
특히, 제1 랜딩 패드(156A3)에서 제1 패드부(156AP3)와 하부 연결부(156AL3)는 동일한 물질을 사용하여 형성될 수 있고, 제1 패드부(156AP3)와 하부 연결부(156AL3)가 일체로 연결되어 제1 패드부(156AP3)와 하부 연결부(156AL3) 사이의 경계선이 식별 가능하지 않을 수 있다. 제2 랜딩 패드(156B3)에서 제2 패드부(156BP3)와 제2 하부 연결부(156BL3)는 동일한 물질을 사용하여 형성될 수 있고, 제2 패드부(156BP3)와 제2 하부 연결부(156BL3)가 일체로 연결되어 제2 패드부(156BP3)와 제2 하부 연결부(156BL3)의 경계선이 식별 가능하지 않을 수 있다.
제1 랜딩 패드(156A3)와 제1 내지 제3 절연층(172, 174, 176) 사이에 도전 배리어층(188A1)이 형성되고, 제1 랜딩 패드(156A3)와 제4 절연층(178) 사이에 도전 배리어층(188A2)이 형성될 수 있다. 한편, 제2 랜딩 패드(156B3)와 제1 및 제2 절연층(172, 174) 사이에 도전 배리어층(188B1)이 형성되고, 제2 랜딩 패드(156B3)와 제3 절연층(176) 사이에 도전 배리어층(188B2)이 형성될 수 있다. 예를 들어, 제1 랜딩 패드(156A3)와 제2 랜딩 패드(156B3)는 텅스텐, 코발트, 니켈, 및 이들의 실리사이드의 조합을 포함할 수 있다. 도전 배리어층(188A1, 188A2, 188B1, 188B2)은 티타늄, 티타늄 질화물, 탄탈륨 탄탈륨 질화물 등의 도전 물질을 포함할 수 있다.
도 11은 예시적인 실시예들에 따른 반도체 장치(200)의 대표적인 구성을 나타내는 평면도이고, 도 12는 도 11의 A2-A2' 선 및 B2-B2' 선을 따른 단면을 나타낸다.
도 11 및 도 12를 참조하면, 기판(110)은 메모리 셀 영역(MCR)과, 메모리 셀 영역(MCR)의 에지부에 배치되는 연결 영역(CON), 연결 영역(CON)의 일 측 상에 배치되는 주변회로 영역(PER)을 포함할 수 있다.
연결 영역(CON)은 하부 게이트 전극들(120)로부터 연장되는 하부 패드 라인들(120P), 상부 게이트 전극들(130)로부터 연장되는 상부 패드 라인들(130P), 하부 패드 라인들(120P)에 연결되는 복수의 하부 셀 콘택(220), 상부 패드 라인들(130P)에 연결되는 복수의 상부 셀 콘택(230)을 포함할 수 있다.
도 12에 예시적으로 도시된 바와 같이, 연결 영역(CON)에서 하부 패드 라인들(120P) 및 상부 패드 라인들(130P)이 계단 형상을 갖도록 형성될 수 있다. 하부 패드 라인(120P) 상에는 하부 패드 절연층(122P)이 배치될 수 있고, 상부 패드 라인(130P) 상에는 상부 패드 절연층(132P)이 배치될 수 있다. 기판(110)으로부터 게이트 전극들(120, 130) 사이의 거리가 증가될수록 연결 영역(CON) 내의 하부 패드 라인들(120P) 및 상부 패드 라인들(130P)의 길이가 짧아질 수 있다. 기판(110) 상에서 제3 층간 절연막(186)은 하부 패드 라인들(120P)을 덮도록 배치될 수 있고, 제2 층간 절연막(182)은 제1 층간 절연막(170) 상에서 상부 패드 라인들(130P)을 덮도록 배치될 수 있다.
하부 패드 라인들(120P) 상에는 제2 층간 절연막(182) 및 제3 층간 절연막(186)을 관통하여 복수의 하부 셀 콘택(220)이 배치될 수 있고, 상부 패드 라인들(130P)상에는 제2 층간 절연막(182)을 관통하여 복수의 상부 셀 콘택(230)이 배치될 수 있다.
예시적인 실시예들에서, 복수의 하부 셀 콘택(220) 각각은 하부 게이트 전극(120)과 동일한 레벨에 배치되는 제1 하부 셀 콘택(222a)과, 제1 하부 셀 콘택(222a) 상의 제2 하부 셀 콘택(222b)을 포함할 수 있다. 예를 들어, 하부 게이트 전극(120)을 먼저 형성하고, 제1 하부 셀 콘택(222a)을 형성하고, 상부 게이트 전극(130)을 형성한 후 제2 하부 셀 콘택(222b)을 형성할 수 있다. 이러한 경우, 복수의 하부 셀 콘택(220) 형성 공정의 난이도가 감소할 수 있다. 그러나 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 복수의 하부 셀 콘택(220)은 제2 층간 절연막(182) 및 제3 층간 절연막(186)을 관통하는 일체형 타입으로 형성될 수도 있다. 다른 실시예들에서, 제1 하부 셀 콘택(222a)과 제2 하부 셀 콘택(222b) 사이에 셀 콘택 랜딩 패드(도시 생략)가 더 형성될 수 있다. 상기 셀 콘택 랜딩 패드는 메모리 셀 영역(MCR)의 랜딩 패드(156A, 156B)와 유사한 구조로 형성될 수 있고, 예를 들어 메모리 셀 영역(MCR)의 랜딩 패드(156A, 156B)를 형성하기 위한 공정에서 함께 형성될 수도 있다.
기판(110)의 주변회로 영역(PER) 상에는 구동 회로 게이트 구조물(240)과 구동 회로 콘택 구조물(260, 268)이 배치될 수 있다. 기판(110)에는 소자 분리막(210)에 의해 활성 영역(도시 생략)이 정의될 수 있고, 상기 활성 영역 상에 구동 회로 게이트 구조물(240)이 배치되며, 구동 회로 게이트 구조물(240)의 양 측에 배치되는 기판(110) 일부분에 불순물 영역(202)이 배치될 수 있다.
구동 회로 게이트 구조물(240)은 구동 회로 게이트 절연층(242), 구동 회로 게이트 전극(244), 및 스페이서(236)를 포함할 수 있고, 구동 회로 게이트 구조물(240)을 커버하는 제4 층간 절연막(252)이 기판(110) 상에 배치될 수 있다. 구동 회로 게이트 구조물(240)은 메모리 셀 영역(MCR)에 배치되는 복수의 메모리 셀들을 구동하기 위한 다양한 회로들을 구성할 수 있다. 예를 들어, 구동 회로 게이트 구조물(240)은 제어 로직, 로우 디코더, 칼럼 디코더, 감지 증폭기, 페이지 버퍼 등의 기능을 수행하기 위한 구동 트랜지스터들의 일부분일 수 있다.
구동 회로 콘택 구조물(260, 268)은 불순물 영역(202) 및 구동 회로 게이트 전극(244)에 각각 연결될 수 있다. 예를 들어, 구동 회로 콘택 구조물(260, 268)은 구동 회로 하부 콘택(262), 구동 회로 상부 콘택(264), 및 구동 회로 랜딩 패드(266)를 포함할 수 있고, 구동 회로 랜딩 패드(266)는 패드부(266P)와 하부 연결부(266L)을 포함하도록 형성될 수 있다. 구동 회로 랜딩 패드(266)는 메모리 셀 영역(MCR)의 랜딩 패드(156A, 156B)와 유사한 구조로 형성될 수 있고, 예를 들어 메모리 셀 영역(MCR)의 랜딩 패드(156A, 156B)를 형성하기 위한 공정에서 함께 형성될 수도 있다.
구동 회로 게이트 구조물(240)에 전기적 연결을 제공하기 위한 구동 회로 콘택 형성시, 콘택 홀의 종횡비가 현저히 증가하여 상기 콘택 홀의 식각 공정의 정밀한 조절이 어려워지거나 상기 구동 회로 콘택의 저항이 증가할 수 있다. 그러나 예시적인 실시예들에 따르면, 구동 회로 콘택 구조물(260, 268)은 구동 회로 랜딩 패드(266)를 포함하며, 구동 회로 하부 콘택(262)과 구동 회로 상부 콘택(264)을 별개의 공정을 통해 형성할 수 있다. 따라서, 각각의 콘택홀 식각 공정에서 콘택 홀의 종횡비가 감소하여 콘택 홀의 식각 공정이 정밀하게 조절될 수 있다. 또한 기판(110)의 벤딩 또는 휨 현상, 마스크 패턴의 오정렬 등이 발생하더라도 구동 회로 랜딩 패드(266)를 통해 구동 회로 하부 콘택(262)과 구동 회로 상부 콘택(264)의 충분한 전기적 연결이 확보될 수 있다.
도 13은 예시적인 실시예들에 따른 반도체 장치(200A)를 나타내는 단면도이다. 도 13은 도 3의 CX1 부분에 대응되는 부분의 확대 단면도이다. 도 13에서, 도 1 내지 도 12에서와 동일한 참조부호는 동일한 구성요소를 가리킨다.
도 13을 참조하면, 제1 채널 구조물(150A4)과 제2 채널 구조물(150B4)은 연결 영역(CON)에 인접한 메모리 셀 영역(MCR)의 일부분에 배치될 수 있다. 즉, 제1 채널 구조물(150A4)과 제2 채널 구조물(150B4)은 기판(110)의 에지 영역에 가깝게 배치될 수 있다.
상부 채널 구조물(154A4, 154B4)의 수직 방향(Z 방향)을 따른 중심선(CLAU, CLBU)(또는 중심축)은 하부 채널 구조물(152A, 152B)의 수직 방향(Z 방향)을 따른 중심선(CLAL, CLBL)(또는 중심축)으로부터 예를 들어 제3 수평 방향(D1 방향)으로 이격되어 형성될 수 있다. 또한, 상부 채널 구조물(154A4, 154B4)은 하부 채널 구조물(152A, 152B)과 부분적으로 수직 오버랩될 수 있다.
예시적인 실시예들에서, 상부 게이트 전극(130)에 상부 채널홀(150AH4, 150BH4)을 형성하기 위한 식각 공정에서 기판(110)의 벤딩 또는 휨 현상, 또는 마스크 패턴의 오정렬이 발생하여 상부 채널홀(150AH4, 150BH4)이 하부 채널 구조물(152A, 152B)의 중심 라인(CLAL, CLBL)으로부터 예를 들어 제3 수평 방향(D1 방향)으로 이격되어 형성될 수 있다. 그러나 기판(110)의 벤딩 또는 휨 현상 등이 발생하더라도 상부 채널홀(150AH4, 150BH4)의 바닥부는 제1 및 제2 패드부(156AP, 156BP) 상에서 식각 정지될 수 있고, 이에 따라 상부 채널홀(150AH4, 150BH4) 내에 형성되는 상부 채널 구조물(154A4, 154B4)과 제1 및 제2 패드부(156AP, 156BP) 각각 사이에 충분한 전기적 연결이 확보될 수 있다.
도 14는 예시적인 실시예들에 따른 반도체 장치(300)를 나타내는 단면도이다. 도 14에서, 도 1 내지 도 13에서와 동일한 참조부호는 동일한 구성요소를 가리킨다.
도 14를 참조하면, 기판(302) 상에 복수의 구동 트랜지스터(TR)가 형성될 수 있다. 기판(302)에는 소자 분리막(310)에 의해 활성 영역(도시 생략)이 정의될 수 있고, 상기 활성 영역 상에 구동 회로 게이트 구조물(320)이 배치되며, 구동 회로 게이트 구조물(320)의 양 측에 배치되는 기판(302) 일부분에 불순물 영역(304)이 배치될 수 있다. 구동 회로 게이트 구조물(320)은 구동 회로 게이트 절연층(322), 구동 회로 게이트 전극(324), 및 스페이서(326)를 포함할 수 있다.
기판(302) 상에는 구동 회로 게이트 구조물(320)을 커버하는 하부층 구조물(340)이 배치될 수 있다. 하부층 구조물(340)은 복수의 콘택(342), 복수의 배선층(344), 및 복수의 절연층(346)을 포함할 수 있다. 복수의 콘택(342) 및 복수의 배선층(344)은 수직 방향(Z 방향)을 따라 배치되는 다층 구조를 가질 수 있으며, 복수의 콘택(342) 및 복수의 배선층(344)은 복수의 구동 트랜지스터(TR)에 전기적 연결을 제공할 수 있다. 복수의 절연층(346)은 기판(302) 상에서 구동 회로 게이트 구조물(320), 복수의 콘택(342) 및 복수의 배선층(344)을 커버할 수 있다.
하부층 구조물(340) 상에는 반도체층(350)이 배치될 수 있다. 반도체층(350)은 메모리 셀 영역(MCR)에 배치될 수 있고, 연결 영역(CON)의 일부분 상에 배치될 수 있다. 반도체층(350) 상부에 도 2 내지 도 5c를 참조로 설명한 반도체 장치가 배치될 수 있다.
하부층 구조물(340) 상에서 반도체층(350)의 외부에 절연층(360)이 형성될 수 있고, 구동 회로 콘택 구조물(370)이 절연층(360)을 관통하여 하부층 구조물(340)을 상부 배선층(380)에 전기적으로 연결시킬 수 있다. 구동 회로 콘택 구조물(370)은 구동 회로 하부 콘택(372), 구동 회로 상부 콘택(374), 및 구동 회로 랜딩 패드(376)를 포함할 수 있고, 구동 회로 랜딩 패드(376)는 패드부(376P)와 하부 연결부(376L)을 포함하도록 형성될 수 있다. 구동 회로 랜딩 패드(376)는 메모리 셀 영역(MCR)의 랜딩 패드(156A, 156B)와 유사한 구조로 형성될 수 있고, 예를 들어 메모리 셀 영역(MCR)의 랜딩 패드(156A, 156B)를 형성하기 위한 공정에서 함께 형성될 수도 있다.
도 15 내지 도 17, 도 18a 내지 도 18c, 및 도 19 내지 도 22는 예시적인 실시예들에 따른 반도체 장치(200)의 제조 방법을 공정 순서에 따라 도시한 단면도들이다.
도 15를 참조하면, 기판(110)의 주변회로 영역(PER) 상에 구동 회로 게이트 구조물(240)을 형성할 수 있다. 예를 들어, 기판(110)의 주면(110M) 상에 게이트 절연층(도시 생략), 도전층(도시 생략) 및 마스크 패턴(도시 생략)을 순차적으로 형성하고, 상기 마스크 패턴을 사용하여 상기 게이트 절연층과 상기 도전층을 식각하여 구동 회로 게이트 절연층(242) 및 구동 회로 게이트 전극(244)을 형성할 수 있다. 이후, 구동 회로 게이트 절연층(242) 및 구동 회로 게이트 전극(244) 상에 절연층(도시 생략)을 형성하고 상기 절연층에 이방성 식각 공정을 수행하여 구동 회로 게이트 절연층(242) 및 구동 회로 게이트 전극(244) 측벽 상에 스페이서(246)를 형성할 수 있다. 기판(110) 상에 구동 회로 게이트 구조물(240)을 커버하는 제4 층간 절연막(252)을 형성할 수 있다.
이후 기판(110)의 메모리 셀 영역(MCR) 및 연결 영역(CON)에서 기판(110)의 주면(110M) 상에 하부 게이트 전극 스택(120S)을 형성할 수 있다. 하부 게이트 전극 스택(120S)은 교대로 배치되는 복수의 하부 게이트 전극(120)과 하부 절연층(122)을 포함할 수 있다.
예시적인 실시예들에서, 복수의 하부 게이트 전극(120)은 예를 들어 불순물이 도핑된 폴리실리콘을 포함할 수 있고, 하부 절연층(122)은 실리콘 산화물, 실리콘 산질화물 등의 절연 물질을 포함할 수 있다. 그러나 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
다른 실시예들에서, 복수의 하부 게이트 전극(120) 대신 복수의 희생층(도시 생략)이 형성될 수 있고, 후속 공정에서 복수의 희생층을 제거하고 상기 복수의 희생층이 배치되던 공간에 하부 게이트 전극(120) 형성을 위한 금속 물질을 채워넣음으로써 복수의 하부 게이트 전극(120)이 형성될 수 있다. 이러한 경우에 복수의 희생층은 예를 들어 실리콘 질화물, 실리콘 산질화물, 또는 불순물이 도핑된 폴리실리콘 등을 사용하여 형성할 수도 있다.
도 16을 참조하면, 연결 영역(CON)에서 하부 게이트 전극 스택(120S)을 순차적으로 패터닝함에 의해 복수의 하부 패드 라인(120P)을 형성할 수 있다. 이러한 공정에서 복수의 하부 패드 라인(120P) 각각의 상부의 하부 절연층(122) 또한 패터닝되어 복수의 하부 패드 라인(120P) 각각의 상면을 덮는 복수의 하부 패드 절연층(122P)이 형성될 수 있다.
이후, 하부 게이트 전극 스택(120S)에 제1 하부 채널홀(152AH)과 제2 하부 채널홀(152BH)을 형성할 수 있다. 제1 하부 채널홀(152AH)과 제2 하부 채널홀(152BH) 내벽 상에 게이트 절연층(162)(도 4 참조), 채널층(164)(도 4 참조), 및 매립 절연층(166)(도 4 참조)을 순차적으로 형성할 수 있다. 이후 에치백 공정에 의해 제1 하부 채널홀(152AH)과 제2 하부 채널홀(152BH) 상측 일부분을 제거하고, 제1 하부 채널홀(152AH)과 제2 하부 채널홀(152BH) 입구를 막는 도전 플러그(168)를 형성할 수 있다.
이에 따라 제1 하부 채널홀(152AH)과 제2 하부 채널홀(152BH) 내에 각각 제1 하부 채널 구조물(152A)과 제2 하부 채널 구조물(152B)이 형성될 수 있다.
이후 기판(110) 상에 복수의 하부 패드 라인(120P)과 제4 층간 절연막(252)을 덮는 절연층(도시 생략)을 형성하고 도전 플러그(168)의 상면이 노출될 때까지 평탄화 공정을 수행하여 복수의 하부 패드 라인(120P)과 제4 층간 절연막(252)을 덮는 제3 층간 절연막(186)을 형성할 수 있다.
도 17을 참조하면, 연결 영역(CON)에서 하부 패드 라인들(120P)에 연결되는 복수의 제1 하부 셀 콘택(222a)을 형성할 수 있고, 주변 회로 영역(PER)에서 구동 회로 게이트 구조물(240) 또는 불순물 영역(202)에 연결되는 구동 회로 하부 콘택(262)을 형성할 수 있다.
이후, 하부 절연층(122) 및 제3 층간 절연막(186) 상에 제1 층간 절연막(170)과, 제1 및 제2 랜딩 패드(156A, 156B), 및 구동 회로 랜딩 패드(266)를 형성할 수 있다. 도 18a 내지 도 18c에서는 제1 및 제2 랜딩 패드(156A, 156B)를 형성하기 위한 공정 순서에 따른 확대 단면도들이 도시된다.
도 18a를 우선 참조하면, 하부 절연층(122) 및 제3 층간 절연막(186) 상에 제1 절연층(172)을 형성하고, 마스크 패턴(282)에 의해 제1 절연층(172)을 패터닝하여 제1 개구부(156BH)를 형성할 수 있다. 제1 개구부(156BH)는 제2 하부 채널 구조물(152B)의 상면 일부분을 노출할 수 있다.
도 18b를 참조하면, 제1 개구부(156BH) 내부를 채우는 도전층(도시 생략)을 형성하고 상기 도전층 상부를 평탄화하여 제1 개구부(156BH) 내에 제2 하부 연결부(156BL)를 형성할 수 있다. 이후 제1 절연층(172) 및 제2 하부 연결부(156BL) 상에 제2 절연층(174)을 형성하고, 마스크 패턴(도시 생략)에 의해 제2 절연층(174) 일부분을 제거하여 제2 개구부(도시 생략)를 형성한 후 도전 물질을 사용하여 상기 제2 개구부를 채움에 의해 제2 패드부(156BP)를 형성할 수 있다. 이에 의해, 제2 하부 연결부(156BL)와 제2 패드부(156BP)를 포함하는 제2 랜딩 패드(156B)가 형성될 수 있다.
도 18c를 참조하면, 제2 절연층(174) 상에 제3 절연층(176)을 형성하고, 마스크 패턴(도시 생략)에 의해 제1 내지 제3 절연층(172, 174, 176) 일부분을 제거하여 제3 개구부(도시 생략)를 형성한 후 도전 물질을 사용하여 상기 제3 개구부를 채움에 의해 제1 하부 연결부(156AL)를 형성할 수 있다. 이후 제3 절연층(176) 상에 제4 절연층(178)을 형성하고, 마스크 패턴(도시 생략)에 의해 제4 절연층(178) 일부분을 제거하여 제4 개구부(도시 생략)를 형성한 후 도전 물질을 사용하여 상기 제4 개구부를 채움에 의해 제1 패드부(156AP)를 형성할 수 있다. 이에 의해, 제1 하부 연결부(156AL)와 제1 패드부(156AP)를 포함하는 제1 랜딩 패드(156A)가 형성될 수 있다.
선택적으로, 제1 내지 제4 절연층(172, 174, 176, 178) 각각의 사이에는 적어도 하나의 식각 정지층(도시 생략)이 더 형성될 수도 있다.
한편, 메모리 셀 영역(MCR)에 제1 및 제2 랜딩 패드(156A, 156B)를 형성하기 위한 공정과 유사한 방식으로 주변 회로 영역(PER)에도 구동 회로 랜딩 패드(266)가 형성될 수 있다.
도 18a 내지 도 18c를 참조로 설명한 공정에 의해, 하부 폭보다 상부 폭이 더 큰 T-형상의 단면을 갖는 제1 랜딩 패드(156A)와 제2 랜딩 패드(156B)가 형성될 수 있다. 전술한 공정에 의해 제1 랜딩 패드(156A)의 바닥면이 제2 랜딩 패드(156B)의 상면보다 높은 레벨 상에 배치되어 제1 랜딩 패드(156A)와 제2 랜딩 패드(156B)가 수직 방향(Z 방향)을 따라 소정의 거리만큼 이격될 수 있다.
다른 예시적인 실시예들에 따르면, 제1 절연층(172) 상에 제1 식각 정지막(174U)과 제2 절연층(174)을 순차적으로 형성하고, 제1 절연층(172) 및 제2 절연층(174)을 제거하여 T-형상의 개구부를 형성하고, 상기 개구부 내에 도전 배리어층(188B1) 및 도전 물질을 채움으로써 제2 랜딩 패드(156B3)를 형성할 수도 있다. 이러한 경우에 도 10을 참조로 설명한 반도체 장치(100C)가 형성될 수 있다.
또 다른 예시적인 실시예들에 따르면, 도 18c를 참조로 설명한 공정에서 제1 패드부(156AP)를 형성하기 위하여 제4 절연층(178) 일부분을 제거할 때 제2 패드부(156BP1, 156BP2) 상부를 노출하는 개구부(도시 생략)를 함께 형성할 수 있다. 이후 상기 개구부를 도전 물질로 채워 제2 상부 연결부(156BU, 156BU2)를 형성할 수 있다. 이러한 경우에 제2 상부 연결부(156BU, 156BU2)를 포함하는 제2 랜딩 패드(156B1, 156B2)가 형성될 수 있고, 도 7 내지 도 9를 참조로 설명한 반도체 장치(100A, 100B)가 형성될 수 있다.
도 19를 참조하면, 메모리 셀 영역(MCR) 및 연결 영역(CON)에서 제1 층간 절연막(170) 상에 상부 게이트 전극 스택(130S)을 형성할 수 있다. 상부 게이트 전극 스택(130S)은 교대로 배치되는 복수의 상부 게이트 전극(130)과 상부 절연층(132)을 포함할 수 있다.
도 20을 참조하면, 연결 영역(CON)에서 상부 게이트 전극 스택(130S)을 순차적으로 패터닝함에 의해 복수의 상부 패드 라인(130P)을 형성할 수 있다. 이러한 공정에서 복수의 상부 패드 라인(130P) 각각의 상부의 상부 절연층(132) 또한 패터닝되어 복수의 상부 패드 라인(130P) 각각의 상면을 덮는 복수의 상부 패드 절연층(132P)이 형성될 수 있다.
이후, 상부 게이트 전극 스택(130S)에 제1 상부 채널홀(154AH)과 제2 상부 채널홀(154BH)을 형성할 수 있다.
예시적인 실시예들에서, 제1 상부 채널홀(154AH)과 제2 상부 채널홀(154BH)의 형성 공정에서 기판(110)에 벤딩 또는 휨 현상이 발생하거나 마스크 패턴(도시 생략)의 오정렬이 발생할 수 있다. 이러한 경우에 상부 채널홀(150AH4, 150BH4)이 하부 채널 구조물(152A, 152B)의 중심선(CLAL, CLBL)으로부터 예를 들어 제3 수평 방향(D1 방향)으로 이격되어 형성될 수 있다. 이러한 경우에 도 13을 참조로 설명한 반도체 장치(200A)가 형성될 수 있다.
다른 예시적인 실시예들에서, 제1 상부 채널홀(154AH)과 제2 상부 채널홀(154BH2)의 형성 공정에서 제2 상부 채널홀(154BH2)이 제2 상부 연결부(156BU2)보다 더 큰 폭으로 식각되는 경우, 제2 상부 연결부(156BU2) 외부의 제1 층간 절연막(170)이 함께 제거되어 제2 상부 채널홀(154BH2)이 제2 패드부(156BP2)에 의해 식각 정지될 수 있다. 이러한 경우에 도 9를 참조로 설명한 반도체 장치(100B)가 형성될 수 있다.
이후, 제1 상부 채널홀(154AH)과 제2 상부 채널홀(154BH) 내벽 상에 각각 제1 상부 채널 구조물(154A)과 제2 상부 채널 구조물(154B)이 형성될 수 있다.
도 21을 참조하면, 메모리 셀 영역(MCR)에서 상부 게이트 전극(130)과 하부 게이트 전극(120) 일부분을 제거하여 워드 라인 컷 영역(WLC)(도 11 참조)에 개구부(도시 생략)을 형성함으로써 기판(110) 상면을 노출할 수 있다. 워드 라인 컷 영역(WLC)을 통해 기판(110) 내부에 불순물을 주입하여 워드 라인 컷 영역(WLC) 하부의 기판(110) 부분에 공통 소스 영역(112)을 형성할 수 있다.
이후 워드 라인 컷 영역(WLC)에서 공통 소스 영역(112)에 전기적으로 연결되는 공통 소스 라인(CSL)을 형성할 수 있다.
다른 실시예들에 있어서, 도 15 및 도 19를 참조로 한 공정에서 하부 게이트 전극(120) 및 상부 게이트 전극(130) 대신에 복수의 희생층을 사용하여 하부 게이트 전극 스택(120S) 및 상부 게이트 전극 스택(130S)을 형성하는 경우에, 공통 소스 라인(CSL)을 형성하기 전에 워드 라인 컷 영역(WLC)의 상기 개구부를 통해 상기 복수의 희생층을 제거하고, 희생층이 제거된 공간에 하부 및 상부 게이트 전극(120, 130)을 채워 넣을 수 있다.
이후 메모리 셀 영역(MCR), 연결 영역(CON), 및 주변 회로 영역(PER)을 덮는 제2 층간 절연막(182)을 형성할 수 있다.
도 22를 참조하면, 연결 영역(CON)에서 하부 패드 라인(130P)에 연결되는 상부 셀 콘택(230)과, 제1 하부 셀 콘택(222a)에 연결되는 제2 하부 셀 콘택(222b)을 형성할 수 있다. 또한, 주변회로 영역(PER)에서 구동 회로 랜딩 패드(266)와 연결되는 제1 구동 회로 상부 콘택(264)을 형성할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 반도체 장치 150, 150A, 150B: 채널 구조물
152A, 152B: 하부 채널 구조물 154A, 154B: 상부 채널 구조물
156A, 156B: 랜딩 패드 156AP, 156BP: 패드부
156AL, 156BL: 하부 연결부 156BU: 상부 연결부

Claims (10)

  1. 기판 상에서 상기 기판의 상면에 수직한 제1 방향으로 이격되어 배치되는 복수의 하부 게이트 전극;
    상기 복수의 하부 게이트 전극 상에서 상기 제1 방향으로 이격되어 배치되는 복수의 상부 게이트 전극; 및
    상기 복수의 하부 게이트 전극 및 상기 복수의 상부 게이트 전극을 관통하며 상기 제1 방향으로 연장하되, 각각이 상기 복수의 하부 게이트 전극을 관통하는 하부 채널 구조물, 상기 복수의 상부 게이트 전극을 관통하는 상부 채널 구조물, 및 상기 하부 채널 구조물과 상기 상부 채널 구조물을 연결하는 랜딩 패드를 포함하는 복수의 채널 구조물;을 포함하고,
    상기 복수의 채널 구조물 중 제1 채널 구조물은 제1 수직 레벨에서 상기 하부 채널 구조물의 수평 폭보다 큰 수평 폭을 갖는 제1 랜딩 패드를 포함하고, 상기 제1 채널 구조물에 가장 가깝게 배열되는 제2 채널 구조물은 상기 제1 수직 레벨보다 낮은 제2 수직 레벨에서 상기 하부 채널 구조물의 상기 수평 폭보다 큰 수평 폭을 갖는 제2 랜딩 패드를 포함하고,
    상기 제1 랜딩 패드는,
    상기 하부 채널 구조물 상에 배치되는 제1 하부 연결부와,
    상기 제1 하부 연결부 상에 배치되며, 상기 제1 하부 연결부의 수평 폭보다 더 큰 수평 폭을 갖는 제1 패드부를 포함하고,
    상기 제2 랜딩 패드는,
    상기 하부 채널 구조물 상에 배치되는 제2 하부 연결부와,
    상기 제2 하부 연결부 상에 배치되며, 상기 제2 하부 연결부의 수평 폭보다 더 큰 수평 폭을 갖는 제2 패드부를 포함하고,
    상기 제1 하부 연결부는 상기 제1 방향으로 상기 제2 하부 연결부와 다른 길이를 갖는 것을 특징으로 하는 반도체 장치.
  2. 삭제
  3. 청구항 1에 있어서, 상기 제1 패드부의 상기 수평 폭이 상기 하부 채널 구조물의 상기 수평 폭보다 더 크고,
    상기 제2 패드부의 상기 수평 폭이 상기 하부 채널 구조물의 상기 수평 폭보다 더 큰 것을 특징으로 하는 반도체 장치.
  4. 청구항 1에 있어서, 상기 제1 패드부의 바닥면이 상기 제2 패드부의 상면보다 높은 레벨에 위치하며, 상기 제1 패드부와 상기 제2 패드부는 상기 제1 방향으로 이격되어 배치되는 것을 특징으로 하는 반도체 장치.
  5. 청구항 1에 있어서, 상기 제1 채널 구조물의 상기 상부 채널 구조물의 바닥면이 상기 제1 패드부와 접촉하고,
    상기 제2 채널 구조물의 상기 상부 채널 구조물의 바닥면이 상기 제2 패드부와 접촉하며,
    상기 제2 채널 구조물의 상기 상부 채널 구조물의 상기 바닥면이 상기 제1 채널 구조물의 상기 상부 채널 구조물의 상기 바닥면보다 낮은 레벨에 위치하는 것을 특징으로 하는 반도체 장치.
  6. 청구항 1에 있어서, 상기 제2 랜딩 패드는,
    상기 제2 패드부 상에 배치되며, 상기 제2 패드부의 상기 수평 폭보다 더 작은 수평 폭을 갖는 상부 연결부를 더 포함하는 것을 특징으로 하는 반도체 장치.
  7. 청구항 6에 있어서, 상기 제2 채널 구조물의 상기 상부 채널 구조물의 바닥면이 상기 상부 연결부와 접촉하는 것을 특징으로 하는 반도체 장치.
  8. 청구항 7에 있어서, 상기 제2 채널 구조물의 상기 상부 채널 구조물의 바닥부가 상기 상부 연결부의 외측면을 둘러싸는 것을 특징으로 하는 반도체 장치.
  9. 청구항 1에 있어서, 상기 기판은 메모리 셀 영역과, 상기 메모리 셀 영역의 적어도 일 측 상에 배치되는 주변회로 영역을 포함하고,
    상기 메모리 셀 영역 상에 상기 복수의 하부 게이트 전극, 상기 복수의 상부 게이트 전극, 및 상기 복수의 채널 구조물이 배치되고,
    상기 주변회로 영역 상에 주변회로 소자와 상기 주변회로 소자에 연결되는 주변회로 콘택 구조물이 배치되며,
    상기 주변회로 콘택 구조물은, 상기 주변 회로 소자에 연결되는 하부 콘택, 상기 하부 콘택 상에 배치되는 제3 랜딩 패드, 및 상기 제3 랜딩 패드 상에 배치되는 상부 콘택을 포함하고,
    상기 제3 랜딩 패드의 수평 폭은 상기 하부 콘택의 수평 폭보다 더 큰 것을 특징으로 하는 반도체 장치.
  10. 청구항 1에 있어서, 상기 제1 채널 구조물의 상기 상부 채널 구조물은 상기 제1 방향을 따라 연장되며, 상기 상부 채널 구조물의 제1 중심축이 상기 제1 채널 구조물의 상기 하부 채널 구조물의 제2 중심축으로부터 상기 기판의 상면에 평행한 제2 방향을 따라 이격되고, 상기 상부 채널 구조물의 바닥면 전체가 상기 제1 패드부 상면과 접촉하는 것을 특징으로 하는 반도체 장치.
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