CN104106142B - 半导体装置及其制造方法 - Google Patents

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Abstract

半导体装置的制造方法包括：在基板的主面形成具有第1导电型的第1半导体区域的半导体层的工序；以及在半导体层形成底部位于第1半导体区域内的沟槽的工序。该制造方法还包括：通过退火处理使沟槽的上部角部的半导体层的一部分向沟槽的底部上移动，由此形成覆盖沟槽的底部的第2导电型的沟槽底部杂质区域的工序。

Description

半导体装置及其制造方法
技术领域
本公开涉及半导体装置及其制造方法，特别是，涉及使用于高耐压、大电流用的半导体装置(功率半导体器件)。
背景技术
碳化硅(siliconcarbide：SiC)与硅(Si)相比，带隙较大且绝缘破坏电场强度较高，因此是可期待应用于下一代的低损耗功率器件等的半导体材料。SiC具有立方晶系的3C-SiC、六方晶系的6H-SiC及4H-SiC等很多多种类型。其中，为了制作碳化硅半导体装置，一般使用的多种类型(polytype)为4H-SiC。
作为利用了SiC的功率器件的典型的开关元件，有金属-绝缘体-半导体场效应晶体管(MetalInsulatorSemiconductorFieldEffectTransistor、以下“MISFET”)、金属-半导体场效应晶体管(MetalSemiconductorFieldEffectTransistor、以下“MESFET”)等场效应晶体管。再有，金属-氧化物-半导体场效应晶体管(MetalOxideSemiconductorFieldEffectTransistor、以下“MOSFET”)为MISFET的一种。
在这种开关元件中，利用施加于栅电极-源电极间的电压，可以对几A(安培)以上的漏电流流动的导通状态、及漏电流为零的截止状态进行切换。再有，截止状态时，可实现几百V以上的高耐压。
还有，作为典型的整流元件，有肖特基二极管及pn二极管等。这些元件作为实现大电流、高耐压的整流元件而被期待。
SiC由于具有比Si更高的绝缘破坏电场及热传导率，故在利用了SiC的功率器件(SiC功率器件)中，与Si功率器件相比，高耐压化、低损耗化更容易。因此，在实现与Si功率器件相同的性能的情况下，与Si功率器件相比，能够大幅地缩小面积及厚度。
在MISFET等功率器件中为了流过更大的大电流，提高器件集成度是有效的做法。为此，作为取代现有的平面栅极构造的构造，提出沟槽栅极构造的纵式功率MISFET的方案。在沟槽栅极构造的MISFET中，由于在形成于半导体层的沟槽的侧面形成沟道区域，故可使单位单元面积减少，可以提高器件集成度。
以下，对具有沟槽栅极构造的纵式MOSFET、即现有的半导体装置进行说明。
现有的半导体装置中，在由碳化硅构成的基板上形成包括N型的漂移区域及P型的体区域在内的碳化硅层，在体区域的表面的一部分形成N型的源极区域。再有，还形成有：贯通源极区域及体区域而抵达漂移区域的沟槽；覆盖该沟槽的侧面及底部的栅极绝缘膜；和嵌入沟槽内并位于栅极绝缘膜上的栅电极。在碳化硅层上设置与源极区域及体区域相接的源电极，在基板的背面设置漏电极。
这种纵式MOSFET中，在向源极·漏极间施加了高电压的情况下，在沟槽的底部容易产生电场集中，这成为沟槽底部的栅极绝缘膜被绝缘破坏的原因。作为其对策，提出通过在沟槽底部形成P型区域而使施加于沟槽底部的电场缓和的方案。例如，通过离子注入在碳化硅层形成了P型区域之后形成沟槽(参照专利文献1)。
在先技术文献
专利文献
专利文献1：JP特开2001-267570号公报
专利文献2：JP特开2009-33036号公报
发明内容
-发明所要解决的技术问题-
然而，在专利文献1的方法的情况下，容易产生P型区域与沟槽的排列(alignment)错位。结果，在沟槽底部的一端产生未形成P型区域的部分，存在该部分产生电场集中而绝缘破坏的问题。再有，在沟槽底部的另一端，因为成为P型区域从沟槽底部向基板的主面方向挤出的状态，所以在该部分的P型区域与体区域(P型)之间的漂移区域(N型)中耗尽化的范围增加。结果，存在寄生电阻分量(JunctionFET(JFET)电阻分量)增加，且半导体装置的导通电阻增加的问题。还有，为了在沟槽底部可靠地形成P型区域，虽然与沟槽底部相比能进一步增大P型区域，但该情况下寄生电阻分量易于增加。
鉴于以上状况，以下说明在具有沟槽栅极构造的半导体装置中防止排列错位引起的电场集中及导通电阻增加的技术。
-用于解决技术问题的方案-
本公开的半导体装置的制造方法包括：在基板的主面上形成具有第1导电型的第1半导体区域的半导体层的工序；在半导体层形成底部位于第1半导体区域内的沟槽的工序；以及通过退火处理使沟槽的上部角部的半导体层的一部分向沟槽底部上移动，由此形成覆盖沟槽的底部的第2导电型的沟槽底部杂质区域的工序。
再有，本公开的半导体装置具备：基板；被配置于基板的主面侧且具有第1导电型的第1半导体区域的半导体层；被配置于半导体层且底部位于第1半导体区域内的沟槽；以及覆盖沟槽的底部的第2导电型的沟槽底部杂质区域，沟槽的上部周缘部中的半导体层的上表面朝向沟槽的内侧而向下方倾斜。
-发明效果-
根据本公开的半导体装置及其制造方法，可以在沟槽的底部无错位地形成杂质区域。由此，可抑制因排列错位而产生的电场集中及导通电阻增加等。
附图说明
图1(a)及(b)是示意地表示本公开的第1实施方式的例示的半导体装置的构造的剖视图及俯视图。
图2(a)～(d)是对例示的半导体装置的制造方法进行说明的图。
图3(a)～(c)是接着图2(d)对例示的半导体装置的制造方法进行说明的图。
图4(a)及(b)是示意地表示本公开的第1实施方式的变形例中的半导体装置的构造的剖视图及俯视图。
图5(a)及(b)是对变形例的半导体装置的制造方法进行说明的图。
图6(a)～(c)是接着图5(b)对变形例的半导体装置的制造方法进行说明的图。
图7(a)～(c)是接着图6(c)对变形例的半导体装置的制造方法进行说明的图。
图8是示意地表示将第1实施方式的半导体装置中的构造适用于二极管的例子的剖视图。
图9(a)及(b)是示意地表示本公开的第2实施方式的例示的半导体装置的构造的剖视图及俯视图。
图10(a)～(d)是对例示的半导体装置的制造方法进行说明的图。
图11(a)～(c)是接着图10(d)对例示的半导体装置的制造方法进行说明的图。
图12(a)及(b)是示意地表示本公开的第2实施方式的变形例中的半导体装置的构造的剖视图及俯视图。
图13(a)及(b)是对变形例的半导体装置的制造方法进行说明的图。
图14(a)～(c)是接着图13(b)对变形例的半导体装置的制造方法进行说明的图。
图15(a)～(c)是接着图14(c)对变形例的半导体装置的制造方法进行说明的图。
图16是示意地表示将第2实施方式中的半导体装置的构造适用于二极管的例子的剖视图。
具体实施方式
现有技术中，提出在形成了沟槽之后通过离子注入而在沟槽底部形成P型区域的方案(参照专利文献2)。然而，在专利文献2的方法的情况下，由于在形成沟槽之后在沟槽的底部进行离子注入，故在沟槽的壁面产生离子注入损伤及活化退火引起的表面皲裂等。这成为沟道迁移率降低及栅极绝缘膜的可靠性降低等的原因。
与此相对，本公开半导体装置具备：基板；配置于基板的主面侧且具有第1导电型(例如N型)的第1半导体区域的半导体层；配置于半导体层且底部位于第1半导体区域内的沟槽(凹部)；以及覆盖沟槽的底部的第2导电型(例如P型)的沟槽底部杂质区域，沟槽的上部周缘部中的半导体层的上表面朝向沟槽的内侧而向下方倾斜。
如之后所说明的，沟槽底部杂质区域是通过退火处理使沟槽上部角部的半导体层(碳化硅等)的一部分在沟槽底部移动而形成的。因此，沟槽底部杂质区域通过自调整而形成为覆盖沟槽底部，由于沟槽的侧面与沟槽底部杂质区域的侧面一致，故可防止排列错位引起的电场集中及导通电阻增加。
作为更具体的例子，半导体装置也可以是具有沟槽栅极构造的MISFET。即，半导体层具有：作为第1半导体区域的漂移区域；配置于漂移区域上的第2导电型的体区域；以及配置于体区域上的第1导电型的第2半导体区域(源极区域)。再有，沟槽贯通第2半导体区域及体区域并抵达漂移区域的内部为止。还具备：覆盖沟槽的侧面及沟槽底部杂质区域上的栅极绝缘膜；和配置在栅极绝缘膜上且至少配置在沟槽内的栅电极。
再有，也可以还具备至少形成在体区域与栅极绝缘膜之间的第1导电型的沟道层。优选沟道层的杂质浓度比漂移层的杂质浓度更高。
通过具备这种沟道层，从而体区域与形成于沟槽底部的沟槽底部杂质区域之间的第1导电型的区域变得难以耗尽，因此可以抑制寄生电阻分量(JFET电阻分量)的产生。
再有，本公开的半导体装置的制造方法包括：在基板的主面形成具有第1导电型的第1半导体区域的半导体层的工序；在半导体层形成贯通半导体层且底部位于所述第1半导体区域内的沟槽的工序；以及通过退火处理使沟槽的上部角部的半导体层的一部分在沟槽底部上移动，由此形成覆盖沟槽底部的第2导电型的沟槽底部杂质区域的工序。此时，例如在包括第2导电型的掺杂剂气体在内的气氛环境下进行退火处理，或者在沟槽上部角部预先形成第2导电型的沟槽顶部杂质区域，使这一部分向沟槽底部移动，由此来形成第2导电型的沟槽底部杂质区域。
根据这种制造方法，可以通过自调整对沟槽形成沟槽底部杂质区域，因此可抑制排列错位的产生，并且可防止或者抑制起因于排列错位的电场集中及导通电阻增加等。
再有，因为可以利用退火处理来形成沟槽底部杂质区域，所以离子注入引起的损伤不会进入沟槽的壁面。还有，与离子注入时的活化退火相比，以更低的温度就能形成沟槽底部杂质区域，因此与进行离子注入的情况相比，可以进一步减少沟槽壁面的皲裂。
更具体的是，在半导体装置的制造方法中，半导体层也可以形成为具有：作为第1半导体区域的第1导电型的漂移区域；配置在漂移区域上的第2导电型的体区域；以及配置在体区域的上部的第1导电型的杂质区域。进而，也可以在第1导电型的杂质区域上形成第2导电型的沟槽顶部杂质区域。另外，沟槽也可以贯通第2半导体区域与体区域并抵达漂移区域的内部为止。此外，也可以还具备：在形成了沟槽底部杂质区域后形成覆盖沟槽的侧面及沟槽底部杂质区域上的栅极绝缘膜的工序；和至少在沟槽内的栅极绝缘膜上形成栅电极的工序。这样一来，可以制造例如成为MISFET的半导体装置。
再有，在形成栅极绝缘膜的工序之前也可以还具备：在构成沟槽侧面的一部分的体区域的侧面上使为第1导电型且杂质浓度比漂移层更高的外延层(沟道层)生长的工序。
根据该方法，体区域与形成在沟槽底部的沟槽底部杂质区域之间的N型区域变得难以耗尽，因此可以有效地减少寄生电阻分量(JFET电阻分量)。
还有，在用于形成沟槽底部杂质区域的退火处理之后也可以进行氢环境下的蚀刻处理。
由此，即便假设在沟槽的侧面产生了第2导电型的半导体层，也可以将该半导体层除去。
(第1实施方式)
-半导体装置的构造-
以下参照附图来说明本公开的第1实施方式中的例示的半导体装置100及其制造方法。
作为一例，作为碳化硅半导体装置的半导体装置100是具有沟槽栅极构造的SiC-金属·绝缘体·半导体场效应晶体管(Metal-Insulator-SemiconductorField-EffectTransistor；MISFET)，具有多个组件单元。
图1(a)示意地表示半导体装置100的1个组件单元所对应的剖面构成，图1(b)示意地表示半导体装置100的碳化硅层表面中排列有多个(在此为3个)组件单元的平面构成的例子。图1(b)的Ia-Ia′线与图1(a)的剖面对应。图1(b)中，省略一部分构成要素的图示，表示体区域3、源极区域4及沟槽5的配置。在此，沟槽5具有长方形形状的平面形状，但组件单元也可以是其他形状(正方形、多边形等)。
半导体装置100利用基板1而形成。基板1例如可以利用以(0001)Si面为主面的N型(第1导电型)的碳化硅基板(SiC基板)。其中，基板1未限于此，既可以是以C面为主面的SiC基板，也可以是具有任一多种类型构造的基板。在此，作为一例而利用4H-SiC基板。
在基板1的主面上例如形成作为外延层的碳化硅层2。
碳化硅层2具有：形成于基板1的主面上的第1导电型(在此为N型)的漂移区域2d；形成于漂移区域2d(第1半导体区域)上的第2导电型(在此为P型)的体区域3；以及形成于体区域3上部的第1导电型(N型)的源极区域4(第2半导体区域)。在此，基板1为第1导电型(N型)，与漂移区域2d相比，杂质浓度更高。
在图示出的例子中，源极区域4的下表面及外侧面被体区域3包围。在此，碳化硅层2虽然是通过外延生长而形成在基板1上的碳化硅层，但也可以通过向基板1的主面侧部分注入N型或者P型的杂质离子而形成。
在碳化硅层2设置从主面52(Si面)侧贯通体区域3及源极区域4并抵达漂移区域2d的沟槽5。在图1(a)的例子中，沟槽5的沟槽侧壁50与碳化硅层2的主面52垂直，沟槽5的上部具有宽度朝上而变宽的形状。
因此，沟槽5具有沟槽底部53、沟槽侧壁50和沟槽上部侧面51，沟槽上部侧面51是位于沟槽侧壁50和沟槽5周围的碳化硅层2的主面52之间且与沟槽侧壁50及碳化硅层2的主面52的任一个都不同的面。另外，沟槽上部侧面51既可以是大致平面，也可以被弄圆。
其中，沟槽侧壁50也可以相对于碳化硅层2的主面52而倾斜。该情况下，在沟槽5的上部具备沟槽上部侧面51，其比倾斜的沟槽侧壁50进一步倾斜。即，沟槽5的上部相对于比其靠下的部分，成为宽度朝上扩展的形状。
接着，按照在沟槽5内且覆盖沟槽底部53的表面的方式形成第2导电型(P型)的沟槽底部杂质区域7。沟槽底部杂质区域7的上表面朝向下方而成为凸的曲面(即、凹状)。在此，沟槽底部53指的是沟槽5的下方的漂移区域2d的上表面。由于按照覆盖沟槽底部53的方式形成沟槽底部杂质区域7，故沟槽底部53指的是漂移区域2d与沟槽底部杂质区域7的界面。
沟槽底部杂质区域的上表面位置比漂移区域2d与体区域3的界面位置更低。沟槽侧壁50中，沟槽底部杂质区域7的上端与体区域3的底面的间隔H1例如优选为0.1μm以上。进而，沟槽侧壁50和沟槽底部杂质区域7的侧面一致。
在沟槽5内形成至少覆盖沟槽侧壁50及沟槽底部杂质区域7的栅极绝缘膜8。在图1(a)所示的例子中，栅极绝缘膜8形成为也与沟槽上部侧面51相接。栅极绝缘膜8例如是通过热氧化而形成的硅氧化膜或者包括氮(N)的硅氧化膜。
还有，在沟槽5内的栅极绝缘膜8上形成栅电极9。栅电极9只要形成为至少覆盖体区域3即可，在此作为一例，栅电极9形成为嵌入沟槽5内。因此，栅电极9与碳化硅层2被栅极绝缘膜8绝缘。
在碳化硅层2之上，按照与体区域3及源极区域4双方相接的方式，配置有源极及体共通的源电极10。再有，在基板1的背面配置有漏电极11。
半导体装置100是具有以上构造的沟槽栅极构造的MISFET。
在此，源电极10与接地电极连接，且在向栅电极9施加与阈值相比负偏压时，源极区域4与漂移区域2d之间，成为在体区域3与栅极绝缘膜8的界面近旁的区域感应出空穴的积蓄状态。该状态下，因为作为传导载流子的电子的路径被切断，所以没有电流流动(截止状态)。此时，若向漏电极11与源电极10之间施加漏电极11侧为正的高电压，则体区域3与漂移区域2d之间的PN结成为反向偏压状态，因此在体区域3及漂移区域2d内耗尽层扩展，高电压被维持。
再有，若向栅电极9施加阈值以上的正偏压，则源极区域4与漂移区域2d之间，在体区域3与栅极绝缘膜8的界面近旁，感应电子而成为翻转状态，形成翻转层。结果，载流子按源电极10、源极区域4、形成于体区域3且与栅极绝缘膜8相接的翻转层(未图示)、漂移区域2d、基板1及漏电极11的顺序流动(导通状态)。
虽然在后面更详细地说明半导体装置的制造方法，但槽底部杂质区域7是沟槽5的上部角部(上部周缘部)的碳化硅按照覆盖沟槽5的底部的方式移动、进而形成为覆盖表面的区域。因此，沟槽5的沟槽侧壁50和沟槽底部杂质区域7的侧面一致，几乎不会产生错位。
即，在半导体装置100中，按照覆盖沟槽底部53上的方式可靠地形成第2导电型(P型)的沟槽底部杂质区域7。因此，即便在向源极·漏极间施加了高电压的情况下，也能抑制施加给沟槽底部53的电场。结果，可以确保MISFET的耐压且可以防止或者抑制MISFET的破坏。
再有，沟槽底部杂质区域7也几乎不会从沟槽5挤出而形成。因此，沟槽5的底部，从沟槽5向主面52方向挤出的部分的P型区域和体区域3(P型)之间的漂移区域2d耗尽，可消除使寄生电阻分量(JFET电阻分量)增加这样的现有技术中的问题。
-半导体装置的制造方法-
接着，对本实施方式的例示的半导体装置的制造方法进行说明。
首先，进行图2(a)所示的工序。在此，在基板1上形成包括漂移区域2d、体区域3及源极区域4在内的碳化硅层2。
作为基板1的一例，利用具有从(0001)面4°的倾斜角的第1导电型(在此为N型)的4H-碳化硅基板。在该基板1的(0001)Si面上通过外延生长而形成N型的碳化硅层2。碳化硅层2例如：载流子浓度为8×1015cm-3，厚度为12μm。作为N型掺杂剂，例如使用氮。
接着，在碳化硅层2的表面形成P型的体区域3。体区域3例如载流子浓度为2×1018cm-3、厚度为1.2μm。为了形成体区域3，例如向碳化硅层2离子注入P型的杂质离子(Al离子等)。碳化硅层2之中形成有体区域3的部分以外的区域成为漂移区域2d。
再有，为了形成体区域3，也可以在N型的碳化硅层2上一边供给P型掺杂剂(三甲基铝等)、一边进行外延生长。
接着，在体区域3的上部形成N型的源极区域4。源极区域4例如载流子浓度为5×1019cm-3、厚度为0.6μm。为了形成源极区域4，例如利用由形成在碳化硅层2上的硅氧化膜或者多晶硅等构成的掩模层(图示省略)，将N型的杂质离子(N离子等)注入体区域3。
然后，例如在惰性气体气氛环境下且1700℃下进行30分钟左右的退火处理。通过退火处理，已注入体区域3及源极区域4内的杂质被活化。
接着，如图2(b)所示，在碳化硅层2形成沟槽5。在此，按照贯通源极区域4及体区域3且在漂移区域2d内具有沟槽底部53的方式形成沟槽5。
为此，首先在源极区域4的一部分上例如形成等离子体氧化膜等的掩模层(图示省略)，将其作为掩模而进行反应性离子蚀刻(ReactiveIonEtching；RIE)。由此，在碳化硅层2形成例如深度为1.5μm且宽度为1μm的沟槽5。
另外，在图2(b)的例子中，沟槽5的沟槽侧壁50相对于基板1的主面大致垂直，但沟槽侧壁50也可以相对于基板1的主面的法线方向倾斜。即，沟槽5也可以具有在高度方向上宽度变化的锥形状或者倒锥形状。
接着，如图2(c)及(d)所示，形成覆盖沟槽底部53的第2导电型(在此为P型)的沟槽底部杂质区域7。这通过一边掺杂第2导电型的掺杂剂16、一边使沟槽5的上部角部的碳化硅的一部分向沟槽底部53上移动而形成。
具体是，例如以在氩气(Ar)气氛中加入了P型掺杂剂气体(例如、三甲基铝或者二硼烷等)的气氛环境下、在1530℃且200mbar(200hPa)的条件，对已形成碳化硅层2(包括源极区域4、体区域3及漂移区域2d)的基板1进行退火处理。退火时间例如设为5分钟。
通过这种退火处理，沟槽5的上部角部的碳化硅的一部分移动到沟槽底部53上。此时，退火气氛环境的P型的掺杂剂16被掺杂到移动的碳化硅中，可以将沟槽底部杂质区域7作为P型区域。通过对掺杂剂16的流量、退火条件等进行调整，从而可以调整沟槽底部杂质区域7的载流子浓度。在所述例子中，沟槽底部杂质区域7的载流子浓度例如为1016cm-3段～1018cm-3段(表示范围)。
沟槽底部杂质区域7可以为与沟槽底部53及沟槽侧壁50的碳化硅进行晶格匹配而具有结晶缺陷少的高结晶品质的区域。另外，形成沟槽底部杂质区域7之际的碳化硅的移动被推测为表面扩散现象。其中，实际的原理并未限定于表面扩散现象的情况。
此外，因为沟槽5的上部角部的碳化硅的一部分移动来构成沟槽底部杂质区域7，所以沟槽5的上部周缘部中的源极区域4的上表面容易成为朝向沟槽5的内侧而向下方倾斜的形状。再有，该源极区域4的上表面(沟槽5的上部角部)容易成为带圆角的形状。
进而，沟槽底部杂质区域7的上表面容易变为凹状，也容易变为带圆角的圆形。例如，成为曲率半径在0.2μm～0.3μm程度的曲面。
再有，通过退火处理，可以除去形成沟槽5之际采用RIE法而被导入沟槽5的表面的结晶损伤。进而，在沟槽底部53的角部产生副沟槽(沟槽底部的侧壁近旁蚀刻量变大而使深度增加了的部分)的情况下，通过将退火处理之际移动的碳化硅嵌入副沟槽，从而能缓和副沟槽。
还有，通过所述退火处理，可以将沟槽底部杂质区域7形成为仅与沟槽侧壁50下部的一部分相接且覆盖沟槽底部53的上表面。
也可以在包括氩气(Ar)及掺杂剂16的气氛环境的退火处理之后进行氢气氛环境的退火。由此，在形成沟槽底部杂质区域7之际，即便在沟槽侧壁50产生多余的P型区域，也能借助氢将其蚀刻除去。如此一来，可以确保电流路径并抑制导通电阻的增加。
为了确保电流路径，期望沟槽底部杂质区域7的上端比体区域3与漂移区域2d的界面更靠下，其间的尺寸H1为规定值(例如、0.1μm等)以上。
另外，退火处理的条件并未被限定于以上记载。例如，作为气体气氛，也可以使用氩气等惰性气体气氛、氢气氛、氯气系气体气氛、或者这些的混合气体气氛(使任一气氛中含有掺杂剂16)。其中，优选为氩气气氛。
此外，针对退火处理的温度也没有特别地限定，但例如优选为1500℃以上且1600℃以下。如果为1500℃以上，那么在1小时以下的短时间内使碳化硅移动就能形成沟槽底部杂质区域7。如果为1600℃以下，那么可以抑制在碳化硅层2的表面产生阶段式聚束(stepbunching)及Si脱落等显著的表面皲裂。具体的退火处理条件期望在考虑将沟槽5的深度及宽度保持于器件设计上的容许范围等再适宜加以调整。
进而，只要根据所采用的基板的种类来变更退火温度即可。例如，在利用硅基板的情况下，也可以将退火处理的温度设定成比碳化硅基板的情况更低的温度。
接着，如图3(a)所示，形成覆盖沟槽侧壁50及沟槽底部杂质区域7上和沟槽上部侧面51的栅极绝缘膜8。
为此，在对已形成沟槽5的基板1进行了清洗之后，例如放入热氧化炉并在干式氧化气氛下进行1200℃、0.5小时的处理。由此，作为栅极绝缘膜8，在沟槽侧壁50上、沟槽底部杂质区域7上及沟槽上部侧面51上形成硅氧化膜(热氧化膜)。
接着，如图3(b)所示，在沟槽5内及碳化硅层2的上表面上、且在栅极绝缘膜8上形成栅电极9。
具体是，首先在整个晶片表面上通过LP-CVD(LowPressureCVD)法将掺杂磷(P)的多晶硅例如堆积1000nm。接着，例如在惰性气体气氛环境下进行1000℃且60秒的RTA(RapidThermalAnnealing)处理，由此进行磷的活化。然后，形成对设置有沟槽5的区域以外的区域开口的抗蚀剂等掩模层(图示省略)。进而，借助RIE法对所述多晶硅层进行蚀刻，从而形成栅电极9。再有，栅电极9的形状只要至少形成于体区域3的侧壁即可，未限于图3(b)所示的形状。例如，也可以未被整体嵌入整个沟槽5内。
接着，如图3(c)所示，按照与体区域3及源极区域4相接的方式形成源电极10。源电极10在碳化硅层2的上表面上被配置为跨越体区域3与源极区域4。
具体是，首先按照覆盖碳化硅层2及栅电极9的方式形成层间绝缘膜(图示省略)。接着，在所述层间绝缘膜设置将源极区域4的一部分及体区域3的一部分露出的开口部。在该开口部内形成导电膜(例如Ti等金属膜)，根据需要进行退火处理。由此，能获得与源极区域4及体区域3进行欧姆接触的源电极10。
再有，在基板1的背面(与主面相反一侧)上形成漏电极11。
如上，能获得作为具有沟槽栅极构造的MISFET的半导体装置。
根据这种制造方法，沟槽底部杂质区域7可以通过自调整而形成为覆盖沟槽底部53。因此，能防止排列错位的产生并可靠地抑制沟槽底部53的电场集中，并且可以防止沟槽底部53的栅极绝缘膜8的绝缘破坏及可靠性降低。
进而，沟槽底部杂质区域7通过使碳化硅移动到沟槽5内而形成，因此可以成为与沟槽5的宽度同等的宽度。因此，可以抑制因P型体区域与形成于沟槽底部的P型区域之间的N型区域耗尽而产生的寄生电阻分量(JFET电阻分量)。
再有，根据该方法，因为利用退火处理来形成沟槽底部杂质区域7，所以离子注入引起的损伤不会进入沟槽底部53。还有，与进行了离子注入的情况下的活化退火相比，能以更低的温度形成沟槽底部杂质区域7，因此与进行离子注入的情况相比，能进一步减少沟槽5的壁面的皲裂。
另外，因为沟槽底部杂质区域7以进行晶格匹配的状态在沟槽底部53上外延生长，所以具有高品质的结晶性。因此，可以提高形成于其表面上的栅极绝缘膜8的可靠性。
此外，作为栅极绝缘膜8，取代硅氧化膜，也可以形成包括氮的硅氧化膜。如此一来，因为可减少栅极绝缘膜8与体区域3的界面的界面态(interfacestate)，所以可期待沟道迁移率的提高。
再有，栅极绝缘膜8也可以包含热氧化膜以外的膜。进而，作为栅极绝缘膜8，例如也可利用基于CVD(ChemicalVaporDeposition)法、溅射法等制成的堆积膜。
(变形例)
以下参照附图来说明实施方式的半导体装置的变形例。
图4(a)示意地表示变形例的半导体装置300的剖面构成、图4(b)示意地表示半导体装置的碳化硅层表面中排列有多个(在此为3个)组件单元的平面构成的例子。图4(b)的IVa-IVa′线与图4(a)的剖面对应。图4(a)及(b)中，针对与图1(a)及(b)所示的半导体装置100相同的构成要素赋以相同的符号，以下主要对不同点进行说明。
如图4(a)所示，变形例的半导体装置300在沟槽侧壁50和栅极绝缘膜8之间具有由第1导电型(在此为N型)的碳化硅构成的沟道层12。沟道层12例如载流子浓度为1×1018cm-3、厚度为20nm。另外，优选沟道层12的载流子浓度(杂质浓度)要比漂移区域2d的载流子浓度还高，还期望比沟槽底部杂质区域7的载流子浓度更高。
沟道层12具有抑制P型的体区域3和沟槽底部杂质区域7之间的部分的N型区域(漂移区域2d)中的耗尽的效果。因此，与图1(a)及(b)的构造相比，可进一步可靠地抑制寄生电阻分量(JFET分量)的产生。
另外，沟道层12如果包含载流子浓度比漂移区域2d更高的层，则是单层构造还是层叠构造都可以。再有，关于沟道层12的膜厚，只要根据栅极阈值电压的设计值适宜地加以调整即可。
此外，包括以上的第1导电型(在此为N型)的沟道层12的MOSFET被称为积蓄型MOSFET，动作与不具备沟道层12的MOSFET(参照图1(a)及(b))相比有一部分不同。
例如，在向栅电极9施加了与阈值相比负偏压的截止状态下，因为沟道层12与体区域3的PN结而成为使沟道层12耗尽的耗尽状态，所以电流不会流动。再有，在向栅电极9施加了阈值以上的正偏压的导通状态下，成为在第1导电型的沟道层12积蓄了高浓度的电子的积蓄状态，电流流动。
接着，对本变形例的半导体装置300的制造方法进行说明。
首先，如图5(a)所示，在基板1上形成包括漂移区域2d、体区域3及源极区域4在内的碳化硅层2。然后，如图5(b)所示，按照碳化硅层2之中贯通源极区域4及体区域3且在漂移区域2d内具有沟槽底部53的方式形成沟槽5。这些工序只要能与参照图2(a)及(b)而说明的半导体装置100的制造方法同样地进行即可。
接着，如图6(a)及(b)所示，形成覆盖沟槽底部53的第2导电型(在此为P型)的沟槽底部杂质区域7。通过例如在氩气中加入了P型掺杂剂气体的气氛环境的退火处理，使沟槽5的上部角部的碳化硅的一部分移动到沟槽底部53，并且使掺杂剂16掺杂到该碳化硅，由此来进行该工序。更具体的是，只要能与参照图2(c)及(d)而说明的半导体装置100的制造方法同样地进行即可。
接着，如图6(c)所示，在沟槽5的内侧，作为沟道层而形成由碳化硅构成的沟道层12。具体是，按照覆盖沟槽侧壁50、沟槽底部杂质区域7的上表面、沟槽上部侧面51和沟槽5周围的源极区域4上及体区域3上的方式，形成由为第1导电型(在此为N型)且载流子浓度为1×1018cm-3的碳化硅构成的沟道层12。
为了形成沟道层12，例如利用CVD装置供给硅系气体(例如硅烷气体)、碳系气体(例如丙烷气体)及掺杂剂气体(例如如果是N型，则为氮气)，在1500℃以上且1600℃以下的温度进行加热。其中，并未限定于该条件。例如，即便在更宽的温度范围(1450℃以上且1650℃以下等)内，也能充分地使沟道层12外延生长。
另外，如图6(a)及(b)所示形成了沟槽底部杂质区域7后，在相同的装置内可以连续地进行图6(c)所示的沟道层12的生长。
再有，取代沟道层12，也能通过向沟槽侧壁50的离子注入来形成N型的沟道层。其中，利用通过外延生长而形成的沟道层12可以抑制对结晶的损伤，因此更优选。
接着，如图7(a)所示，在沟槽5内及沟槽5的周围形成覆盖沟道层12上的栅极绝缘膜8。栅极绝缘膜8例如只要形成为基于热氧化的硅氧化膜、含有氮的硅氧化膜、基于CVD法或者溅射法的堆积膜等即可。这只要能与图3(a)所示的半导体装置100的制造方法同样地进行即可。
接着，如图7(b)所示，在沟槽5内及碳化硅层2的上表面上且栅极绝缘膜8之上形成栅电极9。例如，通过LP-CVD法堆积了掺杂磷(P)的多晶硅膜后，通过RTA处理使磷活化，通过蚀刻将给定部分以外的部分除去。更具体的是，只要能与图3(b)所示的半导体装置100的制造方法同样地进行即可。
接着，如图7(c)所示，按照跨越体区域3及源极区域4的方式形成源电极10。再有，在基板1的背面(与主面相反一侧)上形成漏电极11。均只要能与图3(c)所示的半导体装置100的制造方法同样地进行即可。
如上所述，可制造变形例的半导体装置300。在本变形例中，也是使沟槽5的上部角部的碳化硅移动并且掺杂掺杂剂16、覆盖沟槽底部53，由此来形成沟槽底部杂质区域7。由此，在半导体装置300中，也能获得与半导体装置100同样的效果。即，沟槽底部杂质区域7相对于沟槽5自调整地形成，不会产生排列错位。由此，可以防止沟槽底部53中的栅极绝缘膜8的绝缘破坏及可靠性降低。再有可以抑制P型体区域与形成于沟槽底部的P型区域之间的N型区域耗尽而产生的寄生电阻分量(JFET电阻分量)。此外，能借助沟道层12更可靠地抑制寄生电阻分量(JFET分量)的产生，如上所述。
另外，在以上的例子中，相对于N型的漂移区域2d而形成P型的沟槽底部杂质区域。然而，与此相反，也可以相对于P型的漂移区域2d而形成N型的沟槽底部杂质区域7。即，上述半导体装置中也可以将第1导电型设为P型、将第2导电型设为N型。该情况下，形成沟槽底部杂质区域7之际，作为N型的掺杂剂气体，例如掺杂氮或者磷化氢等。
再有，以上将具有沟槽栅极构造的纵式MISFET作为代表例进行了说明。然而，也可以将组合了沟槽、第1导电型的第1半导体区域及第2导电型的沟槽底部杂质区域的构造及其制造方法、特别是沟槽底部杂质区域的形成方法适用于其他种类的半导体装置。
例如，也可以对晶体管及二极管的护圈(guardring)部中的P型层、MPS(MergedPiNandShottkyBarrier)二极管的P层、JBS(Juction-BarrierSchottky)二极管的P层等适用本公开的沟槽底部区域的形成方法。该情况下，因为并未利用通常的离子注入或CVD法，所以存在可以在沟槽底部有选择地形成结晶性优越的高品质的P层的优点，可对半导体装置的可靠性提高有所期待。
在此，MPS二极管是要发挥PiN二极管与肖特基势垒二极管的长处的二极管。再有，JBS二极管是利用肖特基势垒以及pn结的耗尽层而能够减少肖特基势垒的漏电流的二极管。在JBS二极管中，为了减少漏电流而利用pn结。与此相对，不同之处为：在MPS二极管中，通过使pn结中也流过电流，从而在比较高的顺向电压下获取大的顺向电流。MPS二极管、JBS二极管均具有相对于肖特基电极而电连接P层及N层的构造。
图8示出应用了本实施方式的技术的JBS二极管的示意性剖面构造。在图8所示的构造中，在第1导电型(本例中为N型)的基板61上形成第1导电型(N型)的半导体层63，在半导体层63排列着多个沟槽73。按照覆盖各沟槽73的底部的方式形成第2导电型(在此为P型)的沟槽底部杂质区域65。进而，在各沟槽73内及半导体层63上形成第1电极69，在基板61的背面上形成第2电极71。另外，各沟槽73的上部角部的一部分被除去，半导体层63的上表面例如成为被弄圆的形状。沟槽底部杂质区域65的上表面例如朝向下方而成为凸的曲面。沟槽底部杂质区域65的下表面例如既可以是平坦的形状，也可以是副沟槽，还可以是被弄圆的形状。
在此，第1电极69由相对于半导体层63形成肖特基势垒的金属形成。例如，在半导体层63为4H-SiC时，作为第1电极69的材料，例如选择Ti。
通过这种构造，沟槽73的底部被沟槽底部杂质区域65保护。沟槽以外的部分的半导体层63上部的区域101、及沟槽73的侧壁中的半导体层63的区域102均相对于第1电极69而形成肖特基结。由此，在将第1电极69作为阳极、将第2电极71作为阴极时，图8的半导体装置作为JBS二极管起作用。在向JBS二极管施加了正向偏压的情况下，二极管电流从第1电极69起通过区域101及区域102后向第2电极71流动。另一方面，在向JBS二极管施加了反向偏压的情况下，由于对由沟槽底部杂质区域65与半导体层63构成的pn结施加反向偏压，故耗尽层自pn结开始扩展。该耗尽层与自相邻的沟槽底部杂质区域65延伸的耗尽层重合，由此具有将区域101及区域102的肖特基结中的漏电流切断的效果。
另外，在制作MPS二极管时，例如只要通过对沟槽底部杂质区域65的载流子浓度或者第1电极69的退火条件进行调整，从而沟槽底部杂质区域65与第1电极69的接触部成为欧姆接触即可。
为了形成这种构造，可以利用已经说明过的半导体装置100等中的沟槽底部杂质区域7的形成方法。即，在半导体层63形成了沟槽73之后，例如在包括P型掺杂剂气体(三甲基铝或者二硼烷等)的氩气气氛下进行退火处理。由此，使沟槽73的上部角部的半导体元素移动到沟槽73的底部，并且掺杂掺杂剂，以形成P型的沟槽底部杂质区域65。由此，可以通过自调整对沟槽73形成沟槽底部杂质区域65。
(第2实施方式)
-半导体装置的构造-
以下参照附图，对本公开的第2实施方式中的例示的半导体装置100a及其制造方法进行说明。
作为一例，作为碳化硅半导体装置的半导体装置是具有沟槽栅极构造的SiC-金属·绝缘体·半导体场效应晶体管(Metal-Insulator-SemiconductorField-effecttransistor；MISFET)，具有多个组件单元。
图9(a)示意地表示半导体装置100a的1个组件单元所对应的剖面构成，图9(b)示意地表示在半导体装置100a的碳化硅层表面排列着多个(在此为3个)组件单元的平面构成的例子。图9(b)的XIa-XIa′线与图9(a)的剖面对应。图9(b)中，省略一部分构成要素的图示，表示体区域3、源极区域4、沟槽顶部杂质区域6、及沟槽5的配置。在此，沟槽5具有长方形形状的平面形状。其中，组件单元也可以是其他形状(正方形、多边形等)。
组件单元利用基板1来形成。作为基板1，例如可以利用以(0001)Si面为主面的N型(第1导电型)的碳化硅基板(SiC基板)。其中，基板1未限于此，既可以是以C面为主面的SiC基板，也可以是具有任何的多种类型构造的基板。在此，作为一例利用4H-SiC基板。
在基板1的主面上形成例如作为外延层的碳化硅层(半导体层)2。碳化硅层2具有：形成在基板1的主面上的第1导电型(在此为N型)的漂移区域(第1半导体区域)2d；形成在漂移区域2d上的第2导电型(在此为P型)的体区域3；形成在体区域3的上部的第1导电型(N型)的源极区域(第2半导体区域)4；以及形成在源极区域4的上部(上表面部)的第2导电型的沟槽顶部杂质区域。在此，基板1为第1导电型(N型)，且与漂移区域2d相比，杂质浓度更高。
图示的例子中，源极区域4的下表面及外侧面被体区域3包围着。在此，碳化硅层2虽然为在基板1上通过外延生长而形成的SiC层，但也可以通过向基板1的主面侧部分注入N型或者P型的杂质离子而形成。
在碳化硅层2设置有从主面52(Si面)侧贯通沟槽顶部杂质区域6、体区域3及源极区域4并抵达漂移区域2d的沟槽5。在图9(a)的例子中，沟槽侧壁50与碳化硅层2的主面52垂直，沟槽5的上部具有宽度随着朝上而变宽的形状。在该沟槽5的上部周缘部设置有上述的沟槽顶部杂质区域6，该沟槽顶部杂质区域6的上表面朝向沟槽5的内侧而向下方倾斜。
沟槽5具有沟槽底部53、沟槽侧壁50、作为沟槽顶部杂质区域6的上表面的沟槽上部侧面51。再有，沟槽上部侧面51位于沟槽侧壁50与沟槽5周围的碳化硅层2的主面52之间且是于沟槽侧壁50及碳化硅层2的主面52的任一个都不同的面。此外，沟槽上部侧面51既可以是大致平面，也可以被弄圆。
其中，沟槽侧壁50也可以相对于碳化硅层2的主而52而倾斜。该情况下，在沟槽5的上部具备比倾斜的沟槽侧壁50更进一步倾斜的沟槽上部侧面51。即，沟槽5的上部相对于其靠下的部分而成为宽度朝上扩展的形状。
再有，按照在沟槽5内且覆盖沟槽底部53的上表面的方式形成第2导电型(P型)的沟槽底部杂质区域7。沟槽底部杂质区域7的上表面例如朝向下方而成为凸的曲面(即凹状)。在此，沟槽底部53指的是沟槽5的下方的漂移区域2d的上表面。因为按照覆盖沟槽底部53的方式形成沟槽底部杂质区域7，所以沟槽底部53指的是漂移区域2d与沟槽底部杂质区域7的界面。
上述沟槽顶部杂质区域6的杂质浓度(载流子浓度)比沟槽底部杂质区域7的杂质浓度(载流子浓度)还高。优选沟槽顶部杂质区域6的杂质浓度(载流子浓度)比源极区域4的杂质浓度(载流子浓度)更高。
再有，沟槽底部杂质区域7的上表面位置比漂移区域2d与体区域3的界面位置更低。沟槽侧壁50中，沟槽底部杂质区域7的上端和体区域3的底面的间隔H1优选例如为0.1μm以上。进而，沟槽侧壁50与沟槽底部杂质区域7的侧面一致。
在沟槽5内形成至少覆盖沟槽侧壁50及沟槽底部杂质区域7的栅极绝缘膜。在图9(a)所示的例子中，栅极绝缘膜8形成为也与沟槽上部侧面51、即沟槽顶部杂质区域6的上表面及源极区域4的上表面的一部分相接。栅极绝缘膜8例如是通过热氧化而形成的硅氧化膜或者包括氮(N)的硅氧化膜。
再有，在沟槽5内的栅极绝缘膜8上形成栅电极9。在此，作为一例，栅电极9形成为嵌入沟槽5内。因此，栅电极9与碳化硅层2被栅极绝缘膜8绝缘。
碳化硅层2之上，按照与体区域3及源极区域4双方相接的方式配置着源极及体共通的源电极10。再有，在基板1的背面配置有漏电极11。
另外，如图9(b)所示，本实施方式的半导体装置100a的情况下，沟槽顶部杂质区域6形成为包围具有长方形形状的俯视形状的沟槽5的周围。其中，在沟槽5的短边附近(图9(b)中为上端及下端的附近)，例如按照抵达漂移区域2d为止的方式以高浓度注入P型杂质，也有时未作为晶体管等元件起作用。该情况下，只要沿着沟槽5的长边形成沟槽顶部杂质区域6即可。另外，即便在沟槽5具有其他俯视形状的情况下，对于作为元件起作用的部分来说，只要在沟槽5的周围形成沟槽顶部杂质区域6即可。
半导体装置100a的组件单元是具有以上构造的沟槽栅极构造的MISFET。
在此，在源电极10与接地电极连接且向栅电极9施加与阈值相比负偏压时，在源极区域4与漂移区域2d之间，成为体区域3与栅极绝缘膜8的界面近旁的区域感应出空穴的积蓄状态。该状态下因为作为传导载流子的电子的路径被切断，所以没有电流流动(截止状态)。此时，若向漏电极11与源电极10之间施加漏电极11侧为正的高电压，则体区域3与漂移区域2d之间的PN结成为反向偏压状态，因此耗尽层在体区域3及漂移区域2d内扩展，高电压被维持。
再有，若向栅电极9施加阈值以上的正偏压，则在源极区域4与漂移区域2d之间，在体区域3与栅极绝缘膜8的界面近旁电子被感应而成为翻转状态，从而形成翻转层。结果，载流子按源电极10、源极区域4、形成于体区域3且与栅极绝缘膜8相接的翻转层(未图示)、漂移区域2d、基板1及漏电极11的顺序流动(导通状态)。
虽然后面对半导体装置的制造方法更详细地进行说明，但沟槽底部杂质区域7被形成为：构成配置在沟槽5的上部角部(上部周缘部)的沟槽顶部杂质区域6的一部分的碳化硅向沟槽底部53移动，覆盖沟槽底部53。因此，沟槽侧壁50和沟槽底部杂质区域7的侧面一致，几乎不会产生错位。
即，在半导体装置100a中能够按照覆盖沟槽底部53上的方式可靠地形成第2导电型(P型)的沟槽底部杂质区域7。因此，即便在向源极·漏极间施加了高电压的情况下，也能抑制施加给沟槽底部53的电场。结果，可以确保MISFET的耐压且防止或者抑制MISFET的破坏。
再有，沟槽底部杂质区域7也几乎不会被从沟槽5挤出而形成。因此，可以消除沟现有技术中的下述问题：在沟槽5的底部，从沟槽5向主面52方向挤出的部分的P型区域与体区域3(P型)之间的漂移区域2d耗尽，由此使寄生电阻分量(JFET电阻分量)增加。
-半导体装置的制造方法-
接着，对本实施方式的例示的半导体装置的制造方法进行说明。
首先，进行图10(a)所示的工序。在此，在基板1上形成包括漂移区域2d、体区域3、源极区域4及沟槽顶部杂质区域6的碳化硅层2。
作为基板1的一例而利用具有从(0001)面4°倾斜角的第1导电型(在此为N型)的4H-碳化硅基板。在该基板1的(0001)Si面上通过外延生长而形成N型的碳化硅层2。碳化硅层2例如载流子浓度为8×1015cm-3、厚度为12μm。作为N型掺杂剂，例如使用氮。
接着，在碳化硅层2的表面(上部)形成P型的体区域3。体区域3例如载流子浓度为2×1018cm-3、厚度为1.2μm。为了形成体区域3，例如将P型的杂质离子(Al离子等)离子注入碳化硅层2中。碳化硅层2之中已形成体区域3的部分以外的区域成为漂移区域2d。
再有，为了形成体区域3，也可以在N型的碳化硅层2上一边供给P型掺杂剂(三甲基铝等)一边进行外延生长。
接着，在体区域3的上部形成N型的源极区域4。源极区域4例如载流子浓度为5×1019cm-3、厚度例如为0.6μm。为了形成源极区域4，例如利用由形成于碳化硅层2上的硅氧化物或者多晶硅等构成的掩模层(图示省略)而将N型的杂质离子(N离子等)注入体区域3内。
接着，在源极区域4的上部形成P型的沟槽顶部杂质区域6。沟槽顶部杂质区域6的载流子浓度例如为1×1020cm-3、厚度例如为0.3μm。沟槽顶部杂质区域6可通过利用配置在碳化硅层2上的硅氧化膜或多晶硅等的掩模层(未图示)将P型的杂质离子(例如Al离子)注入N型的源极区域4而形成。然后，在惰性气体气氛环境、例如1700℃的温度下进行30分钟左右的退火处理。通过退火处理，被注入体区域3、源极区域4及沟槽顶部杂质区域6内的杂质被活化。
另外，优选沟槽顶部杂质区域6的P型杂质浓度(载流子浓度)比源极区域4的N型杂质浓度(载流子浓度)更高。由此，在之后形成沟槽底部杂质区域7时，假设源极区域4的一部分与沟槽顶部杂质区域6一起向沟槽底部53移动，即便这些区域所包含的P型杂质与N型杂质被补偿(抵消)，也能使沟槽底部杂质区域7可靠地成为P型。
再有，在此虽然对在源极区域4的上部形成沟槽顶部杂质区域6的例子进行了说明，但也可以通过在源极区域4的上表面上使P型的碳化硅外延生长而形成沟槽顶部杂质区域6。
接着，如图10(b)所示，在碳化硅层2形成沟槽5。在此，按照贯通源极区域4及体区域3且在漂移区域2d内具有沟槽底部53的方式形成沟槽5。
为此，首先在源极区域4的一部分上例如形成等离子体氧化膜等的掩模层(图示省略)，并将其作为掩模进行反应性离子蚀刻(ReactiveIonEtching；RIE)。由此，在碳化硅层2形成例如深度为1.5μm且宽度为1μm的沟槽5。
再有，在图10(b)的例子中，沟槽5的沟槽侧壁50相对于基板1的主面大致垂直，但沟槽侧壁50也可以相对于基板1的主面的法线方向而倾斜。即，沟槽5也可以具有宽度在高度方向上变化的锥形状或者倒锥形状。
接着，如图10(c)及(d)所示，形成覆盖沟槽底部53且与沟槽顶部杂质区域6相同的第2导电型(在此为P型)的沟槽底部杂质区域7。这是借助惰性气体气氛下的热处理使配置在沟槽5的上部角部(上部周缘部)的沟槽顶部杂质区域6的一部分向沟槽底部53上移动而形成的。
具体是，将已形成碳化硅层2的基板1例如在氩气(Ar)气氛环境中、例如1530℃、200mbar(200hPa)的条件下实施退火处理。退火处理的时间例如为5分钟。
通过该退火处理，构成沟槽顶部杂质区域6的碳化硅向沟槽底部53上移动。此时，由于沟槽顶部杂质区域6所包含的P型杂质也向沟槽底部53上移动，故沟槽底部杂质区域7的导电型与沟槽顶部杂质区域6的导电型相同。其中，在向沟槽底部53移动的中途，沟槽顶部杂质区域6中的P型杂质的一部分会在气相中脱离、或者通过从源极区域4或者漂移区域2d扩散的N型杂质而被补偿，因此沟槽底部杂质区域7的杂质浓度(载流子浓度)要比沟槽顶部杂质区域6的杂质浓度(载流子浓度)更低。
虽然也基于退火条件或沟槽段构造等，但在本例中沟槽底部杂质区域7的载流子浓度例如为1016cm-3段～1018cm-3段的程度。该沟槽底部杂质区域7与沟槽底部53及沟槽侧壁50的碳化硅进行晶格匹配，具有结晶缺陷少的高品质的结晶品质。另外，形成沟槽底部杂质区域7之际的碳化硅的移动被推测为表面扩散现象。其中，实际的原理并未限定于是表面扩散现象的情况。
此外，因为沟槽5的上部角部的碳化硅的一部分移动而构成沟槽底部杂质区域7，所以沟槽5的上部周缘部中的沟槽顶部杂质区域6的上表面(沟槽上部侧面51)容易变为朝向沟槽5的内侧而向下方倾斜的形状。再有，该沟槽顶部杂质区域6的上表面(沟槽5的上部角部)容易成为带圆角的形状。
进而，沟槽底部杂质区域7的上表面容易变为凹状，容易成为带圆角的圆形。例如，成为曲率半径为0.2μm～0.3μm程度的曲面。
再有，通过退火处理可以除去在形成沟槽5之际因RIE法而被导入沟槽5的表面的结晶损伤。还有，在沟槽底部53的角部产生副沟槽(沟槽底部的侧壁近旁蚀刻量变大而使深度增加了的部分)的情况下，通过使退火处理之际移动的碳化硅嵌入副沟槽，由此可以缓和副沟槽。
另外，本工序中也可在氩气(Ar)气氛中加入了P型掺杂剂气体(例如、三甲基铝或者二硼烷等)的气氛环境、例如1530℃且200mbar(200hPa)的条件下进行退火处理。该情况下退火时间例如也设为5分钟。根据本方法，与未添加P型掺杂剂气体的情况相比，可以进一步提高沟槽底部杂质区域7的杂质浓度，因此能更有效地缓和沟槽底部53的电场集中。
通过所述退火处理，可以将沟槽底部杂质区域7形成为仅与沟槽侧壁50的下部的一部分相接且覆盖沟槽底部53的上表面。
也可以在Ar气氛环境的退火处理之后进行氢气氛环境的退火。由此，在形成沟槽底部杂质区域7之际，即便在沟槽侧壁50产生了多余的P型区域，也可以利用氢将这部分蚀刻除去。由此，可以确保电流路径并抑制导通电阻的增加。
为了确保电流路径，期望沟槽底部杂质区域7的上端比体区域3与漂移区域2d的界面更靠下，其间的尺寸H1为规定值(例如0.1μm等)以上。
此外，退火处理的条件并未限定于以上的记载。例如，作为气体气氛，也可以使用氩气等惰性气体气氛、氢气氛、氯气系气体气氛、或者这些的混合气体气氛。再有，在这些气体的存在下也可以添加掺杂剂气体。其中，优选在氩气气氛环境形成沟槽底部杂质区域7。
还有，关于退火处理的温度并未特别地限定，但例如优选设为1500℃以上且1600℃以下。如果为1500℃以上，那么可以在1小时以下的短时间内使碳化硅移动来形成沟槽底部杂质区域7。如果为1600℃以下，那么可以抑制碳化硅层2的表面产生阶段式聚束及Si脱落等显著的表面皲裂。期望在考虑了将沟槽5的深度及宽度保持于器件设计上的容许范围内等状况之后适宜地对具体的退火处理条件加以调整。
另外，退火温度只要根据所采用的基板的种类进行变更即可。例如，在利用硅基板的情况下也可以将退火处理温度设定成比利用碳化硅基板的情况下更低的温度。
接着，如图11(a)所示，形成覆盖沟槽侧壁50及沟槽底部杂质区域7上和沟槽上部侧面(沟槽顶部杂质区域6的上表面)51的栅极绝缘膜8。
为此，对已形成沟槽5的基板1进行了清洗之后，例如放入热氧化炉中在干式氧化气氛下进行1200℃、0.5小时的处理。由此，栅极作为绝缘膜8而在沟槽侧壁50上、沟槽底部杂质区域7上及沟槽上部侧面51上形成硅氧化膜(热氧化膜)。
再有，取代硅氧化膜，也可以形成包括氮的硅氧化膜。如此一来，因为栅极绝缘膜8与体区域3的界面中的界面态减少，所以可期待沟道迁移率的提高。
接着，如图11(b)所示，在沟槽5内及碳化硅层2的上表面上、且栅极绝缘膜8上形成栅电极9。
具体是，首先在整个晶片表面通过LP-CVD(LowPressureCVD)法堆积掺杂磷(P)的多晶硅例如1000nm。接着，例如在惰性气体气氛环境中进行1000℃且60秒的RTA(RapidThermalAnnealing)处理，由此进行磷的活化。然后，形成使设置有沟槽5的区域以外的区域开口的抗蚀剂等的掩模层(图示省略)。进而，通过RIE法对所述多晶硅层进行蚀刻，由此形成栅电极9。再有，栅电极9的形状未限于图11(b)所示的形状，例如也可以未被嵌入整个沟槽5内。
接着，如图11(c)所示，按照与体区域3及源极区域4相接的方式形成源电极10。源电极10按照跨越体区域3与源极区域4的方式配置在碳化硅层2的上表面上。
具体是，首先按照覆盖碳化硅层2及栅电极9的方式形成层间绝缘膜(图示省略)。接着，在所述层间绝缘膜设置将源极区域4的一部分及体区域3的一部分露出的开口部。在该开口部内形成导电膜(例如Ti等的金属膜)，根据需要进行退火处理。由此，能获得与源极区域4及体区域3进行欧姆接触的源电极10。
再有，在基板1的背面(与主面相反一侧)上形成漏电极11。
如上，能获得作为具有沟槽栅极构造的MISFET的半导体装置。
根据这种制造方法，沟槽底部杂质区域7可以通过自调整而形成为覆盖沟槽底部53。因此，可以防止排列错位的产生并可靠地抑制沟槽底部53中的电场集中，并且可以防止沟槽底部53中的栅极绝缘膜8的绝缘破坏及可靠性降低。
进而，因为沟槽底部杂质区域7通过使碳化硅向沟槽5内移动而形成，所以能形成与沟槽5的宽度同等的宽度。因此，可以抑制P型体区域与形成于沟槽底部的P型区域之间的N型区域耗尽而产生的寄生电阻分量(JFET电阻分量)。
还有，在该方法中，因为可以利用退火处理来形成沟槽底部杂质区域7，所以离子注入造成的损伤不会进入沟槽底部53。另外，与进行了离子注入的情况下的活化退火相比，能以更低的温度来形成沟槽底部杂质区域7，因此与进行离子注入的情况相比，可以进一步减少沟槽5壁面的皲裂。
此外，因为沟槽底部杂质区域7在沟槽底部53上以已进行了晶格匹配的状态外延生长，所以具有高品质的结晶性。因此，可以提高形成于其表面上的栅极绝缘膜8的可靠性。
再有，作为栅极绝缘膜8也可以形成包含氮的硅氧化膜。由此，栅极绝缘膜界面的界面态减少，可期待沟道迁移率的提高。还有，栅极绝缘膜8也可以包含热氧化膜以外的膜。进而，作为栅极绝缘膜8，例如也可利用基于CVD(ChemicalVaporDeposition)法、溅射法等的堆积膜。
(半导体装置的变形例)
以下参照附图对上述半导体装置的变形例进行说明。
图12(a)示意地表示变形例的半导体装置300a的剖面构成，图12(b)示意地表示在半导体装置的碳化硅层表面排列着多个(在此为3个)组件单元的平面构成的例子。图12(b)的XIIa-XIIa′线与图12(a)的剖面对应。在图12(a)及(b)中，对于与图9(a)及(b)所示的半导体装置100a相同的构成要素赋以相同的符号，以下主要对不同点进行说明。
如图12(a)所示，变形例的半导体装置300a在沟槽侧壁50与栅极绝缘膜8之间具有第1导电型(在此为N型)的由碳化硅构成的沟道层12。沟道层12例如载流子浓度为1×1018cm-3、厚度为20nm。再有，期望沟道层12的载流子浓度(杂质浓度)比漂移区域2d的载流子浓度还高，还期望比沟槽底部杂质区域7的载流子浓度更高。
沟道层12具有抑制P型的体区域3和沟槽底部杂质区域7之间的部分的N型区域(漂移区域2d)中的耗尽的效果。因此，与图9(a)及(b)的构造相比，能更可靠地抑制寄生电阻分量(JFET分量)的产生。
还有，沟道层12如果包含载流子浓度比漂移区域2d还高的层，则是单层构造还是层叠构造都可以。另外，对于沟道层12的膜厚而言，只要根据栅极阈值电压的设计值适宜地加以调整即可。
此外，在图12(a)所示的变形例中，沟道层12虽然形成于包括沟槽顶部杂质区域6的上表面在内的沟槽5的整个内壁，但其中至少位于栅极绝缘膜8与体区域3之间的部分作为载流子行走的沟道起作用。其中，在沟道层12与沟槽顶部杂质区域6的上表面相接地形成的情况下，在N型的沟道层12与P型的沟槽顶部杂质区域7之间可形成耗尽层。该情况下，通过该耗尽层的形成，栅极绝缘膜8不会增厚，可以减小栅电极9与源极区域4之间产生的电容。
再有，包括以上的第1导电型(在此为N型)的沟道层12的MOSFET，被称为积蓄型MOSFET，动作与不具备沟道层12的MOSFET(参照图9(a)及(b))有一部分不同。
例如，在向栅电极9施加了与阈值相比负偏压的截止状态下，因沟道层12与体区域3的PN结而成为沟道层12耗尽的耗尽状态，因此电流没有流动。再有，在向栅电极9施加了阈值以上的正偏压的导通状态下，成为第1导电型的沟道层12积蓄了高浓度的电子的积蓄状态，因此电流流动。
接着，对本变形例的半导体装置300a的制造方法进行说明。
首先，如图13(a)所示，在基板1上形成包括漂移区域2d、体区域3、源极区域4及沟槽顶部杂质区域6的碳化硅层2。然后，如图13(b)所示，按照贯通碳化硅层2之中沟槽顶部杂质区域6、源极区域4及体区域3且在漂移区域2d内具有沟槽底部53的方式形成沟槽5。这些工序只要能与参照图10(a)及(b)而说明过的半导体装置100a的制造方法同样地进行即可。
接着，如图14(a)及(b)所示，形成覆盖沟槽底部53的第2导电型(在此为P型)的沟槽底部杂质区域7。例如通过氩气等惰性气体气氛环境下退火处理，使构成沟槽5的上部角部(上部周缘部)的沟槽顶部杂质区域6的碳化硅的一部分向沟槽底部53上移动，由此来进行该工序。更具体的是，只要能与参照图10(c)及(d)而说明过的半导体装置100a的制造方法同样地进行即可。
接着，如图14(c)所示，在沟槽5的内侧形成由碳化硅构成的沟道层12。具体是，按照覆盖沟槽侧壁50、沟槽底部杂质区域7的上表面、沟槽上部侧面(沟槽顶部杂质区域6的上表面)51、沟槽5周围的源极区域4上及体区域3上的方式，形成第1导电型(在此为N型)且载流子浓度为1×1018cm-3的由碳化硅构成的沟道层12。
为了形成沟道层12，例如利用CVD装置供给硅系气体(例如硅烷气体)、碳系气体(例如丙烷气体)及掺杂剂气体(例如、如果是N型，则为氮气)，在1500℃以上且1600℃以下的温度进行加热。其中，并未限定于该条件。例如，即便在更宽的温度范围(1450℃以上且1650℃以下等)中也能充分地使沟道层12外延生长。
再有，如图14(a)及(b)所示，形成了沟槽底部杂质区域7后，在相同的装置内可以连续地进行图14(c)所示的沟道层12的生长。
还有，虽然也可以取代沟道层12而形成通过向沟槽侧壁50的离子注入而形成的N型的沟道层，但利用通过外延生长而形成的沟道层12，这在可抑制对结晶的损伤这一点上更优选。
接着，如图15(a)所示，在沟槽5内及沟槽5的周围形成覆盖沟道层12上的栅极绝缘膜8。栅极绝缘膜8例如只要形成为基于热氧化的硅氧化膜、含有氮的硅氧化膜、基于CVD法或者溅射法的堆积膜等即可。这只要能与图11(a)所示的半导体装置100a的制造方法同样地进行即可。
接着，如图15(b)所示，在沟槽5内及碳化硅层2的上表面上且栅极绝缘膜8上形成栅电极9。例如，在通过LP-CVD法堆积了掺杂磷(P)的多晶硅膜后，通过RTA处理将磷活化，通过蚀刻将给定部分以外的部分除去。更具体的是，只要能与图11(b)所示的半导体装置100a的制造方法同样地进行即可。
接着，如图15(c)所示，按照跨越体区域3及源极区域4的方式形成源电极10。再有，在基板1的背面(与主面相反一侧)上形成漏电极11。这些部件的形成只要能与图11(c)所示的半导体装置100a的制造方法同样地进行即可。
如上所述，可制造变形例的半导体装置300a。本变形例中，也通过使沟槽5的上部角部的碳化硅移动来形成覆盖沟槽底部53的沟槽底部杂质区域7。由此，在半导体装置300a中也能获得与半导体装置100a同样的效果。即，沟槽底部杂质区域7相对于沟槽5而自调整地形成，排列错位不会产生。由此，可以防止沟槽底部53中的栅极绝缘膜8的绝缘破坏及可靠性降低。还有，可以抑制因P型的体区域3与形成于沟槽底部53的P型区域之间的N型区域耗尽而产生的寄生电阻分量(JFET电阻分量)。此外，通过沟道层12能更可靠地抑制寄生电阻分量(JFET分量)的产生，如上所述。
另外，在以上的例子中，相对于N型的漂移区域2d而形成P型的沟槽顶部杂质区域6及沟槽底部杂质区域7。然而，与此相反，也可以相对于P型的漂移区域2d而形成N型的沟槽底部杂质区域7。即，在上述半导体装置中，也可以将第1导电型设为P型、将第2导电型设为N型。
此外，以上将具有沟槽栅极构造的纵式MISFET作为代表例进行了说明。然而，也可以将组合了沟槽、第1导电型的第1半导体区域、第2导电型的沟槽底部杂质区域、及沟槽顶部杂质区域的构造及其形成方法、特别是沟槽底部杂质区域的形成方法适用于其他种类的半导体装置。
例如，也可以将本公开沟槽底部区域的形成方法适用于晶体管及二极管的护圈部中的P型层、MPS(MergedPiNandShottkyBarrier)二极管的P层、JBS(Juction-BarrierSchottky)二极管的P层等。该情况下，由于并未利用通常离子注入或CVD法，故具有在沟槽底部可以有选择地形成结晶性优越的高品质的P层的优点，可期待半导体装置的可靠性提高。
图16表示应用了本实施方式的技术的JBS二极管的示意性剖面构造。应用了本实施方式的技术的JBS二极管在第1导电型(本例中N型)的基板61上形成第1导电型(N型)的半导体层(第1半导体区域)63，在半导体层63排列着多个沟槽73。按照覆盖各沟槽73的底部的方式形成第2导电型(在此为P型)的沟槽底部杂质区域65。再有，在各沟槽73的上部周缘部(上部角部)形成第2导电型(在此为P型)的沟槽顶部杂质区域67。进而，在各沟槽73内及半导体层63上形成第1电极69，在基板61的背面上形成第2电极71。还有，各沟槽73的上部角部的一部分被除去，沟槽顶部杂质区域67的上表面例如成为被弄圆的形状。沟槽底部杂质区域65的上表面例如朝向下方而成为凸的曲面。沟槽底部杂质区域65的下表面例如既可以是平坦的形状，既可以有副沟槽，也可以是被弄圆的形状。
在此，第1电极69由相对于半导体层63而形成肖特基势垒的金属形成。例如，在半导体层63为4H-SiC时，作为第1电极69的材料，例如选择Ti。
根据这种构造，沟槽73的底部被沟槽底部杂质区域65保护，沟槽73的上部周缘部被沟槽顶部杂质区域67保护。被沟槽顶部杂质区域67夹持的半导体层63的区域101、及、被沟槽73的侧壁中的沟槽顶部杂质区域67与沟槽底部杂质区域65夹持的半导体层63的区域102均相对于第1电极69而形成肖特基结。由此，在将第1电极69作为阳极、将第2电极71作为阴极时，图16的半导体装置作为JBS二极管起作用。在向JBS二极管施加了正向偏压的情况下，二极管电流从第1电极69起通过区域101及区域102而向第2电极71流动。另一方面，在向JBS二极管施加了反向偏压的情况下，由于向由沟槽顶部杂质区域67及沟槽底部杂质区域65和半导体层63构成的pn结施加反向偏压，故耗尽层从pn结开始扩展。该耗尽层和从相邻的沟槽顶部杂质区域67或沟槽底部杂质区域65延伸的耗尽层重合，由此具有将区域101及区域102的肖特基结中的漏电流切断的效果。
为了形成这种构造，可以利用已经说明过的半导体装置100a等中的沟槽底部杂质区域7的形成方法。即，在半导体层63形成了沟槽顶部杂质区域67及沟槽73之后，例如在氩气等惰性气体气氛下进行退火处理。由此，使沟槽73的上部角部(沟槽顶部杂质区域67的一部分)的半导体元素向沟槽73的底部移动，形成P型的沟槽底部杂质区域65。由此，可以相对于沟槽73通过自调整来形成沟槽底部杂质区域65。
再有，为了制作MPS二极管，例如只要通过对沟槽底部杂质区域65或沟槽顶部杂质区域67的载流子浓度、或者、第1电极69的退火条件进行调整，从而沟槽底部杂质区域65与第1电极69的接触部、或者沟槽顶部杂质区域67与第1电极69的接触部成为欧姆接触即可。
还有，在以上所说明的第1实施方式及第2实施方式的任一中，都通过将基板与形成于其正上方的半导体层设为相互不同的导电型，从而可以形成绝缘栅极双极型晶体管(InsulatedGateBipolarTransistor：IGBT)。在IGBT的情况下，以上所说明的源电极10、漏电极11、源极区域4按顺序分别被称为发射极电极、集电极电极、发射极区域。
因此，对于以上所说明的半导体装置而言，若将漂移区域、及发射极区域的导电型设为N型并将基板及体区域的导电型设为P型，则可以得到N型的IGBT。此时，也可以在P型基板与N型漂移层之间配置N型的缓冲层。再有，若将漂移区域、及发射极区域的导电型设为P型并将基板及体区域的导电型设为N型，则可以得到P型的IGBT。此时，也可以在N型基板与P型漂移层之间配置P型的缓冲层。
再有，以上虽然示出了多个组件单元并列地排列的例子，但组件单元怎样配置都可以。
还有，对将沟槽5的平面形状设为长方形形状、且按照多个沟槽的长边相互平行的方式配置组件单元的例子进行了说明。然而，沟槽的平面形状未限于此。例如，也可以是具有正方形的平面形状的沟槽。进而，该情况下作为沟槽的宽度方向只要考虑沿着任一边的方向即可。
另外，以上示出了基板1由4H-SiC构成且将(0001)Si面作为主面来形成碳化硅层2的例子。但是，也可以在(000-1)C面形成碳化硅层2、在(0001)Si面形成漏电极11。此外，也可以将主面的面方位设为其他结晶面，还可以将所述Si面或者C面的任意切削面设为基板的主面。进而，也能利用其他多种类型的SiC基板。
再有，除了SiC基板以外，也能适用于利用了氮化镓(GaN)或者钻石等其他宽带隙半导体的半导体装置。还有，也能适用于利用了硅的半导体装置。
除此以外，以上所说明的半导体装置及其变形例中的部材的形状、大小、杂质浓度、构成材料等各种构成要素在不脱离本发明主旨的范围内能适宜地加以变更。
-工业实用性-
本公开的半导体装置及其制造方法例如在沟槽栅极型构造的半导体装置、更具体的是EV(ElectricVehicle)或者HEV(HybridElectricVehicle)等车载用、用于搭载至工业设备用逆变器的功率半导体器件用途等中是有用的。
-符号说明-
1、61基板
2碳化硅层
2d漂移区域
3体区域
4源极区域
5、73沟槽
6、67沟槽顶部杂质区域
7、65沟槽底部杂质区域
8栅极绝缘膜
9栅电极
10源电极
11漏电极
12沟道层
16掺杂剂
50沟槽侧壁
51沟槽上部侧面
52主面
53沟槽底部
63半导体层
69第1电极
71第2电极
100、100a、300、300a半导体装置

Claims (20)

1.一种半导体装置的制造方法，包括：
在基板的主面形成具有第1导电型的第1半导体区域的半导体层的工序；
在所述半导体层形成底部位于所述第1半导体区域内的沟槽的工序；以及
通过退火处理，使所述沟槽的上部角部的所述半导体层的一部分向所述沟槽的底部上移动，由此形成覆盖所述沟槽的底部的第2导电型的沟槽底部杂质区域的工序。
2.根据权利要求1所述的半导体装置的制造方法，其中，
通过在包括第2导电型的掺杂剂气体的气氛环境中进行所述退火处理，从而形成所述第2导电型的沟槽底部杂质区域。
3.根据权利要求2所述的半导体装置的制造方法，其中，
还具备：
在形成所述沟槽底部杂质区域的工序之后，形成覆盖所述沟槽的侧面及所述沟槽底部杂质区域上的栅极绝缘膜的工序；和
至少在所述沟槽内的所述栅极绝缘膜上形成栅电极的工序，
所述半导体层具有：作为所述第1半导体区域的漂移区域；配置在所述漂移区域上的第2导电型的体区域；和配置在所述体区域上的第1导电型的第2半导体区域，
所述沟槽贯通所述第2半导体区域及所述体区域且抵达所述漂移区域的内部为止。
4.根据权利要求1所述的半导体装置的制造方法，其中，
在形成所述沟槽底部杂质区域的工序中，在所述退火处理之后进行氢气氛环境下的蚀刻处理。
5.根据权利要求1所述的半导体装置的制造方法，其中，
在形成所述半导体层的工序中，在所述第1半导体区域上进一步形成第2导电型的沟槽顶部杂质区域，
在形成所述沟槽的工序中，按照贯通所述沟槽顶部杂质区域的方式形成所述沟槽，
在形成所述沟槽底部杂质区域的工序中，通过使所述沟槽顶部杂质区域的一部分向所述沟槽的底部上移动来形成所述第2导电型的沟槽底部杂质区域。
6.根据权利要求5所述的半导体装置的制造方法，其中，
还具备：
在形成所述沟槽底部杂质区域的工序之后，形成覆盖所述沟槽的侧面及所述沟槽底部杂质区域上的栅极绝缘膜的工序；和
至少在所述沟槽内的所述栅极绝缘膜上形成栅电极的工序，
所述半导体层具有：作为所述第1半导体区域的漂移区域；形成在所述漂移区域上的第2导电型的体区域；形成在所述体区域上的第1导电型的第2半导体区域；和形成在所述第2半导体区域上的所述沟槽顶部杂质区域，
所述沟槽贯通所述沟槽顶部杂质区域、所述第2半导体区域及所述体区域且抵达所述漂移区域的内部为止。
7.根据权利要求5所述的半导体装置的制造方法，其中，
所述退火处理包括惰性气体存在下的热处理。
8.根据权利要求7所述的半导体装置的制造方法，其中，
在形成所述沟槽底部杂质区域的工序中，在所述惰性气体存在下进行了热处理之后进行氢气氛环境下的蚀刻处理。
9.根据权利要求7所述的半导体装置的制造方法，其中，
形成所述沟槽底部杂质区域的工序包括：在所述惰性气体存在下，在包括第2导电型的掺杂剂气体在内的气氛环境中进行热处理的工序。
10.根据权利要求3所述的半导体装置的制造方法，其中，
还具备：
在所述基板的背面形成漏电极的工序；和
在所述第2半导体区域上及所述体区域上形成源电极的工序，
所述第2半导体区域为源极区域，
所述基板为第1导电型。
11.根据权利要求3所述的半导体装置的制造方法，其中，
还具备：在形成所述栅极绝缘膜的工序之前，在构成所述沟槽的侧面的一部分的所述体区域的侧面上形成第1导电型的沟道层的工序。
12.根据权利要求1所述的半导体装置的制造方法，其中，
所述基板及所述半导体层由碳化硅构成。
13.根据权利要求12所述的半导体装置的制造方法，其中，
所述退火处理在1500度以上且1600度以下进行。
14.一种半导体装置，具备：
基板；
半导体层，其被配置于所述基板的主面侧且具有第1导电型的第1半导体区域；
沟槽，其被配置于所述半导体层且底部位于所述第1半导体区域内；
第2导电型的沟槽底部杂质区域，其覆盖所述沟槽的底部；和
栅极绝缘膜，其覆盖所述沟槽的侧面、所述沟槽底部杂质区域及所述沟槽的上部周缘部上，
所述沟槽的上部周缘部中的所述半导体层的上表面具有带圆角的形状，
所述沟槽底部杂质区域是通过退火处理使所述沟槽的上部角部的所述半导体层的一部分向所述沟槽的底部移动而形成的区域，
所述半导体层具有：作为所述第1半导体区域的漂移区域；配置在所述漂移区域上的第2导电型的体区域；配置在所述体区域上的第1导电型的第2半导体区域；和配置在所述第2半导体区域上的第2导电型的沟槽顶部杂质区域，
所述沟槽贯通所述沟槽顶部杂质区域、所述第2半导体区域及所述体区域且抵达所述漂移区域的内部为止，
该半导体装置还具备：
栅电极，其配置在所述栅极绝缘膜上且配置于所述沟槽内及所述半导体层的上表面上；
漏电极，其被配置在所述基板的背面上；
源电极，其被配置在所述第2半导体区域上及所述体区域上；和
第1导电型的沟道层，其至少被配置在所述体区域与所述栅极绝缘膜之间，
所述第2半导体区域为源极区域，
所述基板为第1导电型，
所述沟道层与所述沟道顶部杂质区域的上表面相接，
所述沟道顶部杂质区域与所述源电极并不相接。
15.根据权利要求14所述的半导体装置，其中，
所述沟槽底部杂质区域的上表面位置比所述漂移区域与所述体区域的界面位置更低。
16.根据权利要求14所述的半导体装置，其中，
所述沟槽底部杂质区域的上表面为凹状。
17.根据权利要求14所述的半导体装置，其中，
所述沟槽的侧面和所述沟槽底部杂质区域的侧面一致。
18.根据权利要求14所述的半导体装置，其中，
所述基板及所述半导体层由碳化硅构成。
19.根据权利要求14所述的半导体装置，其中，
所述沟槽顶部杂质区域的杂质浓度比所述沟槽底部杂质区域的杂质浓度更高。
20.根据权利要求14所述的半导体装置，其中，
所述沟槽顶部杂质区域中的第2导电型的杂质浓度比所述第2半导体区域中的第1导电型的杂质浓度更高。
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