JP7280154B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、特に、炭化珪素を用いた半導体装置に関する。
パワー半導体デバイスの一つである金属絶縁膜半導体電界効果トランジスタ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）において、従来は、珪素（Ｓｉ）基板を用いたパワーＭＩＳＦＥＴ（ＳｉパワーＭＩＳＦＥＴ）が主流であった。しかし、炭化珪素（ＳｉＣ）における絶縁破壊に対する電界強度は、Ｓｉにおける電界強度と比較して、約１桁大きい。
このため、ＳｉＣ基板を用いたパワーＭＩＳＦＥＴ（ＳｉＣパワーＭＩＳＦＥＴ）では、ＳｉパワーＭＩＳＦＥＴと比較して、耐圧を保持するためのドリフト層の厚さを約１／１０に薄くし、上記ドリフト層の不純物濃度を１００倍程度高くすることができる。その結果、ＳｉＣパワーＭＩＳＦＥＴにおいて、理論上、素子抵抗を３桁以上低くすることができる。また、ＳｉＣはＳｉに対してバンドギャップが約３倍大きいので、ＳｉＣパワーＭＩＳＦＥＴは、同耐圧におけるオン抵抗を低くでき、高温環境下における動作も可能である。このため、ＳｉＣ半導体素子は、Ｓｉ半導体素子を超える性能が期待されている。
例えば、特許文献１には、ＳｉＣパワーＭＩＳＦＥＴの一例として、４Ｈ－ＳｉＣ基板の表面をチャネルとして用いるＤＭＯＳ（Double diffused Metal Oxide Semiconductor）構造が開示されている。
特許文献２には、耐圧を支えるｐ型のボディ層を貫くように、ドリフト層まで達するトレンチを形成することで、チャネル電流が基板に対して縦方向に流れる構造が提案されている。ただし、ＳｉＣの絶縁破壊強度は大きく、Ｓｉと比較して約７倍であるので、ブロッキング時には、トレンチの底面に形成されているゲート絶縁膜に印加される電界が、Ｓｉと比較して７倍となる。その結果、ゲート絶縁膜の絶縁耐圧を越えるので、絶縁破壊が発生し易い。
特許文献３では、上記ブロッキング時におけるゲート絶縁膜の破壊を回避するため、ボディ層の内部に溝が形成されるように、（０００１）面の基板にトレンチを形成している。このため、高チャネル移動度の（１１－２０）面または（１－１００）面を利用して、実効的なチャネル幅を広くすることができる。なお、このような方法による構造を、トレンチ型ＤＭＯＳと呼称する場合もある。
特許文献４には、トレンチのコーナー部に傾斜面を形成することによって、電界集中を緩和する方法が開示されている。
特許文献５には、ＬＯＣＯＳ（LOCal Oxidation of Silicon）法によって、トレンチのコーナー部を熱酸化することで、電界集中を緩和する方法が開示されている。
特開２０１３－２３６０４０号公報 特開２００９－２６０２５３号公報 国際公開第２０１５／１７７９１４号 特開２０１６－４８７４７号公報 特開２００３－１２４４６６号公報
特許文献１の（０００１）面において、チャネル移動度は、ＳｉパワーＭＩＳＦＥＴと比較すると、１／５程度であり、極めて低い。従って、チャネルの寄生抵抗が大きくなることが、大きな課題である。このチャネルの寄生抵抗を下げるための有効な手段として、高チャネル移動度が得られる（１１－２０）面または（１－１００）面を利用することが検討されている。（１１－２０）面または（１－１００）面などを利用するためには、（０００１）面の基板にトレンチ構造のＭＩＳＦＥＴを形成する必要がある。
特許文献２または特許文献３に開示されているトレンチ構造では、トレンチ形成後において、トレンチの底面および側面の平坦性が悪く、ドライエッチングによるダメージが残留している。このため、ラフネス散乱が大きくなり、チャネル移動度が低下する。また、ドライエッチングによるダメージによって形成される不純物準位によって、チャネル移動度が低下するので、オン抵抗が増加する。また、トレンチにおいてチャネルとなる面の平坦性が悪いと、ゲート絶縁膜の絶縁破壊の寿命が低下する。また、ゲート電圧の印加時に、トレンチの側面とＳｉＣ基板の上面とにより形成されるコーナー部において、電界が集中するため、リーク電流が発生し易い。これもゲート絶縁膜の絶縁破壊の寿命が低下する原因となる。すなわち、半導体装置の信頼性の低下が懸念される。
また、特許文献４では、トレンチの側面とＳｉＣ基板の上面とにより構成されるコーナー部に傾斜面を作成するため、結晶異方性エッチングまたは物理的異方性エッチングを用いる技術が開示されているが、これらのエッチングを制御することが、非常に困難である。そして、ドライエッチングのばらつき、または、露光時における各層の合わせズレによって、チャネル長のばらつきが問題となる。
また、特許文献５では、トレンチの側面とＳｉ基板の上面とにより構成されるコーナー部を滑らかにするため、酸化法を用いる技術が開示されているが、この酸化を制御することも、非常に困難であり、チャネル長のばらつきが問題となる。チャネル長のばらつきは、パワーモジュール内に設置されるチップ間における閾値電圧のばらつき、または、オン抵抗のばらつきとなり、チップ間の性能ばらつきとして現れる。
特に、自動車および産業向けの低耐圧ＳｉＣパワーＭＩＳＦＥＴでは、オン抵抗におけるチャネル抵抗の占める割合が大きいので、チャネル長のばらつきによるチップ間の性能ばらつき、または、チャネル移動度の低下によるオン抵抗の増加の問題が顕著になる。
従って、これらの問題を解決するために、トレンチ形成後において、トレンチの底面および側面の平坦性を向上し、ドライダメージを除去することが必要となる。これにより、トレンチ構造のＭＩＳＦＥＴにおいて、チャネルの低抵抗化が維持され、且つ、ゲート絶縁膜の絶縁破壊が抑制されることが期待される。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになる。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
一実施の形態である半導体装置は、炭化珪素からなる第１導電型の半導体基板と、半導体基板上に形成され、且つ、炭化珪素からなる第１導電型の第１半導体層と、第１半導体層内に形成され、且つ、第１導電型と反対の第２導電型の第１不純物領域とを有する。また、半導体装置は、第１不純物領域内に形成され、且つ、第１半導体層よりも高い不純物濃度を有する第１導電型の第２不純物領域および第１導電型の第３不純物領域と、第２不純物領域および第３不純物領域を貫通するように形成されたトレンチと、トレンチ内に、ゲート絶縁膜を介して形成されたゲート電極とを有する。ここで、トレンチは、第１不純物領域内に位置する底面、第２不純物領域に接する第１側面、および、第３不純物領域に接し、且つ、第１側面と対向する第２側面を含む。また、トレンチの外部における第１半導体層の上面、トレンチの底面、第１側面および第２側面において、シリコンの比率は炭素の比率よりも高く、第１側面側の第１半導体層の上面が第１側面に対して傾いている角度θ１は、第２側面側の第１半導体層の上面が第２側面に対して傾いている角度θ２よりも小さい。
一実施の形態によれば、半導体装置の性能および信頼性を向上させることができる。
実施の形態１における半導体装置である半導体チップの平面図である。 実施の形態１における半導体装置の要部斜視図である。 実施の形態１における半導体装置の断面図である。 実施の形態１における半導体装置の断面図である。 本願発明者らが測定したデータである。 実施の形態１における半導体装置の拡大平面図である。 実施の形態１における半導体装置の拡大断面図である。 実施の形態１における半導体装置の拡大断面図である。 実施の形態１における半導体装置の製造工程の概略を説明する大工程図である。 実施の形態１における半導体装置の製造工程を示す断面図である。 図１０に続く製造工程を示す断面図である。 図１１に続く製造工程を示す断面図である。 図１２に続く製造工程を示す断面図である。 図１３に続く製造工程を示す断面図である。 図１４に続く製造工程を示す断面図である。 図１４に続く製造工程を示す断面図である。 加熱処理に用いられる容器を示す断面図である。 図１５に続く製造工程を示す断面図である。 図１６に続く製造工程を示す断面図である。 図１８に続く製造工程を示す断面図である。 図２０に続く製造工程を示す断面図である。 図２１に続く製造工程を示す断面図である。 図２２に続く製造工程を示す断面図である。 図２３に続く製造工程を示す断面図である。 図２４に続く製造工程を示す断面図である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いられる図面では、図面を見易くするために、断面図であってもハッチングが省略されている場合もあり、平面図であってもハッチングが付されている場合もある。
また、以下の説明では、「ｎ型」の表記に「－」または「＋」などが付されているが、これらは、相対的な不純物濃度を表記した符号である。例えば、ｎ型の場合には、「ｎ－」、「ｎ」、「ｎ＋」および「ｎ＋＋」の順番で、ｎ型不純物の不純物濃度が高いことを意味する。また、「ｐ型」の表記についても、「ｎ型」の場合と同様である。
また、以下の説明において、数値範囲を表すために、例えば「第１角度は８０～１００度」と記載されている場合、特別な説明が無い限り、それは「第１角度は８０度以上、１００度以下」を意味する。また、このような数値範囲の表現は、角度に限定されず、他の要素においても同様である。
（実施の形態１）
＜半導体装置の構造＞
図１は、実施の形態１の半導体装置である半導体チップ１の平面図である。また、図１には、半導体チップ１の主要な半導体素子が形成されるアクティブ領域６の一部を拡大した平面図も示されている。
図１に示されるように、半導体チップ１の中央部には、ソース配線用電極２およびゲート配線用電極３が形成されている。ソース配線用電極２の下方は、アクティブ領域６となっており、アクティブ領域６には、ｎ型のＳｉＣパワーＭＩＳＦＥＴのような主要な半導体素子が形成されている。アクティブ領域６には、平面視においてストライプ状に形成された複数のトレンチＴＲが形成され、これらのトレンチＴＲを利用して、ＳｉＣパワーＭＩＳＦＥＴが形成される。
ソース配線用電極２において破線で囲まれた領域は、ソースパッド２ａであり、ゲート配線用電極３において破線で囲まれた領域は、ゲートパッド３ａである。ここでは図示していないが、半導体チップ１は保護膜によって覆われており、この保護膜に形成された開口部から露出する領域が、ソースパッド２ａおよびゲートパッド３ａである。ソースパッド２ａおよびゲートパッド３ａの各々の上面に、ワイヤボンディングまたはクリップ（銅板）などの外部接続用端子が接続されることで、半導体チップ１を、他のチップまたは配線基板などに電気的に接続させることが可能となる。
ソース配線用電極２およびゲート配線用電極３の外周には、３重のｐ型のＦＬＲ５が形成され、ｐ型のＦＬＲ５の外周には、ｎ＋＋型のガードリング４が形成されている。複数のｐ型のＦＬＲ５をアクティブ領域６の周辺に形成することにより、ＳｉＣパワーＭＩＳＦＥＴのオフ動作時において、最大電界部分がｐ型のＦＬＲ５へ移り、最外周のｐ型のＦＬＲ５で降伏するようになるので、ＳｉＣパワーＭＩＳＦＥＴの耐圧を高くすることが可能となる。図１には、３個のｐ型のＦＬＲ５が示されているが、ｐ型のＦＬＲ５の数は、３個に限定されず、３個より多くても少なくてもよい。また、ｎ＋＋型のガードリング４は、アクティブ領域６に形成されたＳｉＣパワーＭＩＳＦＥＴを保護する機能を有する。
図２は、実施の形態１における半導体装置の要部斜視図であり、アクティブ領域６に形成された半導体素子であるＳｉＣパワーＭＩＳＦＥＴが示されている。図３は、図２に示されるＡ－Ａ線に沿った断面図であり、図４は、図２に示されるＢ－Ｂ線に沿った断面図である。
なお、図２では、図面を見易くするため、ｎ型の導電性を示す不純物領域のみにハッチングを付している。また、図２では、ｎ－型のエピタキシャル層１２の上面付近に形成された各不純物領域を主に示すため、ｎ型の半導体基板１１、ゲート電極２３およびソース配線用電極２などが省略されている。
実施の形態１で使用される半導体基板（基板）１１は、炭素および珪素を含む化合物半導体基板である。具体的には、半導体基板１１は、ｎ＋型の炭化珪素（ＳｉＣ）基板であり、４Ｈ－ＳｉＣ基板である。ｎ型の半導体基板１１は、表面と、表面と反対側の面である裏面とを有する。
ｎ型の半導体基板１１の裏面側には、ｎ＋型のドレイン領域１３が形成されている。ｎ＋型のドレイン領域１３下には、シリサイド層２６が形成され、シリサイド層２６下には、ドレイン配線用電極２７が形成されている。シリサイド層２６は、例えばニッケルシリサイド（ＮｉＳｉ）からなる。ドレイン配線用電極２７は、例えば、チタン（Ｔｉ）膜、ニッケル（Ｎｉ）膜および金（Ａｕ）膜の積層膜であり、ドレイン配線用電極２７の厚さは、例えば０．５～１．０μｍである。なお、ドレイン配線用電極２７は、これらの積層膜ではなく、これらのうちの１つからなる単層膜であってもよいし、これらとは別の導電性膜であってもよい。
ドレイン配線用電極２７は、ＳｉＣパワーＭＩＳＦＥＴのドレイン電極として機能する。図示はしないが、ドレイン配線用電極２７は、半田ボールまたはバンプ電極などの外部接続用の導電性膜を介して、半導体チップ１の外部の他のチップまたは配線基板などに電気的に接続される。
ｎ型の半導体基板１１上には、ｎ型の半導体基板１１よりも低い不純物濃度を有し、炭化珪素（ＳｉＣ）からなるｎ－型のエピタキシャル層（半導体層）１２が形成されている。ｎ－型のエピタキシャル層１２は、実施の形態１においてドリフト層として機能する。
ｎ－型のエピタキシャル層１２内には、ｐ＋型のボディ領域（不純物領域）１４が形成されている。ｐ＋型のボディ領域は、主に、ＳｉＣパワーＭＩＳＦＥＴのチャネル領域として機能する。Ｙ方向において、互いに隣接するｐ＋型のボディ領域１４の間に位置するｎ－型のエピタキシャル層１２は、ＪＦＥＴ領域（不純物領域）１５を構成する。
ｐ＋型のボディ領域１４内には、ｎ－型のエピタキシャル層１２よりも高い不純物濃度を有するｎ＋型の電流拡散領域（不純物領域）１６、１７、および、ｐ＋型のボディ領域１４よりも高い不純物濃度を有するｐ＋型の電界緩和領域（不純物領域）１８、１９が形成されている。ｎ＋型の電流拡散領域１６は、ｎ－型のエピタキシャル層１２を介してｎ＋型のドレイン領域１３に電気的に接続され、ＳｉＣパワーＭＩＳＦＥＴのドレイン領域の一部を構成している。ｎ＋型の電流拡散領域１７は、後述のｎ＋＋型のソース領域２０に電気的に接続され、ＳｉＣパワーＭＩＳＦＥＴのソース領域の一部を構成している。
ｎ＋型の電流拡散領域１６の一部およびｐ＋型の電界緩和領域１８の一部は、ｐ＋型のボディ領域１４に隣接するｎ－型のエピタキシャル層１２へ延在している。また、ｐ＋型の電界緩和領域１８は、ｎ＋型の電流拡散領域１６の上部に位置し、ｐ＋型の電界緩和領域１９は、ｎ＋型の電流拡散領域１７の上部に位置している。
また、ｐ＋型のボディ領域１４内には、ｐ＋型の電界緩和領域１８、１９よりも高い不純物濃度を有するｐ＋＋型のボディ電位固定領域（不純物領域）２１と、ｎ＋型の電流拡散領域１６、１７よりも高い不純物濃度を有するｎ＋＋型のソース領域（不純物領域）２０が形成されている。
ｎ＋＋型のソース領域２０およびｐ＋＋型のボディ電位固定領域２１には、ソース配線用電極２が電気的に接続され、ＳｉＣパワーＭＩＳＦＥＴの動作時に、ソース電位が印加される。ｎ＋型の電流拡散領域１６には、ｎ－型のエピタキシャル層１２、ｎ＋型のドレイン領域１３およびシリサイド層２６を介して、ドレイン配線用電極２７が電気的に接続され、ＳｉＣパワーＭＩＳＦＥＴの動作時に、ドレイン電位が印加される。
ｎ－型のエピタキシャル層１２には、ｐ＋型の電界緩和領域１８、１９およびｎ＋型の電流拡散領域１６、１７を貫通し、ｐ＋型のボディ領域１４に達するように、複数のトレンチＴＲが形成されている。図２および図３に示されるように、複数のトレンチＴＲの各々は、Ｙ方向に延在している。そして、図２および図４に示されるように、Ｘ方向において、複数のトレンチＴＲが互いに隣接するように形成されている。
複数のトレンチＴＲの各々の内部には、ゲート絶縁膜２２を介して、ゲート電極２３が埋め込まれている。ゲート絶縁膜２２は、例えば酸化シリコン膜のような絶縁膜であり、ゲート絶縁膜２２の厚さは、例えば５～１５０ｎｍである。ゲート電極２３は、例えば多結晶シリコン膜のような導電性膜であり、ゲート電極２３の厚さは、例えば０．０１～４μｍである。
ゲート電極２３の一部は、トレンチＴＲの外部にも形成され、複数のトレンチＴＲの各々の内部に形成されているゲート電極２３は、互いに一体化されている。なお、図３に示されるように、トレンチＴＲの外部に形成されているゲート電極２３の端部は、ｐ＋型の電界緩和領域１９上およびｎ＋型の電流拡散領域１７上に位置している。
図示はしないが、ゲート電極２３には、図１に示されるゲート配線用電極３が電気的に接続され、ＳｉＣパワーＭＩＳＦＥＴの動作時にゲート電位が印加される。
図３に示されるように、Ｙ方向において、トレンチＴＲの第１側面Ｓ１は、ｐ＋型の電界緩和領域１９およびｎ＋型の電流拡散領域１７に接し、第１側面Ｓ１と対向する側面であるトレンチＴＲの第２側面Ｓ２は、ｐ＋型の電界緩和領域１８およびｎ＋型の電流拡散領域１６に接している。また、図４に示されるように、Ｘ方向において、トレンチＴＲの第３側面Ｓ３、第３側面Ｓ３と対向する側面であるトレンチＴＲの第４側面Ｓ４、および、トレンチＴＲの底面は、ｐ＋型のボディ領域１４に接している。
このように、ｎ＋型の電流拡散領域１６からｐ＋型のボディ領域１４を介してｎ＋型の電流拡散領域１７に至る経路が、ＳｉＣパワーＭＩＳＦＥＴの電流経路となる。すなわち、トレンチＴＲの第３側面Ｓ３、第４側面Ｓ４および底面に接するｐ＋型のボディ領域１４に、ＳｉＣパワーＭＩＳＦＥＴのチャネル領域が形成され、特に、第３側面Ｓ３と第４側面Ｓ４とに挟まれたｐ＋型のボディ領域１４が、チャネル領域の主要部となる。
ゲート電極２３は、層間絶縁膜２４によって覆われている。層間絶縁膜２４は、例えば酸化シリコン膜のような絶縁膜である。層間絶縁膜２４には、ｎ＋＋型のソース領域２０の一部上およびｐ＋＋型のボディ電位固定領域２１上を開口する開口部ＯＰが形成されている。開口部ＯＰの内部におけるｎ－型のエピタキシャル層１２上には、例えばニッケルシリサイド（ＮｉＳｉ）からなるシリサイド層２５が形成されている。
開口部ＯＰの内部および層間絶縁膜２４上には、ソース配線用電極２が形成されている。ソース配線用電極２は、例えばチタン（Ｔｉ）膜および窒化チタン（ＴｉＮ）を含むバリアメタル膜と、例えばアルミニウム（Ａｌ）膜のような導電性膜とからなる。開口部ＯＰ内に埋め込まれたソース配線用電極２は、シリサイド層２５を介して、ｎ＋＋型のソース領域２０およびｐ＋＋型のボディ電位固定領域２１に接続している。また、図示はしないが、図１に示されるゲート配線用電極３は、ソース配線用電極２と同様な導電性膜によって構成され、ゲート電極２３の一部に接続している。
また、図示はしないが、ソース配線用電極２上およびゲート配線用電極３上には、例えば酸化シリコン膜またはポリイミド膜のような保護膜が形成され、この保護膜に形成されている開口部から露出した領域が、図１に示されるソースパッド２ａおよびゲートパッド３ａである。
以下に、実施の形態１における各構成の深さおよび不純物濃度などのパラメータを記載する。なお、以下に示される各々の深さ（第１深さ～第６深さ）は、それぞれ、ｎ－型のエピタキシャル層１２の上面からの深さである。言い換えれば、これらの深さは、各不純物領域の厚さである。
ｎ型の半導体基板１１は、例えば１×１０１８～１×１０２１ｃｍ－３の不純物濃度を有する。
ｎ－型のエピタキシャル層１２は、例えば５～５０μｍの厚さを有し、例えば１×１０１４～１×１０１７ｃｍ－３の不純物濃度を有する。
ｎ＋型のドレイン領域１３は、例えば１×１０１９～１×１０２１ｃｍ－３の不純物濃度を有する。
ｐ＋型のボディ領域１４は、例えば０．５～２．０μｍの深さ（第１深さ）を有し、例えば１×１０１６～１×１０１９ｃｍ－３の不純物濃度を有する。また、ｐ＋型のボディ領域１４の最大不純物濃度は、例えば１×１０１７～１×１０１９ｃｍ－３の範囲である。
ｐ＋＋型のボディ電位固定領域２１は、例えば０．１～１．０μｍの深さ（第２深さ）を有し、例えば１×１０１９～１×１０２１ｃｍ－３の不純物濃度を有する。
ｎ＋＋型のソース領域２０は、例えば０．１～１．０μｍの深さ（第３深さ）を有し、例えば１×１０１９～１×１０２１ｃｍ－３の不純物濃度を有する。
ｎ＋型の電流拡散領域１６、１７は、例えば０．１～１．０μｍの深さ（第４深さ）を有し、例えば５×１０１７～５×１０１８ｃｍ－３の不純物濃度を有する。
ｐ＋型の電界緩和領域１８、１９は、例えば０．０１～０．５μｍの深さ（第５深さ）を有し、例えば１×１０１７～１×１０１９ｃｍ－３の不純物濃度を有する。
以下に、図３および図４に示されるトレンチＴＲに関するパラメータを記載する。トレンチＴＲのｎ－型のエピタキシャル層１２の上面からの深さ（第６深さ）は、ｐ＋型のボディ領域１４の深さ（第１深さ）よりも浅く、例えば０．１～１．５μｍである。また、チャネル長に並行な方向（Ｙ方向）におけるトレンチＴＲの長さは、例えば１．０～３．０μｍである。また、チャネル幅に並行な方向（Ｘ方向）におけるトレンチＴＲの長さは、例えば０．１～２．０μｍ程度である。また、チャネル幅に並行な方向（Ｘ方向）において、各トレンチＴＲの間隔は、例えば０．１～２．０μｍ程度である。
＜半導体装置の構造の主な特徴＞
以下に図５～図８を用いて、実施の形態１における半導体装置の構造の主な特徴を説明する。なお、ここで説明する構造は、後述する熱処理後の構造である。この熱処理については、図９の大工程Ｐ４および図１６～図１９において後で詳細に説明する。
実施の形態１の半導体装置では、複数のトレンチＴＲが形成され、各トレンチＴＲ内には、ゲート絶縁膜２２を介してゲート電極２３が埋め込まれている。このため、トレンチＴＲ周囲のｐ＋型のボディ領域１４が、ＳｉＣパワーＭＩＳＦＥＴのチャネル領域を構成し、特に、Ｙ方向に沿うトレンチＴＲの両側面（第３側面Ｓ３、第４側面Ｓ４）に挟まれたｐ＋型のボディ領域１４が、チャネル領域の主要部となる。また、第３側面Ｓ３および第４側面Ｓ４には、高チャネル移動度の（１１－２０）面または（１－１００）面が含まれる。従って、実施の形態１のトレンチゲートを用いたＳｉＣパワーＭＩＳＦＥＴは、ｎ－型のエピタキシャル層１２にトレンチＴＲを形成しないようなプレーナ型のＭＩＳＦＥＴと比較して、高いチャネル移動度を期待できる。
また、ｎ＋型の電流拡散領域１６上にｐ＋型の電界緩和領域１８が形成され、ｎ＋型の電流拡散領域１７上にｐ＋型の電界緩和領域１９が形成されている。特に、ソース側のトレンチＴＲのコーナー部にｐ＋型の電界緩和領域１９が設けられているので、ＳｉＣパワーＭＩＳＦＥＴのオン動作時においてトレンチＴＲのコーナー部に電界が集中しても、閾値電圧の低下が抑制されるので、リーク電流を抑制することができる。
実施の形態１では、図９の大工程Ｐ４による熱処理が行われているので、トレンチＴＲの外部におけるｎ－型のエピタキシャル層１２の上面、トレンチＴＲの底面およびトレンチＴＲの側面Ｓ１～Ｓ４において、炭素（Ｃ）に対するシリコン（Ｓｉ）の組成比（Ｓｉ／Ｃ）が大きくなっている。
図５は、本願発明者らがｎ－型のエピタキシャル層１２の上面の組成比を測定したデータである。ここでは、１８００～２０００℃の範囲で熱処理が施された場合と、熱処理が施されていない場合とを比較している。図５に示されるように、熱処理が施された場合、シリコンの比率は、炭素の比率より高くなった（Ｓｉ＞Ｃ）。これにより、ゲート絶縁膜の形成条件を選べば、ゲート絶縁膜の界面における炭素に起因する欠陥を少なくする事ができ、実施の形態１のＳｉＣパワーＭＩＳＦＥＴにおいて、チャネル移動度が向上し、チャネル抵抗の低減が可能となる。
図６はトレンチＴＲ周辺を拡大した平面図であり、図７および図８はトレンチＴＲ周辺を拡大した断面図であり、これらは熱処理後のトレンチＴＲの構造を示している。
図６に示されるように、トレンチＴＲ形成直後は、トレンチＴＲの平面形状はほぼ四角形であるが、熱処理によってトレンチＴＲの平面形状は、四角形の角が取れ、多角形化し、温度の上昇と共に楕円形に近づいていく。すなわち、実施の形態１のトレンチＴＲの平面形状は、四角形よりも多くの角を有する多角形である。このように角が増えることで、各角における角度が広くなり、各角における電界集中が緩和され易くなる。従って、ゲート絶縁膜２２が絶縁破壊されるなどの恐れが抑制され、ＳｉＣパワーＭＩＳＦＥＴの信頼性が向上する。
ところで、ＳｉＣは、ＳｉとＣとの積層様式が多様に変化し易い半導体結晶である。パワー半導体に適した多形の一つである４Ｈ－ＳｉＣだけのエピタキシャル層を作製する手法が開発されている。例えば、積層情報が伝えられるように、Ｓｉ原子が最上面にあるＳｉ面を、結晶軸に対して数度傾けたＳｉＣ基板（オフ角を有するＳｉＣ基板）上に、エピタキシャル層が作製されている。このようなオフ角は、例えば４度である。
一方で、ＳｉＣ基板にオフ角を付けると、エピタキシャル層の最上面に、オフ角に対応した異なる方位の結晶面（階段状の結晶面）が現れるようになる。成長条件によってはオフ角に起因して発生するステップバンチング等の表面荒れ（欠陥）が生じる。このような欠陥により、エピタキシャル層とゲート絶縁膜との界面におけるラフネスが大きくなり、ラフネス散乱が増加することでチャネル移動度が低下し、チャネル抵抗が増加するので、半導体装置の性能が低下するという懸念がある。更に、ゲート絶縁膜界面の荒れはゲート絶縁膜の信頼性低下の原因となり得る。
図８の熱処理前の図面は、図７の熱処理前の図面に示されている、トレンチＴＲの底面Ｂ２、および、トレンチＴＲの外部のｎ－型のエピタキシャル層１２の上面Ｔ２の各々を拡大した断面図である。上面Ｔ２および底面Ｂ２は、模式的には図８の破線のように水平面（Ｘ方向およびＹ方向からなる面）に平行な平坦面として示される場合が多いが、実際には、ドライエッチング処理などに晒された影響によって、上面Ｔ２および底面Ｂ２の各々の表面層は荒れている。図８では、荒れた表面層がダメージ層ＤＬとして図示されている。ダメージ層ＤＬの表面粗さは厚さ方向における平均粗さであり、その値は数ｎｍであり、例えば２～１０ｎｍである。このような面荒れを有するダメージ層ＤＬが、上記ラフネス散乱の要因となる。ここで、実施の形態１における熱処理を施すことで、ダメージ層ＤＬが除去され、面荒れが改善される。
図８の熱処理後の図面に示されるように、実施の形態１では、トレンチＴＲの底面Ｂ１、および、トレンチＴＲの外部のｎ－型のエピタキシャル層１２の上面Ｔ１の平坦性が改善されている。上面Ｔ１および底面Ｂ１の各々の表面粗さは、１ｎｍ以下である。また、トレンチＴＲの側面Ｓ１および側面Ｓ２の各々の表面粗さは、１．５ｎｍ以下である。また、ここでは図示していないが、図４に示されるトレンチＴＲの側面Ｓ３および側面Ｓ４の各々の粗さも、１．５ｎｍ以下である。
また、上面Ｔ１と熱処理前の上面Ｔ２とが成す角度θ４、および、底面Ｂ１と熱処理前の底面Ｂ２とが成す角度θ４は、６～２度である。すなわち、上面Ｔ１および底面Ｂ１の各々は、Ｓｉ面（４度）に対して±２度の範囲内で傾いている。言い換えれば、上面Ｔ１および底面Ｂ１の各々と、ｎ－型のエピタキシャル層１２の＜０００１＞方向とが成す角度θ３は、８８～９２度である。
このように、実施の形態１では、ｎ－型のエピタキシャル層１２の平坦性を向上させることができ、ｎ－型のエピタキシャル層１２とゲート絶縁膜２２との界面の乱れが改善されるので、半導体装置の性能を向上させることができる。
また、図８に示されるように、実施の形態１における上面Ｔ１および底面Ｂ１は、熱処理前の上面Ｔ２および底面Ｂ２から角度θ４で傾いている。このため、図７に示されるように、側面Ｓ１側の上面Ｔ１は、側面Ｓ１に対して角度θ１の範囲内で傾いており、側面Ｓ２側の上面Ｔ１は、側面Ｓ２に対して角度θ２の範囲内で傾いている。そして、角度θ１は、角度θ２よりも小さい。また、角度θ１および角度θ２は、８０～１００度の範囲内である。なお、ここでは図示していないが、上面Ｔ１は、側面Ｓ３および側面Ｓ４とも同様の関係を有する。
また、図７の熱処理後の図面に示されるように、実施の形態１では、トレンチＴＲの各コーナー部がラウンディングされている。具体的には、底面Ｂ１と側面Ｓ１とから構成されるコーナー部、および、底面Ｂ１と側面Ｓ２とから構成されるコーナー部の各々の曲率半径φ１は、１００～５００ｎｍである。なお、ここでは図示していないが、底面Ｂ１と側面Ｓ３とから構成されるコーナー部、および、底面Ｂ１と側面Ｓ４とから構成されるコーナー部の各々の曲率半径も、同様である。
また、上面Ｔ１と側面Ｓ１とから構成されるコーナー部、および、上面Ｔ１と側面Ｓ２とから構成されるコーナー部の各々の曲率半径φ２は、１００～５００ｎｍである。なお、ここでは図示していないが、上面Ｔ１と側面Ｓ３とから構成されるコーナー部、および、上面Ｔ１と側面Ｓ４とから構成されるコーナー部の各々の曲率半径も、同様である。
このように、各コーナー部がラウンディングされることにより、各コーナー部における電界集中が緩和される。従って、ゲート絶縁膜２２が絶縁破壊されるなどの恐れが抑制されるので、半導体装置の信頼性が向上する。
なお、実施の形態１における上面Ｔ１、底面Ｂ１および側面Ｓ１～Ｓ４は、上述の曲率半径を有するコーナー部を除いた壁面を意味する。
＜半導体装置の製造方法＞
以下に図９～図２５を用いて、実施の形態１における半導体装置の製造方法を説明する。図９は、半導体装置の製造方法の概略を説明する大工程図である。以下では、主に図２に示されるＡ－Ａ線に沿った断面図を用いて説明するが、必要に応じてＢ－Ｂ線に沿った断面図を用いることもある。
なお、実施の形態１における各構成の深さおよび不純物濃度などのパラメータは、上述した内容と同じであるので、以降の説明では、これらの説明を省略する。
＜＜大工程Ｐ１＞＞
図９の大工程Ｐ１について説明する。大工程Ｐ１は、主に、ｎ－型のエピタキシャル層１２の形成工程である。
まず、図１０に示されるように、ｎ型の半導体基板１１を用意する。ｎ型の半導体基板１１は、例えば窒素（Ｎ）のようなｎ型不純物が導入された４Ｈ－ＳｉＣ基板である。また、ｎ型の半導体基板１１は、Ｓｉ面およびＣ面の両面を有するが、ｎ型の半導体基板１１の上面はＳｉ面またはＣ面のどちらでもよい。
次に、ｎ型の半導体基板１１の上面上に、エピタキシャル成長法により、炭化珪素（ＳｉＣ）からなるｎ－型のエピタキシャル層１２を形成する。なお、予め、ｎ型の半導体基板１１上にｎ－型のエピタキシャル層１２が形成されたＳｉＣエピタキシャル基板を購入してもよい。すなわち、実施の形態１では、ｎ－型のエピタキシャル層１２が形成されたｎ型の半導体基板１１が、何れかの手段によって用意されていればよい。
＜＜大工程Ｐ２＞＞
図９の大工程Ｐ２について説明する。大工程Ｐ２は、主に、イオン注入による各不純物領域の形成工程である。
まず、図１０に示されるように、ｎ型の半導体基板１１の裏面に、イオン注入法によって、例えば窒素を導入することで、ｎ＋型のドレイン領域１３を形成する。
次に、図１１に示されるように、ｎ－型のエピタキシャル層１２の上面を選択的に覆うマスクパターンＭＰ１を形成する。マスクパターンＭＰ１を構成する材料としては、無機材料であるＳｉＯ２膜、Ｓｉ膜若しくはＳｉＮ膜、または、有機材料であるレジスト膜若しくはポリイミド膜を用いることができる。また、マスクパターンＭＰ１の厚さは、例えば１．０～３．０μｍであり、マスクパターンＭＰ１の幅は、１．０～５．０μｍ程度である。
次に、マスクパターンＭＰ１をマスクとして、例えばアルミニウムをイオン注入することで、ｎ－型のエピタキシャル層１２内に、ｐ＋型のボディ領域１４を形成する。また、２つのｐ＋型のボディ領域１４に挟まれたｎ－型のエピタキシャル層１２は、ｎ型のＪＦＥＴ領域１５を構成する。その後、マスクパターンＭＰ１は除去される。
なお、図示は省略するが、マスクパターンＭＰ１には図１に示されるｐ＋型のＦＬＲ５を開口するパターンも形成されている。従って、ｐ＋型のボディ領域１４の形成工程と同じ工程によって、ｐ＋型のＦＬＲ５も形成される。また、終端部の構造は、ｐ＋型のＦＬＲ５に限定されるものではなく、例えばジャンクション・ターミネーション・エクステンション（ＪＴＥ：Junction Termination Extension）構造であってもよい。
次に、図１２に示されるように、ｎ－型のエピタキシャル層１２の上面を選択的に覆うマスクパターンＭＰ２を形成する。マスクパターンＭＰ２の材料は、マスクパターンＭＰ１と同じであり、マスクパターンＭＰ２の厚さは、例えば０．５～３．０μｍである。
次に、マスクパターンＭＰ２をマスクとして、例えば窒素をイオン注入することで、ｐ＋型のボディ領域１４とｎ型のＪＦＥＴ領域１５とに跨る領域に、ｎ＋型の電流拡散領域１６を形成し、ｐ＋型のボディ領域１４内にｎ＋型の電流拡散領域１７を形成する。
次に、マスクパターンＭＰ２をマスクとして、例えばアルミニウムをイオン注入することで、ｐ＋型のボディ領域１４とｎ型のＪＦＥＴ領域１５とに跨る領域に、ｐ＋型の電界緩和領域１８を形成し、ｐ＋型のボディ領域１４内にｐ＋型の電界緩和領域１９を形成する。その後、マスクパターンＭＰ２は除去される。
ここで、ｎ＋型の電流拡散領域１６からｎ＋型の電流拡散領域１７までの領域は、ＳｉＣパワーＭＩＳＦＥＴのチャネル領域を構成し、例えば０．１～２．０μｍである。ｎ＋型の電流拡散領域１６およびｎ＋型の電流拡散領域１７が、同じマスクパターンＭＰ２を用いて形成されるので、複数のＳｉＣパワーＭＩＳＦＥＴにおいてチャネル長（Ｙ方向における上記チャネル領域の長さ）がばらつき難くなる。すなわち、ｎ＋型の電流拡散領域１６およびｎ＋型の電流拡散領域１７が、異なるマスクパターンを用いて形成された場合、何れか一方にマスクずれが発生すると、複数のウェハにおいてチャネル長がばらつく。従って、上述のように、同じマスクパターンＭＰ２を用いることで、チャネル長のばらつきが抑制される。
次に、図１３に示されるように、ｎ－型のエピタキシャル層１２の上面を選択的に覆うマスクパターンＭＰ３を形成する。マスクパターンＭＰ３の材料は、マスクパターンＭＰ１と同じであり、マスクパターンＭＰ３の厚さは、例えば１．０～５．０μｍである。
次に、マスクパターンＭＰ３をマスクとして、例えば窒素をイオン注入することで、ｐ＋型のボディ領域１４内に、ｎ＋＋型のソース領域２０を形成する。ｎ＋＋型のソース領域２０は、ｎ＋型の電流拡散領域１７に接続される。なお、図示は省略するが、マスクパターンＭＰ３には図１に示されるｎ＋＋型のガードリング４を開口するパターンも形成されている。従って、ｎ＋＋型のソース領域２０の形成工程と同じ工程によって、ｎ＋＋型のガードリング４も形成される。その後、マスクパターンＭＰ３は除去される。
次に、図１４に示されるように、ｎ－型のエピタキシャル層１２の上面を選択的に覆うマスクパターンＭＰ４を形成する。マスクパターンＭＰ４の材料は、マスクパターンＭＰ１と同じであり、マスクパターンＭＰ４の厚さは、例えば０．５～３．０μｍである。
次に、マスクパターンＭＰ４をマスクとして、例えばアルミニウムをイオン注入することで、ｐ＋型のボディ領域１４内に、ｐ＋＋型のボディ電位固定領域２１を形成する。その後、マスクパターンＭＰ４は除去される。
＜＜大工程Ｐ３＞＞
図９の大工程Ｐ３について説明する。大工程Ｐ３は、主に、トレンチＴＲの形成工程である。
まず、図１５および図１６に示されるように、ｎ－型のエピタキシャル層１２の上面を選択的に覆うマスクパターンＭＰ５を形成する。マスクパターンＭＰ５の材料は、マスクパターンＭＰ１と同じであり、マスクパターンＭＰ６の厚さは、例えば０．５～２．０μｍである。
次に、マスクパターンＭＰ５をマスクとしてドライエッチング処理を行うことで、ｐ＋型の電界緩和領域１８、１９およびｎ＋型の電流拡散領域１６、１７を貫通し、ｐ＋型のボディ領域１４に達するトレンチＴＲを形成する。その後、マスクパターンＭＰ６は除去される。
＜＜大工程Ｐ４＞＞
図９の大工程Ｐ４について説明する。大工程Ｐ４は、容器ＣＳを用いた熱処理工程である。
図１７に示されるように、容器ＣＳは、積層された複数の収容部を有している。ここでは複数の収容部の一例として、２つの収容部ＣＳａ、ＣＳｂが示されている。収容部ＣＳａ、ＣＳｂは、それぞれ、ベゼル（隔壁）ＢＺと、ベゼルＢＺに取り付けられ、且つ、ｎ型の半導体基板１１を支持するための基板支持部ＳＳとを有する。熱処理が行われる際には、ｎ型の半導体基板１１は、基板支持部ＳＳに設置され、容器ＣＳに収容される。なお、トレンチＴＲなどが形成されているｎ型の半導体基板１１（ｎ－型のエピタキシャル層１２）の上面が、内部空間ＩＳ側に位置している。
また、図１７に示される破線を拡大した箇所は、ベゼルＢＺの詳細な構造を示している。ベゼルＢＺは、内部空間ＩＳ側から順番に、タンタルシリサイド層（ＴａＳｉ２層）、タンタルカーバイド層（ＴａＣ層）、タンタルカーバイド層（Ｔａ２Ｃ層）およびタンタル層（Ｔａ層）から構成されている。
ＴａＣ層、Ｔａ２Ｃ層およびＴａ層から構成される容器は従来から知られているが、実施の形態１では、内部空間ＩＳをＳｉ蒸気圧にするために、更にＴａＳｉ２層が追加されている。なお、実施の形態１では、内部空間ＩＳを構成するベゼルＢＺの底面および側面に亘って、ＴａＳｉ２層が露出している。
このようなＴａＳｉ２層を含む容器ＣＳにｎ型の半導体基板１１を収容し、容器ＣＳを高温真空炉に搭載した状態で、ｎ－型のエピタキシャル層１２に対して熱処理が施される。具体的に、熱処理は、窒素またはアルゴンのような不活性ガス雰囲気中で行われ、Ｓｉ蒸気圧下で行われ、１５００℃以上、２２００℃以下の条件で行われる。より好ましくは、熱処理は、１６００℃以上、２０００℃以下の条件で行われる。なお、このような熱処理をＳｉＶＡ（Si Vaper Annealing）と称する場合もある。
この熱処理では、以下の式１～式５に示される反応が行われる。
ｎ－型のエピタキシャル層１２がＳｉ蒸気圧下において加熱されることで、ｎ－型のエピタキシャル層１２のＳｉＣが、Ｓｉ２ＣまたはＳｉＣ２などになり、昇華する。同時に、Ｓｉ雰囲気下のＳｉが、ｎ－型のエピタキシャル層１２の上面においてＣと結合し、ｎ－型のエピタキシャル層１２の上面は、自己組織化によって平坦化される。更に、加熱によって、内部空間ＩＳ側におけるベゼルＢＺの上面層であるＴａＳｉ２層から放出されたＳｉも、上記反応に寄与する。これにより、内部空間ＩＳ内におけるＳｉの圧力が均一にされる。
式１： ＳｉＣ（ｓ） → Ｓｉ（ｖ）Ｉ＋Ｃ（ｓ）Ｉ
式２： ２ＳｉＣ（ｓ） → Ｓｉ（ｖ）ＩＩ＋ＳｉＣ２（ｖ）
式３： ＴａＸＳｉＹ（ｓ） → ＴａＸＳｉＹ－１（ｓ）＋Ｓｉ（ｖ）ＩＩＩ
式４： ＳｉＣ（ｓ）＋Ｓｉ（ｖ）Ｉ＋Ｓｉ（ｖ）ＩＩ＋Ｓｉ（ｖ）ＩＩＩ → Ｓｉ２Ｃ（ｖ）
式５： Ｃ（ｓ）Ｉ＋Ｓｉ（ｖ）Ｉ＋Ｓｉ（ｖ）ＩＩ＋Ｓｉ（ｖ）ＩＩＩ → Ｓｉ２Ｃ（ｖ）
このように、容器ＣＳを用いた熱処理によって、ｎ－型のエピタキシャル層１２の表層は、上述の図５に示されるようにＳｉリッチとなり、平坦化される。また、トレンチＴＲのコーナー部がラウンディングされる。また、ｎ型の半導体基板１１またはｎ－型のエピタキシャル層１２に注入されている各イオンが、活性化される。トレンチＴＲの形成時におけるドライエッチング処理によって、ｎ－型のエピタキシャル層１２の表層にはダメージが加えられ、そのようなダメージは結晶欠陥の原因となる。しかし、熱処理によって、そのような結晶欠陥も回復される。実施の形態１では、これらの効果を、一度の熱処理で得ることができる。
図１８および図１９は、図１５および図１６の状態から熱処理を行った後の半導体装置の構造を示している。上述のように、トレンチＴＲの底面と各側面Ｓ１～Ｓ４とからなるコーナー部、および、トレンチＴＲの外部におけるｎ－型のエピタキシャル層１２の上面と各側面Ｓ１～Ｓ４とからなるコーナー部は、ラウンディングされている。
なお、熱処理の前後におけるトレンチＴＲの詳細な形状については、上述の図６～図８における説明を参照されたい。
また、変形例として、ｎ－型のエピタキシャル層１２の上面にカーボン層（グラフェンキャップ）を形成した状態で、熱処理を行ってもよい。この場合、カーボン層は、熱処理中に除去されるので、カーボン層を除去する工程は不要である。
また、不活性ガスの調整方法は任意であり、適宜の方法を用いることができる。例えば、不活性ガス圧を一定にしてもよいし、変化させても良い。不活性ガス圧を変化させた場合、初めはラウンディングのためのエッチング速度を高くし、その後、エッチング速度を低くするなど、微調整を行うことができる。
また、ベゼルＢＺの最上面であるＴａＳｉ２層に代えて、容器ＣＳ内に固形のＳｉを配置しても良い。
＜＜大工程Ｐ５＞＞
図９の大工程Ｐ５について説明する。大工程Ｐ５は、主に、ゲート絶縁膜２２およびゲート電極２３の形成工程である。
図２０に示されるように、トレンチＴＲの各側面上および底面上、並びに、ｎ－型のエピタキシャル層１２の上面上に、例えばＣＶＤ法によって、例えば酸化シリコン膜のような絶縁膜であるゲート絶縁膜２２を形成する。次に、ゲート絶縁膜２２上に、例えばＣＶＤ法によって、例えばｎ型またはｐ型の不純物が導入された多結晶シリコン膜のような導電性膜２３ａを形成する。
次に、図２１に示されるように、導電性膜２３ａの上面を選択的に覆うマスクパターンＭＰ６を形成する。マスクパターンＭＰ６の材料は、マスクパターンＭＰ１と同じであり、マスクパターンＭＰ７の厚さは、例えば０．５～２．０μｍである。
次に、マスクパターンＭＰ６をマスクとしてドライエッチング処理を行うことで、マスクパターンＭＰ６から露出している導電性膜２３ａを除去し、導電性膜２３ａが加工されたゲート電極２３を形成する。その後、マスクパターンＭＰ７は除去される。
＜＜大工程Ｐ６＞＞
図９の大工程Ｐ６について説明する。大工程Ｐ５は、主に、ソース配線用電極２などの各配線用電極の形成工程である。
まず、図２１に示されるように、ゲート電極２３を覆うように、ｎ－型のエピタキシャル層１２上に、例えばＣＶＤ法によって、例えば酸化シリコン膜からなる層間絶縁膜２４を形成する。この後、必要に応じて、ＣＭＰ（Chemical Mechanical Polishing）法などを用いて層間絶縁膜２４を研磨し、層間絶縁膜２４の上面を平坦化してもよい。
次に、図２３に示されるように、ゲート電極２３を覆い、且つ、ｎ－型のエピタキシャル層１２の一部を選択的に覆うマスクパターンＭＰ７を形成する。マスクパターンＭＰ７の材料は、マスクパターンＭＰ１と同じであり、マスクパターンＭＰ７の厚さは、例えば１．０～３．０μｍである。
次に、マスクパターンＭＰ７をマスクとして、ドライエッチング処理またはウェットエッチング処理を行うことで、マスクパターンＭＰ７から露出している層間絶縁膜２４およびゲート絶縁膜２２を除去し、層間絶縁膜２４に開口部ＯＰを形成する。ここで、ゲート電極２３は層間絶縁膜２４によって覆われており、開口部ＯＰの底部において、ｎ＋＋型のソース領域２０の一部およびｐ＋＋型のボディ電位固定領域２１が露出している。なお、図示は省略するが、ゲート電極２３の一部上に形成されるマスクパターンＭＰ７には、図１に示されるゲート配線用電極３を埋め込むための開口パターンも形成されている。従って、開口部ＯＰの形成工程と同じ工程によって、層間絶縁膜２４にはゲート電極２３の一部を開口する開口部も形成される。その後、マスクパターンＭＰ７は除去される。
次に、図２４に示されるように、開口部ＯＰ内において、ｎ＋＋型のソース領域２０の一部およびｐ＋＋型のボディ電位固定領域２１の各々の上面上に、シリサイド層２５を形成する。このシリサイド層２５を形成するには、まず、開口部ＯＰ内を含む層間絶縁膜２４上に、例えばスパッタリング法によって、例えばニッケル（Ｎｉ）膜のような金属膜を堆積する。この金属膜の厚さは、例えば０．０５μｍ程度である。
次に、金属膜に対して、６００～１０００℃の熱処理を施すことにより、金属膜に含まれる材料と、ｎ＋＋型のソース領域２０およびｐ＋＋型のボディ電位固定領域２１に含まれる材料とが反応し、これらの化合物として、ニッケルシリサイド（ＮｉＳｉ）からなるシリサイド層２５が形成される。また、図示はしないが、ゲート電極２３の一部上に開口された開口部の底面においても、シリサイド層２５が形成される。その後、未反応の金属膜を、例えば硫酸および過酸化水素水を含む溶液を用いたウェットエッチング処理によって、除去する。
次に、図２５に示されるように、開口部ＯＰの内部および層間絶縁膜２４上に、例えばスパッタリング法によって、例えばチタン膜および窒化チタン膜のような積層の導電性膜からなるバリアメタル膜を形成する。次に、上記バリアメタル膜上に、例えばスパッタリング法によって、例えばアルミニウム膜のような導電性膜を形成する。次に、フォトリソグラフィ技術およびドライエッチング処理によって、上記導電性膜および上記バリアメタル膜を選択的にパターニングする。これにより、上記導電性膜および上記バリアメタル膜を有するソース配線用電極２が形成される。開口部ＯＰの内部に埋め込まれたソース配線用電極２は、ｎ＋＋型のソース領域２０の一部およびｐ＋＋型のボディ電位固定領域２１に接続される。
また、図示はしないが、上述のように、層間絶縁膜２４にはゲート電極２３の一部を開口する開口部も形成されている。図１に示されるゲート配線用電極３は、ソース配線用電極２と同じ工程で形成され、この開口部内に形成される。
その後、図示はしないが、ソース配線用電極２上およびゲート配線用電極３上に、例えば酸化シリコン膜またはポリイミド膜のような保護膜を形成し、この保護膜にソース配線用電極２の一部およびゲート配線用電極３の一部を開口する開口部を形成する。この開口部から露出した領域が、図１に示されるソースパッド２ａおよびゲートパッド３ａとなる。
以上の工程を経た後、ｎ型の半導体基板１１の裏面にシリサイド層２６およびドレイン配線用電極２７を形成することで、図３に示される構造が得られる。
まず、ｎ＋型のドレイン領域１３に、例えばスパッタリング法によって、例えばニッケル（Ｎｉ）膜のような金属膜を形成する。この金属膜の厚さは、例えば０．１μｍである。次に、この金属膜に対してレーザーを用いた熱処理を施す。この熱処理によって、上記金属膜とｎ＋型のドレイン領域１３とを反応させ、ｎ＋型のドレイン領域１３の下面全体に、上記金属膜に含まれる材料と、ｎ＋型のドレイン領域１３に含まれる材料との化合物であるシリサイド層２６が形成される。シリサイド層２６は、例えばニッケルシリサイド（ＮｉＳｉ）からなる。その後、シリサイド化しなかった未反応の上記金属膜を、例えばウェットエッチング処理によって除去する。
次に、シリサイド層２６の下面に、ドレイン配線用電極２７を形成する。ドレイン配線用電極２７は、例えばスパッタリング法によって、チタン膜、ニッケル膜および金膜を順次積層させることで得られる。なお、ドレイン配線用電極２７は、これらの積層膜ではなく、これらのうちの１つからなる単層膜であってもよいし、これらとは別の導電性膜であってもよい。
以上により、実施の形態１における半導体装置が製造される。
以上、本願発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
１ 半導体チップ
２ ソース配線用電極
２ａ ソースパッド
３ ゲート配線用電極
３ａ ゲートパッド
４ ｎ＋＋型のガードリング
５ ｐ－型のフローティング・フィールド・リミッティング・リング（ＦＬＲ）
６ アクティブ領域
１１ ｎ型の半導体基板
１２ ｎ－型のエピタキシャル層
１３ ｎ＋型のドレイン領域
１４ ｐ＋型のボディ領域
１５ ｎ型のＪＦＥＴ領域
１６ ｎ＋型の電流拡散領域
１７ ｎ＋型の電流拡散領域
１８ ｐ＋型の電界緩和領域
１９ ｐ＋型の電界緩和領域
２０ ｎ＋＋型のソース領域
２１ ｐ＋＋型のボディ電位固定領域
２２ ゲート絶縁膜
２３ ゲート電極
２３ａ 導電性膜
２４ 層間絶縁膜
２５ シリサイド層
２６ シリサイド層
２７ ドレイン配線用電極
Ｂ１、Ｂ２ 底面
ＢＺ ベゼル
ＣＳ 容器
ＣＳａ、ＣＳｂ 収容部
ＤＬ ダメージ層
ＩＳ 内部空間
ＭＰ１～ＭＰ７ マスクパターン
ＯＰ 開口部
Ｐ１～Ｐ６ 大工程
Ｓ１～Ｓ４ 側面
ＳＳ 基板支持部
Ｔ１、Ｔ２ 上面
ＴＲ トレンチ

Claims (10)

  1. 炭化珪素からなる第１導電型の半導体基板と、
    前記半導体基板上に形成され、且つ、炭化珪素からなる前記第１導電型の第１半導体層と、
    前記第１半導体層内に形成され、且つ、前記第１導電型と反対の第２導電型の第１不純物領域と、
    前記第１不純物領域内に形成され、且つ、前記第１半導体層よりも高い不純物濃度を有する前記第１導電型の第２不純物領域および前記第１導電型の第３不純物領域と、
    前記第２不純物領域および前記第３不純物領域を貫通するように形成されたトレンチと、
    前記トレンチ内に、ゲート絶縁膜を介して形成されたゲート電極と、
    を有し、
    前記トレンチは、前記第１不純物領域内に位置する底面、前記第２不純物領域に接する第１側面、および、前記第３不純物領域に接し、且つ、前記第１側面と対向する第２側面を含み、
    前記トレンチの外部における前記第１半導体層の上面、前記トレンチの底面、前記第１側面および前記第２側面において、シリコンの比率は炭素の比率よりも高く、
    前記第１側面側の前記第１半導体層の上面が前記第１側面に対して傾いている角度θ１は、前記第２側面側の前記第１半導体層の上面が前記第２側面に対して傾いている角度θ２よりも小さい、半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記角度θ１および前記角度θ２は、８０度以上、１００度以下の範囲内である、半導体装置。
  3. 請求項１に記載の半導体装置において、
    前記第１半導体層の上面または前記トレンチの底面の表面粗さは、１ｎｍ以下である、半導体装置。
  4. 請求項３に記載の半導体装置において、
    前記第１側面または前記第２側面の表面粗さは、１．５ｎｍ以下である、半導体装置。
  5. 請求項１に記載の半導体装置において、
    前記トレンチの平面形状は、四角形よりも多くの角を有する多角形である、半導体装置。
  6. 請求項１に記載の半導体装置において、
    前記第１半導体層の上面または前記トレンチの底面と、前記第１半導体層の＜０００１＞方向と成す角度θ３は、８８～９２度である、半導体装置。
  7. 請求項１に記載の半導体装置において、
    前記トレンチの底面と前記第１側面とから構成される第１コーナー部の曲率半径φ１は、１００～５００ｎｍである、半導体装置。
  8. 請求項７に記載の半導体装置において、
    前記第１半導体層の上面と前記第１側面とから構成される第２コーナー部の曲率半径φ２は、１００～５００ｎｍである、半導体装置。
  9. 請求項１に記載の半導体装置において、
    前記第１不純物領域は、ＭＩＳＦＥＴのチャネル領域を構成し、
    前記第２不純物領域は、前記ＭＩＳＦＥＴのソース領域の一部を構成し、
    前記第３不純物領域は、前記ＭＩＳＦＥＴのドレイン領域の一部を構成している、半導体装置。
  10. 請求項８に記載の半導体装置において、
    前記第２不純物領域の上部には、前記第１不純物領域よりも高い不純物濃度を有する前記第２導電型の第４不純物領域が形成され、
    前記第３不純物領域の上部には、前記第１不純物領域よりも高い不純物濃度を有する前記第２導電型の第５不純物領域が形成されている、半導体装置。
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