JP2002343805A - 絶縁ゲート型半導体装置の製造方法 - Google Patents
絶縁ゲート型半導体装置の製造方法Info
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- JP2002343805A JP2002343805A JP2001141897A JP2001141897A JP2002343805A JP 2002343805 A JP2002343805 A JP 2002343805A JP 2001141897 A JP2001141897 A JP 2001141897A JP 2001141897 A JP2001141897 A JP 2001141897A JP 2002343805 A JP2002343805 A JP 2002343805A
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Abstract
(57)【要約】
【課題】トレンチ型のパワーＭＯＳＦＥＴではトレンチ
形成後、ドライエッチングのダメージを取り除くため高
温のダミー酸化を行い、その酸化膜を除去する工程を行
っていた。しかし、ダミー酸化の酸化膜はその成長量の
約４４％のシリコンを削っており、トレンチを設計値通
りに仕上げられず、容量値およびオン抵抗が低減できな
い問題があった。 【解決手段】本発明は、トレンチ形成後、超高真空また
は水素雰囲気中でアニールすることにより、シリコンの
マイグレーションを発生させ、ダミー酸化をせずにシリ
コン表面を滑らかにするものである。これにより寸法変
換差が低減でき、トレンチを設計値通りに仕上げること
ができるので低容量且つ低オン抵抗で信頼性の高い高性
能なパワーＭＯＳＦＥＴを実現する製造方法を提供でき
る。
形成後、ドライエッチングのダメージを取り除くため高
温のダミー酸化を行い、その酸化膜を除去する工程を行
っていた。しかし、ダミー酸化の酸化膜はその成長量の
約４４％のシリコンを削っており、トレンチを設計値通
りに仕上げられず、容量値およびオン抵抗が低減できな
い問題があった。 【解決手段】本発明は、トレンチ形成後、超高真空また
は水素雰囲気中でアニールすることにより、シリコンの
マイグレーションを発生させ、ダミー酸化をせずにシリ
コン表面を滑らかにするものである。これにより寸法変
換差が低減でき、トレンチを設計値通りに仕上げること
ができるので低容量且つ低オン抵抗で信頼性の高い高性
能なパワーＭＯＳＦＥＴを実現する製造方法を提供でき
る。
Description
【０００１】
【発明の属する技術分野】本発明は絶縁ゲート型半導体
装置製造方法に係り、特に設計値どおりの微細化したト
レンチを得ることにより、セル密度を向上し、容量を低
減する絶縁ゲート型半導体装置の製造方法に関する。
装置製造方法に係り、特に設計値どおりの微細化したト
レンチを得ることにより、セル密度を向上し、容量を低
減する絶縁ゲート型半導体装置の製造方法に関する。
【０００２】
【従来の技術】携帯端末の普及に伴い小型で大容量のリ
チュウムイオン電池が求められるようになってきた。こ
のリチュウムイオン電池の充放電のバッテリーマネージ
メントを行う保護回路は携帯端末の軽量化のニーズによ
り、より小型で負荷ショートにも十分に耐えうるもので
なくてはならない。かかる保護回路はリチュウムイオン
電池の容器内に内蔵されるために小型化が求められ、チ
ップ部品を多用したＣＯＢ(Ｃｈｉｐ ｏｎ Ｂｏａｒ
ｄ)技術が駆使され、小型化の要求に応えてきた。しか
し一方ではリチュウムイオン電池に直列にパワーＭＯＳ
ＦＥＴを接続するのでこのパワーＭＯＳＦＥＴのオン抵
抗も極めて小さくするニーズがあり、これが携帯電話で
は通話時間や待機時間を長くするために不可欠の要素で
ある。
チュウムイオン電池が求められるようになってきた。こ
のリチュウムイオン電池の充放電のバッテリーマネージ
メントを行う保護回路は携帯端末の軽量化のニーズによ
り、より小型で負荷ショートにも十分に耐えうるもので
なくてはならない。かかる保護回路はリチュウムイオン
電池の容器内に内蔵されるために小型化が求められ、チ
ップ部品を多用したＣＯＢ(Ｃｈｉｐ ｏｎ Ｂｏａｒ
ｄ)技術が駆使され、小型化の要求に応えてきた。しか
し一方ではリチュウムイオン電池に直列にパワーＭＯＳ
ＦＥＴを接続するのでこのパワーＭＯＳＦＥＴのオン抵
抗も極めて小さくするニーズがあり、これが携帯電話で
は通話時間や待機時間を長くするために不可欠の要素で
ある。
【０００３】このためにチップを製造する上で微細加工
によりセル密度を上げる開発が進められてきた。具体的
には、チャネルが半導体基板表面に形成されるプレーナ
ー構造ではセル密度は７４０万個／平方インチであった
が、チャネルをトレンチの側面に形成するトレンチ構造
の第１世代ではセル密度は２５００万個／平方インチと
大幅に向上した。さらにトレンチ構造の第２世代では、
微細化によりセル密度は７２００万個／平方インチまで
向上できた。
によりセル密度を上げる開発が進められてきた。具体的
には、チャネルが半導体基板表面に形成されるプレーナ
ー構造ではセル密度は７４０万個／平方インチであった
が、チャネルをトレンチの側面に形成するトレンチ構造
の第１世代ではセル密度は２５００万個／平方インチと
大幅に向上した。さらにトレンチ構造の第２世代では、
微細化によりセル密度は７２００万個／平方インチまで
向上できた。
【０００４】また、パーソナルコンピュータのＣＰＵの
動作周波数も５００ＭＨｚを超え、それに伴いＣＰＵの
消費電流も大幅に増加してきた。そのため内蔵されるＤ
Ｃ／ＤＣコンバータもそれに対応して高速スイッチング
することが望まれ、使用されるパワーＭＯＳＦＥＴも高
速スイッチング特性が要求されている。
動作周波数も５００ＭＨｚを超え、それに伴いＣＰＵの
消費電流も大幅に増加してきた。そのため内蔵されるＤ
Ｃ／ＤＣコンバータもそれに対応して高速スイッチング
することが望まれ、使用されるパワーＭＯＳＦＥＴも高
速スイッチング特性が要求されている。
【０００５】パワーＭＯＳＦＥＴをスイッチング動作で
使用する場合、スイッチング速度を改善するには入力容
量、出力容量、帰還容量が重要な項目である。例えば帰
還容量とは、パワーＭＯＳＦＥＴではゲート−ドレイン
間の容量であり、この帰還容量が増大すると遮断周波数
の悪化を招いたり、スイッチングオンに必要な充電電流
が増大して立ち上がりが遅くなるなどの問題を生じる。
使用する場合、スイッチング速度を改善するには入力容
量、出力容量、帰還容量が重要な項目である。例えば帰
還容量とは、パワーＭＯＳＦＥＴではゲート−ドレイン
間の容量であり、この帰還容量が増大すると遮断周波数
の悪化を招いたり、スイッチングオンに必要な充電電流
が増大して立ち上がりが遅くなるなどの問題を生じる。
【０００６】このためセルをトレンチ構造にすることに
よりセル密度の向上を図り、低オン抵抗化はある程度実
現されてきた。
よりセル密度の向上を図り、低オン抵抗化はある程度実
現されてきた。
【０００７】図１１から図２０を参照して、従来のトレ
ンチ構造のパワーＭＯＳＦＥＴの製造工程を示す。
ンチ構造のパワーＭＯＳＦＥＴの製造工程を示す。
【０００８】図１１では、Ｎ+型シリコン半導体基板２
１にＮ-型のエピタキシャル層を積層してドレイン領域
２２を形成する。表面に酸化膜２３を形成した後、予定
のチャネル層２４の部分の酸化膜２３をエッチングす
る。この酸化膜２３をマスクとして全面にドーズ量１．
０×１０13でボロンを注入した後、拡散してＰ型のチャ
ネル層２４を形成する。
１にＮ-型のエピタキシャル層を積層してドレイン領域
２２を形成する。表面に酸化膜２３を形成した後、予定
のチャネル層２４の部分の酸化膜２３をエッチングす
る。この酸化膜２３をマスクとして全面にドーズ量１．
０×１０13でボロンを注入した後、拡散してＰ型のチャ
ネル層２４を形成する。
【０００９】図１２から図１５にトレンチを形成する工
程を示す。
程を示す。
【００１０】図１２では、全面にＣＶＤ法によりＮＳＧ
（Ｎｏｎ−ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓ
ｓ）のＣＶＤ酸化膜２５を厚さ３０００Åに生成する。
（Ｎｏｎ−ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓ
ｓ）のＣＶＤ酸化膜２５を厚さ３０００Åに生成する。
【００１１】図１３ではレジスト膜によるマスクをトレ
ンチ開口部２６となる部分を除いてかけて、ＣＶＤ酸化
膜２５をドライエッチングして部分的に除去し、チャネ
ル領域２４が露出したトレンチ開口部２６を間口約１．
０μｍに形成する。
ンチ開口部２６となる部分を除いてかけて、ＣＶＤ酸化
膜２５をドライエッチングして部分的に除去し、チャネ
ル領域２４が露出したトレンチ開口部２６を間口約１．
０μｍに形成する。
【００１２】図１４では、ＣＶＤ酸化膜２５をマスクと
してトレンチ開口部２６のシリコン半導体基板をＣＦ系
およびＨＢｒ系ガスによりドライエッチングし、チャネ
ル層２４を貫通してドレイン領域２２まで達する約２．
０μｍの深さのトレンチ２７を形成する。
してトレンチ開口部２６のシリコン半導体基板をＣＦ系
およびＨＢｒ系ガスによりドライエッチングし、チャネ
ル層２４を貫通してドレイン領域２２まで達する約２．
０μｍの深さのトレンチ２７を形成する。
【００１３】図１５ではダミー酸化をしてトレンチ２７
内壁とチャネル層２４表面に３０００Å程度のダミー酸
化膜２８を形成してドライエッチングの際のエッチング
ダメージを除去する。このダミー酸化で形成されたダミ
ー酸化膜２８とＣＶＤ酸化膜２５を同時にフッ酸などの
酸化膜エッチャントにより除去することにより、安定し
たゲート酸化膜を形成することができる。また高温で熱
酸化することによりトレンチ２７開口部に丸みをつけ、
トレンチ２７開口部での電界集中を避ける効果もある。
内壁とチャネル層２４表面に３０００Å程度のダミー酸
化膜２８を形成してドライエッチングの際のエッチング
ダメージを除去する。このダミー酸化で形成されたダミ
ー酸化膜２８とＣＶＤ酸化膜２５を同時にフッ酸などの
酸化膜エッチャントにより除去することにより、安定し
たゲート酸化膜を形成することができる。また高温で熱
酸化することによりトレンチ２７開口部に丸みをつけ、
トレンチ２７開口部での電界集中を避ける効果もある。
【００１４】図１６では、ゲート酸化膜３１を形成す
る。すなわち、全面を熱酸化してゲート酸化膜３１を閾
値に応じて例えば厚み約７００Åに形成する。
る。すなわち、全面を熱酸化してゲート酸化膜３１を閾
値に応じて例えば厚み約７００Åに形成する。
【００１５】図１７では、トレンチ２７に埋設されるゲ
ート電極３３を形成する。すなわち、全面にノンドープ
のポリシリコン層３２を堆積し、リンを高濃度に注入・
拡散して高導電率化を図り、ゲート電極３３を形成す
る。その後全面に堆積したポリシリコン層３２をマスク
なしでドライエッチして、トレンチ２７に埋設したゲー
ト電極３３を残す。
ート電極３３を形成する。すなわち、全面にノンドープ
のポリシリコン層３２を堆積し、リンを高濃度に注入・
拡散して高導電率化を図り、ゲート電極３３を形成す
る。その後全面に堆積したポリシリコン層３２をマスク
なしでドライエッチして、トレンチ２７に埋設したゲー
ト電極３３を残す。
【００１６】図１８ではレジスト膜ＰＲによるマスクに
より選択的にボロンをドーズ量５．０×１０14でイオン
注入し、Ｐ+型のボディ領域３４を形成した後、レジス
ト膜ＰＲを除去する。
より選択的にボロンをドーズ量５．０×１０14でイオン
注入し、Ｐ+型のボディ領域３４を形成した後、レジス
ト膜ＰＲを除去する。
【００１７】図１９では、新たなレジスト膜ＰＲで予定
のソース領域３５およびゲート電極３３を露出する様に
マスクして、砒素をドーズ量５．０×１０15でイオン注
入し、Ｎ+型のソース領域３５をトレンチ２７に隣接す
るチャネル層２４表面に形成した後、レジスト膜ＰＲを
除去する。
のソース領域３５およびゲート電極３３を露出する様に
マスクして、砒素をドーズ量５．０×１０15でイオン注
入し、Ｎ+型のソース領域３５をトレンチ２７に隣接す
るチャネル層２４表面に形成した後、レジスト膜ＰＲを
除去する。
【００１８】図２０では、全面にＢＰＳＧ（Ｂｏｒｏｎ
Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓ
ｓ）層をＣＶＤ法により堆積して、層間絶縁膜３６を形
成する。その後、レジスト膜をマスクにして少なくとも
ゲート電極３３上に層間絶縁膜３６を残す。その後アル
ミニウムをスパッタ装置で全面に付着して、ソース領域
３５およびボディ領域３４にコンタクトするソース電極
３７を形成する。
Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓ
ｓ）層をＣＶＤ法により堆積して、層間絶縁膜３６を形
成する。その後、レジスト膜をマスクにして少なくとも
ゲート電極３３上に層間絶縁膜３６を残す。その後アル
ミニウムをスパッタ装置で全面に付着して、ソース領域
３５およびボディ領域３４にコンタクトするソース電極
３７を形成する。
【００１９】図２０を用いて従来のトレンチ構造のパワ
ーＭＯＳＦＥＴの構造をＮチャネル型を例に示す。
ーＭＯＳＦＥＴの構造をＮチャネル型を例に示す。
【００２０】Ｎ+型のシリコン半導体基板２１の上にＮ-
型のエピタキシャル層からなるドレイン領域２２を設
け、その表面にＰ型のチャネル層２４を設ける。チャネ
ル層２４を貫通し、ドレイン領域２２まで到達するトレ
ンチ２７を設け、トレンチ２７の内壁をゲート酸化膜３
１で被膜し、トレンチ２７に充填されたポリシリコンよ
りなるゲート電極３３を設ける。トレンチ２７に隣接し
たチャネル層２４表面にはＮ+型のソース領域３５が形
成され、隣り合う２つのセルのソース領域３５間のチャ
ネル層２４表面にはＰ+型のボディ領域３４を設ける。
さらにゲート電極３３印加時にはソース領域３５からト
レンチ２７に沿ってチャネル領域（図示せず）が形成さ
れる。ゲート電極３３上は層間絶縁膜３６で覆い、ソー
ス領域３５およびボディ領域３４にコンタクトするソー
ス電極３７を設ける。
型のエピタキシャル層からなるドレイン領域２２を設
け、その表面にＰ型のチャネル層２４を設ける。チャネ
ル層２４を貫通し、ドレイン領域２２まで到達するトレ
ンチ２７を設け、トレンチ２７の内壁をゲート酸化膜３
１で被膜し、トレンチ２７に充填されたポリシリコンよ
りなるゲート電極３３を設ける。トレンチ２７に隣接し
たチャネル層２４表面にはＮ+型のソース領域３５が形
成され、隣り合う２つのセルのソース領域３５間のチャ
ネル層２４表面にはＰ+型のボディ領域３４を設ける。
さらにゲート電極３３印加時にはソース領域３５からト
レンチ２７に沿ってチャネル領域（図示せず）が形成さ
れる。ゲート電極３３上は層間絶縁膜３６で覆い、ソー
ス領域３５およびボディ領域３４にコンタクトするソー
ス電極３７を設ける。
【００２１】
【発明が解決しようとする課題】かかる従来のＭＯＳＦ
ＥＴでは、トレンチ形成後、ダミー酸化をしてトレンチ
２７内壁とチャネル層２４表面にダミー酸化膜２８を形
成していた。
ＥＴでは、トレンチ形成後、ダミー酸化をしてトレンチ
２７内壁とチャネル層２４表面にダミー酸化膜２８を形
成していた。
【００２２】トレンチ２７はドライエッチングで形成す
るため、エッチングダメージによりシリコン表面および
トレンチ２７内壁がざらついた状態となっている。この
シリコン表面のざらつきを除去し、後のゲート酸化膜３
１を安定に形成するためにダミー酸化を行い、形成され
たダミー酸化膜２８とＣＶＤ酸化膜２５を同時にフッ酸
などにより除去する。また高温で熱酸化することにより
トレンチ２７開口部に丸みをつけ、トレンチ２７開口部
での電界集中を避ける効果もある。
るため、エッチングダメージによりシリコン表面および
トレンチ２７内壁がざらついた状態となっている。この
シリコン表面のざらつきを除去し、後のゲート酸化膜３
１を安定に形成するためにダミー酸化を行い、形成され
たダミー酸化膜２８とＣＶＤ酸化膜２５を同時にフッ酸
などにより除去する。また高温で熱酸化することにより
トレンチ２７開口部に丸みをつけ、トレンチ２７開口部
での電界集中を避ける効果もある。
【００２３】このダミー酸化は熱酸化であるため、酸化
膜成長量の約４４％に相当するシリコン表面が削られて
ダミー酸化膜２８が形成されている。つまり、この後に
ダミー酸化膜２８をエッチングにより除去すると、トレ
ンチ形成時よりも開口幅が広くなり、その寸法変換差に
よって設計通りに仕上がらず、所望の容量値が得られな
い問題があった。また、トレンチが広がると、トレンチ
内のゲート電極３３と隣接するソース電極３７との間に
十分なエクステンションが取れず、ゲート−ソース間で
ショートを起こしやすい問題もあった。
膜成長量の約４４％に相当するシリコン表面が削られて
ダミー酸化膜２８が形成されている。つまり、この後に
ダミー酸化膜２８をエッチングにより除去すると、トレ
ンチ形成時よりも開口幅が広くなり、その寸法変換差に
よって設計通りに仕上がらず、所望の容量値が得られな
い問題があった。また、トレンチが広がると、トレンチ
内のゲート電極３３と隣接するソース電極３７との間に
十分なエクステンションが取れず、ゲート−ソース間で
ショートを起こしやすい問題もあった。
【００２４】しかし、後の工程で形成するゲート酸化膜
３１はＭＯＳＦＥＴの特性を決定する重要なファクター
の１つであり、そのゲート酸化膜３１を安定に形成する
ためにはダミー酸化は必須の工程である。つまり、トレ
ンチの微細化を進めても、ダミー酸化により寸法変換差
が発生し、低容量値化が設計値通りに実現しない問題が
あった。
３１はＭＯＳＦＥＴの特性を決定する重要なファクター
の１つであり、そのゲート酸化膜３１を安定に形成する
ためにはダミー酸化は必須の工程である。つまり、トレ
ンチの微細化を進めても、ダミー酸化により寸法変換差
が発生し、低容量値化が設計値通りに実現しない問題が
あった。
【００２５】
【課題を解決するための手段】本発明はかかる課題に鑑
みてなされ、一導電型の半導体基板表面に逆導電型のチ
ャネル層を形成する工程と、前記チャネル層を貫通し前
記半導体基板まで到達するトレンチを形成する工程と、
前記トレンチ形成に連続して前記半導体基板を超高真空
雰囲気中または水素雰囲気中でアニールする工程と、前
記トレンチ内壁および前記チャネル層表面にゲート絶縁
膜を形成する工程と、前記トレンチに埋設される半導体
材料からなるゲート電極を形成する工程と、前記チャネ
ル層表面で前記トレンチに隣接して一導電型のソース領
域を形成する工程とを具備することを特徴とするもの
で、ダミー酸化を行わずにシリコン表面およびトレンチ
内壁を滑らかにできるものである。また、アニール後に
薄いダミー酸化膜を形成することによりトレンチ寸法を
大幅に広げずにトレンチ内壁を滑らかにできるものであ
る。これによりトレンチの寸法変換差が低減できるの
で、設計値通りのＭＯＳＦＥＴを仕上げることができ、
ゲート電極と隣接するソース電極間のエクステンション
も十分取れるので低容量で且つ信頼性の高いＭＯＳＦＥ
Ｔを実現する製造方法を提供するものである。
みてなされ、一導電型の半導体基板表面に逆導電型のチ
ャネル層を形成する工程と、前記チャネル層を貫通し前
記半導体基板まで到達するトレンチを形成する工程と、
前記トレンチ形成に連続して前記半導体基板を超高真空
雰囲気中または水素雰囲気中でアニールする工程と、前
記トレンチ内壁および前記チャネル層表面にゲート絶縁
膜を形成する工程と、前記トレンチに埋設される半導体
材料からなるゲート電極を形成する工程と、前記チャネ
ル層表面で前記トレンチに隣接して一導電型のソース領
域を形成する工程とを具備することを特徴とするもの
で、ダミー酸化を行わずにシリコン表面およびトレンチ
内壁を滑らかにできるものである。また、アニール後に
薄いダミー酸化膜を形成することによりトレンチ寸法を
大幅に広げずにトレンチ内壁を滑らかにできるものであ
る。これによりトレンチの寸法変換差が低減できるの
で、設計値通りのＭＯＳＦＥＴを仕上げることができ、
ゲート電極と隣接するソース電極間のエクステンション
も十分取れるので低容量で且つ信頼性の高いＭＯＳＦＥ
Ｔを実現する製造方法を提供するものである。
【００２６】
【発明の実施の形態】本発明の実施の形態を図１から図
１０を参照して詳細に説明する。
１０を参照して詳細に説明する。
【００２７】次に図１から図１０を参照して本発明のト
レンチ型パワーＭＯＳＦＥＴの製造方法を説明する。
レンチ型パワーＭＯＳＦＥＴの製造方法を説明する。
【００２８】本発明のトレンチ型パワーＭＯＳＦＥＴ
は、一導電型の半導体基板表面に逆導電型のチャネル層
を形成する工程と、チャネル層を貫通し半導体基板まで
到達するトレンチを形成する工程と、トレンチ形成に連
続して半導体基板を超高真空雰囲気中または水素雰囲気
中でアニールする工程と、トレンチ内壁およびチャネル
層表面にゲート絶縁膜を形成する工程と、トレンチに埋
設される半導体材料からなるゲート電極を形成する工程
と、チャネル層表面でトレンチに隣接して一導電型のソ
ース領域を形成する工程とから構成される。
は、一導電型の半導体基板表面に逆導電型のチャネル層
を形成する工程と、チャネル層を貫通し半導体基板まで
到達するトレンチを形成する工程と、トレンチ形成に連
続して半導体基板を超高真空雰囲気中または水素雰囲気
中でアニールする工程と、トレンチ内壁およびチャネル
層表面にゲート絶縁膜を形成する工程と、トレンチに埋
設される半導体材料からなるゲート電極を形成する工程
と、チャネル層表面でトレンチに隣接して一導電型のソ
ース領域を形成する工程とから構成される。
【００２９】本発明の第１の工程は、図１に示す如く、
一導電型の半導体基板表面に逆導電型のチャネル層を形
成することである。
一導電型の半導体基板表面に逆導電型のチャネル層を形
成することである。
【００３０】Ｎ+型シリコン半導体基板１にＮ-型のエピ
タキシャル層を積層してドレイン領域２を設ける。この
エピタキシャル層の表面には酸化膜３を形成し、予定の
チャネル層４の部分の酸化膜３をエッチングして除去す
る。この酸化膜３をマスクとして全面にドーズ量として
例えば１．０×１０13でボロンを注入した後、拡散して
Ｐ型のチャネル層４を形成する。
タキシャル層を積層してドレイン領域２を設ける。この
エピタキシャル層の表面には酸化膜３を形成し、予定の
チャネル層４の部分の酸化膜３をエッチングして除去す
る。この酸化膜３をマスクとして全面にドーズ量として
例えば１．０×１０13でボロンを注入した後、拡散して
Ｐ型のチャネル層４を形成する。
【００３１】本発明の第２の工程は、図２から図４に示
す如く、チャネル層を貫通し半導体基板まで到達するト
レンチを形成することである。
す如く、チャネル層を貫通し半導体基板まで到達するト
レンチを形成することである。
【００３２】図２では、全面にＣＶＤ法によりＮＳＧ
（Ｎｏｎ−ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓ
ｓ）のＣＶＤ酸化膜５を３０００Åの厚さに生成する。
（Ｎｏｎ−ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓ
ｓ）のＣＶＤ酸化膜５を３０００Åの厚さに生成する。
【００３３】図３では、レジスト膜によるマスクをかけ
てＣＶＤ酸化膜５をドライエッチングにより部分的に除
去し、チャネル層４が露出したトレンチ開口部６を間口
約１．０μｍに形成する。
てＣＶＤ酸化膜５をドライエッチングにより部分的に除
去し、チャネル層４が露出したトレンチ開口部６を間口
約１．０μｍに形成する。
【００３４】図４では、トレンチ開口部６よりＣＶＤ酸
化膜５をマスクとしてシリコン半導体基板をＣＦ系およ
びＨＢｒ系ガスによりドライエッチングし、チャネル層
４を貫通し、ドレイン領域２まで達する約２．０μｍの
深さのトレンチ７を形成する。その後ＣＶＤ酸化膜５は
フッ酸により全面除去する。
化膜５をマスクとしてシリコン半導体基板をＣＦ系およ
びＨＢｒ系ガスによりドライエッチングし、チャネル層
４を貫通し、ドレイン領域２まで達する約２．０μｍの
深さのトレンチ７を形成する。その後ＣＶＤ酸化膜５は
フッ酸により全面除去する。
【００３５】本発明の第３の工程は、図５に示す如く、
トレンチ形成に連続して半導体基板を超高真空雰囲気中
または水素雰囲気中でアニールすることである。
トレンチ形成に連続して半導体基板を超高真空雰囲気中
または水素雰囲気中でアニールすることである。
【００３６】本工程は本発明の特徴となる工程であり、
図５（ａ）には本工程の第１の実施の形態を示す。９０
０〜１１００℃、８０Torr程度の超高真空雰囲気中また
は水素雰囲気中で６０秒程度アニールする。これによ
り、シリコン原子は表面拡散し、原子レベルでシリコン
表面が平滑化される。
図５（ａ）には本工程の第１の実施の形態を示す。９０
０〜１１００℃、８０Torr程度の超高真空雰囲気中また
は水素雰囲気中で６０秒程度アニールする。これによ
り、シリコン原子は表面拡散し、原子レベルでシリコン
表面が平滑化される。
【００３７】シリコン表面（トレンチ７開口部および内
壁）ではエッチングによりシリコン原子同士のつながり
が壊れた状態になっているが、上記の条件下でのアニー
ルにより、シリコン表面（トレンチ７開口部および底
部）の角部分で近接するシリコン原子同士の空いている
手がつながり、その内側ではシリコン原子が移動して隙
間を埋めるようになる。また、つながりの壊れた原子同
士が再結合するためシリコン表面は安定した状態とな
る。
壁）ではエッチングによりシリコン原子同士のつながり
が壊れた状態になっているが、上記の条件下でのアニー
ルにより、シリコン表面（トレンチ７開口部および底
部）の角部分で近接するシリコン原子同士の空いている
手がつながり、その内側ではシリコン原子が移動して隙
間を埋めるようになる。また、つながりの壊れた原子同
士が再結合するためシリコン表面は安定した状態とな
る。
【００３８】つまりこの表面マイグレーションによっ
て、シリコン表面がスムースになり、トレンチ７内壁の
原子レベルでの凹凸がなくなる。更にトレンチ７開口部
およびトレンチ７底部での曲率を緩和できるので、電界
集中によるゲート酸化膜の破壊を抑制でき、素子の信頼
性が向上する。
て、シリコン表面がスムースになり、トレンチ７内壁の
原子レベルでの凹凸がなくなる。更にトレンチ７開口部
およびトレンチ７底部での曲率を緩和できるので、電界
集中によるゲート酸化膜の破壊を抑制でき、素子の信頼
性が向上する。
【００３９】更に、シリコン表面は欠陥の無い、良質な
シリコンとなるので次の工程のゲート酸化膜も良質なも
のが生成できる。そのために従来必要であったダミー酸
化膜形成の工程が必要でなくなり、ダミー酸化膜により
シリコン表面が削られることがないのでトレンチ７は設
計値通りに形成できることになる。また、トレンチ７の
拡がりが無ければ、セル密度を向上できるのでオン抵抗
の低減にも寄与できる。
シリコンとなるので次の工程のゲート酸化膜も良質なも
のが生成できる。そのために従来必要であったダミー酸
化膜形成の工程が必要でなくなり、ダミー酸化膜により
シリコン表面が削られることがないのでトレンチ７は設
計値通りに形成できることになる。また、トレンチ７の
拡がりが無ければ、セル密度を向上できるのでオン抵抗
の低減にも寄与できる。
【００４０】また、図５（ｂ）には、本発明の第２の実
施の形態を示す。本発明では、前記アニール処理後に１
０００Å程度の薄いダミー酸化膜８を形成しても良い。
例えばアニールの条件によって前述の効果が十分得られ
ない場合でも、ダミー酸化膜８の形成によりシリコン表
面は欠陥の無い、良質なシリコンとなり、トレンチ７開
口部および底部での曲率も緩和する。また、１０００Å
程度であれば、シリコン表面が削られる量も少ないので
トレンチ７の広がりも従来に比較して抑制できる。
施の形態を示す。本発明では、前記アニール処理後に１
０００Å程度の薄いダミー酸化膜８を形成しても良い。
例えばアニールの条件によって前述の効果が十分得られ
ない場合でも、ダミー酸化膜８の形成によりシリコン表
面は欠陥の無い、良質なシリコンとなり、トレンチ７開
口部および底部での曲率も緩和する。また、１０００Å
程度であれば、シリコン表面が削られる量も少ないので
トレンチ７の広がりも従来に比較して抑制できる。
【００４１】本発明の第４の工程は、図６に示す如く、
トレンチ内壁およびチャネル層表面にゲート絶縁膜を形
成することである。
トレンチ内壁およびチャネル層表面にゲート絶縁膜を形
成することである。
【００４２】全面を１０００℃以上で熱酸化して、閾値
により異なるが例えば厚み約７００Åのゲート酸化膜１
１をトレンチ７内壁形成する。前述のアニールにより、
トレンチ７内壁は欠陥の無い、良質なシリコン表面とな
っているため、良質なゲート酸化膜１１を形成できる。
ゲート酸化膜１１の膜質はＭＯＳＦＥＴの特性を決定す
る重要なファクターであるので、ゲート酸化膜１１の膜
質が良質であれば、ゲート−ソース間の耐圧が向上し、
ＭＯＳＦＥＴの特性および信頼性が向上できる。
により異なるが例えば厚み約７００Åのゲート酸化膜１
１をトレンチ７内壁形成する。前述のアニールにより、
トレンチ７内壁は欠陥の無い、良質なシリコン表面とな
っているため、良質なゲート酸化膜１１を形成できる。
ゲート酸化膜１１の膜質はＭＯＳＦＥＴの特性を決定す
る重要なファクターであるので、ゲート酸化膜１１の膜
質が良質であれば、ゲート−ソース間の耐圧が向上し、
ＭＯＳＦＥＴの特性および信頼性が向上できる。
【００４３】本発明の第５の工程は、図７に示す如く、
トレンチに埋設される半導体材料からなるゲート電極を
形成することである。
トレンチに埋設される半導体材料からなるゲート電極を
形成することである。
【００４４】ノンドープのポリシリコン１２を例えば約
５０００Å（トレンチ開口寸法の２分の１）以上の厚み
にＣＶＤ法で堆積し、リンを高濃度にドープした後、拡
散させて高導電率化を図り、ポリシリコン１２をエッチ
バックしてトレンチ７に埋設されたゲート電極１３を形
成する。また、このポリシリコン１２は不純物を含んだ
ポリシリコンを堆積してもよい。
５０００Å（トレンチ開口寸法の２分の１）以上の厚み
にＣＶＤ法で堆積し、リンを高濃度にドープした後、拡
散させて高導電率化を図り、ポリシリコン１２をエッチ
バックしてトレンチ７に埋設されたゲート電極１３を形
成する。また、このポリシリコン１２は不純物を含んだ
ポリシリコンを堆積してもよい。
【００４５】ここで、前述の通りダミー酸化によるトレ
ンチの広がりがないので、トレンチ内のゲート電極１３
と、後の工程で形成され、ゲート電極１３に隣接するソ
ース電極１７間に十分なエクステンションを確保でき、
ゲート−ソース間のショートを抑制できる。また、トレ
ンチが広がらない分セル密度を向上できるので、オン抵
抗の低減にも寄与できる。
ンチの広がりがないので、トレンチ内のゲート電極１３
と、後の工程で形成され、ゲート電極１３に隣接するソ
ース電極１７間に十分なエクステンションを確保でき、
ゲート−ソース間のショートを抑制できる。また、トレ
ンチが広がらない分セル密度を向上できるので、オン抵
抗の低減にも寄与できる。
【００４６】本発明の第６の工程は図８から図９に示す
如く、チャネル層表面でトレンチに隣接して一導電型の
ソース領域を形成することである。
如く、チャネル層表面でトレンチに隣接して一導電型の
ソース領域を形成することである。
【００４７】図８はボディ領域１４を形成する工程を示
す。トレンチ７の間のチャネル層４を除いてレジスト膜
ＰＲでマスクして、より選択的に、ボロンをドーズ量
５．０×１０14以上でイオン注入し、Ｐ+型のボディ領
域１４を形成し、その後レジスト膜ＰＲを除去する。ボ
ディ領域１４はドレイン領域２とチャネル層４で形成さ
れる基板の電位安定化のために形成される。
す。トレンチ７の間のチャネル層４を除いてレジスト膜
ＰＲでマスクして、より選択的に、ボロンをドーズ量
５．０×１０14以上でイオン注入し、Ｐ+型のボディ領
域１４を形成し、その後レジスト膜ＰＲを除去する。ボ
ディ領域１４はドレイン領域２とチャネル層４で形成さ
れる基板の電位安定化のために形成される。
【００４８】図９はソース領域１５を形成する工程を示
す。新たにレジスト膜ＰＲでトレンチ７および隣接した
チャネル層４を除いてマスクして、選択的に砒素をドー
ズ量５．０×１０15でイオン注入し、トレンチ７に隣接
したＮ+型のソース領域１５を形成し、その後、レジス
ト膜ＰＲを除去する。これによりドレイン領域２とソー
ス領域１５の間のトレンチ７側面が、ゲート電極印加時
にチャネル領域（図示せず）となる。
す。新たにレジスト膜ＰＲでトレンチ７および隣接した
チャネル層４を除いてマスクして、選択的に砒素をドー
ズ量５．０×１０15でイオン注入し、トレンチ７に隣接
したＮ+型のソース領域１５を形成し、その後、レジス
ト膜ＰＲを除去する。これによりドレイン領域２とソー
ス領域１５の間のトレンチ７側面が、ゲート電極印加時
にチャネル領域（図示せず）となる。
【００４９】図１０は、ソース電極１７を形成する工程
を示す。ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ
Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）を全面にＣＶＤ法に
より堆積し、層間絶縁膜１６を形成し、レジスト膜をマ
スクにして少なくともゲート電極１３上に残るように部
分的にエッチングする。続いて、アルミニウムをスパッ
タ装置で全面に付着してボディ領域１４とソース領域１
５にコンタクトしたソース電極１７を形成する。
を示す。ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ
Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）を全面にＣＶＤ法に
より堆積し、層間絶縁膜１６を形成し、レジスト膜をマ
スクにして少なくともゲート電極１３上に残るように部
分的にエッチングする。続いて、アルミニウムをスパッ
タ装置で全面に付着してボディ領域１４とソース領域１
５にコンタクトしたソース電極１７を形成する。
【００５０】本発明のトレンチ型パワーＭＯＳＦＥＴの
構造をＮチャネル型を例に図１０に示す。
構造をＮチャネル型を例に図１０に示す。
【００５１】Ｎ+型のシリコン半導体基板１の上にＮ-型
のエピタキシャル層からなるドレイン領域２と、その表
面に設けたＰ型のチャネル層４と、チャネル層４を貫通
し、ドレイン領域２まで到達するトレンチ７と、トレン
チ７の他の内壁を被覆するゲート酸化膜１１と、トレン
チ７に埋設されたポリシリコンよりなるゲート電極１３
と、トレンチ７に隣接したチャネル層４表面にはＮ+型
のソース領域１５と、隣り合う２つのセルのソース領域
１５間のチャネル層４表面に設けたＰ+型のボディ領域
１４と、ゲート電極１３印加時にチャネル層４のソース
領域１５からトレンチ７に沿って伸びるチャネル領域
（図示せず）と、トレンチ７上にある層間絶縁膜１６
と、ソース領域１５およびボディ領域１４にコンタクト
するソース電極１７とで構成されている。
のエピタキシャル層からなるドレイン領域２と、その表
面に設けたＰ型のチャネル層４と、チャネル層４を貫通
し、ドレイン領域２まで到達するトレンチ７と、トレン
チ７の他の内壁を被覆するゲート酸化膜１１と、トレン
チ７に埋設されたポリシリコンよりなるゲート電極１３
と、トレンチ７に隣接したチャネル層４表面にはＮ+型
のソース領域１５と、隣り合う２つのセルのソース領域
１５間のチャネル層４表面に設けたＰ+型のボディ領域
１４と、ゲート電極１３印加時にチャネル層４のソース
領域１５からトレンチ７に沿って伸びるチャネル領域
（図示せず）と、トレンチ７上にある層間絶縁膜１６
と、ソース領域１５およびボディ領域１４にコンタクト
するソース電極１７とで構成されている。
【００５２】
【発明の効果】本発明の製造方法に依れば、超高真空雰
囲気または水素雰囲気中でアニールすることにより、ダ
ミー酸化を行わずにシリコン表面およびトレンチ内壁を
滑らかにできるものである。これにより、第１に、トレ
ンチの寸法変換差が低減できるので、設計値通りのＭＯ
ＳＦＥＴを仕上げることができ、低容量で信頼性の高い
ＭＯＳＦＥＴを実現する製造方法を提供するものであ
る。また、ダミー酸化によるトレンチの広がりがなくな
るので、セル密度を向上でき、オン抵抗を低減できる利
点も有する。
囲気または水素雰囲気中でアニールすることにより、ダ
ミー酸化を行わずにシリコン表面およびトレンチ内壁を
滑らかにできるものである。これにより、第１に、トレ
ンチの寸法変換差が低減できるので、設計値通りのＭＯ
ＳＦＥＴを仕上げることができ、低容量で信頼性の高い
ＭＯＳＦＥＴを実現する製造方法を提供するものであ
る。また、ダミー酸化によるトレンチの広がりがなくな
るので、セル密度を向上でき、オン抵抗を低減できる利
点も有する。
【００５３】第２に、トレンチ開口部およびトレンチ底
部の曲率が緩和できる。電界集中によるゲート酸化膜の
破壊を抑制できるので、素子の信頼性が向上する利点を
有する。
部の曲率が緩和できる。電界集中によるゲート酸化膜の
破壊を抑制できるので、素子の信頼性が向上する利点を
有する。
【００５４】第３に、トレンチ内壁はマイグレーション
により欠陥の無い、良質な表面となるので良質なゲート
酸化膜を形成できる。ゲート酸化膜質はＭＯＳＦＥＴの
特性を決める重要な要因であるので、ゲート酸化膜質が
良質であれば、ＭＯＳＦＥＴの特性および信頼性も向上
できる。
により欠陥の無い、良質な表面となるので良質なゲート
酸化膜を形成できる。ゲート酸化膜質はＭＯＳＦＥＴの
特性を決める重要な要因であるので、ゲート酸化膜質が
良質であれば、ＭＯＳＦＥＴの特性および信頼性も向上
できる。
【００５５】第４に、トレンチが広がらないので、ゲー
ト電極と隣接するソース電極間のエクステンションが十
分にとれ、ゲート−ソース間のショートを抑制でき、信
頼性が向上する利点を有する。
ト電極と隣接するソース電極間のエクステンションが十
分にとれ、ゲート−ソース間のショートを抑制でき、信
頼性が向上する利点を有する。
【図１】本発明の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図２】本発明の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図３】本発明の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図４】本発明の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図５】本発明の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図６】本発明の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図７】本発明の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図８】本発明の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図９】本発明の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図１０】本発明の絶縁ゲート型半導体装置およびその
製造方法を説明する断面図である。
製造方法を説明する断面図である。
【図１１】従来の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図１２】従来の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図１３】従来の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図１４】従来の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図１５】従来の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図１６】従来の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図１７】従来の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図１８】従来の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図１９】従来の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図２０】従来の絶縁ゲート型半導体装置およびその製
造方法を説明する断面図である。
造方法を説明する断面図である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６５８Ｚ
Claims (4)
- 【請求項１】 一導電型の半導体基板表面に逆導電型の
チャネル層を形成する工程と、 前記チャネル層を貫通し前記半導体基板まで到達するト
レンチを形成する工程と、 前記トレンチ形成に連続して前記半導体基板を超高真空
雰囲気中または水素雰囲気中でアニールする工程と、 前記トレンチ内壁および前記チャネル層表面にゲート絶
縁膜を形成する工程と、 前記トレンチに埋設される半導体材料からなるゲート電
極を形成する工程と、 前記チャネル層表面で前記トレンチに隣接して一導電型
のソース領域を形成する工程とを具備することを特徴と
する絶縁ゲート型半導体装置の製造方法。 - 【請求項２】 前記アニールによりシリコン原子を表面
拡散し、原子レベルでシリコン表面を平滑化することを
特徴とする請求項１に記載の絶縁ゲート型半導体装置の
製造方法。 - 【請求項３】 前記アニールにより前記トレンチ開口部
およびトレンチ底部の曲率を緩和することを特徴とする
請求項１に記載の絶縁ゲート型半導体装置の製造方法。 - 【請求項４】 前記アニールの工程に続いて薄いダミー
酸化膜を形成することを特徴とする請求項１に記載の絶
縁ゲート型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001141897A JP2002343805A (ja) | 2001-05-11 | 2001-05-11 | 絶縁ゲート型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001141897A JP2002343805A (ja) | 2001-05-11 | 2001-05-11 | 絶縁ゲート型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002343805A true JP2002343805A (ja) | 2002-11-29 |
Family
ID=18988279
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001141897A Pending JP2002343805A (ja) | 2001-05-11 | 2001-05-11 | 絶縁ゲート型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002343805A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7026211B1 (en) | 2004-03-08 | 2006-04-11 | Advanced Micro Devices, Inc. | Semiconductor component and method of manufacture |
| JP2007134666A (ja) * | 2005-10-13 | 2007-05-31 | Fuji Electric Device Technology Co Ltd | 半導体装置の製造方法 |
| JP5685736B2 (ja) * | 2012-02-10 | 2015-03-18 | パナソニックＩｐマネジメント株式会社 | 半導体装置及びその製造方法 |
| US11996452B2 (en) | 2020-01-17 | 2024-05-28 | Fuji Electric Co., Ltd. | Semiconductor device including an IGBT with reduced variation in threshold voltage |
-
2001
- 2001-05-11 JP JP2001141897A patent/JP2002343805A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7026211B1 (en) | 2004-03-08 | 2006-04-11 | Advanced Micro Devices, Inc. | Semiconductor component and method of manufacture |
| JP2007134666A (ja) * | 2005-10-13 | 2007-05-31 | Fuji Electric Device Technology Co Ltd | 半導体装置の製造方法 |
| JP5685736B2 (ja) * | 2012-02-10 | 2015-03-18 | パナソニックＩｐマネジメント株式会社 | 半導体装置及びその製造方法 |
| JPWO2013118437A1 (ja) * | 2012-02-10 | 2015-05-11 | パナソニックＩｐマネジメント株式会社 | 半導体装置及びその製造方法 |
| US9209294B1 (en) | 2012-02-10 | 2015-12-08 | Panasonic Intellectual Property Management Co., Ltd. | Semiconductor device and method for manufacturing same |
| US11996452B2 (en) | 2020-01-17 | 2024-05-28 | Fuji Electric Co., Ltd. | Semiconductor device including an IGBT with reduced variation in threshold voltage |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
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