JP2010034147A - 絶縁ゲート型半導体装置およびその製造方法 - Google Patents
絶縁ゲート型半導体装置およびその製造方法 Download PDFInfo
- Publication number
- JP2010034147A JP2010034147A JP2008192283A JP2008192283A JP2010034147A JP 2010034147 A JP2010034147 A JP 2010034147A JP 2008192283 A JP2008192283 A JP 2008192283A JP 2008192283 A JP2008192283 A JP 2008192283A JP 2010034147 A JP2010034147 A JP 2010034147A
- Authority
- JP
- Japan
- Prior art keywords
- type
- region
- type impurity
- semiconductor layer
- impurity region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
【課題】 絶縁ゲート型半導体素子が形成されるウェル領域は拡散領域であり、その底部ほど不純物濃度が薄くなり、抵抗が増加する問題がある。このため特に、アップドレイン構造の絶縁ゲート型半導体素子ではオン抵抗が増加する問題があった。
【解決手段】 p型ウェル領域を、2つのp型不純物領域を積層することにより構成する。それぞれのp型不純物領域は、p型不純物を、異なる注入エネルギーでn型半導体層内部と表面に多段注入し、熱処理により同時に拡散してp型ウェル領域とする。これにより、表面からある程度の深さ(5μm程度)までの不純物プロファイルが略平坦なp型ウェル領域を得ることができ、その表面に形成されるチャネル層の特性変動も抑制できる。
【選択図】図1
【解決手段】 p型ウェル領域を、2つのp型不純物領域を積層することにより構成する。それぞれのp型不純物領域は、p型不純物を、異なる注入エネルギーでn型半導体層内部と表面に多段注入し、熱処理により同時に拡散してp型ウェル領域とする。これにより、表面からある程度の深さ(5μm程度)までの不純物プロファイルが略平坦なp型ウェル領域を得ることができ、その表面に形成されるチャネル層の特性変動も抑制できる。
【選択図】図1
Description
本発明は絶縁ゲート型半導体装置およびその製造方法に係り、ドレイン電極をソース電極と同一主面に設けるアップドレイン構造においてオン抵抗低減を実現する絶縁ゲート型半導体装置およびその製造方法に関する。
ドレイン領域を、ソース電極が形成される基板の主面に引き出して、面実装を可能としたいわゆるアップドレイン構造の絶縁ゲート型半導体装置が知られている(例えば特許文献1参照。)。
図11の断面図を参照し、従来の面実装が可能な、いわゆるアップドレイン構造の絶縁ゲート型半導体装置について、MOSFETを例に説明する。
p型シリコン半導体基板110の上にn−型半導体層111、112を設け、n−型半導体層112からn−型半導体層111に達するp+型不純物領域113を設ける。n−型半導体層112表面にはp型不純物領域(p型ウェル領域W’)が設けられ、p型ウェル領域W’の表面にMOSFETの素子領域E’が設けられる。
素子領域E’は、n−型チャネル層121にトレンチ115が設けられ、トレンチ115の内壁をゲート絶縁膜116で被膜し、トレンチ115内にゲート電極117が埋設される。トレンチ115に隣接したp型不純物領域W’表面にはp+型ソース領域114が設けられる。トレンチ115上は層間絶縁膜118で覆われ、ソース電極120は、各セルのソース領域114と接続して設けられる。
n−型半導体層112上には、ドレイン電極126が設けられる。ドレイン電極126は、n−型半導体層112に設けられた高濃度のp型不純物領域119とコンタクトする。p型不純物領域119は、n−型半導体層111、112に埋め込まれドレイン領域の一部を構成するp+型不純物領域113とコンタクトし、ドレイン電流を基板表面に引き上げる導電路となる。
特許公開2000−200902公報
上記の如く、アップドレイン構造のMOSFETは、p+型不純物領域(埋め込み領域)113と、ドレイン電流を引き上げる導電路となるp型不純物領域119と、低濃度のp型不純物領域(p型ウェル領域W’)を有し、MOSFETの素子領域E’は、p型ウェル領域W’内に形成される。
しかし、拡散領域であるp型ウェル領域W’は不純物濃度がその底部ほど薄くなり、n−型チャネル層121の特性が変動する問題がある。すなわち、p型ウェル領域W’は、その表面に不純物拡散領域であるn−型チャネル層121が形成される。イオン注入による不純物拡散領域は所望の不純物濃度プロファイルを有するが、p型ウェル領域W’の不純物濃度プロファイルにおいて急激に不純物濃度が低下する領域が発生すると、p型ウェル領域W’の深さのばらつきも大きくなる。そしてこの領域に重ねて形成されるn−型チャネル層121もその影響を受け、特にチャネル層121の底部において不純物濃度プロファイルの変化が大きくなり、MOSFETの特性の大きな変動が生じる問題がある。
また、p型ウェル領域W’の底部で不純物濃度が急激に低下すると、抵抗が増加する問題がある。アップドレイン構造のMOSFETは、素子領域E’下方から、埋め込み領域113、p型不純物領域119に電流経路が形成されるが、p型ウェル領域W’底部で不純物濃度が低下することにより、素子領域E’下方において基板垂直方向の電流経路の抵抗値が増加し、オン抵抗が増加してしまう。
更に、埋め込み領域113は、p型ウェル領域W’の不純物濃度と比較して高濃度であるため埋め込み領域113を形成する際の熱処理により、上方への拡散(いわゆる這い上がり)が大きくなる場合があった。つまり、埋め込み領域113が這い上がりによってp型ウェル領域W’層に達し、p型ウェル領域W’層として所望の深さを確保できなくなり、耐圧が劣化する。
同様に、2層目のn−型半導体層112を薄くすると、不純物濃度の急峻な落ち込みは防げるが、必要耐圧を確保できなくなる問題があった。
本発明はかかる課題に鑑みてなされ、p型半導体基板と、該半導体基板上に設けられた第1のn型半導体層と、該第1のn型半導体層上に設けられた第2のn型半導体層と、前記第1のn型半導体層から前記半導体基板に達する深さに埋め込まれた高濃度n型不純物領域と、前記第2のn型半導体層から前記第1のn型半導体層に達する深さに埋め込まれた高濃度の第1のp型不純物領域と、前記第1のp型不純物領域の上方で前記第2のn型半導体層内に埋め込まれた第2のp型不純物領域と、前記第2のn型半導体層表面に設けられ前記第2のp型不純物領域と接する第3のp型不純物領域と、前記第3のp型不純物領域表面に設けられた絶縁ゲート型半導体素子領域と、前記第2および第3のp型不純物領域の外側で前記第2のn型半導体層表面から前記第1のp型不純物領域に達する深さに設けられた導電領域と、前記絶縁ゲート型半導体素子領域に接続する第1および第2の電極と、前記導電領域に接続する第3の電極と、を具備することにより解決するものである。
第2に、p型半導体基板を準備し、表面に高濃度のn型不純物注入領域を形成し、前記半導体基板上に第1のn型半導体層を形成する工程と、該第1のn型半導体層表面に高濃度の第1のp型不純物注入領域を形成し、前記第1のn型半導体層上に第2のn型半導体層を形成する工程と、該第2のn型半導体層表面からのイオン注入により該第2のn型半導体層内に埋め込まれた第2のp型不純物注入領域を形成する工程と、前記第2のn型半導体層表面に第3のp型不純物注入領域を形成する工程と、前記第2のn型半導体層表面に第4のp型不純物注入領域を形成する工程と、熱処理により前記n型不純物注入領域および、前記第1から第4のp型不純物注入領域を拡散して、前記第1のn型半導体層から前記半導体基板に達する深さに埋め込まれた高濃度n型不純物領域と、前記第2のn型半導体層から前記第1のn型半導体層に達する深さに埋め込まれた高濃度の第1のp型不純物領域と、前記第2のn型半導体層内に埋め込まれた第2のp型不純物領域と、該第2のp型不純物領域上方で該第2のp型不純物領域と接する第3のp型不純物領域と、前記第2および第3のp型不純物領域の外側で前記第2のn型半導体層表面から前記第1のp型不純物領域に達する導電領域とをそれぞれ形成する工程と、前記第3のp型不純物領域表面に絶縁ゲート型半導体素子領域を形成する工程と、前記絶縁ゲート型半導体素子領域に接続する第1および第2の電極と、前記導電領域に接続する第3の電極とを形成する工程と、を具備することにより解決するものである。
本発明によれば、以下の効果が得られる。
第1に、従来のp型ウェル領域を、第2p型不純物領域および第3p型不純物領域の2つの層で形成し、第2p型不純物領域の上部と、第3p型不純物領域の下部を一部重畳させ、第3p型不純物領域の底部付近の低濃度不純物領域を補う構成とすることにより、表面から所望の深さ(例えば4μm程度)までのp型ウェル領域の不純物濃度プロファイルを略平坦にできる。これにより、p型ウェル領域の形成深さの変動を抑制でき、その表面にチャネル層を形成した場合、チャネル層は特に底部において不純物濃度プロファイルのばらつきを回避でき、MOSFETの特性変動を抑えることができる。
第2に、p型ウェル領域から高濃度の第1p型不純物領域にかけて不純物濃度が緩やかに増加する不純物濃度プロファイルが得られるので、p型ウェル領域底部の不純物濃度を高めることができ、不純物濃度プロファイルが略平坦なp型ウェル領域を得られる。これにより、アップドレイン構造の電流経路において、特にp型ウェル領域底部での抵抗の増加を抑制し、オン抵抗を低減することができる。
また、表面から所望の深さまで、不純物濃度プロファイルが略平坦なp型ウェル領域が得られ、形成深さの変動も抑制できるので、耐圧を得るのに十分な不純物濃度のp型ウェル領域を従来より深く形成できる。これにより、更に耐圧を向上させることもできる。具体的には、耐圧が20V〜100V程度のpチャネル型のトレンチ構造のMOSFETを実現できる。
第3に、第1p型不純物領域の拡散を抑制できるので、基板の水平方向の拡散(横拡散)も抑えることができる。従来の製造方法では、不純物濃度プロファイルの急激な低下を抑制するため、基板表面から注入した不純物を深いところまで拡散させることが必要になり、それに伴って水平方向の拡散も大きくなる問題があった。本実施形態では、基板にかかる熱量を抑えることができ、横拡散も防止できるので半導体装置の小型化が実現する。
また本発明の製造方法によれば、n−型半導体層の内部と表面に、それぞれ注入エネルギーの異なるイオン注入でp型ウェル領域となる第2p型不純物領域と第3p型不純物領域を形成できる。従って、例えば表面に不純物を注入したn型半導体層を複数積層しながら第2p型不純物領域および第3p型不純物領域を形成する場合と比較して、安価に実施できる。
本発明の実施の形態を図1から図10を参照して詳細に説明する。
本発明の絶縁ゲート型半導体装置は、p型半導体基板と、第1のn型半導体層と、第2のn型半導体層と、高濃度n型不純物領域と、第1のp型不純物領域と、第2のp型不純物領域と、第3のp型不純物領域と、絶縁ゲート型半導体素子領域と、導電領域と、第1の電極と、第2の電極と、第3の電極と、から構成される。
p型(p−型)シリコン半導体基板11は、不純物濃度は1.0E15〜1.0E16cm−3程度である。本実施形態のMOSFETは、ドレイン電極をソース電極と同一主面に設けるいわゆるアップドレイン構造であり、p型シリコン半導体基板11は接地電位である。
第1n型半導体層21、第2n型半導体層22は、一例として不純物濃度がそれぞれ、4.0E15cm−3(比抵抗=1.2Ω・cm)程度であり、厚みがそれぞれ例えば6μm、11μm〜18μm程度のエピタキシャル層である。p型シリコン半導体基板11の上に第1n型半導体層21が設けられ、第1n型半導体層21上に第2n型半導体層22が設けられる。
高濃度のn型(n+型)不純物領域31は、第1n型半導体層21からp型シリコン半導体基板11に達する深さに埋め込まれる。n型不純物領域31は、第1n型半導体層21とp型シリコン半導体基板11の界面(p型シリコン半導体基板11表面)に不純物(例えばアンチモン(Sb))を拡散した領域であり、不純物濃度は1.0E19cm−3程度である。n型不純物領域31は第1n型半導体層21側にも上方拡散している。
第1p型(p+型)不純物領域41は、第2n型半導体層22から第1n型半導体層21に達する深さに埋め込まれる。第1p型不純物領域41は、第1n型半導体層21と第2n型半導体層22の界面(第1n型半導体層21表面)に不純物(ボロン(B))を高濃度に拡散した領域であり、不純物濃度は例えば1.0E18cm−3程度である。第1p型不純物領域41は、第2n型半導体層22側にも上方拡散している。第1p型不純物領域41はその下方がn型不純物領域31と一部重畳する。n型不純物領域31によって、p型シリコン半導体基板11への過剰な拡散が防止される。
またn型不純物領域31は、接地電位のp型シリコン半導体基板11およびそれより高い電位(ドレイン電位)の第1p型不純物領域41と、これらに挟まれた第1n型半導体層21によって発生する寄生バイポーラ動作を防止する。
第2p型(p−型)不純物領域42は、第2n型半導体層22内に埋め込まれる。第2p型不純物領域42は、第2n型半導体層22表面から3μm程度の深さを中心に1μm〜5μmの深さに位置するように、第2n型半導体層22表面から低濃度の不純物(ボロン)を注入および拡散した領域である。つまり第2n型半導体層22の幅(厚み)は4μm程度である。また不純物濃度は例えば1E16cm−3程度である。
第3p型(p−型)不純物領域43は、不純物(ボロン、不純物濃度:例えば1E16cm−3程度)を低濃度に拡散し、第2n型半導体層22表面に設けられる。第3p型不純物領域43は、その底部が第2p型不純物領域42の上部と接している。
第2p型不純物領域42と、第3p型不純物領域43によりp型ウェル領域Wが形成される。第2p型不純物領域42はその上面が第3p型不純物領域43と接し、底面が第1p型不純物領域41と接する。すなわち、p型ウェル領域Wの底部は、第2n型半導体層22内に埋め込まれた第2p型不純物領域42によって、p型不純物濃度の低下が抑制される。
またp型ウェル領域Wは、第1p型不純物領域41と共に、素子領域Eに形成されるMOSFETのドレイン領域となる。
導電領域44は、p型ウェル領域Wの外側に設けられ、第2半導体層22表面から第1p型不純物領域41に達する深さを有する高濃度のp型(p+型)不純物領域である。導電領域44はドレイン領域となる第1p型不純物領域41と接続してこれを第2半導体層22表面に引き出す導電路となる。導電領域44の不純物濃度は例えば1.0E18cm−3程度である。
p型ウェル領域Wの表面(第2p型不純物領域42表面)には素子領域Eが形成される。素子領域Eには、例えばトレンチ構造のMOSFETが形成される。
MOSFETは、p型ウェル領域Wおよび第1p型不純物領域41をドレイン領域とし、第3p型不純物領域43表面にn型不純物領域であるチャネル層54が設けられる。チャネル層54の外周には高濃度のn型不純物を拡散したガードリング53が設けられる。ガードリング53は、素子領域Eに逆方向バイアスを印加した場合に、チャネル層54から第3p型半導体領域43に広がる空乏層の端部の曲率を緩和する。尚、本実施形態の素子領域Eとは、MOSFETの形成領域をいい、ガードリング53までの領域とする。
トレンチ57は、チャネル層54を貫通して第3p型不純物領域43まで到達させる。トレンチ57は、一般的には第2n型半導体層22表面のパターンにおいて格子状またはストライプ状にパターニングされる。
トレンチ57の内壁にはゲート酸化膜61を設ける。ゲート酸化膜61の膜厚は、MOSFETの駆動電圧に応じて数百Å程度とする。また、トレンチ57内部には導電材料を埋設してゲート電極63を設ける。導電材料は例えばポリシリコンであり、そのポリシリコンには、低抵抗化を図るために例えばp型不純物が導入されている。
ソース領域65は、トレンチ57に隣接したチャネル層54表面に高濃度のp型不純物を注入した拡散領域である。また、隣接するソース領域65間のチャネル層54表面には、高濃度のn型不純物の拡散領域であるボディ領域64を設け、基板の電位を安定化させる。これにより隣接するトレンチ57で囲まれた部分がMOSトランジスタの1つのセルとなり、これが多数個集まってMOSFETの素子領域Eを構成している。
ゲート電極63上は層間絶縁膜66で被覆される。ソース電極67はアルミニウム(Al)等の金属層を所望の形状にパターンニングした金属電極である。ソース電極67は素子領域E上を覆って設けられ、層間絶縁膜66間のコンタクトホールを介してソース領域65およびボディ領域64と接続する。
ゲート電極63は、ポリシリコン層などの導電材料により素子領域E外の第2n型半導体層22上に引き出され、ゲートパッド電極(不図示)と接続する。
ドレイン電極68は、ソース電極67と同一主面側に設けられ、導電領域44とコンタクトする。
図2は、本実施形態の第3不純物領域43表面からp型シリコン半導体基板11までの不純物濃度プロファイルを示す図である。実線が本実施形態の不純物濃度プロファイルであり、比較のために従来構造における基板の不純物濃度プロファイルを破線で示した。
横軸が、第2n型半導体層22表面からの深さであり、縦軸が、第1p型不純物領域41、p型ウェル領域W(第2p型不純物領域42および第3p型不純物領域43)、n型不純物領域31、およびp型シリコン半導体基板11の不純物濃度である。
従来構造(破線)では、p型ウェル領域W’の底部で不純物濃度が低下し、例えば表面から3μm程度の深さで1E15cm−3程度まで低下する。既述の如く、このような不純物の低濃度領域L(丸印部分)が存在すると、p型ウェル領域の形成深さもばらつき、チャネル層の不純物濃度プロファイルもばらついてしまう。
一方、不純物の低濃度領域Lを補うため、熱処理により高濃度不純物領域であるp型埋め込み領域を上方拡散させる方法も考えられる。しかし上方拡散により急激な不純物濃度低下は補えるものの、埋め込み領域を形成するボロンは拡散係数が大きく、高濃度不純物領域の過剰な這い上がりにより、結局、所望の耐圧を確保できる不純物濃度の領域が狭くなる問題があった。
またn−型半導体層を薄くすれば不純物濃度の低下は抑制できるが、耐圧が劣化する問題があった。
本実施形態では、第1p型不純物領域41(従来の埋め込み領域113に相当)の上に、第2p型不純物領域42を設け、その上に第3p型不純物領域43を設け、第2p型不純物領域42と第3p型不純物領域43によってp型ウェル領域Wを形成する。第2p型不純物領域42を設けることによって、第3p型不純物領域43(従来のp型ウェル領域W’に相当)の底部における不純物濃度の低下を補うことができる。
従って本実施形態によれば、実線の如く、表面から深さ4μm程度にかけて不純物濃度プロファイルが略平坦な状態を維持することができる。ここで、不純物濃度プロファイルが略平坦な状態とは、第2n型半導体層22の表面から深さ4μmまでの領域において、ボロン濃度が1E16cm−3〜5E16cm−3の範囲にあることをいう。
これにより、p型ウェル領域Wの表面に不純物のイオン注入及び拡散で形成するチャネル層も、所望の(設計どおりの)不純物濃度プロファイルを維持でき、特性の変動を抑制できる。
またこれにより、pウェル領域Wは、耐圧の確保に十分なほぼ均一な不純物濃度と、深さとを確保することができ、更に耐圧を向上させることもできる。
図3から図10を参照して、本発明の絶縁ゲート型半導体装置の製造方法について説明する。
第1工程(図3):p型半導体基板を準備し、表面に高濃度のn型不純物注入領域を形成し、前記半導体基板上に第1のn型半導体層を形成する工程。
p型シリコン半導体基板11(不純物濃度は1E15〜1E16cm−3程度)を準備し、表面に所望の領域が開口したマスクを設け、高濃度(1E19cm−3程度)のn型不純物(例えばアンチモン(Sb))を導入し、n型不純物注入領域31’を形成する(図3(A))。
その後、不純物の拡散を行う。更に、p型シリコン半導体基板11上に、例えばエピタキシャル成長などにより第1n型半導体層21を形成する。第1n型半導体層21の不純物濃度は例えば4E15cm−3程度(比抵抗=1.2Ω・cm)であり、厚みは例えば6μmである。n型不純物注入領域31’はわずかに上方および下方に拡散する((図3(B))。
第2工程(図4): 第1のn型半導体層表面に高濃度の第1のp型不純物注入領域を形成し、前記第1のn型半導体層上に第2のn型半導体層を形成する工程。
第1n型半導体層21の表面に熱酸化膜(不図示)を400Å程度形成し、所望の領域が開口したマスクMを設け、高濃度(1E18cm−3程度)の第1のp型不純物(例えばボロン)をイオン注入し、第1のp型不純物注入領域41’を形成する。イオン注入条件は、例えばドーズ量が1E15cm−2、注入エネルギーが160KeVである(図4(A))。
その後、第1n型半導体層21上に、例えばエピタキシャル成長などにより第2n型半導体層22を形成する。第2n型半導体層22の不純物濃度は、例えば4E15cm−3程度(比抵抗=1.2Ω・cm)であり、厚みは例えば11μm〜18μmである。第1のp型不純物注入領域41’はわずかに上方および下方に拡散する((図4(B))。
第3工程(図5):第2のn型半導体層表面からのイオン注入により第2のn型半導体層内に埋め込まれた第2のp型不純物注入領域を形成する工程。
第2n型半導体層22の表面に熱酸化膜(不図示)を400Å程度形成し、所望の領域が開口した新たなマスクMを設け、不純物濃度が1E16cm−3程度の第2のp型不純物(例えばボロン)を第2のn型半導体層22表面からイオン注入し、第2のn型半導体層22内に埋め込まれた第2のp型不純物注入領域42’を形成する。イオン注入条件は、ドーズ量が1E13cm−2、注入エネルギーは例えば2MeVである。第2のp型不純物注入領域42’は、第2のn型半導体層22表面から3μm程度下方に位置する。
第4工程(図6):第2のn型半導体層表面に第3のp型不純物注入領域を形成する工程。
熱酸化膜を400Å程度形成し、第2のp型不純物注入領域42’の上方とその外側の領域が開口した新たなマスクMを設け、第3のp型不純物(例えばボロン)をイオン注入する。これにより第2のn型半導体層22表面に、不純物濃度が例えば1E16cm−3程度の第3のp型不純物注入領域43’を形成する。イオン注入条件は、例えば、ドーズ量が1E13cm−2、注入エネルギーが160KeVである。
第5工程(図7):第2のn型半導体層表面に第4のp型不純物注入領域を形成する工程。
高濃度の第4のp型不純物(たとえばボロン)のイオン注入により、第3のp型不純物注入領域43’の外側の第2n型半導体層22表面に第4のp型不純物注入領域44’を形成する。イオン注入条件は、例えばドーズ量が1E15cm−2、注入エネルギーは2MeVである。
第3工程から第5工程は入れ替えてもよい。つまり、第2のp型不純物注入領域42’、第3のp型不純物注入領域43’、第4のp型不純物注入領域44’の形成は順不同である。
第6工程(図8):熱処理によりn型不純物注入領域および、第1から第4のp型不純物注入領域を拡散して、第1のn型半導体層から半導体基板に達する深さに埋め込まれた高濃度n型不純物領域と、第2のn型半導体層から第1のn型半導体層に達する深さに埋め込まれた高濃度の第1のp型不純物領域と、第2のn型半導体層内に埋め込まれた第2のp型不純物領域と、第2のp型不純物領域上方で第2のp型不純物領域と接する第3のp型不純物領域と、第2および第3のp型不純物領域の外側で第2のn型半導体層表面から第1のp型不純物領域に達する導電領域とをそれぞれ形成する工程。
熱処理(例えば1230℃、4時間)を行い、第1のp型不純物注入領域41’、第2のp型不純物注入領域42’、第3のp型不純物注入領域43’、第4のp型不純物注入領域44’をそれぞれ拡散する。これにより、n型不純物領域31、第1p型不純物領域41、第2p型不純物領域42、第3p型不純物領域43をそれぞれ形成する。また第2および第3のp型不純物領域の外側で第2n型半導体層22表面から第1p型不純物領域41に達する導電領域44が形成される。
n型不純物領域31は、第1n型半導体層21からp型シリコン半導体基板11に達する深さに埋め込まれ、寄生バイポーラ動作を抑制する。
第1p型不純物領域41は、第2n型半導体層22から第1n型半導体層21に達する深さに埋め込まれ、第2p型不純物領域42は、第2n型半導体層22内に埋め込まれる。また、第3p型不純物領域43は、第2n型半導体層22表面に設けられ、その底部が第2p型不純物領域42と接する。
第2p型不純物領域42と第3p型不純物領域43によりp型ウェル領域Wが形成される。また、第1p型不純物領域41はp型ウェル領域Wと共に後に形成されるMOSFETのドレイン領域となる。
第2p型不純物領域42および第3p型不純物領域43の外側に形成された導電領域44は、ドレイン電流を基板表面に引き出す導電路となる。
このように本実施形態では、第2n型半導体層22内に第2のp型不純物注入領域42’を形成し、第2n型半導体層22表面に第3のp型不純物注入領域43’を形成する。そしてこれらを熱処理により拡散することで、第2のp型不純物領域42と第3のp型不純物領域43によってp型ウェル層Wを形成する。第3p型不純物領域43と第1p型不純物領域41の間に、これらと上部および下部が重畳する第2p型不純物領域42が形成できるので、ウェル層Wの底部における不純物濃度の低下を抑制できる。第2のp型不純物注入領域42’と第3のp型不純物注入領域43’はそれぞれ、同じ第2n型半導体層22の内部と表面に、異なる注入エネルギーでイオン注入して形成できる。
p型ウェル領域となる第2のp型不純物注入領域42’および第3のp型不純物注入領域43’は、ドーズ量が低いため拡散長が短く、低濃度領域Lの不純物濃度の落ち込みを少なくすることができる。一方、p型不純物注入領域44’は不純物濃度が高いため深くまで拡散し、基板内の第1p型不純物領域41まで届く。またチャネル層のような実動作領域ではないため、プロセスのばらつきによって完成時のプロファイルに多少ばらつきがあっても問題にならない。
n型半導体層(ここでは第2n型半導体層22)内に埋め込まれたp型不純物領域(ここでは第2p型不純物領域42)を形成する場合に、一つのn型(n−型)半導体層表面にp型不純物をイオン注入し、その上に他のn型(n−型)半導体層を積層して、埋め込まれたp型不純物領域を形成する方法も考えられる。しかしその場合、n−型半導体層を複数積層するため、コストが高くなる問題がある。
しかし、本実施形態では、異なる注入エネルギーでの複数回のイオン注入(多段注入)により、第2n型半導体層22内に埋め込まれた第2p型不純物領域42と、その上部の第3p型不純物領域43を形成できるので、コストの増加を抑制できる。
更に、一度の熱処理でそれぞれの領域が同時に形成できるので、製造工程及びそれらにかかる時間の短縮が図れる。製造工程中のトータルの熱処理を減らすことができるので、高濃度の第1p型不純物領域41の拡散を抑えられる。つまり、基板の水平方向の拡散(横拡散)も抑えることができ、半導体装置の大きさを小さくできる。
第7工程(図9および図10):第3のp型不純物領域表面に絶縁ゲート型半導体素子領域を形成する工程。
p型ウェル領域W(第3p型不純物領域43)の表面に酸化膜(不図示)などによるマスクを設け、高濃度(1.0E17cm−3程度)のn型不純物を注入、拡散してガードリング53を形成する。また、ガードリング53の内側にn型不純物(例えばリン(P))を注入(例えばドーズ量:1.0E13cm−2程度、注入エネルギー:140KeV)した後、拡散してチャネル層54(不純物濃度:2.0E16cm−3)を形成する(図9(A))。
素子領域周辺にLOCOS酸化膜55を形成後、全面にCVD法によりNSG(Non−doped Silicate Glass)のCVD酸化膜を生成し、所望の開口部を設けてトレンチ形成のためのマスクを形成し、基板をCF系およびHBr系ガスによりドライエッチングする。これによりチャネル層54を貫通して第3p型不純物領域43まで達するトレンチ57を形成する。
ダミー酸化をしてトレンチ57内壁とチャネル層54表面にダミー酸化膜(不図示)を形成してドライエッチングの際のエッチングダメージを除去する。このダミー酸化で形成されたダミー酸化膜とCVD酸化膜を同時に、フッ酸などの酸化膜エッチャントにより除去する。これにより、安定したゲート酸化膜を形成することができる。また高温で熱酸化することによりトレンチ57開口部に丸みをつけ、トレンチ57開口部での電界集中を避ける効果もある。その後、ゲート酸化膜61を形成する。すなわち、全面を熱酸化してゲート酸化膜61を閾値に応じて数百Åの膜厚に形成する。
更に全面にノンドープのポリシリコン層(不図示)を堆積し、(不純物濃度:1E19cm−3程度)のp型不純物(ボロンなど)を注入・拡散して高導電率化を図る。また、予めp型不純物がドープされたポリシリコン層を堆積してもよい。全面に堆積したポリシリコン層をマスクなしでドライエッチングして、トレンチ57内に埋め込まれたポリシリコン層によりゲート電極63を形成する(図9(B))。
その後、新たなレジストマスク(不図示)をそれぞれ設けて、選択的にp型不純物(例えばボロン)のイオン注入および、n型不純物(例えばヒ素)のイオン注入を行う。
その後、全面にBPSG(Boron Phosphorus Silicate Glass)層66aをCVD法により堆積し、注入されたp型不純物およびn型不純物を基板表面に拡散し、トレンチ57に隣接するチャネル層54表面にp+型のソース領域65を形成し、隣り合うソース領域65間の基板表面にn型のボディ領域64を形成する(図10(A))。
BPSG膜66aをレジストマスクによりエッチングし、少なくともゲート電極63上に層間絶縁膜66を残す。層間絶縁膜66は、トレンチ57開口部を覆って、例えば8000Å程度の厚みに設けられる(図10(B))。
第8工程:絶縁ゲート型半導体素子領域に接続する第1および第2の電極と、導電領域に接続する第3の電極とを形成する工程。
その後、全面に、金属層(例えばAl/Si層)をスパッタする。膜厚は、例えば2μm程度である。金属層は所望の配線形状にパターンニングされ、ソース領域65に接続するソース電極67が形成される。
また、導電領域44にコンタクトするドレイン電極68が形成される。またここでの図示は省略するが、ゲート電極63に接続するゲートパッド電極も同一金属層のパターンニングで形成される。これにより、図1に示す最終構造を得る。
11 p型シリコン半導体基板
21 第1n型半導体層
22 第2n型半導体層
31 n型不純物領域
41 第1p型不純物領域
42 第2p型不純物領域
43 第3p型不純物領域
44 導電領域
53 ガードリング
54 チャネル層
57 トレンチ
61 ゲート酸化膜
63 ゲート電極
64 ボディ領域
65 ソース領域
66 層間絶縁膜
67 ソース電極
68 ドレイン電極
110 半導体基板
111、112 n−型半導体層
113 p+型不純物領域
114 ソース領域
115 トレンチ
116 ゲート絶縁膜
117 ゲート電極
118 層間絶縁膜
119 導電領域
120 ソース電極
121 チャネル層
126 ドレイン電極
W、W’ p型ウェル領域
E、E’ 素子領域
21 第1n型半導体層
22 第2n型半導体層
31 n型不純物領域
41 第1p型不純物領域
42 第2p型不純物領域
43 第3p型不純物領域
44 導電領域
53 ガードリング
54 チャネル層
57 トレンチ
61 ゲート酸化膜
63 ゲート電極
64 ボディ領域
65 ソース領域
66 層間絶縁膜
67 ソース電極
68 ドレイン電極
110 半導体基板
111、112 n−型半導体層
113 p+型不純物領域
114 ソース領域
115 トレンチ
116 ゲート絶縁膜
117 ゲート電極
118 層間絶縁膜
119 導電領域
120 ソース電極
121 チャネル層
126 ドレイン電極
W、W’ p型ウェル領域
E、E’ 素子領域
Claims (9)
- p型半導体基板と、
該半導体基板上に設けられた第1のn型半導体層と、
該第1のn型半導体層上に設けられた第2のn型半導体層と、
前記第1のn型半導体層から前記半導体基板に達する深さに埋め込まれた高濃度n型不純物領域と、
前記第2のn型半導体層から前記第1のn型半導体層に達する深さに埋め込まれた高濃度の第1のp型不純物領域と、
前記第1のp型不純物領域の上方で前記第2のn型半導体層内に埋め込まれた第2のp型不純物領域と、
前記第2のn型半導体層表面に設けられ前記第2のp型不純物領域と接する第3のp型不純物領域と、
前記第3のp型不純物領域表面に設けられた絶縁ゲート型半導体素子領域と、
前記第2および第3のp型不純物領域の外側で前記第2のn型半導体層表面から前記第1のp型不純物領域に達する深さに設けられた導電領域と、
前記絶縁ゲート型半導体素子領域に接続する第1および第2の電極と、
前記導電領域に接続する第3の電極と、
を具備することを特徴とする絶縁ゲート型半導体装置。 - 前記第2のp型不純物領域および前記第3のp型不純物領域は、前記第1のp型不純物領域より不純物濃度が低濃度であることを特徴とする請求項1に記載の絶縁ゲート型半導体装置。
- 前記第2のp型不純物領域および前記第3のp型不純物領域は、同等の不純物濃度を有することを特徴とする請求項2に記載の絶縁ゲート型半導体装置。
- 前記第2のp型不純物領域は、前記第1のp型不純物領域と接することを特徴とする請求項2または請求項3に記載の絶縁ゲート型半導体装置。
- p型半導体基板を準備し、表面に高濃度のn型不純物注入領域を形成し、前記半導体基板上に第1のn型半導体層を形成する工程と、
該第1のn型半導体層表面に高濃度の第1のp型不純物注入領域を形成し、前記第1のn型半導体層上に第2のn型半導体層を形成する工程と、
該第2のn型半導体層表面からのイオン注入により該第2のn型半導体層内に埋め込まれた第2のp型不純物注入領域を形成する工程と、
前記第2のn型半導体層表面に第3のp型不純物注入領域を形成する工程と、
前記第2のn型半導体層表面に第4のp型不純物注入領域を形成する工程と、
熱処理により前記n型不純物注入領域および、前記第1から第4のp型不純物注入領域を拡散して、前記第1のn型半導体層から前記半導体基板に達する深さに埋め込まれた高濃度n型不純物領域と、前記第2のn型半導体層から前記第1のn型半導体層に達する深さに埋め込まれた高濃度の第1のp型不純物領域と、前記第2のn型半導体層内に埋め込まれた第2のp型不純物領域と、該第2のp型不純物領域上方で該第2のp型不純物領域と接する第3のp型不純物領域と、前記第2および第3のp型不純物領域の外側で前記第2のn型半導体層表面から前記第1のp型不純物領域に達する導電領域とをそれぞれ形成する工程と、
前記第3のp型不純物領域表面に絶縁ゲート型半導体素子領域を形成する工程と、
前記絶縁ゲート型半導体素子領域に接続する第1および第2の電極と、前記導電領域に接続する第3の電極とを形成する工程と、
を具備することを特徴とする絶縁ゲート型半導体装置の製造方法。 - 前記第2のp型不純物注入領域は第1の加速エネルギーでイオン注入し、前記第3のp型不純物注入領域は第2の加速エネルギーでイオン注入することを特徴とする請求項5に記載の絶縁ゲート型半導体装置の製造方法。
- 前記第2のp型不純物領域および前記第3のp型不純物領域は、前記第1のp型不純物領域より不純物濃度が低濃度に形成されることを特徴とする請求項6に記載の絶縁ゲート型半導体装置の製造方法。
- 前記第2のp型不純物領域および前記第3のp型不純物領域は、同等の不純物濃度に形成されることを特徴とする請求項7に記載の絶縁ゲート型半導体装置の製造方法。
- 前記第2のp型不純物領域は、前記第1のp型不純物領域と接することを特徴とする請求項6から請求項8のいずれかに記載の絶縁ゲート型半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008192283A JP2010034147A (ja) | 2008-07-25 | 2008-07-25 | 絶縁ゲート型半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008192283A JP2010034147A (ja) | 2008-07-25 | 2008-07-25 | 絶縁ゲート型半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2010034147A true JP2010034147A (ja) | 2010-02-12 |
Family
ID=41738309
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008192283A Pending JP2010034147A (ja) | 2008-07-25 | 2008-07-25 | 絶縁ゲート型半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2010034147A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN104106142A (zh) * | 2012-02-10 | 2014-10-15 | 松下电器产业株式会社 | 半导体装置及其制造方法 |
-
2008
- 2008-07-25 JP JP2008192283A patent/JP2010034147A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN104106142A (zh) * | 2012-02-10 | 2014-10-15 | 松下电器产业株式会社 | 半导体装置及其制造方法 |
US9209294B1 (en) | 2012-02-10 | 2015-12-08 | Panasonic Intellectual Property Management Co., Ltd. | Semiconductor device and method for manufacturing same |
CN104106142B (zh) * | 2012-02-10 | 2016-03-09 | 松下知识产权经营株式会社 | 半导体装置及其制造方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP7279277B2 (ja) | 複数遮蔽トレンチゲートfet | |
JP4171268B2 (ja) | 半導体装置およびその製造方法 | |
JP5622793B2 (ja) | 半導体装置とその製造方法 | |
US8174066B2 (en) | Semiconductor device and method of manufacturing semiconductor device | |
JP5298565B2 (ja) | 半導体装置およびその製造方法 | |
US20110012132A1 (en) | Semiconductor Device | |
JP2008103563A (ja) | 超接合半導体装置の製造方法 | |
JP2008098593A (ja) | 半導体装置及びその製造方法 | |
JP2008270806A (ja) | 半導体素子及びその製造方法 | |
CN105321824B (zh) | 半导体装置的制造方法 | |
JP2011134837A (ja) | 半導体装置の製造方法 | |
US8022475B2 (en) | Semiconductor device optimized to increase withstand voltage and reduce on resistance | |
JP5616720B2 (ja) | 半導体装置およびその製造方法 | |
JP2009076762A (ja) | 半導体装置およびその製造方法 | |
US11075292B2 (en) | Insulated gate bipolar transistor, and manufacturing method therefor | |
JP2004158680A (ja) | 半導体装置およびその製造方法 | |
JP2012216577A (ja) | 絶縁ゲート型半導体装置 | |
JP5135920B2 (ja) | 半導体装置の製造方法 | |
US7723784B2 (en) | Insulated gate semiconductor device and method for manufacturing the same | |
JP5743246B2 (ja) | 半導体装置及び関連する製造方法 | |
JP2010034147A (ja) | 絶縁ゲート型半導体装置およびその製造方法 | |
JP5851717B2 (ja) | 半導体装置及びその製造方法 | |
JP2006332232A (ja) | 半導体装置およびその製造方法 | |
JP2013026488A (ja) | 絶縁ゲート型半導体装置およびその製造方法 | |
JP5266738B2 (ja) | トレンチゲート型半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20110609 |