JP2015162579A - 半導体装置 - Google Patents
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Abstract
【課題】半導体スイッチング素子および還流ダイオードを備えた半導体装置において、簡素な構成により、低損失および高耐圧の両立を実現する。【解決手段】半導体装置10は、第1の主電極(ドレイン)、第2の主電極(ソース)および第1の制御電極(ゲート)を有する電圧制御型の第1のトランジスタET1(MOSFET)と、第3の主電極(ドレイン)、第4の主電極(ソース)および第2の制御電極(ゲート)を有する電圧制御型の第2のトランジスタET2(JFET)とを備える。第1の主電極(ドレイン)と第3の主電極(ドレイン)とが電気的に接続され、かつ、第2の主電極(ソース)と第4の主電極(ソース)および第2の制御電極(ゲート)とが電気的に接続される。【選択図】図1
Description
この発明は、半導体スイッチング素子および還流ダイオードを備えた半導体装置に関する。
近年、半導体装置を構成する材料にワイドバンドギャップ半導体を採用することが進められつつある。たとえば炭化珪素(SiC)、窒化ガリウム(GaN)などのワイドバンドギャップ半導体が、パワー半導体素子の材料として注目されている。
たとえば特許第5108996号公報(特許文献1)には、三相交流モータを駆動するインバータの各相アームのスイッチング手段をなすパワー半導体素子として、ワイドバンドギャップ半導体を材料とする金属絶縁膜半導体型電界効果トランジスタ(MISFET;Metal Insulator Semiconductor Field Effect Transistor)を採用した構成が開示されている。
インバータには、ハイサイドスイッチ手段およびローサイドスイッチ手段の両方がオフとなったときに電流を還流させる経路を確保するために、各スイッチ手段に逆並列となるように還流ダイオードが設けられている。従来より、MISFET自体が構造上有する寄生ダイオード(以下、ボディダイオードとも呼ぶ)を、還流ダイオードとして用いる技術が採用されている。
上記の特許文献1では、各スイッチング手段を、MISFETが形成されたMISFET領域と、ショットキーバリアダイオード(以下、SBDとも呼ぶ)が形成されたダイオード領域とを有する半導体素子で構成することにより、MISFETのボディダイオードに代えて、SBDを還流ダイオードとして用いている。
また上記の特許文献1では、MISFETのn−ドリフト層とゲート絶縁膜との間に、pボディ領域に接するようにn型のチャネル層を形成し、このチャネル層からなるチャネルダイオードを介して、MISFETがオフのときに電流を還流させる経路を設けている。
MISFETが有するボディダイオードを還流ダイオードとして用いた場合、少数キャリアの蓄積効果によるリカバリ電流が流れるため、ハイサイドスイッチ手段およびローサイドスイッチ手段間に短絡電流が流れるおそれがある。また、MISFETの材料にワイドバンドギャップ半導体を採用した場合、ボディダイオードの立上り電圧が約2.5Vと高いため、順方向の電圧降下が高くなり、導通損失を増大させるという問題がある。さらに炭化珪素固有の課題として、pn接合に順方向電流を流し続けることで炭化珪素の結晶劣化が進行し、それに伴い導通損失が増大するという問題がある。
一方、SBDは、ユニポーラ型のダイオードであるため、ボディダイオードのようなバイポーラ型のダイオードとは異なり、リカバリ電流がほとんど流れない。また、SBDは、ボディダイオードと比較して立上り電圧が低いため、順方向の電圧降下も低くなる。上記の特許文献1では、ボディダイオードに電流を流さないことにより、MISFETの結晶劣化が進行したり、ダイオードの持つ高い立上り電圧によって導通損失が大きくなることを防止している。
しかしながら、SBDは、その立上り電圧がショットキー障壁のバリアハイトによって決まるため、バリアハイトを低くすれば立上り電圧を低くできる一方で、逆方向電圧を印加したときのリーク電流が増えてしまう。このため、SBDには、導通損失の低減と逆方向耐圧の向上との両立が難しいという課題がある。
また、上記のように、MISFET領域にチャネルダイオードを形成する構成では、n−ドリフト層上にチャネル層をエピタキシャル成長によって形成する工程が必要となり、製造プロセスにおける工程の増加や複雑化を招くという問題がある。
本発明の目的は、半導体スイッチング素子および還流ダイオードを備えた半導体装置において、簡素な構成により、低損失および高耐圧の両立を実現することである。
本発明の一局面に係る半導体装置は、第1の主電極、第2の主電極および第1の制御電極を有する電圧制御型の第1のトランジスタと、第3の主電極、第4の主電極および第2の制御電極を有する電圧制御型の第2のトランジスタとを備える。第1の主電極と第3の主電極とが電気的に接続され、かつ、第2の主電極と第4の主電極および第2の制御電極とが電気的に接続される。
この発明によれば、半導体スイッチング素子および還流ダイオードを備えた半導体装置において、簡素な構成により、低損失および高耐圧の両立を実現することができる。
[本願発明の実施形態の説明]
最初に本発明の実施の形態を列記して説明する。なお、「電気的に接続」とは、2つの要素の直接の接続によって、それら2つの要素の間の電気的伝導が生じる場合に限定されず、2つの要素の間の電気的伝導が、それら2つの要素の間に配置される別の要素を介在して生じる場合を含む。
最初に本発明の実施の形態を列記して説明する。なお、「電気的に接続」とは、2つの要素の直接の接続によって、それら2つの要素の間の電気的伝導が生じる場合に限定されず、2つの要素の間の電気的伝導が、それら2つの要素の間に配置される別の要素を介在して生じる場合を含む。
(1)本発明の実施の形態に係る半導体装置は、第1の主電極(ドレイン電極またはコレクタ電極)、第2の主電極(ソース電極またはエミッタ電極)および第1の制御電極(ゲート電極)を有する、電圧制御型の第1のトランジスタ(ET1)と、第3の主電極(ドレイン電極)、第4の主電極(ソース電極)および第2の制御電極(ゲート電極)を有する、電圧制御型の第2のトランジスタ(ET2)とを備える。第1の主電極(ドレイン電極またはコレクタ電極)と第3の主電極(ドレイン電極)とが電気的に接続され、かつ、第2の主電極(ソース電極またはエミッタ電極)と第4の主電極(ソース電極)および第2の制御電極(ゲート電極)とが電気的に接続される。
この構成によれば、電圧制御型の第1のトランジスタに対して、一方の主電極と制御電極とが接続された電圧制御型の第2のトランジスタが並列に接続される。この第2のトランジスタは、第1のトランジスタがオフとなったときに電流を還流させるための還流ダイオードとして機能し得る。特に、半導体装置の材料にワイドバンドギャップ半導体を採用した場合には、還流ダイオードとして第1のトランジスタのボディダイオードまたはSBDを用いる構成と比較して、高い逆方向耐圧を維持しつつ、立上り電圧を容易に下げることができる。したがって、簡素な構成で、高耐圧および低損失を得ることができる。
(2)好ましくは、第1のトランジスタ(ET1)および第2のトランジスタ(ET2)は、ノーマリオフ型のトランジスタである。
この構成によれば、第2の主電極に対して第1の主電極が高電位となった状態で第1のトランジスがオン状態のときには、第2のトランジスタをオフ状態とすることができる。また、第1のトランジスタがオフ状態において第2の主電極に対して第1の主電極が低電位となったときには、第2のトランジスタがオン状態となることにより、第2のトランジスタに還流電流を流すことができる。
(3)好ましくは、第1のトランジスタ(ET1)は、金属酸化膜半導体型電界効果トランジスタ(MOSFET;Metal Oxide Semiconductor Field Effect Transistor)である。第2のトランジスタ(ET2)は、接合型電界効果トランジスタ(JFET;;Junction Field Effect Transistor)である。
この構成によれば、インバータ回路に用いられるスイッチング素子のようなパワー半導体素子にMOSFETを用いるとともに、還流ダイオードにJFETを用いることにより、MOSFETが有するボディダイオードまたはSBDを還流ダイオードとして用いる場合と比較して、高耐圧および低オン抵抗を有する還流ダイオードを実現できる。これにより、高い耐圧と低い損失とが得られる。
(4)好ましくは、上記半導体装置は、第1の主面(P1)と、第1の主面(P1)に対して反対側に位置する第2の主面(P2)とを有する半導体層(90)を備える。半導体層(90)は、第1の導電型を有し、第1の主面(P1)を含むドリフト層(81)と、ドリフト層(81)に設けられ、第1の導電型と異なる第2の導電型を有し、かつ、第1のトランジスタ(ET1)のボディ領域をなす第1の領域(82)と、ドリフト層(81)から隔てられるように第1の領域(82)に設けられ、第1の導電型を有し、かつ、第1のトランジスタ(ET1)のソース領域をなす第2の領域(83)と、ドリフト層(81)において第1の領域(82)から離れて配置され、第2の導電型を有し、かつ、第2のトランジスタ(ET2)のゲート領域をなす第3の領域(85)とを含む。第3の領域(85)には、ドリフト層(81)を第2の主面(P2)に露出させる開口部が設けられる。上記半導体装置は、ドリフト層(81)と第2の領域(83)とをつなぐように第1の領域(82)上に設けられたゲート絶縁膜(91)と、ゲート絶縁膜(91)上に設けられ、第1の制御電極(ゲート電極)をなすゲート電極(92)と、第1の主面(P1)と電気的に接続され、第1の主電極(ドレイン電極またはコレクタ電極)および第3の主電極(ドレイン電極)をなす第1の電極(98)と、第2の領域(83)上に設けられ、第2の主電極(ソース電極またはエミッタ電極)をなす第2の電極(94)と、第3の領域(85)にオーミック接合されるとともに開口部を通じてドリフト層(81)にオーミック接合され、かつ、第4の主電極(ソース電極)および第2の制御電極(ゲート電極)をなす第3の電極(95)とをさらに備える。
この構成によれば、第1のトランジスタ(MOSFET)と、還流ダイオードとして機能し得る第2のトランジスタ(JFET)とを1つの半導体チップに集積化することができる。これによれば、インバータ回路を、より小型かつ簡素な構成で実現することができるため、コスト面で優れたシステムを構築することが可能になる。
(5)好ましくは、第2の主面(P2)には、第1の凹部(TR)が形成されている。第1の凹部(TR)の側壁面(SW)は、第2の主面(P2)から第2の領域(83)および第1の領域(82)を貫通してドリフト層(81)に至っている。第1の凹部(TR)の底面(BT)は、ドリフト層(81)に位置している。ゲート絶縁膜(91)は、第1の凹部(TR)の側壁面(SW)および底面(BT)を覆うように配置される。
この構成によれば、第1のトランジスタ(MOSFET)の微細化が可能となるため、第1のトランジスタのセルの集積度をさらに高めることができる。また、第1のトランジスタのチャネル密度を向上させることができるため、オン抵抗を低減することができる。
(6)好ましくは、半導体層(90)は、ワイドバンドギャップ半導体から構成される。
この構成によれば、本発明の実施の形態に係る半導体装置を、ワイドバンドギャップ半導体を材料として構成することにより、高耐圧、低オン抵抗および高速動作を兼ね備えた半導体装置を小型かつ簡素な構成で実現することができる。
(7)好ましくは、半導体層(90)は、炭化珪素から構成される。第1の凹部(TR)の側壁面(SW)の面方位は(000−1)面から50度以上70度以下傾いている。
この構成によれば、第1のトランジスタ(MOSFET)において、チャネル抵抗を低減することができるため、さらにオン抵抗を低くすることができる。
(8)好ましくは、半導体層(90)は、半導体層(90)の厚さ方向において第1の領域(82)と対向するようにドリフト層(81)中に埋め込まれ、第2の導電型を有する第1の不純物領域(71T)をさらに含む。
この構成によれば、第1の不純物領域によって、第1のトランジスタ(MOSFET)におけるゲート絶縁膜の絶縁破壊を抑制することができる。これにより、半導体装置により高い電圧印加することができる。すなわち耐圧を高めることができる。
(9)好ましくは、半導体層(90)は、半導体層(90)の厚さ方向において第3の領域(85)と対向するようにドリフト層(81)中に埋め込まれ、第2の導電型を有する第2の不純物領域(71D)をさらに含む。
この構成によれば、第2の不純物領域を第2のトランジスタ(JFET)のゲート領域に利用することができる。これにより、ノーマリオフ型のJFETを容易に実現することができる。
(10)好ましくは、第2の主面(P2)には、第2の凹部(HX,HY)が形成されている。第2の凹部(HX,HY)の側壁面(SX,SY)は、第2の主面(P2)から第3の領域(85)を貫通してドリフト層(81)に至っている。第2の凹部(HX,HY)の底面(SX,SY)は、ドリフト層(81)に位置している。第3の電極(95)は、第2の凹部(HX,HY)の側壁面(SX,SY)および底面(BX,BY)を覆うように配置される。
この構成によれば、半導体層にオーミック接合される第3の電極の面積を大きくすることができる。これにより、第3の電極を通じて、より多くのキャリアを注入および引き抜くことができる。
(11)好ましくは、半導体層(90)は、炭化珪素から構成される。第2の凹部(HX,HY)の側壁面(SX,SY)の面方位は(000−1)面から50度以上70度以下傾いている。
この構成によれば、第1のトランジスタ(MOSFET)に設けられる第1の凹部と、第2のトランジスタ(JFET)に設けられる第2の凹部とを共通の工程で形成することができる。したがって、半導体装置の製造しやすさを向上することができる。
[本願発明の実施形態の詳細]
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照符号を付し、その説明は繰返さない。また、本明細書中の結晶学的記載においては、個別方位を[]、集合方位を<>、個別面を()、集合面を{}でそれぞれ示している。また結晶学上の指数が負であることは、通常、”−”(バー)を数字の上に付すことによって表現されるが、本明細書中では数字の前に負の符号を付している。
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照符号を付し、その説明は繰返さない。また、本明細書中の結晶学的記載においては、個別方位を[]、集合方位を<>、個別面を()、集合面を{}でそれぞれ示している。また結晶学上の指数が負であることは、通常、”−”(バー)を数字の上に付すことによって表現されるが、本明細書中では数字の前に負の符号を付している。
図1は、この発明の実施の形態に係る半導体装置10の等価回路図である。図1を参照して、半導体装置10は、第1のトランジスタET1と、第2のトランジスタET2とを備える。第1のトランジスタET1および第2のトランジスタET2はともに、制御電極(ゲート)に電圧を加えることによって一対の主電極間に電流が流れる、電圧制御型のトランジスタである。
第1のトランジスタET1は、たとえばMOSFETとして実現される。第1のトランジスタET1であるMOSFETは、ドレイン電極(第1の主電極)と、ソース電極(第2の主電極)と、ゲート電極(第1の制御電極)とを有する。なお、第1のトランジスタET1は、MOSFET以外のMISFETであってもよい。第1のトランジスタET1は、たとえばIGBT(Insulated Gate Bipolar Transistor)またはJFETであってもよい。なお、第1のトランジスタET1をIGBTとした場合、第1の主電極はコレクタ電極であり、第2の主電極はエミッタ電極であり、第1の制御電極はゲート電極である。
第2のトランジスタET2は、たとえばJFETとして実現される。第2のトランジスタET2であるJFETは、ドレイン電極(第3の主電極)と、ソース電極(第4の主電極)と、ゲート電極(第2の制御電極)とを有する。
図1に示すように、MOSFETのドレイン電極(第1の主電極)と、JFETのドレイン電極(第3の主電極)とは電気的に接続される。MOSFETのソース電極(第2の主電極)と、JFETのソース電極(第4の主電極)とは電気的に接続される。JFETのソース電極はさらに、JFETのゲート電極(第2の制御電極)に電気的に接続される。すなわち、JFETは、ゲート電極およびソース電極間が接続された状態でMOSFETと並列に接続されている。
この実施の形態において、第1のトランジスタET1および第2のトランジスタET2はともに、ノーマリオフ型(エンハンスメント型ともいう)、すなわち閾値電圧がゼロよりも高く、ゲート電位およびソース電位が同電位のときにオフ状態となるトランジスタである。
図2は、この発明の実施の形態に係る半導体装置10によって構成されたインバータ回路の一例を示した回路図である。図2を参照して、インバータ回路101は、たとえば単相インバータである。インバータ回路101は、正極端子5および負極端子6を介して、直流電源8の正極および負極にそれぞれ接続される。インバータ回路101は、直流電源8から供給される直流電力を単相交流に変換する。単相負荷9Aは、誘導性負荷であり、たとえば単相モータである。ただし単相負荷9Aの種類は特に限定されるものではない。
インバータ回路101は、半導体装置10−1〜10−4を含む。半導体装置10−1〜10−4の各々の構成は、図1に示される構成と同じである。したがって半導体装置10−1〜10−4の各々を、この実施の形態に係る半導体装置10によって実現することができる。
半導体装置10−1,10−2は、正極端子5および負極端子6の間に直列に接続される。同じく、半導体装置10−3,10−4は、正極端子5および負極端子6の間に直列に接続される。
なお、インバータ回路101は、三相インバータであってもよい。この場合、正極端子5および負極端子6の間に直列に接続される2つの半導体装置を、図2に示す構成に追加すればよい。
インダクタンス成分を含む負荷、すなわち誘導性負荷をスイッチングする際に、サージ電流のような大電流が発生し得る。このサージ電流によりMOSFET(第1のトランジスタET1)が損傷する可能性がある。MOSFETの損傷を回避するために、還流ダイオードがMOSFETに逆並列に接続される。
この実施の形態では、ノーマリオフ型のJFET(第2のトランジスタET2)は還流ダイオードとしての機能を有する。以下、MOSFETおよびJFETの各々において、ソース電極の電位を基準とするドレイン電極の電位をVDSとし、ソース電極の電位を基準とするゲート電極の電位をVGSと定義して、説明する。
VDS≧0の状態(順バイアス状態)において、MOSFETのVGS>0となった場合、MOSFETはオン状態となり、ドレイン電極からソース電極に向かって電流が流れる。一方、JFETは、VGS=0であるためにオフ状態となり、ドレイン電極およびソース電極間が導通しない。
これに対して、VDS<0の状態(逆バイアス状態)では、MOSFETのVGS≦0となった場合、MOSFETはオフ状態となり、ドレイン電極およびソース電極間が導通しない。一方、JFETは、ゲート電極の電位がドレイン電極の電位よりも高くなることにより、ゲートおよびドレインのつくるpn接合に順電圧が印加された状態となる。ドレイン電極の電位を基準とするゲート電極の電位がJFETの閾値電圧以上となると、JFETはオン状態となり、ソース電極からドレイン電極に向かって電流が流れる。このようにしてJFETに形成される電流経路を通って還流電流が流れる。
図3は、比較例として、一般的な還流ダイオードを有する半導体装置の等価回路図である。図3(a)に示す半導体装置は、還流ダイオードに、MOSFETに内在するボディダイオード(BD)を用いている。図3(b)に示す半導体装置は、還流ダイオードに、ショットキーバリアダイオード(SBD)を用いている。BDおよびSBDのいずれにおいても、MOSFETのソース電極に対してドレイン電極に負の電位が印加された状態(逆バイアスの状態)で、順電圧状態となって導通する。
図4は、図1に示したJFETおよび図3に示したBD,SBDの各々の電流電圧特性を示す図である。図4の横軸は各素子におけるpn接合に印加される順電圧を示し、図4の縦軸は各素子に流れる電流(順電流)を示す。図中のk1はBDの特性を示し、k2はSBDの特性を示し、k3はJFETの特性を示す。
図4を参照して、BDは、所定の閾値電圧(立上り電圧)を超えると導通状態となり、急激に電流が増加する特性を示す。BDの立上り電圧は半導体材料のバンドギャップの大きさに依存する。珪素を材料としたMOSFETの場合、BDの立上り電圧は約0.7Vである。一方、炭化珪素のようなワイドバンドギャップ半導体を材料としたMOSFETにおいては、珪素よりもバンドギャップが広いため、BDの立上り電圧が約2.5Vと高くなる。そのため、順方向の電圧降下が高くなり、導通損失を増大させてしまう。
また、炭化珪素からなるMOSFETの場合、BDを還流ダイオードとして用いると、BDによるバイポーラ動作によってMOSFETの結晶劣化が進行することにより、導通損失の増大を招く。
これに対して、SBDは、ユニポーラ型のダイオードであるため、上記のBDと比較して立上り電圧が約1Vと低く、順方向の電圧降下も低くなる。しかしながら、SBDの立上り電圧はショットキー障壁のバリアハイトによって決まるため、バリアハイトを低くすれば立上り電圧を低くできる一方で、逆電圧を印加したときのリーク電流が増えてしまう。このため、SBDでは、導通損失の低減と逆方向耐圧の向上との両立が難しいという課題がある。
この実施の形態では、図4に示すように、ノーマリオフ型のJFETの閾値電圧をSBDの立上り電圧よりも低くなるよう設計することによって、還流ダイオードの立上り電圧を、より一層低減することができる。これにより、高い逆方向耐圧を維持しつつ、導通損失の低減可能な半導体装置を実現できる。
なお、この実施の形態に係る半導体装置10において、第1のトランジスタET1と第2のトランジスタET2とは、別々のチップあるいはディスクリート素子によって実現することができる。あるいは、第1のトランジスタET1と第2のトランジスタET2とを1つの半導体チップに集積化することも可能である。これによれば、インバータ回路を、より小型かつ簡素な構成で実現することができるため、コスト面で優れたシステムを構築することが可能になる。
以下、第1のトランジスタET1と第2のトランジスタET2とが1つの半導体チップに集積化された半導体装置の構成例について説明する。
(実施の形態1)
図5は、この発明の実施の形態1に係る半導体装置10の構成例を概略的に示す部分断面図である。
図5は、この発明の実施の形態1に係る半導体装置10の構成例を概略的に示す部分断面図である。
図5を参照して、この発明の実施の形態1に係る半導体装置10は、ワイドバンドギャップ半導体により構成される。この実施の形態では、ワイドバンドギャップ半導体として炭化珪素が採用される。なお、ワイドバンドギャップ半導体は、炭化珪素に限定されるものではない。他のワイドバンドギャップ半導体として、たとえば窒化ガリウム、ダイヤモンドなどが挙げられる。
半導体装置10は、単結晶基板80と、エピタキシャル層(半導体層)90と、ゲート絶縁膜91と、ゲート電極92と、層間絶縁膜93と、ソース電極94(第2の電極)と、配線層97と、ドレイン電極98(第1の電極)と、オーミック電極95(第3の電極)とを有する。
エピタキシャル層90は、素子領域IRを含む。なお、エピタキシャル層90は、素子領域IRを取り囲む終端領域OR(図13参照)をさらに含んでもよい。この場合、終端領域ORは、ガードリング領域73およびフィールドストップ領域69(図13参照)を有していてもよい。
この実施の形態において、半導体装置10は、第1のトランジスタET1であるMOSFETと、第2のトランジスタET2であるJFETとを有する。MOSFETおよびJFETの各々は、ソース電極およびドレイン電極間に600V以上の電圧を印加可能に構成されていること、言い換えれば600V以上の耐圧を有することが好ましい。JFETは、後述するように、MOSFETに逆並列に接続された還流ダイオードとしての機能を有し得る。
単結晶基板80は、n型(第1の導電型)の炭化珪素から形成されている。単結晶基板80は、好ましくは六方晶系の結晶構造を有し、より好ましくはポリタイプ4Hを有する。
エピタキシャル層90は、単結晶基板80上にエピタキシャル成長された炭化珪素層である。エピタキシャル層90は、下面P1(第1の主面)と、下面P1に対して反対側に位置する上面P2(第2の主面)とを有する。エピタキシャル層90は、n−ドリフト層81(ドリフト層)と、pボディ領域82(第1の領域)と、nソース領域83(第2の領域)と、p+コンタクト領域84と、埋込p+領域71と、p+ゲート領域85(第3の領域)とを含む。
n−ドリフト層81は、下層81Aおよび上層81Bを有する。下層81Aはエピタキシャル層90の下面P1を含む。上層81Bは、下層81A上に設けられている。下層81Aの、下面P1と反対の面側には、埋込p+領域71が部分的に設けられている。上層81Bは、埋込p+領域71を覆っている。
n−ドリフト層81は、たとえば窒素などの不純物(ドナー)を含み、n型(第1の導電型)を有する。n−ドリフト層81の不純物濃度(ドナー濃度)は、好ましくは1×1015cm−3以上5×1016cm−3以下であり、たとえば8×1015cm−3である。下層81Aのドナー濃度は、上層81Bのドナー濃度と同様であってもよく、上層81Bのドナー濃度未満であってもよい。
pボディ領域82は、たとえばアルミニウムやホウ素などの不純物(アクセプタ)を含むp型(第2の導電型)領域である。pボディ領域82はn−ドリフト層81の上層81B上に設けられている。pボディ領域82の不純物濃度(アクセプタ濃度)は、好ましくは1×1017cm−3以上5×1018cm−3以下であり、たとえば1×1018cm−3である。pボディ領域82のアクセプタ濃度は、n−ドリフト層81のドナー濃度よりも高い。
nソース領域83は、pボディ領域82によってn−ドリフト層81から隔てられるようにpボディ領域82に設けられている。nソース領域83は、たとえばリンなどの不純物(ドナー)を含むn型領域である。nソース領域83のドナー濃度は、pボディ領域82のアクセプタ濃度よりも高い。
p+コンタクト領域84は、nソース領域83に囲まれて設けられていると共に、pボディ領域82につながっている。p+コンタクト領域84のアクセプタ濃度は、pボディ領域82のアクセプタ濃度よりも高い。p+コンタクト領域84のアクセプタ濃度は、たとえば1×1020cm−3程度である。p+コンタクト領域84はnソース領域83とともに、エピタキシャル層90の上面P2をなしている。p+コンタクト領域84と、nソース領域83と、pボディ領域82と、ドリフト層81により、第1のトランジスタET1であるMOSFETのセルが形成される。
上記のMOSFETのセルは周期的に配列される。「周期的」とは、複数のセルの配置が、ある特定の規則に従っていることを意味する。周期的な配列は、たとえば一定のピッチで複数のセルが配置されていることを含む。この実施の形態では、複数のセルは、六角形状を有するとともに、二次元状に規則的に配置されている。
エピタキシャル層90の上面P2にはトレンチTR(第1の凹部)が設けられている。トレンチTRは側壁面SWおよび底面BTを有する。側壁面SWはnソース領域83およびpボディ領域82を貫通して、n−ドリフト層81の上層81Bに至っている。側壁面SWはpボディ領域82上において、MOSFETのチャネル面を含む。側壁面SWはゲート絶縁膜91に覆われている。
側壁面SWはエピタキシャル層90の上面P2に対して傾斜していることが好ましく、この場合、トレンチTRが底面BTに向かってテーパ状に狭まっている。側壁面SWの面方位は、{0001}面に対して50°以上70°以下傾斜していることが好ましく、(000−1)面に対して50°以上70°以下傾斜していることがより好ましい。好ましくは、側壁面SWは、特にpボディ領域82上の部分において、所定の結晶面(特殊面とも称する)を有する。「特殊面」とは、面方位{0−33−8}を有する第1の面を含む面である。より好ましくは、特殊面は、第1の面を微視的に含み、さらに、面方位{0−11−1}を有する第2の面を微視的に含む。さらに好ましくは、第1の面および第2の面は、面方位{0−11−2}を有する複合面を含む。また特殊面は、{000−1}面に対して、巨視的に62°±10°のオフ角を有する面である。なお、側壁面SWの向きは特に限定されるものではなく、たとえば、側壁面SWはエピタキシャル層90の上面P2に対して垂直であってもよい。
底面BTは、n−ドリフト層81の上層81B上に位置している。底面BTは、図中に示すようにエピタキシャル層90の上面P2とほぼ平行な平坦な形状を有してもよく、あるいはU字状またはV字状の形状を有してもよい。この実施の形態においてはトレンチTRは平面視において、ハニカム構造を有する網目を構成するように延びている。エピタキシャル層90の上面P2は、この網目によって囲まれた六角形状を有する。
p+ゲート領域85は、たとえばアルミニウムやホウ素などの不純物(アクセプタ)を含むp型領域である。p+ゲート領域85はn−ドリフト層81の上層81B上に設けられている。p+ゲート領域85のアクセプタ濃度は、好ましくは1×1017cm−3以上5×1018cm−3以下であり、たとえば1×1018cm−3である。p+ゲート領域85のアクセプタ濃度は、n−ドリフト層81のドナー濃度よりも高い。
エピタキシャル層90の上面P2にはトレンチHY(第2の凹部)がさらに設けられている。トレンチHYは側壁面SXおよび底面BYを有する。側壁面SXはp+ゲート領域85を貫通して、n−ドリフト層81の上層81Bに至っている。側壁面SXはn−ドリフト層81上において、JFETのチャネル領域を含む。
側壁面SXはエピタキシャル層90の上面P2に対して傾斜していることが好ましく、この場合、トレンチHYが底面BYに向かってテーパ状に狭まっている。側壁面SXの面方位は、{0001}面に対して50°以上70°以下傾斜していることが好ましく、(000−1)面に対して50°以上70°以下傾斜していることがより好ましい。好ましくは、側壁面SXは、特にn−ドリフト層81の上層81B上の部分において、特殊面を有する。なお側壁面SXの向きは特に限定されるものではなく、たとえば、側壁面SXはエピタキシャル層90の上面P2に対して垂直であってもよい。
底面BYはn−ドリフト層81の上層81B上に位置している。底面BYは、図中に示すようにエピタキシャル層90の上面P2とほぼ平行な平坦な形状を有してもよく、あるいはU字状またはV字状の形状を有してもよい。
上記のように、トレンチTRは平面視において、ハニカム構造を有する網目を構成するように延びている。このトレンチTRの一部分がトレンチHYに置き換わっている。後述の半導体装置10の製造方法で説明するように、トレンチTRおよびトレンチHYは同じ工程で形成することができる。
埋込p+領域71は、たとえばアルミニウムやホウ素などの不純物(アクセプタ)を含むp型領域である。埋込p+領域71は、n−ドリフト層81の内部に埋め込まれるように設けられている。埋込p+領域71は、その上方に第1のトランジスタET1(MOSFET)が配置されている電界緩和領域71T(第1の不純物領域)と、その上方に第2のトランジスタET2(JFET)が配置されているp+ゲート領域71D(第2の不純物領域)とを有する。電界緩和領域71Tおよびp+ゲート領域71Dの各々の不純物濃度は、たとえば1×1018cm−3程度である。
電界緩和領域71Tは、上層81Bによってpボディ領域82から隔てられている。また電界緩和領域71TはトレンチTRの側壁面SWおよび底面BTの各々から離されている。好ましくは、埋込p+領域71Tは、トレンチTRの底面BTよりもn−ドリフト層81の下面P1側に位置する。
この実施の形態では、電界緩和領域71Tによって、トレンチゲート型MOSFETにおいて特に生じやすいゲート絶縁膜91の絶縁破壊が抑制される。詳細には、MOSFETがオフ状態とされることでドレイン電極98およびソース電極94間の電圧が高まった際に、電界緩和領域71Tからn−ドリフト層81の下面P1へ延びる空乏層が形成される。よって、ドレイン電極98およびソース電極94間の電圧について、電界緩和領域71Tと下面P1との間の部分で負担される割合が高められる。言い換えれば、電界緩和領域71Tよりも浅い部分(図5における上方の部分)で負担される電圧が軽減される。これにより、電界緩和領域71Tよりも浅い部分での電界強度を小さくすることができる。言い換えれば、電界集中によって破壊が生じやすい部分での電界強度を小さくすることができる。この結果、破壊が生じることなくドレイン電極98およびソース電極94の間により高い電圧を印加することができる。つまり、MOSFETの耐圧がより高められる。
なお、MOSFETはソース電極94およびドレイン電極98の間に600V以上の電圧を印加可能に構成されていることが好ましい。これにより、オン抵抗を低くしつつ、耐圧を600V以上とすることができる。
p+ゲート領域71Dは、上層81Bによってp+ゲート領域85から隔てられている。またp+ゲート領域71DはトレンチHYの側壁面SXおよび底面BYの各々から離されている。好ましくは、p+ゲート領域71Dは、トレンチHYの底面BYよりもn−ドリフト層81の下面P1側に位置する。
p+ゲート領域71Dは、p+ゲート領域85とともに、JFETのゲートを構成する。p+ゲート領域71Dは、オーミック電極95に電気的に接続されていることが好ましい。これにより、p+ゲート領域71Dの電位を、p+ゲート領域85の電位と同じ電位に設定することができる。p+ゲート領域71Dおよびp+ゲート領域85に閾値未満のゲート電位が印加されると、p+ゲート領域71Dとp+ゲート領域85とによって挟まされたn−ドリフト層81に空乏層が広がり、一対の主電極間(ドレイン−ソース間)を流れる主電流(ドレイン電流)が遮断される。一方、p+ゲート領域71Dおよびp+ゲート領域85に閾値以上のゲート電位が印加されると、空乏層が消滅し、p+ゲート領域71Dとp+ゲート領域85とによって挟まれたn−ドリフト層81を主電流が流れるようになる。このように、p+ゲート領域71Dとp+ゲート領域85とによって挟まれたn−ドリフト層81は、JFETのチャネルを構成する。
この実施の形態では、JFETは、ノーマリオフ型(エンハンスメント型)、すなわち閾値電圧がゼロよりも高く、ゲート電位VGおよびソース電位VSが同電位のときにオフ状態となるように形成される。具体的には、ゲート電位VGおよびソース電位VSが同電位のときに、p+ゲート領域71Dおよびp+ゲート領域85の各々から延びる空乏層によってn−ドリフト層81が完全に空乏化するように、チャネル幅が決定される。チャネル幅とは、厚さ方向(図5の縦方向)におけるp+ゲート領域85とp+ゲート領域71Dとの間の距離(好ましくは最短距離)に相当する。チャネル幅は、p+ゲート領域71D、p+ゲート領域85およびn−ドリフト層81の不純物濃度、およびpn接合の拡散電位などに基づいて決定することができる。
ゲート絶縁膜91は、トレンチTRの側壁面SWおよび底面BTを覆っている。ゲート絶縁膜91は、n−ドリフト層81とnソース領域83とをつなぐようにpボディ領域82上に設けられている。言い換えると、ゲート絶縁膜91は、nソース領域83とn−ドリフト層81との間に位置するpボディ領域82の部分を覆うように配置される。ゲート電極92はゲート絶縁膜91上に設けられている。より具体的には、ゲート電極92はゲート絶縁膜91に接し、かつトレンチTRの内部に設けられている。層間絶縁膜93は、ゲート電極92およびゲート絶縁膜91に接して設けられ、ゲート電極92とソース電極94とを電気的に絶縁している。層間絶縁膜93はたとえば二酸化珪素(SiO2)からなる。
ソース電極94は、nソース領域83およびp+コンタクト領域84の上に設けられており、nソース領域83およびp+コンタクト領域84の各々に接している。ソース電極94はnソース領域83およびp+コンタクト領域84の各々とオーミック接合可能な材料からなる。ソース電極94はたとえばニッケルである。ソース電極94はたとえばチタンおよびアルミニウムを含んでいてもよい。ソース電極94はたとえばニッケルおよびシリコンを含んでいてもよい。
オーミック電極95は、トレンチHYの側壁面SXおよび底面BYを覆っている。なお、トレンチHYの内部の領域を埋めるように、オーミック電極95が形成されてもよい。オーミック電極95は、p+ゲート領域85およびn−ドリフト層81の各々に接することで、それらの領域に電気的に接続される。オーミック電極95は、p+ゲート領域85およびn−ドリフト層81の各々とオーミック接合可能な材料からなる。オーミック電極95はたとえばニッケルである。オーミック電極95はたとえばチタンおよびアルミニウムを含んでいてもよい。オーミック電極95はたとえばニッケルおよびシリコンを含んでいてもよい。オーミック電極95は、上記のソース電極94と同時に形成されてもよい。
この実施の形態によれば、p+ゲート領域85およびn−ドリフト層81の各々にオーミック接合されるオーミック電極95の面積を大きくすることができる。したがって、オーミック電極95を通じて多くのキャリアを注入および引き抜くことができる。
詳細には、MOSFETに順バイアス(VDS≧0)が印加される場合(図6参照)には、オーミック電極95によって、p+ゲート領域85から多くの正孔を引き抜くことができる。これにより、空乏層DL2(図6)を速やかに広げることができる。
一方、MOSFETに逆バイアス(VDS<0)が印加される場合(図7参照)には、多くのキャリア(電子)をオーミック電極95からn−ドリフト層81に注入することができる。これにより、空乏層DL2(図6)を速やかに解除することができる。
配線層97は、ソース電極94およびオーミック電極95に接して配置される。配線層97は、たとえばアルミニウムからなる導電層であり、ソース電極94およびオーミック電極95の各々に電気的に接続される。これにより、オーミック電極95が、ソース電極94と電気的に接続される。なお、配線層97は、層間絶縁膜93によって、ゲート電極92から絶縁されている。
図1に示す半導体装置10の構成において、第1のトランジスタET1であるMOSFETのドレイン電極(第1の主電極)は、図5に示すドレイン電極98によって実現される。MOSFETのソース電極(第2の主電極)はソース電極94によって実現される。MOSFETのゲート電極(第1の制御電極)はゲート電極92によって実現される。
一方、第2のトランジスタET2であるJFETのドレイン電極(第3の主電極)は、図5に示すドレイン電極98によって実現される。JFETのソース電極(第4の主電極)はオーミック電極95によって実現される。JFETのゲート電極は、p+ゲート領域85に電気的に接続されたオーミック電極95によって実現される。言い換えれば、JFETのソース電極およびゲート電極を共通のオーミック電極95によって実現することにより、ソース電極とゲート電極とが電気的に接続される。
さらに、JFETのソース電極およびゲート電極(オーミック電極95)は配線層97を通じてMOSFETのソース電極(ソース電極94)に電気的に接続される。JFETのドレイン電極はドレイン電極98を通じてMOSFETのドレイン電極に電気的に接続される。
このようにして、第1のトランジスタET1であるMOSFETと第2のトランジスタET2であるJFETとが1つの半導体チップに集積化された、半導体装置10が実現される。以下では、この発明の実施の形態に係る半導体装置10の動作について説明する。
図6および図7は、半導体装置10における電流経路を概略的に示す部分断面図である。図6は第1のトランジスタET1がオン状態のときの電流経路を示し、図7は第1のトランジスタET1がオフ状態のときの電流経路を示す。
図6を参照して、配線層97およびソース電極94を通じて、nソース領域83およびp+コンタクト領域84にソース電位VSが与えられる。さらに、配線層97およびオーミック電極95を通じて、p+ゲート領域85およびn−ドリフト層81にソース電位VSが与えられる。ソース電位VSはたとえば接地電位である。
電界緩和領域71Tには、電位VPが与えられる。電位VPは、ソース電位VSと同じ電位(接地電位)であってもよい。あるいは、電位VPは、浮遊電位(フローティング)またはソース電位VSとは独立に設定可能であってもよい。電位VPはたとえばソース電位VSよりも高く、ドレイン電位VD以下であってもよい。
第1のトランジスタET1(MOSFET)をオンするために、ドレイン電極98にドレイン電位VDが与えられるとともに、ゲート電極92にゲート電位VGが与えられる。ドレイン電位VDおよびゲート電位VGはともにソース電位VSよりも高い。図6の例では、VD>VG>VSであるとする。
図6において矢印で示されるように、電流はドレイン電極98から、単結晶基板80、n−ドリフト層81、pボディ領域82に形成されたチャネルCHおよびnソース領域83を通り、ソース電極94へと流れる。
なお、電界緩和領域71Tとn−ドリフト層81との間には逆電圧が印加されているため、電界緩和領域71Tおよびn−ドリフト層81の接合面から、電界緩領域71T側およびn−ドリフト層81側に空乏層DL1が広がる。電界緩和領域71Tに対して、電位VSよりも高く電位VD以下の電位VPを与えることにより、電位VDと電位VPとの間の電位差(VD−VP)を、電位VDと電位VSとの間の電位差(VD−VS)よりも小さくできる。これにより、電位VPを電位VSと同じ電位とする場合と比較して、空乏層DL1が小さくなる。この結果、空乏層DL1によって電子の流れる経路が狭められるのが抑制されるため、MOSFETのオン抵抗を低減することができる。
第2のトランジスタET2(JFET)においては、ドレイン電極98にドレイン電位VDが与えられる。配線層97およびオーミック電極95を通じて、n−ドリフト層81およびp+ゲート領域85の各々にソース電位VS(接地電位)が与えられる。p+ゲート領域71Dは配線層97に電気的に接続されていることにより、p+ゲート領域71Dにもソース電位VS(接地電位)が与えられる。すなわち、VD>VS=VGとなっている。
上記のように、JFETはノーマリオフ型のトランジスタである。よって、ゲート電位VGおよびソース電位VSが同電位(接地電位)のときには、図6に示すように、p+ゲート領域71Dおよびp+ゲート領域85の各々からn−ドリフト層81に向かって形成される空乏層DL2によってチャネルが完全に空乏化される。これにより、電流の流れる経路が遮断されるため、JFETはオフ状態となる。
これに対して、図7を参照して、ゲート電極92にソース電位VSに対して負のゲート電位VGが与えられると、pボディ領域82に形成されたチャネルCHが消滅して電流がゼロとなることにより、MOSFETはオフ状態となる。ドレイン電位VDがソース電位VSよりも低い状態(VDS<0)となると、JFETにおいては、p+ゲート領域85,71Dとn−ドリフト層81間のpn接合に順電圧が印加されるため、空乏層DL2(図6)が消滅する。したがって、図7において矢印で示されるように、電流はオーミック電極95からn−ドリフト層81に形成されたチャネルおよび単結晶基板80を通り、ドレイン電極98へと流れる。
図4に示したように、JFETの閾値電圧はゼロよりも高く、かつ、MOSFETのボディダイオードBDの立上り電圧よりも低い。このため、ボディダイオードBDが導通するよりも前にJFETがオン状態となり、JFETを経由して還流電流が流れる。このようにJFETが還流ダイオードとして機能することにより、導通損失を低減することができる。特に、炭化珪素のようなワイドバンドギャップ半導体を材料とする半導体装置において、この導通損失の低減の効果は顕著となる。
次に、この発明の実施の形態1に係る半導体装置10(図5)の製造方法について、以下に説明する。
図8を参照して、n−ドリフト層81(図5)の一部となりかつエピタキシャル層90の下面P1をなす下層81Aが単結晶基板80上に形成される。具体的には、単結晶基板80上におけるエピタキシャル成長によって下層81Aが形成される。このエピタキシャル成長は、たとえば原料ガスとしてシラン(SiH4)とプロパン(C3H8)との混合ガスを用い、キャリアガスとしてたとえば水素ガス(H2)を用いたCVD(Chemical Vapor Deposition)法により行なうことができる。この際、不純物として、たとえば窒素(N)やリン(P)を導入することが好ましい。
図8に示すように、下層81A上における、注入マスク(図示せず)を用いたアクセプタイオン(第2の導電型を付与するための不純物イオン)の注入により、埋込p+領域71(電界緩和領域71Tおよびp+ゲート領域71D)が形成される。各不純物領域の形成の順番は任意である。
図9を参照して、埋込p+領域71が形成された後に、下層81A上に上層81Bが形成される。この上層81Bの形成と、前述した下層81Aの形成とによって、n−ドリフト層81が形成される。埋込p+領域71は、下面P1および上面P2の各々から離れてn−ドリフト層81中に埋め込まれる。上層81Bは、下層81Aの形成方法と同様の方法によって形成され得る。
図9に示すように、n−ドリフト層81上にpボディ領域82、nソース領域83およびp+ゲート領域85が形成される。pボディ領域82上にp+コンタクト領域84が形成される。これらの形成は、たとえばn−ドリフト層81上へのイオン注入により行ない得る。pボディ領域82、p+コンタクト領域84およびp+ゲート領域85の形成するためのイオン注入においては、たとえばアルミニウム(Al)などの、p型を付与するための不純物がイオン注入される。またnソース領域83を形成するためのイオン注入においては、たとえばリン(P)などの、n型を付与するための不純物がイオン注入される。なおイオン注入の代わりに、不純物の添加を伴なうエピタキシャル成長が用いられてもよい。
次に、不純物を活性化するための熱処理が行なわれる。この熱処理の温度は、好ましくは1500℃以上1900℃以下であり、たとえば1700℃程度である。熱処理の時間は、たとえば30分程度である。熱処理の雰囲気は、好ましくは不活性ガス雰囲気であり、たとえばアルゴン(Ar)雰囲気である。
図10を参照して、エピタキシャル層90の上面P2上に、開口部を有するマスク層61が形成される。マスク層61として、たとえば酸化珪素膜などを用いることができる。開口部はトレンチTR,HYの位置に対応して形成される。
マスク層61の開口部において、nソース領域83と、pボディ領域82と、p+ゲート領域85と、n−ドリフト層81の一部とがエッチングにより除去される。エッチングの方法としては、たとえば反応性エッチング(RIE)、特に誘導結合プラズマ(ICP)RIEを用いることができる。具体的には、たとえば反応ガスとしてSF6またはSF6と酸素(O2)との混合ガスを用いたICP−RIEを用いることができる。このようなエッチングにより、トレンチTR,HYが形成されるべき領域に、厚さ方向にほぼ沿った側壁を有する凹部(図示せず)が形成される。
次に、上記凹部において熱エッチングが行なわれる。熱エッチングは、たとえば、少なくとも1種類以上のハロゲン原子を有する反応性ガスを含む雰囲気中での加熱によって行ない得る。少なくとも1種類以上のハロゲン原子は、塩素(Cl)原子およびフッ素(F)原子の少なくともいずれかを含む。この雰囲気は、たとえば、Cl2,BCl3,SF6,またはCH4である。たとえば、塩素ガスと酸素ガスとの混合ガスを反応ガスとして用い、熱処理温度を、たとえば700℃以上1000℃以下として、熱エッチングが行なわれる。
なお、反応ガスは、上述した塩素ガスと酸素ガスとに加えて、キャリアガスとを含んでいてもよい。キャリアガスとしては、たとえば窒素(N2)ガス、アルゴン(Ar)ガス、ヘリウム(He)ガスなどを用いることができる。そして、上述のように熱処理温度を700℃以上1000℃以下とした場合、炭化珪素のエッチング速度はたとえば約70μm/時になる。また、この場合に、酸化珪素から作られたマスク層61は、炭化珪素に対する選択比が極めて大きいので、炭化珪素のエッチング中に実質的にエッチングされない。
図10に示すように、上記の熱エッチングにより、エピタキシャル層90の上面P2にトレンチTR,HYが形成される。トレンチTR(第1の凹部)は、nソース領域83およびpボディ領域82を貫通してn−ドリフト層81に至る側壁面SWと、n−ドリフト層81に位置する底面BTとを有する。側壁面SWおよび底面BTの各々は電界緩和領域71Tから離れている。トレンチHY(第2の凹部)は、p+ゲート領域85を貫通してn−ドリフト層81に至る側壁面SXと、n−ドリフト層81に位置する底面BYとを有する。側壁面SXおよび底面BYの各々はp+ゲート領域71Dから離れている。好ましくは、トレンチTRの形成時、側壁面SW上、特にpボディ領域82上において、特殊面が自己形成される。また、トレンチHYの形成時、側壁面SX上、特にn−ドリフト層81上において、特殊面が自己形成される。次に、マスク層61がエッチングなどの任意の方法により除去される。
図11に示すように、トレンチTRの側壁SWおよび底面BTと、トレンチHYの側壁SXおよび底面BYとの各々を覆う、ゲート絶縁膜91が形成される。ゲート絶縁膜91は、たとえば熱酸化により形成され得る。この後に、雰囲気ガスとして一酸化炭素(CO)ガスを用いるNOアニールが行なわれてもよい。温度プロファイルは、たとえば、温度1100℃以上1300℃以下、保持時間1時間程度の条件を有する。これにより、ゲート絶縁膜91とpボディ領域82との界面領域に窒素原子が導入される。その結果、界面領域における界面準位の形成が抑制されることで、チャネル移動度を向上させることができる。なお、このような窒素原子の導入が可能であれば、NOガス以外のガスが雰囲気ガスとして用いられてもよい。このNOアニールの後にさらに、雰囲気ガスとしてアルゴン(Ar)を用いるArアニールが行われてもよい。Arアニールの加熱温度は、上記NOアニールの加熱温度よりも高く、ゲート絶縁膜91の融点よりも低いことが好ましい。この加熱温度が保持される時間は、たとえば1時間程度である。これにより、ゲート絶縁膜91とpボディ領域82との界面領域における界面準位の形成がさらに抑制される。なお、雰囲気ガスとして、Arガスに代えて窒素ガスなどの他の不活性ガスが用いられてもよい。
次に、ゲート絶縁膜91上にゲート電極92が形成される。具体的には、トレンチTRの内部の領域をゲート絶縁膜91を介して埋めるように、ゲート絶縁膜91上にゲート電極92が形成される。ゲート電極92の形成方法は、たとえば、導体またはドープトポリシリコンの成膜とCMP(Chemical Mechanical Polishing)とによって行い得る。
図12を参照して、ゲート電極92の露出面を覆うように、ゲート電極92およびゲート絶縁膜91上に層間絶縁膜93が形成される。層間絶縁膜93およびゲート絶縁膜91に開口部が形成されるようにエッチングが行われる。具体的には、ソース電極94およびオーミック電極95を形成する領域におけるゲート絶縁膜91および層間絶縁膜93がエッチングにより除去される。この開口部により、nソース領域83と、p+コンタクト領域84と、p+ゲート領域85と、n−ドリフト層81の一部とが露出される。
次に、nソース領域83およびp+コンタクト領域84の各々に接するソース電極94が形成される。p+ゲート領域85とn−ドリフト層81の一部との各々に接するオーミック電極95が形成される。ソース電極94およびオーミック電極95は同時に形成されてもよく、別の工程で形成されてもよい。たとえば、上記開口部により露出された領域にチタン、アルミニウムおよび珪素を含む合金が形成される。具体的には、上記の領域上にチタン層、アルミニウム層および珪素層をこの順で形成し、その後これらの層を加熱してチタン、アルミニウムおよび珪素を含む合金を生成する。あるいは、上記の領域上にチタン、アルミニウムおよび珪素を含む混合層を形成した後、当該混合層を加熱してチタン、アルミニウムおよび珪素を含む合金を生成することも可能である。一方、エピタキシャル層90の下面P1上に単結晶基板80を介してドレイン電極98が形成される。
再び図5を参照して、配線層97が形成される。これにより、半導体装置10が得られる。
(実施の形態2)
図13は、この発明の実施の形態2に係る半導体装置11の構成例を概略的に示す部分断面図である。
図13は、この発明の実施の形態2に係る半導体装置11の構成例を概略的に示す部分断面図である。
図13を参照して、この発明の実施の形態2に係る半導体装置11において、エピタキシャル層90は、素子領域IRに加えて終端領域ORを含む。終端領域ORは、素子領域IRを囲むように配置される。具体的には、終端領域ORは、ガードリング領域73と、フィールドストップ領域69とを有する。
ガードリング領域73は、平面視において素子領域IRを囲むように設けられる。フィールドストップ領域69は、ガードリング領域73を囲むように設けられる。
ガードリング領域73は、埋込p+領域71と同じ導電型、すなわち、p型を有する。ガードリング領域73の不純物濃度は、埋込p+領域71の不純物濃度よりも少なくてよい。ガードリング領域73は、最も内周に位置するガードリング73Jを有する。ガードリング73Jは、埋込p+領域71に接していることが好ましく、図13においてはp+ゲート領域71Dに接している。またガードリング領域73は、平面視においてガードリング73Jを囲むように設けられたガードリング73Iをさらに有してもよい。
フィールドストップ領域69は、n型領域である。フィールドストップ領域69の不純物濃度は、n−ドリフト層81の不純物濃度よりも高い。
終端領域ORは、最も外側に配置されているMOSFETのセルよりもさらに外側に配置される。この発明の実施の形態2に係る半導体装置11においては、第2のトランジスタET2は終端領域ORに配置されている。第2のトランジスタET2は、プレーナゲート型のJFETからなる。すなわち、エピタキシャル層90の上面P2上にトレンチHY(図5)が設けられておらず、平坦な上面P2上にオーミック電極95が設けられる。
なお上記以外の構成については、上述した実施の形態1の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
この発明の実施の形態2によれば、終端領域ORに、耐圧を高めるためのガードリング領域73と、還流ダイオードとして機能し得る第2のトランジスタET2(JFET)とが配置される。これにより、終端領域ORが有効に利用される。この結果、半導体装置11の耐圧を高めつつ、半導体装置11の大きさを小さくすることができる。
なお、この発明の実施の形態2では、プレーナゲート型のJFETにおいて、ゲート電位とソース電位とが同じ電位のときに隣り合うp+ゲート領域85間のn−ドリフト層81に形成されるチャネルが完全に空乏化するように、p+ゲート領域85間の距離を決めることにより、ノーマリオフ型のトランジスタを実現することができる。この場合、p+ゲート領域71Dの電位を浮遊電位(フローティング)としてもよい。たとえば、p+ゲート領域71Dをp+ゲート領域85の近傍に設けることにより、p+ゲート領域85からp+ゲート領域71Dにキャリア(正孔)を効率良く供給することができるため、p+ゲート領域71Dの空乏化を短時間で解消することができる。したがって、JFETの応答速度を向上させることができる。
(実施の形態3)
図14は、この発明の実施の形態3に係る半導体装置12の構成例を概略的に示す部分断面図である。
図14は、この発明の実施の形態3に係る半導体装置12の構成例を概略的に示す部分断面図である。
図14を参照して、この発明の実施の形態3に係る半導体装置12において、終端領域ORにおけるエピタキシャル層90の上面P2には、テラス部HX(第2の凹部)が設けられている。第2のトランジスタET2であるJFETは、テラス部HXに設けられる。
テラス部HYは、側壁面SXおよび底面BXを有する。側壁面SXはp+ゲート領域85およびn−ドリフト層81からなる。底面BXはn−ドリフト層81の上層81B上に位置している。テラス部HYの側壁面SXおよび底面BXはオーミック電極95に覆われている。オーミック電極95は、p+ゲート領域95およびn−ドリフト層81の各々に接することで、それらの領域に電気的に接続される。
側壁面SXはエピタキシャル層90の上面P2に対して傾斜していることが好ましい。側壁面SXの面方位は、{0001}面に対して50°以上70°以下傾斜していることが好ましく、(000−1)面に対して50°以上70°以下傾斜していることがより好ましい。好ましくは、側壁面SXは、特にn−ドリフト層81の上層81B上の部分において、特殊面を有する。なお側壁面SXの向きは特に限定されるものではなく、たとえば、側壁面SXはエピタキシャル層90の上面P2に対して垂直であってもよい。
なお上記以外の構成については、上述した実施の形態1および2の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
この発明の実施の形態3によれば、終端領域ORに、耐圧を高めるためのガードリング領域73と、還流ダイオードとして機能し得る第2のトランジスタET2(JFET)とが配置される。これにより、終端領域ORが有効に利用される。この結果、半導体装置12の耐圧を高めつつ、半導体装置12の大きさを小さくすることができる。
さらにこの発明の実施の形態3によれば、終端領域ORに形成されたテラス部HX(第2の凹部)においてオーミック電極95がp+ゲート領域85およびn−ドリフト層81にオーミック接合される。これにより、オーミック電極95の面積を大きくすることができるため、JFETのスイッチング速度を高めることができる。
なお、上記実施の形態1〜3では、エピタキシャル層90(半導体層)は、全体としてn型の炭化珪素層である。つまり、上記実施の形態では、エピタキシャル層90の導電型である第1の導電型はn型であり、ボディ領域82およびゲート領域85の導電型である第2の導電型はp型である。p型の領域をn型のエピタキシャル層に形成することによって、半導体装置の製造し易さを向上させることができる。しかしながら第1の導電型がp型であり、かつ第2の導電型がn型であってもよい。
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
5 正極端子
6 負極端子
8 直流電源
9A 単相負荷
10,10−1〜10−4,11,12 半導体装置
61 マスク層
71 埋込p+領域
71T 電界緩和領域
80 単結晶基板
81 n−ドリフト層
82 pボディ領域
83 nソース領域
84 p+コンタクト領域
71D,85 p+ゲート領域
90 エピタキシャル層
91 ゲート絶縁膜
92 ゲート電極
93 層間絶縁膜
94 ソース電極94
95 オーミック電極
97 配線層
98 ドレイン電極
101 インバータ回路
ET1 第1のトランジスタ
ET2 第2のトランジスタ
IR 素子領域
OR 終端領域
TR,HX,HY トレンチ
6 負極端子
8 直流電源
9A 単相負荷
10,10−1〜10−4,11,12 半導体装置
61 マスク層
71 埋込p+領域
71T 電界緩和領域
80 単結晶基板
81 n−ドリフト層
82 pボディ領域
83 nソース領域
84 p+コンタクト領域
71D,85 p+ゲート領域
90 エピタキシャル層
91 ゲート絶縁膜
92 ゲート電極
93 層間絶縁膜
94 ソース電極94
95 オーミック電極
97 配線層
98 ドレイン電極
101 インバータ回路
ET1 第1のトランジスタ
ET2 第2のトランジスタ
IR 素子領域
OR 終端領域
TR,HX,HY トレンチ
Claims (11)
- 第1の主電極、第2の主電極および第1の制御電極を有する、電圧制御型の第1のトランジスタと、
第3の主電極、第4の主電極および第2の制御電極を有する、電圧制御型の第2のトランジスタとを備え、
前記第1の主電極と前記第3の主電極とが電気的に接続され、かつ、前記第2の主電極と前記第4の主電極および前記第2の制御電極とが電気的に接続される、半導体装置。 - 前記第1のトランジスタおよび前記第2のトランジスタは、ノーマリオフ型のトランジスタである、請求項1に記載の半導体装置。
- 前記第1のトランジスタは、金属酸化膜半導体型電界効果トランジスタであり、
前記第2のトランジスタは、接合型電界効果トランジスタである、請求項1または請求項2に記載の半導体装置。 - 第1の主面と、前記第1の主面に対して反対側に位置する第2の主面とを有する半導体層を備え、
前記半導体層は、
第1の導電型を有し、前記第1の主面を含むドリフト層と、
前記ドリフト層に設けられ、前記第1の導電型と異なる第2の導電型を有し、かつ、前記第1のトランジスタのボディ領域をなす第1の領域と、
前記ドリフト層から隔てられるように前記第1の領域に設けられ、前記第1の導電型を有し、かつ、前記第1のトランジスタのソース領域をなす第2の領域と、
前記ドリフト層において前記第1の領域から離れて配置され、前記第2の導電型を有し、かつ、前記第2のトランジスタのゲート領域をなす第3の領域とを含み、
前記第3の領域には、前記ドリフト層を前記第2の主面に露出させる開口部が設けられ、
前記ドリフト層と前記第2の領域とをつなぐように前記第1の領域上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられ、前記第1の制御電極をなすゲート電極と、
前記第1の主面と電気的に接続され、前記第1の主電極および前記第3の主電極をなす第1の電極と、
前記第2の領域上に設けられ、前記第2の主電極をなす第2の電極と、
前記第3の領域にオーミック接合されるとともに前記開口部を通じて前記ドリフト層にオーミック接合され、かつ、前記第4の主電極および前記第2の制御電極をなす第3の電極とをさらに備える、請求項1から請求項3のいずれか1項に記載の半導体装置。 - 前記第2の主面には、第1の凹部が形成されており、
前記第1の凹部の側壁面は、前記第2の主面から前記第2の領域および前記第1の領域を貫通して前記ドリフト層に至っており、
前記第1の凹部の底面は、前記ドリフト層に位置しており、
前記ゲート絶縁膜は、前記第1の凹部の側壁面および底面を覆うように配置される、請求項4に記載の半導体装置。 - 前記半導体層は、ワイドバンドギャップ半導体から構成される、請求項4または請求項5に記載の半導体装置。
- 前記半導体層は、炭化珪素から構成されており、
前記第1の凹部の側壁面の面方位は(000−1)面から50度以上70度以下傾いている、請求項5に記載の半導体装置。 - 前記半導体層は、
前記半導体層の厚さ方向において前記第1の領域と対向するように前記ドリフト層中に埋め込まれ、前記第2の導電型を有する第1の不純物領域をさらに含む、請求項4から請求項7のいずれか1項に記載の半導体装置。 - 前記半導体層は、
前記半導体層の厚さ方向において前記第3の領域と対向するように前記ドリフト層中に埋め込まれ、前記第2の導電型を有する第2の不純物領域をさらに含む、請求項4から請求項8のいずれか1項に記載の半導体装置。 - 前記第2の主面には、第2の凹部が形成されており、
前記第2の凹部の側壁面は、前記第2の主面から前記第3の領域を貫通して前記ドリフト層に至っており、
前記第2の凹部の底面は、前記ドリフト層に位置しており、
前記第3の電極は、前記第2の凹部の側壁面および底面を覆うように配置される、請求項4から請求項9のいずれか1項に記載の半導体装置。 - 前記半導体層は、炭化珪素から構成されており、
前記第2の凹部の側壁面の面方位は(000−1)面から50度以上70度以下傾いている、請求項10に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014036863A JP2015162579A (ja) | 2014-02-27 | 2014-02-27 | 半導体装置 |
Applications Claiming Priority (1)
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JP2014036863A JP2015162579A (ja) | 2014-02-27 | 2014-02-27 | 半導体装置 |
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JP2015162579A true JP2015162579A (ja) | 2015-09-07 |
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JP2014036863A Pending JP2015162579A (ja) | 2014-02-27 | 2014-02-27 | 半導体装置 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2018056421A (ja) * | 2016-09-30 | 2018-04-05 | 豊田合成株式会社 | 半導体装置 |
US10763353B2 (en) | 2018-03-09 | 2020-09-01 | Fuji Electric Co., Ltd. | Semiconductor device |
JP2021069221A (ja) * | 2019-10-25 | 2021-04-30 | 三菱電機株式会社 | 電力変換回路 |
WO2022190488A1 (ja) * | 2021-03-11 | 2022-09-15 | 株式会社デンソー | 半導体装置 |
CN116825780A (zh) * | 2023-08-31 | 2023-09-29 | 深圳平创半导体有限公司 | 半导体器件及其制作方法 |
-
2014
- 2014-02-27 JP JP2014036863A patent/JP2015162579A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
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US10763353B2 (en) | 2018-03-09 | 2020-09-01 | Fuji Electric Co., Ltd. | Semiconductor device |
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CN116825780A (zh) * | 2023-08-31 | 2023-09-29 | 深圳平创半导体有限公司 | 半导体器件及其制作方法 |
CN116825780B (zh) * | 2023-08-31 | 2023-10-31 | 深圳平创半导体有限公司 | 半导体器件及其制作方法 |
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