CN104078506B - 半导体器件 - Google Patents

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Abstract

本发明涉及半导体器件。在漂移层中形成第二导电类型的掩埋层和第二导电类型的下层。在第二导电类型的掩埋层的侧部和漂移层之间的边界中形成边界绝缘膜。第二导电类型的下层与第二导电类型的掩埋层的下端和边界绝缘膜的下端相接触。第二导电类型的掩埋层与源电极电连接。在第二导电类型的掩埋层的表面层中形成第二导电类型的高浓度层。

Description

半导体器件
该申请基于日本专利申请No.2013-061474，通过引用将其内容并入本文。
技术领域
本发明涉及一种半导体器件，并且涉及一种适用于例如包括垂直晶体管的半导体器件的技术。
背景技术
已知具有垂直晶体管的半导体器件。垂直晶体管被用在例如控制大电流的元件中。已知垂直晶体管具有沟槽栅极结构。作为具有沟槽栅极结构的垂直晶体管，有在例如美国专利No.7323386的说明书中公开的技术。在美国专利No.7323386的说明书中，晶体管具有如下的结构，其中在充当漏极的N+层上形成充当基极的N层和P层，并在P层的表面层上进一步形成充当源极的N+层。具有沟槽结构的栅电极从P层向N层延伸。栅电极的下端进入N层。
在美国专利No.7323386的说明书中，在沟槽的下部形成P屏蔽层，而不是栅电极。绝缘膜形成在栅电极和P屏蔽层之间，并且侧壁绝缘膜形成在P屏蔽层和N层之间。另外，美国专利No.7323386的说明书公开了，P屏蔽层和侧壁绝缘膜形成在与栅极分离的沟槽内，并且P屏蔽层连接至源电极。
垂直晶体管需要低导通电阻和抵抗漏极电压的高耐受电压。然而，通常，减小导通电阻和增加耐受电压处于权衡关系，因此不太可能彼此高度协调。
由本说明书的描述和附图将使其它问题和新特征变得更清晰。
发明内容
在一个实施例中，第二导电类型的掩埋层和第二导电类型的下层形成在充当漂移层的第一导电类型的第二层中。边界绝缘膜形成在第二导电类型的掩埋层的侧部和第一导电类型的第一层之间的边界中。第二导电类型的下层与第二导电类型的掩埋层和边界绝缘膜的下端相接触。
根据该实施例，能够实现彼此高度协调地减小导通电阻和增加耐受电压。
附图说明
结合附图，从某些优选实施例的下列描述，本发明的以上和其它目的、优势和特征将变得更加明显，其中：
图1是示出根据第一实施例的半导体器件的顶视图。
图2是其中从图1移除栅极焊盘、栅极互连和源电极的示意图。
图3是沿图2的A-A'线得到的截面图。
图4是示出垂直晶体管结构的截面图。
图5A至5C是示出制造半导体器件的方法的截面图。
图6A至6D是示出制造半导体器件的方法的截面图。
图7A和7D是示出制造半导体器件的方法的截面图。
图8A和8B是示出制造半导体器件的方法的截面图。
图9是示出通过模拟等势线的位置和垂直晶体管的耗尽层而获得结果的图。
图10是示出当不形成第二导电类型的掩埋层、第二导电类型的高浓度层和第二导电类型的下层时，通过模拟等势线的位置和垂直晶体管的耗尽层而获得结果的图。
图11是示出根据第二实施例的半导体器件中的第二导电类型的高浓度层和接触件之间的连接部分的结构的截面图。
图12是示出根据第三实施例的半导体器件的构造的截面图。
图13是示出根据第四实施例的半导体器件的构造的截面图。
图14是示出根据第五实施例的半导体器件的构造的截面图。
具体实施方式
现在将在本文中参考示例性实施例描述本发明。本领域技术人员应认识到，使用本发明的技术可以实现许多可替换的实施例，并且本发明不限制于为了解释目的而说明的实施例。
在下文中，将参考附图描述本发明的实施例。在所有的图中，相同的元件由相同的附图标记指示，并且将不再重复它们的描述。
（第一实施例）
图1是示出根据第一实施例的半导体器件SD的顶视图。图2是其中从图1移除栅极焊盘GEP1、栅极互连GEI2和源电极SOE的示意图。
该半导体器件SD包括垂直晶体管。如图2所示，垂直晶体管的栅电极GE例如是多晶硅层，并且被掩埋在形成在半导体衬底SUB的表面层中的栅极沟槽GTRN中。多个栅电极GE和多个栅极沟槽GTRN以彼此平行的方式提供。形成两个栅极互连GEI1使得在其间***栅电极GE和栅极沟槽GTRN。配置全部的多个栅电极GE使得其两端连接到栅极互连GEI1。栅极互连GEI1与栅电极GE整体形成，并且与栅电极GE类似被掩埋在栅极沟槽GTRN中。
两个栅极互连GEI1都通过接触件GEC1连接到栅极互连GEI2（见图1）。当在平面图中看时该栅互连GEI2包围着多个栅电极GE，并且其一部分与栅极互连GEI1重叠。栅电极GE的一部分充当栅极焊盘GEP1。该栅电极焊盘GEP1充当连接栅电极和外部的端子。同时，如图2所示，当在平面图中看时，在半导体衬底SUB中，底层焊盘GEP2被形成与栅极焊盘GEP1重叠的部分中。底层焊盘GEP2具有与栅电极GE的结构相同的结构，并且被配置成具有以下结构：其中将与栅电极GE的导电层相同的导电层掩埋在形成在半导体衬底SUB中的凹槽部分中。
如图1所示，源电极SOE形成在被栅极互连GEI2围绕的区域中。当在平面图中看时，该源极电极SOE位于与栅极互连GEI2位于其上的层相同的层上，并且与位于栅电极GE之间的且在栅电极GE上方的区域重叠。如图2所示，源极层SOU形成在位于半导体衬底SUB的一个表面中的栅电极GE之间的区域中。源极层SOU通过接触件SOC（图1和2中未示出）连接到源电极SOE。
另外，如图2所示，掩埋导电层VINC被掩埋在半导体衬底SUB中。当在平面图中看时，该掩埋导电层VINC被掩埋在形成在半导体衬底SUB中的沟槽内，并且围绕着栅极互连GEI1、多个栅电极GE和多个源极层SOU。该掩埋导电层VINC通过接触件GEC2连接到栅极互连GEI2。
第二导电类型的高浓度层DIF2形成在被半导体衬底SUB中的掩埋导电层VINC包围的区域内。配置该第二导电类型的高浓度层DIF2使得它的一部分突出到半导体衬底SUB的表面以充当暴露区域DIF2E，并且通过在暴露区域DIF2E中的接触件DIC连接到源电极SOE。在图所示的示例中，该暴露区域DIF2E位于其中形成了多个栅电极GE的区域的外部，并且平行于栅电极GE形成。即，当在平面图中看时，多个栅电极GE被暴露区域DIF2E***。暴露区域DIF2E的两端连接到栅极互连GET1。
另外，被半导体衬底SUB中的掩埋导电层ＶINC包围的区域通过接触件SBC连接到源电极SOE。在图所示的示例中，当在平面图中看时，接触件SBC位于掩埋导电层VINC和暴露区域DIF2E之间。
图3是沿图2的线A-A'得到的截面图。图4是示出垂直晶体管结构的截面图。同时，在图2中，没有示出图3中所示的层间绝缘层INSL。另外，在图3中，为了说明的目的示出了源电极SOE。在下面的描述中，将第一导电类型设置为N型，并且将第二导电类型设置为P型。然而，第一导电类型可以设置为P型，并且第二导电类型可以设置为N型。
配置半导体衬底SUB使得充当漂移层DRT（第一导电类型的第一层）的N型外延层EPI被层压到充当漏极层DRN的N+型基极衬底BSUB上。例如，该基极衬底BSUB是体硅衬底。外延层EPI是在基极衬底BSUB上外延生长的硅层。
P型基极层BSE（第二导电类型的层）和N+型源极层SOU（第一导电类型的第二层）形成在外延层EPI的表面层中。外延层EPI中不充当源极层SOU和基极层BSE的部分充当漂移层DRT。源极层SOU位于外延层EPI的表面层中，并且基极层BSE位于源极层SOU和漂移层DRT之间。
栅极沟槽GTRN提供在外延层EPI中，并且穿过源极层SOU和基极层BSE。栅极沟槽GTRN的下端位于漂移层DRT处。栅电极GE被掩埋于在栅极沟槽GTRN的厚度方向上与基极层BSE重叠的部分中。
第二导电类型的掩埋层DIF1和第二导电类型的下层DIF3形成在漂移层DRT中。边界绝缘膜SINS1形成在第二导电类型的掩埋层DIF1的侧部和漂移层DRT之间的边界中。第二导电类型的下层DIF3与第二导电类型的掩埋层DIF1的下端和边界绝缘膜SINS1的下端相接触。第二导电类型的掩埋层DIF1电连接到源电极SOE。同时，在图所示的示例中，当在平面图中看时，第二导电类型的下层DIF3覆盖了第二导电类型的掩埋层DIF1的全部。另外，形成第二导电类型的下层DIF3，使得在半导体衬底SUB的深度方向上延伸到比边界绝缘膜SINS1的下端和第二导电类型的掩埋层DIF1的下端更深的位置。第二导电类型的底层DIF3与例如第二导电类型的掩埋层DIF1的整个下端相接触，并且形成为延伸到比下端面更深的位置。
在本实施例中，第二导电类型的高浓度层DIF2形成在第二导电类型的掩埋层DIF1的表面层中。如上所述，第二导电类型的高浓度层DIF2的一部分暴露于半导体衬底SUB的表面，并且充当图2所示的暴露区域DIF2E。该暴露区域DIF2E通过接触件DIC连接到源电极SOE。即，第二导电类型的掩埋层DIF1通过第二导电类型的高浓度层DIF2和接触件DIC连接到源电极SOE。
在图所示的示例中，使用栅极沟槽GTRN的下部形成第二导电类型的掩埋层DIF1和边界绝缘膜SINS1。具体地，边界绝缘膜SINS1形成在栅极沟槽GTRN的侧壁的下部中。另外，第二导电类型的掩埋层DIF1掩埋在栅极沟槽GTRN的下部中。例如，第二导电类型的掩埋层DIF1是P型多晶硅层。由于这个原因，当在平面图中看时第二导电类型的掩埋层DIF1与栅电极GE重叠，并且边界绝缘膜SINS1的上部连接到栅极绝缘膜GINS的下部。同时，边界绝缘膜SINS2形成在栅电极GE和第二导电类型的掩埋层DIF1之间。
栅极沟槽GTRN中，在充当图2所示的暴露区域DIF2E的部分中没有形成栅极绝缘膜GINS和栅电极GE，而是使第二导电类型的高浓度层DIF2位于上端。
另外，漏电极DRE形成在与外延层EPI相对的基极衬底BSUB的表面上。如上所述，源电极SOE形成在半导体衬底SUB的一个表面侧上。在漏电极DRE和源电极SOE之间施加等于或者高于80V的电压，例如等于或者高于100V的电压。
同时，层间绝缘层INSL形成在源电极SOE和栅极互连GEI2与半导体衬底SUB之间。例如，层间绝缘层INSL是氧化硅膜。每个接触件（例如，接触件DIC、SOC、GEC1、GEC2和SBC）都掩埋在层间绝缘层INSL中。阻挡金属膜BM形成在源电极SOE和栅极互连GEI2与层间绝缘层INSL之间，以及每个接触件与层间绝缘层INSL之间。阻挡金属膜BM还形成在每个接触件的底部。
同时，源电极SOE、栅极互连GEI2和漏电极DRE例如由Al构成。每个接触件可以由不同于源电极SOE的金属（例如，W）构成，也可以由与源电极SOE相同的金属构成。在后者的情况下，每个接触件以与源电极SOE相同的工艺形成。
图5A至8B是示出制造半导体器件SD的方法的截面图。首先，准备其上形成有外延层EPI的基极衬底BSUB。接下来，如图5A所示，在外延层EPI上形成掩模膜MSK1。例如，掩模膜MSK1是氧化硅膜。
接下来，如图5B所示，在掩模膜MSK1上形成抗蚀剂图案RST。在充当栅极沟槽GTRN的区域上和在其中形成掩埋导电层VINC的区域上，抗蚀剂图案RST具有开口OP1。接下来，使用抗蚀剂图案RST作为掩模蚀刻掩模膜MSK1。由此，在掩模膜MSK1中在充当栅极沟槽GTRN的区域上形成了开口OP2。
之后，如图5C所示，移除抗蚀剂图案RST。接下来，使用掩模膜MSK1作为掩模蚀刻漂移层DRT。从而，形成了栅极沟槽GTRN。另外，通过该工艺还形成了用于掩埋该掩埋导电层VINC的沟槽和用于掩埋底层焊盘GEP2的凹部。
接下来，如图6A所示，使用掩模膜MSK1作为掩模热氧化外延层EPI。从而，在栅极沟槽GTRN的侧面和底部形成了边界绝缘膜SINS1。接下来，如图6B所示，使用各向异性蚀刻法移除边界绝缘膜SINS1中位于栅极沟槽GTRN底部的部分。
接下来，如图6C所示，使用掩模膜MSK1作为掩模将P型杂质离子注入到外延层EPI中。从而，在栅极沟槽GTRN的底部形成了第二导电类型的下层DIF3。
接下来，如图6D所示，例如，使用CVD法，在掩模膜MSK1上和在栅极沟槽GTRN中形成P型多晶硅膜。之后，使用回蚀刻法移除位于掩模膜MSK1上的多晶硅膜和位于栅极沟槽GTRN中的多晶硅膜的上部的一部分。从而，在栅极沟槽GTRN的下部掩埋了第二导电类型的掩埋层DIF1。同时，在该工艺中，防止在第二导电类型的掩埋层DIF1中形成第二导电类型的高浓度层DIF2的暴露区域DIF2E的部分被回蚀刻。为此，例如，使用抗蚀剂图案。
接下来，如图7A所示，使用掩模膜MSK1作为掩模，将P型杂质离子注入到第二导电类型的掩埋层DIF1的表面层中。从而，在第二导电类型的掩埋层DIF1的表面层中形成了第二导电类型的高浓度层DIF2。同时，在这种情况下，可以在掩模膜MSK1上形成抗蚀剂图案。
之后，如图7B所示，移除掩模膜MSK1。接下来，通过湿法蚀刻移除边界绝缘膜SINS1中没有被第二导电类型的掩埋层DIF1覆盖的部分。接下来，热氧化外延层EPI。从而，形成了热氧化膜DINS。在这种情况下，也热氧化了第二导电类型的高浓度层DIF2的表面层。该热氧化膜充当边界绝缘膜SINS2的一部分。
接下来，如图7C所示，例如，使用CVD法在栅极沟槽GTRN中和在外延层EPI上形成掩埋绝缘膜DEPI。从而，形成了边界绝缘膜SINS2。即，边界绝缘膜SINS2是掩埋绝缘膜DEPI和热氧化膜的叠层膜。在该工艺中，还在外延层EPI上形成掩埋绝缘膜DEPI。
接下来，如图7D所示，移除热氧化膜DINS。使用热氧化法形成栅极绝缘膜GINS。
之后，如图8A所示，例如，使用CVD法在栅极沟槽GTRN中和在外延层EPI上形成多晶硅膜。接下来，使用回蚀刻法移除位于外延层EPI上的多晶硅膜。从而，形成栅电极GE。另外，在该工艺中，还形成了栅极互连GEI1、掩埋导电层VINC和底层焊盘GEP2。
接下来，如图8B所示，移除位于外延层EPI上的掩埋绝缘膜DEPI和热氧化膜DINS。接下来，使用离子注入法在外延层EPI上形成源极层SOU和基极层BSE。
之后，形成层间绝缘层INSL、阻挡金属膜BM、每个接触件、源电极SOE、栅极互连GEI2和漏电极DRE。以这种方式，形成了半导体器件SD。
图9是示出通过模拟根据本实施例的半导体器件SD中包括的垂直晶体管的等势线的位置和耗尽层而获得结果的示意图。在图中，等势线用黑线表示。从图中，即使当施加在漏极层DRN和源极层SOU之间的电压Vds增加到例如60V或者100V时，在栅极沟槽GTRN的附近没有产生其上集中了电场的区域，即其中等势线之间的间隔密集的区域。由于这个原因，在半导体器件SD中，为了增加耐受电压不需要加厚漂移层DRT。因此，能够在保持低电阻的同时增加耐受电压。
同时，获得上述效果的原因是因为，如图9中的白线所示，当电压Vds增加时，漂移层DRT中栅极沟槽GTRN***的全部区域基本上被耗尽。这种耗尽的原因是因为将恒定电势（源极电势）施加到第二导电类型的掩埋层DIF1。尤其是，在本实施例中，在第二导电类型的掩埋层DIF1的表面层中形成了第二导电类型的高浓度层DIF2，并且通过第二导电类型的高浓度层DIF2施加了恒定电势。因此，有将恒定电势施加给第二导电类型的掩埋层DIF1的倾向。
另外，在本实施例中，由于形成了第二导电类型的下层DIF3，因此电场也没有被集中到边界绝缘膜SINS1的下端。当在平面图中看时，在第二导电类型的高浓度层DIF2覆盖第二导电类型的掩埋层DIF1的全部的情况下，这种效果变得特别大。由于这个原因，特别是，耐受电压会增加。
在这里，为了参考的目的，图10示出了在没有形成第二导电类型的掩埋层DIF1、第二导电类型的高浓度层DIF2和第二导电类型的底层DIF3时，通过模拟等势线的位置和垂直晶体管的耗尽层而获得结果。从图中，当没有形成第二导电类型的掩埋层DIF1、第二导电类型的高浓度层DIF2和第二导电类型的下层DIF3时，知道电场会集中在栅极沟槽GTRN的下端上。
另外，在上述实施例中，当形成栅极沟槽GTRN时，由于蚀刻，在外延层EPI中位于栅极沟槽GTRN底部的部分具有结晶度下降的可能性。由于这个原因，当在栅极沟槽GTRN的底部中存在PN结的界面时，在作为起点的界面中由于具有低结晶度的部分，有耐受电压泄漏和下降的可能。另一方面，在本实施例中，在外延层EPI中位于栅极沟槽GTRN下面的部分中，形成了第二导电类型的下层DIF3。由于这个原因，PN结与外延层EPI的界面位于比栅极沟槽GTRN的底部更低的位置。因此，能够抑制耐受电压泄漏和下降的产生。
（第二实施例）
图11是示出根据第二实施例的半导体器件SD中的第二导电类型的高浓度层DIF2和接触件DIC之间的连接部分的结构的截面图，并且其对应于第一实施例中的图3。除了连接部分结构以外，根据本实施例的半导体器件SD具有与根据第一实施例的半导体器件SD相同的构造。
在本实施例中，配置第二导电类型的掩埋层DIF1，使得其中形成第二导电类型的高浓度层DIF2的暴露区域DIF2E的区域也被设置成与其它部分基本相同的高度。接触件DIC形成得比第一实施例更深。另外，在接触件DIC的附近形成虚拟栅电极DGE，但是当在平面图中看时该虚拟栅电极DGE没有与接触件DIC重叠。同时，通过例如类似于第二导电类型的掩埋层DIF1的其它区域，形成其中在第二导电类型的掩埋层DIF1中形成暴露区域DIF2E的区域来获得这种构造。
在本实施例中，也能够获得与第一实施例相同的效果。
（第三实施例）
图12是示出根据第三实施例的半导体器件SD的构造的截面图，并且对应于第一实施例中的图4。除了形成第二导电类型的掩埋层DIF1具有多层结构以外，根据本实施例的半导体器件SD具有与根据第一或者第二实施例的半导体器件SD相同的构造。第二导电类型的掩埋层DIF1的多层结构是通过重复数次膜形成工艺和回蚀刻工艺获得的。在图所示的示例中，形成第二导电类型的掩埋层DIF1，以具有其中第二导电类型的掩埋层DIF11和DIF12以此顺序层压的两层结构。
第二导电类型的掩埋层DIF11和DIF12的杂质浓度彼此不同。第二导电类型的掩埋层DIF11可以具有比第二导电类型的掩埋层DIF12更高或者更低的杂质浓度。
在本实施例中，也能够获得与第一实施例相同的效果。另外，第二导电类型的掩埋层DIF1是通过重复多次膜形成工艺和回蚀刻工艺形成的。由于这个原因，即使在栅极沟槽GTRN的纵横比增加时，也能够在栅极沟槽GTRN的下部掩埋第二导电类型的掩埋层DIF1。
（第四实施例）
图13是示出根据第四实施例的半导体器件SD的构造的截面图，并且对应于第一实施例中的图4。除以下几点外，根据本实施例的半导体器件SD具有与根据第一至第三实施例的任一实施例的半导体器件SD相同的构造。
首先，当在平面图中看时，边界绝缘膜SINS1、第二导电类型的掩埋层DIF1、第二导电类型的高浓度层DIF2和第二导电类型的下层DIF3没有与栅电极GE和栅极绝缘膜GINS重叠，而是与栅电极GE和栅极绝缘膜GINS并列地形成。具体地，第二导电类型的高浓度层DIF2和第二导电类型的下层DIF3位于多个栅极沟槽GTRN之间。当在平面图中看时，源极层SOU和基极层BSE形成在栅极沟槽GTRN和边界绝缘膜SINS1之间。同时，形成边界绝缘膜SINS1、第二导电类型的掩埋层DIF1、第二导电类型的高浓度层DIF2和第二导电类型的下层DIF3的方法，与第一实施例中的方法相同。
即使在这种结构中，漂移层DRT中位于栅极沟槽GTRN之间的部分也会被耗尽。因此，会获得与第一实施例相同的效果。
（第五实施例）
图14是示出根据第五实施例的半导体器件SD的构造的截面图。除以下几点外，附图示出的示例具有与根据第四实施例的半导体器件SD相同的构造。
如上所述，多个栅极沟槽GTRN以相互平行的方式排列。源极层SOU和基极层BSE交替地形成在位于多个栅极沟槽GTRN之间的区域中。第二导电类型的掩埋层DIF1形成在多个栅极沟槽GTRN之间的剩余区域中。栅极沟槽GTRN的下部掩埋在边界绝缘膜SINS1中。
第二导电类型的高浓度层DIF2形成在第二导电类型的掩埋层DIF1的表面层中，并且第二导电类型的下层DIF3形成在第二导电类型的掩埋层DIF1的下面。
在本实施例中，由于漂移层DRT被耗尽，因此也会获得与第一实施例相同的效果。
如上所述，虽然基于其实施例已具体描述了发明者设计的发明，但是本发明不限制于上述实施例，而是不用说在不偏离该发明的范围的情况下可以进行各种改变和变更。
显而易见的是，本发明不限制于以上实施例，并且在不偏离该发明的范围和精神的情况下，可以进行变更和改变。

Claims (23)

1.一种半导体器件，包括：
第一导电类型的第一层；
在所述第一导电类型的所述第一层上方形成的第二导电类型的层；
在所述第二导电类型的所述层上方形成的所述第一导电类型的第二层；
栅极沟槽，所述栅极沟槽穿过所述第一导电类型的所述第二层和所述第二导电类型的所述层，并且所述栅极沟槽的下端到达所述第一导电类型的所述第一层；
在所述栅极沟槽的内壁中形成的栅极绝缘膜；
在所述栅极沟槽中掩埋的栅电极；
在所述第一导电类型的所述第一层中形成的所述第二导电类型的掩埋层，所述第二导电类型的所述掩埋层不与所述第二导电类型的所述层和所述第一导电类型的所述第二层重叠；
边界绝缘膜，所述边界绝缘膜位于所述第二导电类型的所述掩埋层的侧部和所述第一导电类型的所述第一层之间的边界中；
所述第二导电类型的下层，所述第二导电类型的所述下层形成在所述第一导电类型的所述第一层中，与所述第二导电类型的所述掩埋层和所述边界绝缘膜的下端相接触；
电极，所述电极形成在比所述第一导电类型的所述第二层高的位置，与所述第二导电类型的所述掩埋层电连接，和
漏电极，所述漏电极形成在所述第一导电类型的所述第一层下方并且电连接到所述第一导电类型的所述第一层。
2.根据权利要求1的半导体器件，其中当从平面图中看时所述第二导电类型的所述下层覆盖了所述第二导电类型的所述掩埋层的全部。
3.根据权利要求1的半导体器件，还包括：
所述第二导电类型的高浓度层，所述第二导电类型的所述高浓度层的至少一部分位于所述第二导电类型的所述掩埋层的表面层，并且所述第二导电类型的所述高浓度层具有比所述第二导电类型的所述掩埋层高的杂质浓度，
其中所述电极连接到所述第二导电类型的所述高浓度层。
4.根据权利要求1的半导体器件，其中当在平面图中看时所述第二导电类型的所述掩埋层与所述栅电极重叠，并且
所述边界绝缘膜的上部连接到所述栅极绝缘膜的下部。
5.根据权利要求1的半导体器件，其中当在平面图中看时所述第二导电类型的所述掩埋层和所述边界绝缘膜与所述栅电极和所述栅极绝缘膜并排。
6.根据权利要求5的半导体器件，其中多个栅极沟槽彼此并列地形成，
所述栅极绝缘膜和所述栅电极形成在所述多个栅极沟槽的每个中，并且
当在平面图中看时所述第二导电类型的所述掩埋层和所述边界绝缘膜位于所述多个栅极沟槽之间。
7.根据权利要求1的半导体器件，还包括：
连接到所述第一导电类型的所述第一层的漏电极；和
连接到所述第一导电类型的所述第二层的源电极，
其中在所述漏电极和所述源电极之间施加等于或者高于60V的电压。
8.根据权利要求1的半导体器件，其中所述第二导电类型的所述层完全在所述第一层之上。
9.根据权利要求1的半导体器件，其中所述边界绝缘膜的下端部分地伸出所述第二导电类型的所述下层。
10.根据权利要求1的半导体器件，其中所述掩埋层是多层结构，所述多层结构包括第一掩埋层和第二掩埋层，所述第一掩埋层接触所述下层并且所述第二掩埋层接触所述第一掩埋层的顶表面。
11.根据权利要求10的半导体器件，其中所述第一掩埋层具有与所述第二掩埋层不同的杂质浓度。
12.一种半导体器件，包括：
第一导电类型的第一层；
在所述第一导电类型的所述第一层上方形成的第二导电类型的层；
在所述第二导电类型的所述层上方形成的所述第一导电类型的第二层；
栅极沟槽，所述栅极沟槽穿过所述第一导电类型的所述第二层和所述第二导电类型的所述层，并且所述栅极沟槽的下端到达所述第一导电类型的所述第一层；
在所述第一导电类型的所述第一层中形成的所述第二导电类型的掩埋层，所述第二导电类型的所述掩埋层不与所述第二导电类型的所述层和所述第一导电类型的所述第二层重叠；
边界绝缘膜，所述边界绝缘膜位于所述第二导电类型的所述掩埋层的侧部和所述第一导电类型的所述第一层之间的边界中；
所述第二导电类型的下层，所述第二导电类型的所述下层形成在所述第一导电类型的所述第一层中，与所述第二导电类型的所述掩埋层和所述边界绝缘膜的下端相接触；
电极，所述电极形成在比所述第一导电类型的所述第二层高的位置，与所述第二导电类型的所述掩埋层电连接；和
栅电极，所述栅电极形成为与所述边界绝缘膜相邻，并且在所述栅极沟槽的外部。
13.一种半导体器件，包括：
第一导电类型的第一层；
在所述第一导电类型的所述第一层上方形成的第二导电类型的层；
在所述第二导电类型的所述层上方形成的所述第一导电类型的第二层；
多个栅极沟槽，所述多个栅极沟槽彼此并列形成，每个所述栅极沟槽穿过所述第一导电类型的所述第二层和所述第二导电类型的所述层，并且每个所述栅极沟槽的下端到达所述第一导电类型的所述第一层；
在每个所述栅极沟槽的内壁中形成的栅极绝缘膜；
在每个所述栅极沟槽中掩埋的栅电极；
在所述第一导电类型的所述第一层中形成的所述第二导电类型的掩埋层，所述第二导电类型的所述掩埋层不与所述第二导电类型的所述层和所述第一导电类型的所述第二层重叠；
边界绝缘膜，所述边界绝缘膜位于所述第二导电类型的所述掩埋层的侧部和所述第一导电类型的所述第一层之间的边界中；
所述第二导电类型的下层，所述第二导电类型的所述下层形成在所述第一导电类型的所述第一层中，与所述第二导电类型的所述掩埋层和所述边界绝缘膜的下端相接触；和
电极，所述电极形成在比所述第一导电类型的所述第二层高的位置，与所述第二导电类型的所述掩埋层电连接，
其中，当在平面图中看时所述第二导电类型的所述掩埋层和所述边界绝缘膜位于所述多个栅极沟槽之间，并且与所述栅电极和所述栅极绝缘膜并排。
14.一种半导体器件，包括：
第一导电类型的第一导体层；
在所述第一导体层上方形成的所述第一导电类型的第二导体层；
在所述第二导体层上方形成的第二导电类型的第三导体层；
栅极沟槽，所述栅极沟槽穿过所述第三导体层并且形成在所述第二导体层中；
第一绝缘膜，所述第一绝缘膜形成在所述栅极沟槽的内壁上以便接触所述第二导体层；
第二绝缘膜，所述第二绝缘膜形成在所述栅极沟槽的所述内壁上以便接触所述第三导体层；
第一掩埋导体层，所述第一掩埋导体层形成在所述栅极沟槽中以便接触所述第一绝缘膜；
栅电极，所述栅电极形成在所述栅极沟槽中以便接触所述第二绝缘膜；
所述第二导电类型的第四导体层，所述第二导电类型的所述第四导体层形成在所述第一掩埋导体层的下端和所述栅极沟槽的下端；和形成在所述第三导体层上方的所述第一导电类型的第五导体层，
其中所述第一绝缘膜比所述第二绝缘膜厚。
15.根据权利要求14的半导体器件，还包括：
第三绝缘膜，所述第三绝缘膜位于所述第一掩埋导体层和所述栅电极之间。
16.根据权利要求14的半导体器件，
其中所述第四导体层与所述第一绝缘膜接触。
17.根据权利要求14的半导体器件，
其中所述第四导体层的宽度大于所述第一掩埋导体层的宽度。
18.根据权利要求14的半导体器件，
其中所述第一掩埋导体层包括多晶硅，所述第四导体层形成在所述第二导体层中。
19.根据权利要求14的半导体器件，还包括：
形成在所述第一掩埋导体层上方的所述第一导电类型的第二掩埋导体层。
20.根据权利要求19的半导体器件，
其中所述第二掩埋导体层的杂质浓度高于所述第一掩埋导体层的杂质浓度。
21.根据权利要求14的半导体器件，还包括：
位于所述第一导体层下方的漏电极。
22.根据权利要求14的半导体器件，还包括：
位于所述第五导体层上方的源电极，所述第二导体层电连接到所述源电极。
23.一种半导体器件，包括：
第一导体层；
在所述第一导体层上方形成的第二导体层；
在所述第二导体层上方形成的第三导体层，所述第三导体层具有与所述第二导体层不同的导电类型；
栅极沟槽，所述栅极沟槽穿过所述第三导体层并且进入所述第二导体层中，所述栅极沟槽在第一方向上具有基本上均匀的宽度；
第一掩埋导体层，所述第一掩埋导体层形成在所述栅极沟槽中，所述第一掩埋导体层包括第一上表面、定位成比所述第一上表面高的第二上表面、以及在所述第一上表面和所述第二上表面之间的第三上表面；
栅电极，所述栅电极形成在所述第一掩埋导体层的所述第一上表面上方，与所述第一掩埋导体层的所述第三上表面邻近，并且在所述栅极沟槽中；和
栅极绝缘膜，所述栅极绝缘膜在所述栅电极和所述第三导体层之间并且在所述第一掩埋导体层和所述第二导电层之间，
其中所述栅电极在所述第一方向上具有最宽的宽度，该宽度小于所述第一掩埋导体层在所述第一方向上的宽度。
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