CN103094321B - 二维屏蔽栅晶体管器件及其制备方法 - Google Patents
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Abstract
本发明是二维屏蔽栅晶体管器件及其制备方法。屏蔽栅晶体管器件包括形成在第一层次上的半导体衬底中的一个或多个屏蔽电极，以及形成在第二层次上的半导体衬底中的一个或多个栅极电极，第二层次与第一层次不同。一个或多个栅极电极的一个或多个部分与一个或多个屏蔽电极的一个或多个部分重叠。至少一部分栅极电极的方向不平行于一个或多个屏蔽电极。屏蔽电极与半导体衬底电绝缘，一个或多个栅极电极与衬底以及屏蔽电极电绝缘。
Description
技术领域
本发明主要涉及晶体管，更确切地说是设计屏蔽栅晶体管器件及其制备方法。
背景技术
由于屏蔽栅晶体管具有许多优良的特性，因此比传统的晶体管（例如传统的沟槽MOSFET（金属氧化物半导体场效应晶体管））更加利于应用。屏蔽栅沟槽晶体管（SGT）具有很低的栅漏电容Cgd，很低的导通电阻RDSon，以及很高的晶体管击穿电压。对于传统的沟槽MOSFET而言，通道中放置多个沟槽，在降低导通电阻的同时，也增大了整体的栅漏电容。引入屏蔽栅沟槽MOSFET，通过将栅极与漂流区中的电场屏蔽起来，改进该问题，从而大幅降低了栅漏电容。屏蔽栅沟槽MOSFET结构在漂流区中具有较高的杂质载流子浓度，还为器件的击穿电压提供了额外的益处，从而降低了导通电阻。
当前有一些文献中提出了屏蔽栅沟槽MOSFET器件，例如Baliga在美国专利5,998,833中所述。
屏蔽栅沟槽MOSFET改良的性能特点特别适用于功率切换器件，例如开关转换器，通常称为同步降压转换器（一种直流-直流转换器，其中输出电压低于输入电压）。屏蔽栅沟槽MOSFET尤其适用于同步降压转换器中的高端开关。然而，对于作为同步整流器的低端开关，体二极管反向恢复时过量的电荷会增大功率耗散，降低转换器效率。
带有屏蔽栅的SGT在电源电势处具有低RDSon。在栅极电极下方的屏蔽电极降低了栅漏电容。
在传统的SGT设计中，屏蔽电极和栅极电极形成在自对准工艺中，自对准工艺利用单独的掩膜，制备一组沟槽，用于栅极电极和屏蔽电极。然而，屏蔽电极和栅极电极的结构要求不同。例如，由于屏蔽电极处于电源电势，因此屏蔽电极必须与形成沟槽的半导体层绝缘。通常在外延层和屏蔽电极之间使用厚氧化物，抵御击穿。在邻近的屏蔽电极之间还有一个台面结构。当成比例地缩小器件时，台面结构会靠的很近，无法为厚氧化物留出足够空间，从而出现问题。
正是在这一前提下，提出了本发明的各种实施例。
发明内容
本发明提供一种屏蔽栅晶体管器件，包括：
一个半导体衬底；
一个或多个屏蔽电极，形成在半导体衬底中的第一层次上，其中所述的一个或多个屏蔽电极与半导体衬底电绝缘；
一个或多个栅极电极，形成在半导体衬底中的第二层次上，所述的第二层次与所述的第一层次不同，其中所述的一个或多个栅极电极与所述的半导体衬底和所述的一个或多个屏蔽电极电绝缘，其中至少一部分所述的一个或多个栅极电极的方向不平行于所述的一个或多个屏蔽电极，其中所述的一个或多个栅极电极的一个或多个部分与一个或多个屏蔽沟槽的一个或多个部分重叠。
上述屏蔽栅晶体管器件，第二层次在一个或多个屏蔽电极和半导体衬底的表面之间。
上述的屏蔽栅晶体管器件，一个或多个屏蔽电极的宽度与一个或多个栅极电极的宽度不同。
上述的屏蔽栅晶体管器件，一个或多个屏蔽电极的间距与一个或多个栅极电极的间距不同。
上述的屏蔽栅晶体管器件，一个或多个栅极电极的间距小于2.5微米。
上述的屏蔽栅晶体管器件，一个或多个栅极电极的间距小于1微米。
上述的屏蔽栅晶体管器件，至少一部分一个或多个栅极电极的方向垂直于一个或多个屏蔽电极。
上述的屏蔽栅晶体管器件，至少一部分一个或多个栅极电极的方向不垂直于一个或多个屏蔽电极。
上述的屏蔽栅晶体管器件，一个或多个栅极电极包括一个或多个封闭式晶胞电极。
上述的屏蔽栅晶体管器件，一个或多个封闭式晶胞电极包括一个或多个蜂窝状封闭式晶胞结构。
上述屏蔽栅晶体管器件，半导体衬底包括第一导电类型的漏极区，半导体衬底还包括在一个或多个栅极电极附近的本体区，其中本体区的第二导电类型与第一导电类型相反。
上述屏蔽栅晶体管器件，半导体衬底包括在一个或多个栅极电极附近的源极区，其中第一导电类型的源极区的掺杂浓度大于漏极区，其中本体区设置在源极区和漏极区之间。
上述的屏蔽栅晶体管器件，第一导电类型为N-型，第二导电类型为P-型。
此外，本发明还提供一种用于制备屏蔽栅晶体管器件的方法，该方法包括：
a）在半导体衬底中的第一层次上制备一个或多个屏蔽电极，其中一个或多个屏蔽电极与半导体衬底电绝缘；
b）在半导体衬底中的第二层次上，而非第一层次上，制备一个或多个栅极电极，其中一个或多个栅极电极与半导体衬底和一个或多个屏蔽电极电绝缘，其中至少一部分一个或多个栅极电极的方向不平行于一个或多个屏蔽电极，其中一个或多个栅极电极的一个或多个部分与一个或多个屏蔽沟槽的一个或多个部分重叠。
上述的方法，制备一个或多个栅极电极包括在半导体衬底中制备一个或多个栅极沟槽，在一个或多个栅极沟槽中制备一个或多个栅极电极，其中栅极电极与半导体衬底以及一个或多个屏蔽电极电绝缘，其中一个或多个栅极沟槽的一个或多个部分的方向不平行于一个或多个屏蔽电极，其中一个或多个栅极电极的一个或多个部分与一个或多个屏蔽电极重叠。
上述的方法，一个或多个栅极电极形成在一个或多个屏蔽电极和半导体衬底的表面之间的层次上。
上述的方法，制备一个或多个屏蔽电极包括在半导体衬底中制备一个或多个屏蔽沟槽；并且在一个或多个屏蔽沟槽中制备一个或多个屏蔽电极，一个或多个屏蔽电极与半导体衬底以及一个或多个栅极电极电绝缘。
上述的方法，制备一个或多个栅极电极包括在半导体衬底中一个或多个屏蔽电极和半导体衬底的表面之间的层次上制备一个或多个栅极沟槽，并且在一个或多个栅极沟槽中制备一个或多个栅极电极，与半导体衬底以及一个或多个屏蔽电极电绝缘，其中一个或多个栅极沟槽的方向不平行于一个或多个屏蔽沟槽，其中一个或多个栅极沟槽的一个或多个部分与一个或多个屏蔽沟槽重叠。
上述的方法，一个或多个屏蔽沟槽的间距与一个或多个栅极沟槽的间距不同。
上述的方法，制备一个或多个栅极沟槽包括制备至少一部分一个或多个栅极沟槽，其方向垂直于一个或多个屏蔽沟槽。
上述的方法，制备一个或多个栅极沟槽包括制备至少一部分一个或多个栅极沟槽，其方向不垂直于一个或多个屏蔽沟槽。
上述的方法，制备一个或多个栅极沟槽包括制备一个或多个封闭式晶胞沟槽。
上述的方法，一个或多个封闭式晶胞沟槽包括一个或多个蜂窝状封闭式晶胞结构。
上述的方法，半导体衬底包括一个第一导电类型的漏极区，该方法还包括在这种一个或多个栅极电极附近的半导体衬底中制备一个本体区，其中本体区为与第一导电类型相反的第二导电类型。
上述的方法，还包括在一个或多个栅极电极附近的半导体衬底中，制备一个源极区，其中第一导电类型的源极区的掺杂浓度高于漏极区，本体区设置在源极区和漏极区之间。
上述的方法，制备一个或多个屏蔽沟槽包括利用具有第一沟槽图案的第一掩膜，刻蚀半导体衬底，其中制备一个或多个栅极沟槽包括利用具有第二沟槽图案的第二掩膜，第二沟槽图案与第一沟槽图案不同。
附图说明
阅读以下详细说明并参照以下附图之后，本发明的特征和优势将显而易见：
图1表示一种原有技术的屏蔽栅晶体管的剖面示意图。
图2表示RDSon与栅极电极和屏蔽电极间距的变化关系图。
图3A表示依据本发明的一个实施例，一种屏蔽栅晶体管的三维图。
图3B表示图3A所示器件中除去一部分氧化物的另一个三维图。
图3C表示图3A和图3B所示的屏蔽栅晶体管的俯视示意图。
图3D表示图3A沿线A-A的剖面示意图。
图3E表示图3A沿线B-B的剖面示意图。
图3F表示图3A沿线C-C的剖面示意图。
图3G表示图3A沿线D-D的剖面示意图。
图4表示依据本发明的一个可选实施例，具有封闭晶胞结构的屏蔽栅晶体管的俯视示意图。
图5表示依据本发明的另一个可选实施例，具有不同的封闭晶胞结构的屏蔽栅晶体管的俯视示意图。
图6A-6P表示图3A-3G所示器件的制备方法的一系列剖面示意图。
具体实施方式
以下详细说明并参照附图，用于解释说明本发明的典型实施例。在这种情况下，参照图中所示的方向，使用方向术语，例如“顶部”、“底部”、“正面”、“背面”、“前面”、“后面”等。由于本发明的实施例可以置于不同的方向上，因此所述的方向术语用于解释说明，并不作为局限。应明确也可以适用其他实施例，结构或逻辑上的调整不能偏离本发明的范围。因此，以下详细说明并不作为局限，本发明的范围应由所附的权利要求书限定。
引言，图1表示一种典型的原有技术的屏蔽栅晶体管器件100。器件100通常形成在半导体衬底101上，掺杂半导体衬底101的底部，作为漏极。本体区102的掺杂类型与漏极相反，本体区102形成在衬底101的表面附近。源极区104形成在衬底表面上或表面附近的本体区102中。源极区104的掺杂类型与本体区102相反，但具有比漏极区更重的掺杂浓度。源极区104电连接到源极金属103上，例如通过势垒金属105和导电插头107。
沟槽106穿过本体区102，形成在衬底中。沟槽106内衬绝缘材料108（例如氧化物）。屏蔽电极110形成在每个沟槽106的底部。栅极电极112形成在顶部。通过沟槽106中的绝缘材料108，栅极电极112与屏蔽电极110以及半导体衬底101电绝缘。另一个绝缘材料114使栅极电极112与源极金属103电绝缘。
原有技术的屏蔽栅晶体管经常在同一沟槽中制备屏蔽电极110和栅极电极112。这样只在自对准工艺中屏蔽电极和栅极电极的制备时使用一组沟槽（因此只有一个掩膜），从而简化了制备工艺。减少掩膜的数量可以大幅降低制备成本。
当在“开启”状态时，必须降低器件100的源漏电阻。可以通过减小晶胞间距pc，来降低该电阻（也可以表示为RDSon）。然而，由于屏蔽电极110和栅极电极112的绝缘要求不同，随着晶胞间距的缩小，会出现许多问题。确切地说，栅极电极112通过沟槽106侧壁上比较薄的氧化物绝缘。与之相比，由于屏蔽电极110处于电源电势，并且周围的衬底101处于漏极电势，因此屏蔽电极110通常需要较厚的氧化物绝缘。对于指定的器件来说，源漏电压差是固定的。绝缘材料108必须非常厚，足以抵御击穿，击穿取决于绝缘材料108中的电场强度。电场强度与电压成正比，与绝缘物厚度成反比。发生击穿的电场通常具有绝缘材料的属性。
当晶胞间距减小时，绝缘物必须保持一定的厚度。这包括减小屏蔽电极110的宽度。当晶胞间距低于某个值时，屏蔽电极就会变得过于薄，而无法制备。不幸的是，如果使用相同的沟槽制备屏蔽电极和栅极电极，那么沟槽106的间距将决定晶胞间距。
该问题可以用图2表示，图2形象地表示出了RDSon作为晶胞间距函数的趋势。由于晶胞结构与屏蔽电极无关，点划线表示RDSon的效果与间距之间的关系。虚线表示屏蔽电极对RDSon造成的影响。实线表示晶胞结构和屏蔽电极的共同影响。要注意的是，晶胞结构本身有一个最佳尺寸popt c，屏蔽有一个不同的最佳尺寸popt s。由于屏蔽间距与晶胞的间距相同，因此器件100的设计并不能完全满足晶胞间距和屏蔽间距。
问题的解决方案，本发明的实施例通过退耦合屏蔽电极和栅极电极结构，解决上述问题。确切地说，屏蔽电极和栅极电极以非平行和重叠的方式，形成在不同的层次上，这里所言的屏蔽电极、栅极电极形成在不同的层次上含有它们分别形成在衬底中的不同深度的层次上之意。这种结构使得屏蔽电极的间距与晶胞间距无关。例如，不是在同一沟槽中制备屏蔽电极和栅极电极，而是屏蔽电极形成在较低层次上的第一组沟槽（例如较深的第一组沟槽）中，栅极电极形成在较高层次上的第二组沟槽（例如较之第一组沟槽而相对较浅的第二组沟槽）中，第二组沟槽与第一组沟槽重叠，但至少有一部分不与第一组平行。还可选择，例如对于底部源极功率器件来说，依据本发明的实施例，屏蔽栅晶体管器件的栅极电极位于衬底的底部附近，屏蔽电极位于衬底顶部附近。
虽然这项技术使用单独的掩膜制备屏蔽电极和栅极电极，但是不需要相应地测量屏蔽电极的间距，就可以确定晶胞间距的尺寸。此外，由于栅极电极从屏蔽退耦而来，因此栅极电极可以是封闭式晶胞的形成。
实施例，图3A-3G表示依据本发明的一个实施例，屏蔽栅晶体管器件300的一部分。器件300形成在半导体衬底301上，衬底301可以由适当掺杂的硅制成。掺杂衬底301的底部，提供所需的第一导电类型（例如N-型或P-型）。衬底301的底部可以作为器件300的漏极。与器件100类似，本体部分302和源极区304可以形成在衬底301的上部。对本体部分302进行掺杂，为本体部分302提供与衬底301的底部的第一导电类型相反的第二导电类型。用第一导电类型的掺杂物掺杂源极区304，但第一导电类型的源极区304的掺杂物浓度高于衬底301的底部。作为示例，但不作为局限，衬底301的底部可以掺杂N-型掺杂物，本体区302可以掺杂P-型掺杂物，源极区304可以用N-型掺杂物重掺杂。
一个或多个屏蔽电极310形成在第一层次上的半导体衬底301中。屏蔽电极310与半导体衬底301电绝缘，例如通过绝缘材料308（如氧化物或氮化物），覆盖一组屏蔽沟槽306的侧壁，其中屏蔽电极310就形成在屏蔽沟槽306中。一个或多个栅极电极312形成在第二层次上的半导体衬底301中，在屏蔽电极和衬底的表面之间。栅极电极312与半导体衬底301电绝缘，并且与一个或多个屏蔽电极310电绝缘。作为示例，但不作为局限，如图3D所示，栅极电极312可以形成在栅极沟槽307中。栅极沟槽307的侧壁内衬绝缘材料，例如氧化物或氮化物。内衬于栅极沟槽307的侧壁的绝缘材料可以与覆盖屏蔽沟槽306侧壁的绝缘材料308所用的材料相同。至少一部分栅极电极312的方向不与屏蔽电极310相同，栅极电极的一个或多个部分与屏蔽电极的一个或多个部分重叠。
作为示例，但不作为局限，如图3A-3C所示，屏蔽电极310的方向与栅极电极312垂直。为了清楚地展现栅极电极和屏蔽电极的结构，在图3B中除去了绝缘材料308，以揭示电极的结构。
器件300除了一部分屏蔽电极310和栅极电极312相互重叠，但不相互平行之外，其他都与图1所示的器件100的结构类似，在图3A-3G所示的示例中，屏蔽电极310和栅极电极312的方向相互垂直。然而，在可选实施例中，屏蔽电极和栅极电极只要不平行即可，并不一定相互垂直。
器件300的结构使屏蔽电极的间距ps与晶胞间距（或称单元间距）pc不同，晶胞间距pc即为栅极电极的间距。此外，优化屏蔽电极的宽度可以与栅极沟槽307的宽度或栅极电极312的宽度无关。器件300的设计可以单独减小晶胞间距和屏蔽间距。这在晶胞间距小于2.5微米的高压器件中，以及在晶胞间距小于1微米的低压器件中格外有用。本发明的实施例尤其适用于晶胞间距在0.5微米至1.0微米之间范围内的晶胞间距。
在封闭式晶胞屏蔽栅晶体管器件中，本发明的实施例也允许晶胞间距的尺寸和屏蔽电极间距的尺寸无关。作为示例，如图4所示，可以通过栅极电极412制备一系列封闭式晶胞（或称封闭式单元），栅极电极具有垂直于屏蔽电极410的部分，屏蔽电极410形成在半导体衬底的较低层次上。栅极电极412也包括平行于屏蔽电极410的部分。栅极电极的垂直和平行部分构成矩形的封闭式晶胞。同器件300一样，屏蔽电极可以形成在屏蔽沟槽406中，栅极电极可以形成在适当配置的栅极沟槽407中。栅极电极和屏蔽电极可以与半导体衬底绝缘，并且相互绝缘，例如通过绝缘材料（例如氧化物）。
虽然在图4所示的示例中，屏蔽电极410形成在作为平行沟槽的屏蔽沟槽406中，平行沟槽的屏蔽沟槽406的方向与部分栅极沟槽407垂直，但是在本发明的其他实施例中，屏蔽沟槽和部分栅极沟槽并不垂直。此外，依据其他可选实施例，封闭式晶胞结构的形状可以是非矩形。例如，如图5所示，屏蔽栅晶体管器件500具有栅极电极512，以蜂窝形状构成六角形封闭式晶胞，重叠下面的屏蔽电极510的图案。
本发明的实施例包括制备上述类型的屏蔽栅晶体管器件的方法。作为示例，但不作为局限，类似于图3A-3G所示器件300的屏蔽栅晶体管器件可以依照图6A-6P所示方法制备，表示不同步骤和与图3C所示的剖面有关的不同剖面的制备情况。
如图6A所示，制备工艺从在衬底301上制备绝缘物的初始层（例如氧化物331）开始。光致抗蚀剂332可以形成在氧化物331上，然后经光刻工艺的曝光显影。如图6B所示，通过形成在光致抗蚀剂332中的开口（未标注），刻蚀氧化物331并形成其中的开口333。除去作为沟槽掩膜的光致抗蚀剂332，然后通过氧化物331中的开口333，在半导体衬底301中实施刻蚀形成屏蔽沟槽306，如图6C所示。如图6D所示，在衬底301的裸露部分上制备衬里绝缘物308（例如另一种氧化物），包括屏蔽沟槽306的侧壁和底部。然后制备导电材料309（例如多晶硅），覆盖衬里绝缘物308，并填充沟槽306的剩余部分，如图6E所示。回刻导电材料309，如图6F所示，保留在屏蔽沟槽306底部构成屏蔽电极310的那一部分。然后，通过氧化物沉积，利用绝缘物308-1（例如氧化物）填满屏蔽沟槽306未被衬里绝缘物308和栅极电极310占据的剩余部分，随后进行平整化，例如采用化学机械研磨，除去衬底301顶面上方的绝缘物308-1，如图6G所示。
沉积或以其他方式制备一个额外的绝缘物308’（例如另一种氧化物），覆盖半导体衬底301的表面，如图6H所示。然后，用光致抗蚀剂334覆盖衬底301表面上的额外的绝缘物308’，光致抗蚀剂334经曝光显影后，形成开口335的图案。抗蚀剂334的图案与光致抗蚀剂332不同，例如使用与制备屏蔽沟槽306的沟槽图案不同的掩膜。如图6I所示，通过开口335，刻蚀部分额外的绝缘物308’以及绝缘物308-1，以制备部分栅极沟槽307。刻蚀工艺可以刻蚀额外的绝缘物308’以及绝缘物308-1，但不是衬底301。在后续的刻蚀过程中，通过光致抗蚀剂334中的开口335和前述刻蚀步骤中在额外的绝缘物308’中形成的开口（未标注），刻蚀衬底301，以构成栅极沟槽307的剩余部分，如图6J所示。除去光致抗蚀剂334和额外的绝缘物308’之后，进行牺牲氧化以及氧化物刻蚀，然后在栅极沟槽307的侧壁和底部制备栅极绝缘物308”（例如一种栅极氧化物），同时所制备的另一部分栅极绝缘物308”还覆盖栅极沟槽307之间的衬底301的表面部分，如图6K所示。在衬底301上方，沉积或以其他方式制备导电材料311，例如多晶硅，覆盖衬底表面并填充栅极沟槽307。
然后，回刻导电材料311，保留仅仅在栅极沟槽307中的那一部分，作为栅极电极312，如图6M所示。绝缘物308在屏蔽电极310和衬底310之间提供电绝缘，绝缘物308-1在栅极电极312和屏蔽电极310之间提供电绝缘，栅极绝缘物308”在栅极电极312和衬底301之间提供电绝缘，如图6N所示，在衬底301的表面中通过栅极电极312附近的栅极绝缘物308”，植入合适的掺杂离子，以制备本体区302。源极区304形成在栅极电极312附近，例如通过在衬底301的表面内植入合适的掺杂离子，如图6O所示。
沉积或以其他方式制备一个最终的绝缘物308’’’，使栅极电极312电绝缘。作为示例，但不作为局限，最终的绝缘物308’’’可以是低温氧化物或含有硼酸的硅玻璃（BPSG）。
本发明的实施例可以在减小屏蔽栅晶体管器件的晶胞间距时，单独优化晶胞间距和屏蔽电极间距。通过独立的优化晶胞间距和屏蔽间距，无需牺牲器件性能（例如输出电容增大）就能降低RDSon。
尽管本发明关于某些较佳的版本已经做了详细的叙述，但是仍可能存在其他版本。因此，本发明的范围不应由上述说明决定，与之相反，本发明的范围应参照所附的权利要求书及其全部等效内容。任何可选件（无论首选与否），都可与其他任何可选件（无论首选与否）组合。在以下权利要求中，除非特别声明，否则不定冠词“一个”或“一种”都指下文内容中的一个或多个项目的数量。除非用“意思是”明确指出限定功能，否则所附的权利要求书并不应认为是意义和功能的局限。任何没有用“意思是”明确指出限定功能的项目，不应认为是35 USC § 112, ¶ 6中所述条款的“意思”或“步骤”。
Claims (26)
1.一种屏蔽栅晶体管器件，其特征在于，包括：
一个半导体衬底；
一个或多个屏蔽电极，形成在半导体衬底中的第一层次上，其中所述的一个或多个屏蔽电极与半导体衬底电绝缘；
一个或多个栅极电极，形成在半导体衬底中的第二层次上，所述的第二层次与所述的第一层次不同，其中所述的一个或多个栅极电极与所述的半导体衬底和所述的一个或多个屏蔽电极电绝缘，其中至少一部分所述的一个或多个栅极电极的方向不平行于所述的一个或多个屏蔽电极，其中所述的一个或多个栅极电极的一个或多个部分与一个或多个屏蔽电极的一个或多个部分重叠。
2.如权利要求1所述的屏蔽栅晶体管器件，其特征在于，所述的第二层次在一个或多个屏蔽电极和半导体衬底的表面之间。
3.如权利要求1所述的屏蔽栅晶体管器件，其特征在于，一个或多个屏蔽电极的宽度与一个或多个栅极电极的宽度不同。
4.如权利要求1或3所述的屏蔽栅晶体管器件，其特征在于，一个或多个屏蔽电极的间距与一个或多个栅极电极的间距不同。
5.如权利要求1所述的屏蔽栅晶体管器件，其特征在于，一个或多个栅极电极的间距小于2.5微米。
6.如权利要求1所述的屏蔽栅晶体管器件，其特征在于，一个或多个栅极电极的间距小于1微米。
7.如权利要求1所述的屏蔽栅晶体管器件，其特征在于，至少一部分一个或多个栅极电极的方向垂直于一个或多个屏蔽电极。
8.如权利要求1所述的屏蔽栅晶体管器件，其特征在于，至少一部分一个或多个栅极电极的方向不垂直于一个或多个屏蔽电极。
9.如权利要求1所述的屏蔽栅晶体管器件，其特征在于，一个或多个栅极电极包括一个或多个封闭式晶胞电极。
10.如权利要求9所述的屏蔽栅晶体管器件，其特征在于，一个或多个封闭式晶胞电极包括一个或多个蜂窝状封闭式晶胞结构。
11.如权利要求1所述的屏蔽栅晶体管器件，其特征在于，半导体衬底包括第一导电类型的漏极区，半导体衬底还包括在一个或多个栅极电极附近的本体区，其中本体区为与第一导电类型相反的第二导电类型。
12.如权利要求11所述的屏蔽栅晶体管器件，其特征在于，半导体衬底包括在一个或多个栅极电极附近的源极区，其中第一导电类型的源极区的掺杂浓度大于漏极区，其中本体区设置在源极区和漏极区之间。
13.如权利要求12所述的屏蔽栅晶体管器件，其特征在于，第一导电类型为N-型，第二导电类型为P-型。
14.一种用于制备屏蔽栅晶体管器件的方法，其特征在于，该方法包括：
a)在半导体衬底中的第一层次上制备一个或多个屏蔽电极，其中一个或多个屏蔽电极与半导体衬底电绝缘；
b)在半导体衬底中的第二层次上，而非第一层次上，制备一个或多个栅极电极，其中一个或多个栅极电极与半导体衬底和一个或多个屏蔽电极电绝缘，其中至少一部分一个或多个栅极电极的方向不平行于一个或多个屏蔽电极，其中一个或多个栅极电极的一个或多个部分与一个或多个屏蔽电极的一个或多个部分重叠。
15.如权利要求14所述的方法，其特征在于，制备一个或多个栅极电极包括在半导体衬底中制备一个或多个栅极沟槽，在一个或多个栅极沟槽中制备一个或多个栅极电极，其中栅极电极与半导体衬底以及一个或多个屏蔽电极电绝缘，其中一个或多个栅极沟槽的一个或多个部分的方向不平行于一个或多个屏蔽电极，其中一个或多个栅极电极的一个或多个部分与一个或多个屏蔽电极重叠。
16.如权利要求14所述的方法，其特征在于，一个或多个栅极电极形成在一个或多个屏蔽电极和半导体衬底的表面之间的层次上。
17.如权利要求14所述的方法，其特征在于，制备一个或多个屏蔽电极包括在半导体衬底中制备一个或多个屏蔽沟槽；并且在一个或多个屏蔽沟槽中制备一个或多个屏蔽电极，一个或多个屏蔽电极与半导体衬底以及一个或多个栅极电极电绝缘。
18.如权利要求17所述的方法，其特征在于，制备一个或多个栅极电极包括在半导体衬底中一个或多个屏蔽电极和半导体衬底的表面之间的层次上制备一个或多个栅极沟槽，并且在一个或多个栅极沟槽中制备一个或多个栅极电极，与半导体衬底以及一个或多个屏蔽电极电绝缘，其中一个或多个栅极沟槽的方向不平行于一个或多个屏蔽沟槽，其中一个或多个栅极沟槽的一个或多个部分与一个或多个屏蔽沟槽重叠。
19.如权利要求18所述的方法，其特征在于，一个或多个屏蔽沟槽的间距与一个或多个栅极沟槽的间距不同。
20.如权利要求18所述的方法，其特征在于，制备一个或多个栅极沟槽包括制备至少一部分一个或多个栅极沟槽，其方向垂直于一个或多个屏蔽沟槽。
21.如权利要求18所述的方法，其特征在于，制备一个或多个栅极沟槽包括制备至少一部分一个或多个栅极沟槽，其方向不垂直于一个或多个屏蔽沟槽。
22.如权利要求18所述的方法，其特征在于，制备一个或多个栅极沟槽包括制备一个或多个封闭式晶胞沟槽。
23.如权利要求22所述的方法，其特征在于，一个或多个封闭式晶胞沟槽包括一个或多个蜂窝状封闭式晶胞结构。
24.如权利要求14所述的方法，其特征在于，半导体衬底包括一个第一导电类型的漏极区，该方法还包括在这种一个或多个栅极电极附近的半导体衬底中制备一个本体区，其中本体区为与第一导电类型相反的第二导电类型。
25.如权利要求24所述的方法，其特征在于，还包括在一个或多个栅极电极附近的半导体衬底中，制备一个源极区，其中第一导电类型的源极区的掺杂浓度高于漏极区，其中本体区设置在源极区和漏极区之间。
26.如权利要求14所述的方法，其特征在于，制备一个或多个屏蔽沟槽包括利用具有第一沟槽图案的第一掩膜，刻蚀半导体衬底，其中制备一个或多个栅极沟槽包括利用具有第二沟槽图案的第二掩膜，第二沟槽图案与第一沟槽图案不同。
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