CN105977295A - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN105977295A
CN105977295A CN201510541934.0A CN201510541934A CN105977295A CN 105977295 A CN105977295 A CN 105977295A CN 201510541934 A CN201510541934 A CN 201510541934A CN 105977295 A CN105977295 A CN 105977295A
Authority
CN
China
Prior art keywords
electrode
semiconductor regions
regions
semiconductor
type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201510541934.0A
Other languages
English (en)
Other versions
CN105977295B (zh
Inventor
川口雄介
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of CN105977295A publication Critical patent/CN105977295A/zh
Application granted granted Critical
Publication of CN105977295B publication Critical patent/CN105977295B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0856—Source regions
    • H01L29/086—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/404—Multiple field plate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

根据一个实施方式的半导体装置，包括：第一导电型的第一半导体区域；第一电极；第二电极；第三电极；第一绝缘区域；第二绝缘区域；第二导电型的第二半导体区域；所述第一导电型的第三半导体区域；所述第二导电型的第四半导体区域；以及第四电极。所述第二电极包括多个第一部分以及一个第二部分，所述第二部分在所述第二方向上位于所述多个第一部分与所述第一电极之间。所述第四半导体区域在所述第一方向上位于所述第二电极的相邻的第一部分之间。

Description

半导体装置
本申请基于2015年03月10日申请的在先日本国专利申请2015－047417号主张优先权，并且将其内容整体通过引用而包含在本说明书中。
技术领域
这里说明的实施方式涉及半导体装置。
背景技术
MOSFET(Metal Oxide Semiconductor Field Effect Transistor：金属氧化物半导体场效应晶体管)等半导体装置有时内置二极管。在MOSFET为截止状态的期间，例如电流沿内置的二极管的正向流动。如果针对二极管的施加电压反转，对二极管施加了反方向电压，则二极管内蓄积的电子被排出到漏电极，空穴被排出到源电极。这样的进行二极管内蓄积的载流子的排出的状态被称为反向恢复状态。在反向恢复状态中，基于被排出的载流子流动电流。如果半导体装置内部流动的电流的密度变高，则有时发生半导体装置的损坏。
发明内容
实施方式提供一种能够抑制反向恢复状态下的半导体装置的损坏的半导体装置。
通常，根据一个实施方式的半导体装置，包括：第一导电型的第一半导体区域；第一电极；第二电极；第三电极；第一绝缘区域(部)；第二绝缘区域(部)；第二导电型的第二半导体区域；所述第一导电型的第三半导体区域；所述第二导电型的第四半导体区域；以及第四电极。所述第一电极在第一方向上延伸。所述第二电极与所述第一电极分隔开。所述第二电极包括多个第一部分以及一个第二部分，所述第一部分在与所述第一方向交叉的第二方向上延伸。多个所述第一部分沿所述第一方向彼此分隔开。所述第二部分在所述第一方向上延伸。所述第二部分在所述第二方向上位于所述多个第一部分与所述第一电极之间。所述第三电极配置成与所述第一电极和所述第二电极分隔开。所述第一绝缘区域配置在所述第一半导体区域与所述第一电极之间以及所述第一半导体区域与所述第三电极之间。所述第二绝缘区域设于所述第一半导体区域与所述第二电极之间。所述第二半导体区域设于所述第一半导体区域上。所述第二半导体区域隔着所述第二绝缘区域与所述第二电极相邻。所述第三半导体区域选择性地设在所述第二半导体区域上。所述第四半导体区域设在所述第一半导体区域上。所述第四半导体区域在所述第一方向上位于所述第二电极的相邻的第一部分之间。所述第四电极设于所述第三半导体区域上。所述第四电极与所述第二半导体区域、所述第三半导体区域、所述第四半导体区域、所述第一电极、以及所述第二电极电连接。
根据上述构成的半导体装置，能够提供一种可抑制反向恢复状态下的半导体装置的损坏的半导体装置。
附图说明
图1是表示第一实施方式涉及的半导体装置的俯视图。
图2是图1的A－A′剖视图。
图3是图1的B－B′剖视图。
图4是将图1的C部分放大后的俯视图。
图5是将图1的D部分放大后的俯视图。
图6是图1的E－E′剖视图。
图7是表示第一实施方式涉及的半导体装置的制造工序的工序剖视图。
图8是表示第一实施方式涉及的半导体装置的制造工序的工序剖视图。
图9是表示第一实施方式涉及的半导体装置的制造工序的工序剖视图。
图10是表示第一实施方式涉及的半导体装置的制造工序的工序剖视图。
图11是表示第一实施方式涉及的半导体装置的制造工序的工序剖视图。
图12是表示第一实施方式涉及的半导体装置的制造工序的工序剖视图。
图13是表示第一实施方式的变形例涉及的半导体装置的剖视图。
图14是表示第二实施方式涉及的半导体装置的俯视图。
图15是图14的A－A′剖视图。
图16是图14的B－B′剖视图。
图17是图14的C－C′剖视图。
具体实施方式
以下，参照附图对本发明的各实施方式进行说明。
其中，附图是示意性或者概念性的图，各部分的厚度与宽度的关系、部分间的大小的比率等不一定与现实的相同。另外，即便是表示相同部分的情况，也存在通过附图将相互的尺寸、比率不同表示的情况。
另外，在本申请的说明书与各图中，对与已经说明过的要素同样的要素赋予相同的附图标记来适当省略详细的说明。
在各实施方式的说明中，采用XYZ正交坐标系。将与半导体层S的表面平行的方向且相互正交的2个方向设为X方向(第二方向)以及Y方向(第一方向)，并将与这些X方向以及Y方向双方正交的方向设为Z方向。
在以下的说明中，n+、n－以及p+、p、p－的表述表示各导电型中的杂质浓度的相对高低。即，n+表示n型的杂质浓度比n－相对高。另外，p+表示p型的杂质浓度比p相对高，p－表示p型的杂质浓度比p相对低。
在以下说明的各实施方式中，也可以使各半导体区域的p型与n型反转来实施各实施方式。
(第一实施方式)
使用图1～图5对第一实施方式涉及的半导体装置100进行说明。
图1是表示第一实施方式涉及的半导体装置100的俯视图。
图2是图1的A－A′剖视图。
图3是图1的B－B′剖视图。
图4是将图1的C部分放大后的俯视图。
图5是将图1的D部分放大后的俯视图。
图6是图1的E－E′剖视图。
其中，在图1中，仅表示了设在半导体层S中的第一绝缘部21、第二绝缘部22、以及第三绝缘部23，其他的构成要素被省略。
在图4中，省略了绝缘层24、源电极31、第一绝缘部21的一部分、以及第二绝缘部22的一部分。
在图5中，省略了绝缘层24、源电极31、第二绝缘部22的一部分、以及第三绝缘部23的一部分。
第一实施方式涉及的半导体装置100例如是MOSFET。
第一实施方式涉及的半导体装置100具有：n+型漏极区域1、n－型(第一导电型)的半导体区域2(第一半导体区域)、p型(第二导电型)的基极区域3(第二半导体区域)、n+型源极区域4(第三半导体区域)、p+型接触区域5(第七半导体区域)、p－型半导体区域6(第四半导体区域)、p+型半导体区域7(第八半导体区域)、p－型半导体区域8(第五半导体区域)、n+型半导体区域9(第六半导体区域)、栅电极11、场板电极12(第二电极)、栅电极14(第三电极)、场板电极15(第一电极)、栅电极16、场板电极17、第一绝缘部21、第二绝缘部22、第三绝缘部23、漏电极30、和源电极31(第四电极)。
如图1所示，半导体装置100具有设在半导体层S中的第一绝缘部21、多个第二绝缘部22、以及第三绝缘部23。第一绝缘部21、多个第二绝缘部22、以及第三绝缘部23沿X方向相互分离。
第一绝缘部21具有多个第一绝缘部分21a、和第二绝缘部分21b。
第三绝缘部23具有多个第三绝缘部分23c、和第四绝缘部分23d。
第一绝缘部分21a以及第三绝缘部分23c沿Y方向设有多个，第一绝缘部分21a以及第三绝缘部分23c的每一个沿X方向延伸。第二绝缘部分21b以及第四绝缘部分23d沿Y方向延伸。
在X方向，在第一绝缘部21与第三绝缘部23之间设有多个第二绝缘部22，各个第二绝缘部22沿Y方向延伸。
如图2所示，半导体层S具有表面S1和背面S2。源电极31设在半导体层S的表面S1一侧，漏电极30设在半导体层S的背面S2一侧。
n+型漏极区域1设在半导体层S中的背面S2一侧。n+型漏极区域1与漏电极30电连接。n－型半导体区域2设在n+型漏极区域1之上。
p型基极区域3选择性地设在n－型半导体区域2之上。p型基极区域3沿X方向设有多个，每一个p型基极区域3沿栅电极11向Y方向延伸。另外，每一个p型基极区域3被设在第一绝缘部21与第二绝缘部22之间、第二绝缘部22彼此之间或者第二绝缘部22与第三绝缘部23之间。
如图2以及图4所示，n+型源极区域4选择性地设在p型基极区域3之上。n+型源极区域4在每一个p型基极区域3之上设有多个，每一个n+型源极区域4沿Y方向延伸。
如图4以及图5所示，p+型接触区域5选择性地设在p型基极区域3之上。p+型接触区域5在每一个p型基极区域3之上，被设在相邻n+型源极区域4之间。每一个p+型接触区域5沿Y方向延伸。
栅电极11以及FP电极12在X方向相互分离设置。
栅电极11在X方向被设在FP电极12与n－型半导体区域2的一部分、p型基极区域3、以及n+型源极区域4的一部分之间。在栅电极11以及FP电极12与n－型半导体区域2、p型基极区域3、以及n+型源极区域4之间设有第一绝缘部21。
如图2～图4所示，FP电极12具有第一电极部分12a、和第二电极部分12b。第一电极部分12a在Y方向设有多个，每一个第一电极部分12a沿X方向延伸。第二电极部分12b沿Y方向延伸。第一电极部分12a与第二电极部分12b相接。
第一电极部分12a与第二电极部分12b可以在X方向相互分离设置。即，可以在第一电极部分12a与第二电极部分12b之间设置第一绝缘部21的一部分。
栅电极14以及FP电极15在X方向相互分离设置。栅电极14以及FP电极15沿Y方向延伸，FP电极15在X方向设于相邻的栅电极14之间。第二电极部分12b在X方向位于多个第一电极部分12a与栅电极14以及FP电极15之间。
在栅电极14以及FP电极15与n－型半导体区域2、p型基极区域3、以及n+型源极区域4之间设有第二绝缘部22。栅电极14在X方向隔着第二绝缘部22与n－型半导体区域2的一部分、p型基极区域3、以及n+型源极区域4的一部分面对。FP电极15的一部分在X方向隔着第二绝缘部22与n－型半导体区域2的一部分面对。
栅电极16以及FP电极17在X方向相互分离设置。
栅电极16在X方向设置在FP电极17与n－型半导体区域2的一部分、p型基极区域3、以及n+型源极区域4的一部分之间。第三绝缘部23设在栅电极16以及FP电极17的每一个与n－型半导体区域2、p型基极区域3、以及n+型源极区域4的每一个之间。
如图2以及图5所示，FP电极17具有第三电极部分17a、和第四电极部分17b。第三电极部分17a在Y方向设有多个，每一个第三电极部分17a沿X方向延伸。第四电极部分17b沿Y方向延伸。第三电极部分17a与第四电极部分17b相接。
栅电极11、14以及16与未图示的栅电极焊盘电连接。FP电极12、15以及17与源电极31电连接。
这里，如图2以及图3所示，将相邻的FP电极12彼此之间的Y方向的距离设为D1，将FP电极12与15之间的X方向的距离设为D2，将FP电极15彼此之间的X方向的距离设为D3，将FP电极15与17之间的X方向的距离设为D4。每一个FP电极例如被设置成距离D1～D4相互相等。
另外，如图2以及图3所示，将设在FP电极13与n－型半导体区域2之间的第一绝缘部21在Y方向的厚度设为T1，将FP电极12与n－型半导体区域2之间的第一绝缘部21在X方向的厚度设为T2，将FP电极15与n－型半导体区域2之间的第二绝缘部22在X方向的厚度设为T3，将FP电极17与n－型半导体区域2之间的第三绝缘部23在X方向的厚度设为T4。第一绝缘部21以及各FP电极例如被设置成厚度T1～T4相互相等。
p－型半导体区域6选择性地设在n－型半导体区域2之上。如图3～图5所示，p－型半导体区域6设于在Y方向相邻的第一电极部分12a之间以及在Y方向相邻的第三电极部分17a之间。在X方向，在p型基极区域3与p－型半导体区域6之间设有第二绝缘部分21b。
如图4以及图5所示，第二电极部分12b的一部分以及第四电极部分17b的一部分在X方向设在p－型半导体区域6与p型基极区域3之间。另外，在从Z方向观察的情况下，第一电极部分12a与p－型半导体区域6、以及第三电极部分17a与p－型半导体区域6在Y方向交替设置。
即，关于设在沿Y方向相邻的第一电极部分12a彼此之间的p－型半导体区域6，p－型半导体区域6的至少一部分在X方向的位置与第一电极部分12a的至少一部分在X方向的位置相同。另外，p－型半导体区域6在Y方向的位置处于相邻的两个第一电极部分12a在Y方向的位置之间。
同样，关于设在沿Y方向相邻的第三电极部分17a彼此之间的p－型半导体区域6，p－型半导体区域6的至少一部分在X方向的位置与第三电极部分17a的至少一部分在X方向的位置相同。另外，p－型半导体区域6在Y方向的位置处于相邻的两个第三电极部分17a在Y方向的位置之间。
在p－型半导体区域6之上，选择性地设有p+型半导体区域7。p+型半导体区域7在Y方向设有多个。p+型半导体区域7与源电极31电连接。
可以如图4～图6所示，在n－型半导体区域2之上还设有p－型半导体区域8。p－型半导体区域8在X方向以及Y方向设有多个。
可以如图2～图6所示，在n型半导体区域之上还设有n+型半导体区域9。n+型半导体区域9按照包围p型基极区域3、n+型源极区域4、p+型接触区域5、p－型半导体区域6、p+型半导体区域7、以及p－型半导体区域8的方式，以环状设在半导体装置100的外周。
p型基极区域3的至少一部分、n+型源极区域4的至少一部分、以及p+型接触区域5的至少一部分例如如图6所示，在Y方向设在p－型半导体区域8之间。
p－型半导体区域6的p型杂质浓度例如与p－型半导体区域8的p型杂质浓度相等。或者，p－型半导体区域6的p型杂质浓度可以与p型基极区域3的p型杂质浓度相等。
在表面S1之上设有源电极31。在各栅电极与源电极31之间设有绝缘层，每一个栅电极与源电极31电气分离。源电极31与n+型源极区域4、p+型接触区域5、以及p+型半导体区域7电连接。p型基极区域3经由p+型接触区域5与源电极31电连接。p－型半导体区域6经由p+型半导体区域7与源电极31电连接。另外，源电极31与FP电极12、15以及17电连接。
通过在对漏电极30施加了相对于源电极31为正的电压的状态下，对栅电极施加阈值以上的电压，可在p型基极区域3形成沟道(反转层)，MOSFET成为导通状态。
接下来，参照图7～图12，对第一实施方式涉及的半导体装置100的制造方法的一个例子进行说明。
图7～图12是表示第一实施方式涉及的半导体装置100的制造工序的工序剖视图。
其中，图7～图12的左侧的图是表示与图4的F－F′线对应的位置处的制造工序的工序剖视图，图7～图12的右侧的图是表示与图4的G－G′线对应的位置处的制造工序的工序剖视图。
首先，准备n+型半导体基板(以下称为基板)1a。接着，在基板1a之上一边添加n型杂质一边使硅外延生长，来形成n－型半导体层2a。作为n型杂质，可使用磷或者砷。
接下来，如图7(a)所示，在n－型半导体层2a形成开口OP1以及开口OP2。开口OP1的一部分沿Y方向延伸，开口OP1的另一部分沿X方向延伸。开口OP2沿Y方向延伸。使用RIE(Reactive Ion Etching：反应离子刻蚀)法来形成开口OP1以及开口OP2。
接下来，如图7(b)所示，在开口OP1的内壁、开口OP2的内壁、以及n－型半导体层2a之上形成绝缘层IL1。绝缘层IL1的材料可使用氧化硅。绝缘层IL1通过使用热氧化法或者CVD(Chemical Vapor Deposition)法来形成。
接下来，以填埋开口OP1以及开口OP2的方式形成导电层。导电层例如含有多晶硅，通过使用CVD法来形成。也可以向该多晶硅中添加n型杂质或者p型杂质。作为p型杂质，可使用硼。
接下来，如图8(a)所示，通过CDE(Chemical Dry Etching)法将导电层的一部分除去。导电层例如被蚀刻至其上端的位置与n－型半导体层2a的上端的位置相同。
通过该工序，在开口OP1内形成FP电极12，在开口OP2内形成FP电极15。形成在开口OP1的沿Y方向延伸的部分的FP电极12与形成在开口OP1的沿X方向延伸的部分的FP电极12在开口OP1内相连。
接下来，如图8(b)所示，将绝缘层IL1的一部分选择性除去。通过该工序，FP电极12的侧壁、FP电极15的侧壁、开口OP1的内壁的一部分、以及开口OP2的内壁的一部分露出。绝缘层IL1的该一部分可通过使用了氟化氢(HF)系的蚀刻液的湿式蚀刻法而除去。
接下来，如图9(a)所示，使用热氧化法来形成绝缘层IL2。绝缘层IL2形成在FP电极12以及15露出的部分、开口OP1以及开口OP2的内壁露出的部分、和n－型半导体层2a的上表面。
接下来，形成覆盖绝缘层IL2的一部分的掩模M1。掩模M1覆盖形成在开口OP1内的绝缘层IL2的一部分。掩模M1的材料可使用氧化硅。
接下来，形成导电层。导电层例如是多晶硅，通过使用CVD法而形成。接着，如图9(b)所示，例如通过CDE法将形成在开口OP1内的一部分以及开口OP2以外的导电层的一部分除去。通过该工序，形成栅电极11以及14。
接下来，以覆盖绝缘层IL2以及各栅电极的方式形成绝缘层IL3。绝缘层IL3例如含有氧化硅，通过使用CVD法而形成。然后，通过使用RIE法将绝缘层IL3的一部分除去，如图10(a)所示，使n－型半导体层2a的上表面露出。
通过该工序，形成第一绝缘部21、第二绝缘部22、以及第三绝缘部23。即，第一绝缘部21、第二绝缘部22、以及第三绝缘部23分别由绝缘层IL1的一部分、绝缘层IL2的一部分、以及绝缘层IL3的一部分构成。
接下来，形成覆盖n－型半导体层2a的上表面的一部分的掩模M2。接着，如图10(b)所示，通过使用掩模M2，向n－型半导体层2a的一部分离子注入p型杂质，来形成p型基极区域3以及p－型半导体区域6。p型基极区域3以及p－型半导体区域6也可以通过不同的工序形成。n－型半导体层2a中的p型基极区域3以及p－型半导体区域6以外的区域相当于n－型半导体区域2。
接下来，形成覆盖n－型半导体层2a的上表面的一部分、p型基极区域3的上表面的一部分、以及p－型半导体区域6的掩模M3。接着，通过使用掩模M3向p型基极区域3的一部分离子注入n型杂质，如图11(a)所示，形成n+型源极区域4。
接下来，形成覆盖n－型半导体层2a的上表面的一部分、p型基极区域3的上表面的一部分、以及p－型半导体区域6的一部分的掩模M4。接着，如图11(b)所示，通过使用掩模M4向p型基极区域3的一部分以及p－型半导体区域6的一部分离子注入p型杂质，来形成p+型接触区域5以及p+型半导体区域7。
接下来，在n+型源极区域4之上、p+型接触区域5之上、以及p+型半导体区域7之上形成与这些半导体区域电连接的导电层。通过对该导电层进行图案化，如图12(a)所示，形成源电极31。
接下来，研磨基板1a的背面直至基板1a成为规定的厚度。通过该工序，可获得n+型漏极区域1。接着，如图12(b)所示，通过在被研磨后的基板的背面形成漏电极30，由此得到半导体装置100。
这里，对本实施方式的作用以及效果进行说明。
根据本实施方式，能够在抑制半导体装置的耐压的降低的同时，降低在反向恢复状态中半导体装置发生损坏的可能性。
关于该理由，以下阐述比较例来进行说明。该比较例涉及的半导体装置与本实施方式涉及的半导体装置相比，不具有p－型半导体区域6、p+型半导体区域7、第一电极部分12a、以及第三电极部分17a。
在MOSFET为截止状态，对源电极31施加了相对于漏电极30为正的电压的情况下，将源电极31作为阳极电极，将漏电极30作为阴极电极，在p+型接触区域5与n+型漏极区域1之间流过正向的电流。
然后，如果对漏电极30施加相对于源电极31为正的电压，则n－型半导体区域2中蓄积的载流子经过漏电极30以及源电极31的任意一个被排出。具体而言，电子经过漏电极30被排出，空穴经过源电极31被排出。
此时，在比较例涉及的半导体装置的情况下，在n－型半导体区域2之下遍布整个面形成有n+型漏极区域1以及漏电极30，与之相对，在n－型半导体区域2之上，p+型接触区域5选择性地形成有半导体装置的中心部分(元件区域)。具体而言，在比较例涉及的半导体装置的情况下，p+型接触区域5在第一绝缘部21与第二绝缘部22之间、第二绝缘部22彼此之间、以及第二绝缘部22与第三绝缘部23之间选择性地形成。
因此，因空穴的排出引起的电流密度比因电子的排出引起的电流密度高。特别是在元件区域的周围的半导体装置的外周部分(终端区域)中，由于没有设置p+型半导体区域，所以空穴被蓄积，电流密度易于变高。
针对该点，可考虑在终端区域设置p型半导体区域，来促进空穴的排出。但是，该方法在半导体装置中设有FP电极的情况下，成为使耐压降低的原因。
具体而言，在半导体装置具有与源电极连接的FP电极的情况下，通过由FP电极产生的电场，在作为漂移区域的n－型半导体区域中耗尽层扩展。通过该耗尽层可改善耐压，结果，能够根据被改善后的耐压将n－型半导体区域中的n型杂质浓度增高。
通过增高n－型半导体区域中的n型杂质浓度，能够降低导通电阻，另一方面，从与n－型半导体区域相接的p型半导体区域朝向漂移区域的耗尽层变得难以扩展。因此，当是比较例涉及的在半导体装置的外周部分设有p型半导体区域时，在MOSFET为截止的状态下，耗尽层在该p型半导体区域与n－型半导体区域之间不会充分扩展。因此，在设有p型半导体区域的部分发生损坏的可能性变高。
与此相对，在本实施方式中，在设有沿Y方向延伸的多个栅电极的区域的外侧的区域，设有向X方向延伸的多个第一电极部分12a。而且，在这些第一电极部分12a之间设有p－型半导体区域6以及p+型半导体区域7。通过采用这样的构成，能够在MOSFET为截止的状态下，通过由第一电极部分12a产生的电场能够在n－型半导体区域2扩展耗尽层。因此，即便是设有p－型半导体区域6以及p+型半导体区域7的情况，也能够抑制半导体装置的耐压降低。
对于第三电极部分17a而言也同样，通过由第三电极部分17a产生的电场在n－型半导体区域2扩展耗尽层，可抑制半导体装置的耐压的降低。
另外，由于在反向恢复状态下，经过p－型半导体区域6向源电极31高效地排出空穴，所以可抑制电流密度的增加。结果，根据本实施方式，能够在抑制半导体装置的耐压的降低的同时，减少在反向恢复状态下半导体装置发生损坏的可能性。
此外，p－型半导体区域6无需位于第一电极部分12a彼此之间，只要在从Z方向观察的情况下，位于第一电极部分12a彼此之间即可。即，只要p－型半导体区域6的至少一部分在X方向的位置与第一电极部分12a的至少一部分在X方向的位置相同，p－型半导体区域6在Y方向的位置位于相邻的两个第一电极部分12a在Y方向的位置之间即可。
对于p－型半导体区域6与第三电极部分17a的关系而言也同样，只要p－型半导体区域6的至少一部分在X方向的位置与第三电极部分17a的至少一部分在X方向的位置相同，p－型半导体区域6在Y方向的位置位于相邻的两个第三电极部分17a在Y方向的位置之间即可。
另外，通过FP电极12的至少一部分以及FP电极17的至少一部分经由第一绝缘部21在Y方向与n－型半导体区域2重叠，在n－型半导体区域2中的位于FP电极13之间的区域中，易于使耗尽层更加扩展。因此，在设有p－型半导体区域6的区域中能够进一步降低半导体装置发生损坏的可能性。
通过在p型基极区域3之上设置p+型接触区域5，在p－型半导体区域6之上设置p+型半导体区域7，能够高效地进行反向恢复状态下的空穴的排出，抑制电流密度的增加。
在第一绝缘部21与第二绝缘部22之间、第二绝缘部22彼此之间、以及第三绝缘部23的至少任意一个之间，设有多个p－型半导体区域8，p型基极区域3以及p+型接触区域5设在p－型半导体区域8之间。通过设置p－型半导体区域8，能够使半导体装置的耐压提高。
另外，通过设置包围p型基极区域3、n+型源极区域4、以及p－型半导体区域6的n+型半导体区域9，能够抑制耗尽层从p型基极区域3、p－型半导体区域6朝向半导体装置100的外周的延伸。如果耗尽层朝向半导体装置100的外周的延伸被抑制，则能够减小半导体装置100中的终端区域。因此，能够降低终端区域中的空穴的蓄积量，降低反向恢复状态下的电流密度。
(第一实施方式的变形例)
使用图13对第一实施方式涉及的半导体装置110进行说明。
图13是表示第一实施方式的变形例涉及的半导体装置110的剖视图。
本变形例涉及的半导体装置110的俯视图例如与图1所示的俯视图相同。图13是与图1的A－A′剖面对应的位置处的半导体装置110的剖视图。
在与半导体装置100的比较中，半导体装置110在被第二绝缘部22包围的电极的电位方面具有差异。对于半导体装置110中的该电极以外的要素，能够采用与半导体装置100同样的构造。
如图13所示，半导体装置110具有被第二绝缘部22包围的电极14a、电极14b、以及FP电极15。关于电极14a以及电极14b的构造，能够采用与半导体装置100中的栅电极14同样的构造。电极14a与源电极31电连接。电极14b是能够作为栅电极发挥功能的电极。FP电极15与半导体装置100的情况同样地和源电极31电连接。
在本变形例中，也能够与半导体装置100同样，在抑制耐压的降低的同时，降低在反向恢复状态下半导体装置发生损坏的可能性。
另外，根据本变形例涉及的半导体装置110，与半导体装置100相比能够减少栅电极的数量。因此，与半导体装置100相比，能够降低栅电极的静电电容，使开关速度提高。
(第二实施方式)
使用图14～图17对第二实施方式涉及的半导体装置200进行说明。
图14是表示第二实施方式涉及的半导体装置200的俯视图。
图15是图14的A－A′剖视图。
图16是图14的B－B′剖视图。
图17是图14的C－C′剖视图。
其中，在图14中，仅表示了设于半导体层S中的第一绝缘部21、第二绝缘部22、以及第三绝缘部23，其他的构成要素被省略。
在与半导体装置100的比较中，半导体装置200在被第一绝缘部21～第三绝缘部23的每一个包围的电极方面具有差异。对于半导体装置200中的这些电极以外的要素，能够采用与半导体装置100同样的构造。
如图14所示，半导体装置200与半导体装置100同样，具有第一绝缘部21、第二绝缘部22、以及第三绝缘部23。
如图15所示，半导体装置200具有被第一绝缘部21包围的FP电极12以及FP电极13、被第二绝缘部22包围的栅电极14以及FP电极15、和被第三绝缘部23包围的FP电极17以及FP电极18。FP电极12、13、17以及18与源电极31电连接。
FP电极12具有第一电极部分12a和第二电极部分12b。
FP电极13具有第五电极部分13e和第六电极部分13f。
FP电极12在Z方向被设在FP电极13与n－型半导体区域2之间。第一电极部分12a以及第五电极部分13e在Y方向设有多个。每一个第一电极部分12a以及每一个第五电极部分13e沿X方向延伸。第二电极部分12b以及第六电极部分13f沿第二绝缘部分21b向Y方向延伸。第一电极部分12a与第二电极部分12b相接，第五电极部分13e与第六电极部分13f相接。
栅电极14在X方向隔着第二绝缘部22与n－型半导体区域2的一部分、p型基极区域3、以及n+型源极区域4的至少一部分面对。FP电极15的至少一部分在X方向隔着第二绝缘部22与n－型半导体区域2的一部分面对。另外，FP电极15的至少一部分在Z方向隔着第二绝缘部22与栅电极14的至少一部分重叠。第二电极部分12b在X方向被设在多个第一电极部分12a与FP电极15之间。
FP电极17具有第三电极部分17a和第四电极部分17b。FP电极18具有第七电极部分18b和第八电极部分18a。FP电极17在Z方向被设在FP电极18与n－型半导体区域2之间。第三电极部分17a以及第七电极部分18b在Y方向设有多个。每一个第三电极部分17a以及每一个第七电极部分18a沿X方向延伸。第四电极部分17b以及第八电极部分18a沿第四绝缘部分23d在Y方向延伸。第三电极部分17a与第四电极部分17b相接，第七电极部分18a与第八电极部分18a相接。
FP电极17在X方向以及Y方向隔着第三绝缘部23与n－型半导体区域2的一部分面对。FP电极18在X方向隔着第三绝缘部23与n－型半导体区域2的一部分、p型基极区域3、以及n+型源极区域4的至少一部分面对。第三绝缘部23设在FP电极17以及FP电极18每一个与n－型半导体区域2、p型基极区域3、以及n+型源极区域4的每一个之间。
此外，在被第一绝缘部21包围的区域也可以不设置FP电极13而仅设有FP电极12。同样，在被第三绝缘部23包围的区域也可以不设置FP电极18而仅设有FP电极17。
如图16所示，p－型半导体区域6的至少一部分在X方向的位置与第一电极部分12a的至少一部分在X方向的位置相同。p－型半导体区域6在Y方向的位置位于相邻的两个第一电极部分12a在Y方向的位置之间。p－型半导体区域6的至少一部分以及p+型半导体区域7的至少一部分被设在相邻的第五电极部分13e彼此之间。
如图17所示，p－型半导体区域6的至少一部分在X方向的位置与第三电极部分17a的至少一部分在X方向的位置相同。p－型半导体区域6在Y方向的位置位于相邻的两个第三电极部分17a在Y方向的位置之间。p－型半导体区域6的至少一部分以及p+型半导体区域7的至少一部分被设在相邻的第七电极部分18a彼此之间。
在本实施方式中，也能够与第一实施方式同样，在抑制耐压的降低的同时，降低在反向恢复状态下半导体装置发生损坏的可能性。
关于以上说明的各实施方式中的各半导体区域之间的杂质浓度的相对的高低，例如能够使用SCM(扫描式静电电容显微镜)来确认。此外，各半导体区域中的载流子浓度可视为与在各半导体区域中活性化的杂质浓度相等。因此，对于各半导体区域之间的载流子浓度的相对的高低，也能够使用SCM来进行确认。
另外，关于各半导体区域中的杂质浓度，例如能够通过SIMS(二次离子质量分析法)来进行测定。
以上，对本发明的几个实施方式进行了例示，但这些实施方式只是例示，并不意图限定发明的范围。这些新的实施方式能够以其他的各种方式加以实施，在不脱离发明主旨的范围能够进行各种省略、置换、变更等。关于实施方式所含的例如n+型漏极区域、n－型半导体区域、p型基极区域、n+型源极区域、p+型接触区域、栅电极、漏电极、以及源电极等各要素的具体构成，能够由本领域技术人员从公知的技术中适当地进行选择。这些实施方式及其变形例包含在发明的范围及主旨中，并且，包含于权利要求所记载的发明及其等同的范围。另外，上述的各实施方式能够相互组合来加以实施。

Claims (20)

1.一种半导体装置，包括：
第一导电型的第一半导体区域；
在第一方向上延伸的第一电极；
与所述第一电极分隔开的第二电极，所述第二电极包括：
沿所述第一方向彼此分隔开的多个第一部分，所述多个第一部分中的每个第一部分在与所述第一方向交叉的第二方向上延伸，以及
在所述多个第一部分之间沿所述第一方向延伸的第二部分，所述第二部分在所述第二方向上位于所述多个第一部分与所述第一电极之间；
在所述第二方向上与所述第一电极和所述第二电极分隔开的第三电极；
位于所述第一半导体区域与所述第二电极之间的第一绝缘区域；
位于所述第一半导体区域与所述第一电极之间以及位于所述第一半导体区域与所述第三电极之间的第二绝缘区域；
位于所述第一半导体区域上并隔着所述第二绝缘区域与所述第三电极相邻的第二导电型的第二半导体区域；
位于所述第二半导体区域上的所述第一导电型的第三半导体区域；
位于所述第一半导体区域上并在所述第一方向上位于所述第二电极的相邻的第一部分之间的所述第二导电型的第四半导体区域；以及
位于所述第三半导体区域上并与所述第二半导体区域、所述第三半导体区域、所述第四半导体区域、所述第一电极、以及所述第二电极电连接的第四电极。
2.根据权利要求1所述的半导体装置，其中，
所述第一绝缘区域包括：
多个第一部分，所述多个第一部分沿着所述第一方向彼此分隔开，每个第一部分在所述第二方向上延伸，以及
第二部分，在所述第一方向上延伸并在所述第二方向上位于所述第二绝缘区域与所述第一绝缘区域的所述多个第一部分之间，
所述第二电极的所述第一部分位于所述第一绝缘区域的所述多个第一部分中，并且
所述第二电极的所述第二部分位于所述第一绝缘区域的所述第二部分中。
3.根据权利要求2所述的半导体装置，其中，
所述第四半导体区域在所述第一方向上位于所述第一绝缘区域的相邻的第一部分之间。
4.根据权利要求1所述的半导体装置，还包括：
位于所述第一半导体区域上的所述第二导电型的多个第五半导体区域，其中，所述多个第五半导体区域中的载流子浓度低于所述第二半导体区域中的载流子浓度，并且
所述第二半导体区域在所述第一方向上位于相邻的第五半导体区域之间。
5.根据权利要求4所述的半导体装置，其中，
所述第四半导体区域中的载流子浓度等于所述多个第五半导体区域中的载流子浓度。
6.根据权利要求1所述的半导体装置，还包括：
位于所述第一半导体区域上并在与所述第一方向和第二方向平行的平面中包围所述第二半导体区域、所述第三半导体区域、以及所述第四半导体区域的所述第一导电型的第六半导体区域，其中
所述第六半导体区域中的载流子浓度高于所述第一半导体区域中的载流子浓度。
7.根据权利要求1所述的半导体装置，其中，
所述第二电极的相邻的第一部分之间的在所述第一方向上的距离与所述第一电极和所述第二电极之间的在所述第二方向上的距离相等。
8.根据权利要求1所述的半导体装置，还包括：
位于所述第二半导体区域上的所述第二导电型的第七半导体区域，以及
位于所述第四半导体区域上的所述第二导电型的第八半导体区域，其中，
所述第七半导体区域中的载流子浓度高于所述第二半导体区域中的载流子浓度，并且
所述第八半导体区域中的载流子浓度高于所述第四半导体区域中的载流子浓度。
9.根据权利要求8所述的半导体装置，还包括：
与所述第二电极分隔开并在所述第二方向上位于所述第二半导体区域与所述第二电极之间的第五电极，其中
所述第一绝缘区域的一部分位于所述第二半导体区域与所述第五电极之间。
10.根据权利要求1所述的半导体装置，还包括：
与所述第一电极和所述第二电极分隔开并与所述第四电极电连接的第六电极，所述第六电极包括：
沿着所述第一方向彼此分隔开的多个第三部分，所述多个第三部分中的每个第三部分在所述第二方向上延伸，以及
在所述多个第三部分之间沿所述第一方向延伸的第四部分，所述第四部分在所述第二方向上位于所述多个第三部分与所述第一电极之间；以及
位于所述第一半导体区域与所述第六电极之间的第三绝缘区域，其中
所述第二绝缘区域在所述第二方向上位于所述第一绝缘区域与所述第三绝缘区域之间。
11.根据权利要求10所述的半导体装置，其中，
多个第二绝缘区域、多个第一电极、多个第三电极、多个第二半导体区域、以及多个第三半导体区域在所述第二方向上位于所述第二电极与所述第六电极之间，
所述多个第一电极中的每个第一电极与所述多个第三电极中的每个第三电极都位于所述多个第二绝缘区域的其中之一中，并且
所述多个第二绝缘区域位于所述第一绝缘区域与所述第三绝缘区域之间。
12.一种半导体装置，包括：
第一导电型的第一半导体区域；
在第一方向上延伸的第一电极；
与所述第一电极分隔开的第二电极，所述第二电极包括：
沿所述第一方向彼此分隔开并在与所述第一方向交叉的第二方向上延伸的多个第一部分，以及
在所述多个第一部分之间沿所述第一方向延伸的第二部分，所述第二部分在所述第二方向上位于所述多个第一部分与所述第一电极之间；
与所述第一电极和所述第二电极分隔开的第三电极；
位于所述第一半导体区域与所述第二电极之间的第一绝缘区域；
位于所述第一半导体区域与所述第一电极之间以及位于所述第一半导体区域与所述第三电极之间的所述第二绝缘区域；
位于所述第一半导体区域上并隔着所述第二绝缘区域与所述第三电极相邻的第二导电型的第二半导体区域；
位于所述第二半导体区域上的所述第一导电型的第三半导体区域；
位于所述第一半导体区域上的所述第二导电型的第四半导体区域，所述第一绝缘区域在所述第二方向上位于所述第四半导体区域与所述第二半导体区域之间，并且在所述第一方向上位于所述第二电极的相邻的第一部分之间；以及
位于所述第三半导体区域上并与所述第二半导体区域、所述第三半导体区域、所述第四半导体区域、所述第一电极、以及所述第二电极电连接的第四电极。
13.根据权利要求12所述的半导体装置，还包括：
位于所述第二半导体区域上的所述第二导电型的第五半导体区域，以及
位于所述第四半导体区域上的所述第二导电型的第六半导体区域，其中
所述第五半导体区域中的载流子浓度高于所述第二半导体区域中的载流子浓度，并且
所述第六半导体区域中的载流子浓度高于所述第四半导体区域中的载流子浓度。
14.根据权利要求12所述的半导体装置，还包括：
位于所述第一半导体区域上的第五电极，所述第一半导体区域位于所述第四电极与所述第五电极之间；以及
位于所述第三电极与所述第五电极之间的第六电极。
15.根据权利要求12所述的半导体装置，其中，
所述半导体装置是垂直MOSFET器件。
16.一种半导体装置，包括：
沿着第一半导体区域在第一方向上延伸并在第一外部栅电极与第二外部栅电极之间沿着第二方向彼此分隔开的多个栅电极，所述第二方向与所述第一方向交叉；
在所述第一方向上延伸并在所述第一外部栅电极与所述第二外部栅电极之间沿着所述第二方向彼此分隔开的多个场板电极；
包括第一部分和多个第二部分的第一外部场板电极，所述第一部分沿着所述第一半导体区域在所述第一方向上延伸，所述多个第二部分在所述第二方向上从所述第一部分延伸，所述第一部分沿着所述第二方向位于所述第一外部栅电极与所述多个第二部分之间；
包括第三部分和多个第四部分的第二外部场板电极，所述第三部分沿着所述第一半导体区域在所述第一方向上延伸，所述多个第四部分在所述第二方向上从所述第三部分延伸，所述第三部分沿着所述第二方向位于所述第二外部栅电极与所述多个第四部分之间，以及
位于所述第一半导体区域上并具有与所述第一半导体区域的导电型相反的导电型的第二半导体区域，所述第二半导体区域在所述第一方向上位于所述第一外部场板电极的相邻的第二部分之间并在所述第一方向上位于所述第二外部场板电极的相邻的第四部分之间。
17.根据权利要求16所述的半导体装置，其中，
在所述多个场板电极中的每个场板电极都位于具有所述多个栅电极中的两个栅电极的第一绝缘区域中，每个场板电极都沿着所述第二方向位于所述两个栅电极之间。
18.根据权利要求16所述的半导体装置，其中，
所述多个场板电极中的每个场板电极与所述多个栅电极中的一个栅电极分别在第三方向上排列，所述第三方向与所述第一方向和所述第二方向正交。
19.根据权利要求16所述的半导体装置，还包括：
位于所述第二半导体区域上的第三半导体区域，所述第三半导体区域具有所述第二半导体区域的所述导电型，并且所述第三半导体区域的载流子浓度高于所述第二半导体区域的载流子浓度。
20.根据权利要求16所述的半导体装置，其中，
所述半导体装置是垂直MOSFET器件。
CN201510541934.0A 2015-03-10 2015-08-28 半导体装置 Active CN105977295B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2015-047417 2015-03-10
JP2015047417A JP6334438B2 (ja) 2015-03-10 2015-03-10 半導体装置

Publications (2)

Publication Number Publication Date
CN105977295A true CN105977295A (zh) 2016-09-28
CN105977295B CN105977295B (zh) 2019-10-18

Family

ID=56888214

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510541934.0A Active CN105977295B (zh) 2015-03-10 2015-08-28 半导体装置

Country Status (3)

Country Link
US (1) US9614072B2 (zh)
JP (1) JP6334438B2 (zh)
CN (1) CN105977295B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110164971A (zh) * 2018-02-14 2019-08-23 株式会社东芝 半导体装置

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6649216B2 (ja) * 2016-09-16 2020-02-19 株式会社東芝 半導体装置およびその製造方法
JP7224979B2 (ja) * 2019-03-15 2023-02-20 株式会社東芝 半導体装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030001215A1 (en) * 2001-10-02 2003-01-02 Fraunhofer-Gesellschaft Zur Foerderung Derangewandten Forschung E.V. Power MOS element and method for producing the same
US20060118864A1 (en) * 2004-10-29 2006-06-08 Infineon Technologies Ag Power trench transistor
CN101807574A (zh) * 2010-03-30 2010-08-18 无锡新洁能功率半导体有限公司 一种沟槽型功率mos器件及其制造方法
CN103022130A (zh) * 2011-09-20 2013-04-03 株式会社东芝 半导体装置
CN103151381A (zh) * 2013-02-02 2013-06-12 张家港凯思半导体有限公司 沟槽型半导体功率器件及其制造方法和终端保护结构

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7786533B2 (en) * 2001-09-07 2010-08-31 Power Integrations, Inc. High-voltage vertical transistor with edge termination structure
GB0122121D0 (en) 2001-09-13 2001-10-31 Koninkl Philips Electronics Nv Edge termination in a trench-gate mosfet
US7638841B2 (en) * 2003-05-20 2009-12-29 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
WO2006082617A1 (ja) * 2005-01-31 2006-08-10 Shindengen Electric Manufacturing Co., Ltd. 半導体装置
US8546893B2 (en) * 2010-01-12 2013-10-01 Mohamed N. Darwish Devices, components and methods combining trench field plates with immobile electrostatic charge
JP2013062344A (ja) * 2011-09-13 2013-04-04 Toshiba Corp 半導体装置およびその製造方法
JP2013069783A (ja) * 2011-09-21 2013-04-18 Toshiba Corp 電力用半導体装置
JP2013201266A (ja) 2012-03-23 2013-10-03 Toshiba Corp 電力用半導体装置
JP2013258327A (ja) * 2012-06-13 2013-12-26 Toshiba Corp 半導体装置及びその製造方法
JP2014067753A (ja) 2012-09-24 2014-04-17 Toshiba Corp 電力用半導体素子

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030001215A1 (en) * 2001-10-02 2003-01-02 Fraunhofer-Gesellschaft Zur Foerderung Derangewandten Forschung E.V. Power MOS element and method for producing the same
US20060118864A1 (en) * 2004-10-29 2006-06-08 Infineon Technologies Ag Power trench transistor
CN101807574A (zh) * 2010-03-30 2010-08-18 无锡新洁能功率半导体有限公司 一种沟槽型功率mos器件及其制造方法
CN103022130A (zh) * 2011-09-20 2013-04-03 株式会社东芝 半导体装置
CN103151381A (zh) * 2013-02-02 2013-06-12 张家港凯思半导体有限公司 沟槽型半导体功率器件及其制造方法和终端保护结构

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110164971A (zh) * 2018-02-14 2019-08-23 株式会社东芝 半导体装置
CN110164971B (zh) * 2018-02-14 2022-08-12 株式会社东芝 半导体装置

Also Published As

Publication number Publication date
JP2016167559A (ja) 2016-09-15
JP6334438B2 (ja) 2018-05-30
US9614072B2 (en) 2017-04-04
CN105977295B (zh) 2019-10-18
US20160268419A1 (en) 2016-09-15

Similar Documents

Publication Publication Date Title
JP5391447B2 (ja) 半導体装置およびその製造方法
CN208796997U (zh) 集成金属氧化物半导体场效应晶体管器件
US8829608B2 (en) Semiconductor device
US8247865B2 (en) Semiconductor structure, method for operating a semiconductor structure and method for producing a semiconductor structure
CN104716192B (zh) 利用电荷耦合实现耐压的功率mos器件及其制备方法
CN103681354B (zh) 用于产生可控半导体元件的方法
CN104733531A (zh) 使用氧化物填充沟槽的双氧化物沟槽栅极功率mosfet
CN103872127A (zh) 半导体装置
JP2015118966A (ja) 半導体装置
CN104157648B (zh) 具有开关元件和续流二极管的半导体装置及其控制方法
CN103579311A (zh) 半导体装置
CN103035721B (zh) 超级结器件及其制造方法
TWI492310B (zh) 溝槽蕭特基位障二極體及其製造方法
CN109075199A (zh) 半导体装置
CN107403839A (zh) 适用于深沟槽的功率半导体器件结构及制造方法
CN104078506A (zh) 半导体器件
CN106449750A (zh) 半导体装置
CN102254930A (zh) 半导体装置及其制造方法
US10593792B2 (en) Semiconductor device and method for manufacturing the same
CN110828567A (zh) 半导体装置
CN203521421U (zh) 半导体器件
CN105938852A (zh) 半导体装置及半导体装置的制造方法
CN105409006B (zh) 半导体装置
CN106711191A (zh) 具有终端保护区的超结半导体器件及其制造方法
CN105977295A (zh) 半导体装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant