CN109962111A - 半导体器件及其制造方法 - Google Patents

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Abstract

提供一种半导体器件及其制造方法，其能够避免生成在漏极与源极之间流动的直通电流，并且能够抑制场板电极中的电位随时间的波动。漏极区被布置在半导体衬底的第一表面上，源极区被布置在半导体衬底的第二表面上，并且漂移区被布置在漏极区与源极区之间。半导体衬底具有沟槽，其从第二表面延伸到漂移区中。场板电极被布置在沟槽内，以与漏极区电绝缘并且与漂移区相对地绝缘。齐纳二极管电耦合在源极区与场板电极之间。齐纳二极管被耦合在从源极区到场板电极的正向方向上。

Description

半导体器件及其制造方法
相关申请的交叉引用
于2017年12月22日提交的日本专利申请号2017-246438的包括说明书、附图和摘要在内的公开内容通过引用整体并入本文。
技术领域
本发明涉及一种半导体器件及其制造方法。
背景技术
具有绝缘栅极电极和场板电极的场板金属氧化物半导体场效应晶体管(MOSFET)可以在降低形成结的扩散层的电阻的同时提高击穿电压，因为场板电极缓和了施加在反向元件状态中的结上的电场强度。
在一般的场板MOSFET中，例如美国专利号7514743，场板电极耦合到源极电位。通过向场板电极提供介于源极与漏极之间的电位，可以降低导通电阻。
作为向场板电极给予中间电位的最简单方法，场板电极被拉到独立电极，并且提供用于生成介于源极与漏极之间的电位的电源。然而，因为MOSFET结构和驱动电路很复杂，所以这种方法不是非常优选的。
考虑到上述缺陷，提出了一种通过向MOSFET芯片添加简单结构来生成中间电位的方法。例如，美国专利号7893486公开了一种结构，该结构在场板电极与源极电极之间耦合电阻、并在场板电极与漏极电极之间耦合齐纳二极管。进一步地，专利号4185507公开了一种布置在栅极正下方的、面向漂移区的多个场板电极的结构。
发明内容
在美国专利号7893486的结构中，当齐纳二极管超过击穿电压时，直通电流(through-current)在漏极与源极之间流动。结果，在串联耦合到齐纳二极管的电阻中出现很大损坏。当减小电阻的尺寸以降低损坏时，场板电极的电位上升不足，并且漏极与源极之间的漏电流不利地增加。
在美国专利号7514743和美国专利号4185507的结构中，当向漏极施加高电压时所生成的热载流子被注入到绝缘场板电极。据此，场板电极的电位随时间变化。根据场板电极中的电位波动，击穿电压也不利地波动。
根据说明书和附图的描述，其他目的和新颖特性将是显而易见的。
根据一个实施例，一种半导体器件包括半导体衬底、第一导电类型的第一掺杂区、第一导电类型的第二掺杂区、第一导电类型的漂移区、第一场板电极、以及第一齐纳二极管。该半导体衬底具有彼此面对的第一表面和第二表面。第一掺杂区是漏极区，其被布置在半导体衬底的第一表面上。第二掺杂区是源极区，其被布置在半导体衬底的第二表面上。漂移区在半导体衬底内被布置在第一掺杂区与第二掺杂区之间，并且其具有比第一掺杂区低的第一导电类型的掺杂浓度。半导体衬底具有沟槽，其从第二表面延伸到漂移区中。第一场板电极布置在沟槽内，以与第一掺杂区电绝缘并且与漂移区相对地绝缘。第一齐纳二极管被电耦合在第二掺杂区与第一场板电极之间。第一齐纳二极管被耦合在从第二掺杂区到第一场板电极的正向方向上。
根据另一实施例，一种半导体器件包括半导体衬底、第一导电类型的第一掺杂区、第二导电类型的第二掺杂区、第一导电类型的漂移区、第一场板电极、以及第一齐纳二极管。半导体衬底具有彼此面对的第一表面和第二表面。第一掺杂区是阴极区，其被布置在半导体衬底的第一表面上。第二掺杂区是阳极区，其被布置在半导体衬底的第二表面上。漂移区在半导体衬底内被布置在第一掺杂区与第二掺杂区之间，并且具有比第一掺杂区低的第一导电类型的掺杂浓度。半导体衬底具有沟槽，其从第二表面延伸到漂移区中。第一场板电极布置在沟槽内，以与第一掺杂区电绝缘并且与漂移区相对地绝缘。第一齐纳二极管被电耦合在第二掺杂区与第一场板电极之间。第一齐纳二极管被耦合在从第二掺杂区到第一场板电极的正向方向上。
根据一个实施例，一种半导体器件的制造方法包括以下步骤。
在具有彼此面对的第一表面和第二表面的半导体衬底的第一表面上形成第一导电类型的第一掺杂区作为漏极区。在半导体衬底内的第二表面的一侧处的第一掺杂区上形成第一导电类型的漂移区，其具有比第一掺杂区低的第一导电类型的掺杂浓度。在半导体衬底中形成沟槽，其从第二表面延伸到漂移区中。在沟槽内形成第一场板电极，以与第一掺杂区电绝缘并且与漂移区相对地绝缘。在半导体衬底的第二表面上形成第一导电类型的第二掺杂区作为源极区，以将漂移区夹在该第二掺杂区与第一掺杂区中间。齐纳二极管被电耦合在第二掺杂区与第一场板电极之间。齐纳二极管被形成为耦合在从第二掺杂区到第一场板电极的正向方向上。
根据上述实施例，可以实现能够避免生成直通电流、并且抑制场板电极中的电位随时间波动的半导体器件及其制造方法。
附图说明
图1是概念性地示出了本公开的半导体器件的结构的横截面图。
图2是示出了对比示例中的半导体器件的结构的顶视平面图。
图3是概念性地示出了根据第一实施例的半导体器件的结构的横截面图。
图4是示出了根据第一实施例的半导体器件的结构的顶视平面图。
图5是以放大方式示出了图4的区RA的放大顶视平面图。
图6是沿着图5中的VI-VI线截取的示意性横截面图。
图7是沿着图5中的VII-VII线截取的示意性横截面图。
图8是沿着图5中的VIII-VIII线截取的示意性横截面图。
图9是以放大方式示出了图4的区RB的放大顶视平面图。
图10是沿着图9中的X-X线截取的示意性横截面图。
图11是示出了根据第一实施例的半导体器件的每个单元的测量的横截面图。
图12是示出了根据第一实施例的半导体器件的制造方法的第一过程的横截面图。
图13是示出了根据第一实施例的上述制造方法的第二过程的横截面图。
图14是示出了根据第一实施例的上述制造方法的第三过程的横截面图。
图15是示出了根据第一实施例的上述制造方法的第四过程的横截面图。
图16是示出了根据第一实施例的上述制造方法的第五过程的横截面图。
图17是示出了根据第一实施例的上述制造方法的第六过程的横截面图。
图18是示出了根据第一实施例的上述制造方法的第七过程的横截面图。
图19是示出了根据第一实施例的上述制造方法的第八过程的横截面图。
图20是示出了根据第一实施例的上述制造方法的第九过程的横截面图。
图21是示出了根据第一实施例的上述制造方法的第十过程的横截面图。
图22是示出了根据第一实施例的上述制造方法的第十一过程的横截面图。
图23是示出了根据第一实施例的上述制造方法的第十二过程的横截面图。
图24是示出了根据第一实施例的上述制造方法的第十三过程的横截面图。
图25是示出了根据第一实施例的上述制造方法的第十四过程的横截面图。
图26是概念性地示出了根据第二实施例的半导体器件的结构的横截面图，其与沿着图27中的线XXVI-XXVI截取的横截面相对应。
图27是以放大与图2中的区RA相对应的区的方式示出了根据第二实施例的半导体器件的结构的顶视平面图。
图28是沿着图27中的XXVIII-XXVIII线截取的示意性横截面图。
图29是沿着图27中的XXIX-XXIX线截取的示意性横截面图。
图30是示出了根据第二实施例的半导体器件的制造方法的第一过程的横截面图。
图31是示出了根据第二实施例的上述制造方法的第二过程的横截面图。
图32是示出了根据第二实施例的上述制造方法的第三过程的横截面图。
图33是概念性地示出了根据第三实施例的半导体器件的结构的横截面图，其与沿着图34中的XXXIII-XXXIII线截取的横截面相对应。
图34是以放大与图2中的区RA相对应的区的方式示出了根据第三实施例的半导体器件的结构的顶视平面图。
图35是沿着图34中的XXXIII-XXXIII线和XXXV-XXXV线截取的示意性横截面图。
图36是示出了根据第三实施例的半导体器件的制造方法的第一过程的横截面图。
图37是示出了根据第三实施例的上述制造方法的第二过程的横截面图。
图38是示出了根据第三实施例的上述制造方法的第三过程的横截面图。
图39是示出了根据第三实施例的上述制造方法的第四过程的横截面图。
图40是示出了根据第三实施例的上述制造方法的第五过程的横截面图。
图41是示出了根据第三实施例的上述制造方法的第六过程的横截面图。
图42是示出了根据第三实施例的上述制造方法的第七过程的横截面图。
图43是示出了根据第三实施例的上述制造方法的第八过程的横截面图。
图44A是示出了根据第二实施例的、当向漏极施加电压时单元内的电位分布的视图，而图44B是示出了根据第三实施例的当向漏极施加相同电压时单元内的电位分布的视图。
图45是示出了沿着图44A中的线L1和图44B中的线L2的各个部分中的电场强度的视图。
图46是概念性地示出了根据第四实施例的半导体器件的结构的横截面图。
图47是概念性地示出了根据第四实施例的修改示例中的半导体器件的结构的横截面图。
具体实施方式
在下文中，将基于附图来对根据本公开的一个实施例的半导体器件进行描述。
(本公开的半导体器件)
首先，对根据本公开的半导体器件的结构进行描述。
本公开中的半导体器件例如是场板MOS晶体管。本公开中的半导体器件不限于场板MOS晶体管，而可以是具有场板电极的二极管或绝缘栅双极晶体管(IGBT)。将以场板MOS晶体管为示例对该结构进行描述。
如图1所示，场板MOS晶体管包括MOS晶体管和场板电极FP(第一场板电极)。
MOS晶体管主要包括漏极区DR(第一掺杂区)、漂移区DRI、沟道区CD、布置在沟道区CD内的源极区SR(第二掺杂区)、栅极绝缘层GI、以及栅极电极GE。
MOS晶体管形成在半导体衬底SB中。半导体衬底SB具有彼此面对的第一表面FS和第二表面SS。
漏极区DR是n型掺杂区(n+掺杂区)，其被布置在半导体衬底SB的第一表面FS上。源极区SR是n型掺杂区(n+掺杂区)，其被布置在半导体衬底SB的第二表面SS上。
漂移区DRI在半导体衬底SB内被布置在漏极区DR与源极区SR之间。漂移区DRI是n型掺杂区，其n型掺杂浓度比漏极区DR和源极区SR的n型掺杂浓度低。漂移区DRI与漏极区DR接触。
沟道区CD在半导体衬底SB内被布置在源极区SR与漂移区DRI之间。该沟道区CD被布置成将漂移区DRI夹在漏极区DR与该沟道区CD自身之间。沟道区CD被布置在第二表面SS上以包围源极区SR。沟道区CD是p型掺杂区，其与源极区SR和漂移区DRI中的每一个区形成pn结。
半导体衬底SB具有沟槽TR，其从第二表面SS延伸到漂移区DRI中。漂移区DRI、沟道区CD和源极区SR与沟槽TR的侧壁接触。
栅极电极GE被布置在沟槽TR内。栅极电极GE面向沟道区CD，其中栅极绝缘层GI介于其间。因此，栅极电极GE与沟道区CD相对地绝缘。
漏极电极DE被布置在半导体衬底SB的第一表面FS上。漏极电极DE与漏极区DR接触，以被电耦合到漏极区DR。源极电极SE被布置在半导体衬底SB的第二表面SS上。源极电极SE与源极区SR和沟道区CD中的每一个区接触，以被电耦合到源极区SR和沟道区CD。
场板电极FP被布置在沟槽TR内。场板电极FP面向漂移区DRI，其中场板绝缘层FI介于其间。因此，场板电极FP与漂移区DRI相对地绝缘。场板电极FP位于沟槽TR内比栅极电极GE更靠近第一表面FS的一侧。场板电极FP与漏极区DR电绝缘。
场板电极FP和栅极电极GE被布置在相同的沟槽TR内。栅极绝缘层GI的厚度T1比场板绝缘层FI的厚度T2小。栅极绝缘层GI和场板绝缘层FI被包括在沟槽TR内的绝缘层IL中。
本公开中的半导体器件具有齐纳二极管ZD(第一齐纳二极管)。齐纳二极管ZD被电耦合在源极区SR与场板电极FP之间。齐纳二极管ZD被电耦合到源极电极SE，并且通过源极电极SE被进一步电耦合到源极区SR和沟道区CD两者。
齐纳二极管ZD被耦合在从源极电极SE(或源极区SR)到场板电极FP的正向方向上。具体地，齐纳二极管ZD的阳极被电耦合到源极电极SE(或源极区SR)，并且其阴极被电耦合到场板电极FP。
齐纳二极管ZD的击穿电压(齐纳击穿电压)被设定为在MOS晶体管的漏极与源极之间的击穿电压或者更小。齐纳二极管ZD的寄生电容的值被设定为比栅极和场板电容Cgf以及场板和漏极电容Cfd小得多。
本公开中的半导体器件的效果将与图2中所示的对比示例相对照进行描述。
如图2所示，在对比示例的半导体器件中，齐纳二极管ZD被电耦合在场板电极FP与漏极区DR之间，并且电阻RE被电耦合在场板电极FP与源极电极SE(或源极区SR)之间。除此之外的对比示例的结构与图1所示的本公开中的半导体器件的结构基本上相同；因此，相同的附图标记附于相同的元件，并且不再重复其描述。
在图2所示的对比示例的结构中，当齐纳二极管ZD超过齐纳击穿电压时，直通电流在漏极区DR与源极电极SE(或源极区SR)之间流动。因此，在串联电耦合到齐纳二极管ZD的电阻RE中出现严重损坏。当减小电阻RE的尺寸以减少该损坏时，场板电极FP的电位不会完全上升，并且此外，漏极区DR与源极区SR之间的漏电流增加。
相反，根据本公开的半导体器件，如图1所示，场板电极FP被电耦合到漏极区DR。因此，直通电流不会在MOS晶体管的漏极区DR与源极区SR之间流动。
当在向漏极区DR施加高电压时生成的热载流子(电子)被注入场板电极FP中时，在将场板电极FP与其他元件电绝缘的结构中，场板电极FP的电位随时间变化。据此，场板电极FP的电位波动，并且因此击穿电压也波动。
相反，根据本公开的半导体器件，如图1所示，场板电极FP通过齐纳二极管ZD被电耦合到源极电极SE(或源极区SR)。进一步地，在从源极电极SE(或源极区SR)到场板电极FP的正向方向上提供齐纳二极管ZD。据此，即使当热载流子(电子)被注入场板电极FP中时，热载流子也作为齐纳二极管ZD的漏电流而被释放到源极电极SE(或源极区SR)。结果，场板电极FP的电位不会根据热载流子来随时间波动。
根据本发明的半导体器件，当漏极区DR被偏置时，场板电极FP的电位(Vfp)根据电容Cfd和Cgf而上升(Vfp＝Vds×Cfd/(Cgf+Cfd)；Vds是漏极与源极之间的电压)。
根据本发明的半导体器件，源极与场板之间的电位差不会比齐纳击穿电压上升得更多。因此，可以避免由施加在场板电极FP上的过大电压所引起的栅极与场板之间的介电击穿。
第一实施例
将使用图3对根据第一实施例的半导体器件的结构进行描述。
如图3所示，根据第一实施例的半导体器件的结构与图1所示的本公开中的半导体器件的结构不同之处在于，两个齐纳二极管ZD1和ZD2被电耦合在场板电极FP与源极电极SE(或源极区SR)之间。
两个齐纳二极管ZD1和ZD2被串联耦合在场板电极FP与源极电极SE(或源极区SR)之间。齐纳二极管ZD1被耦合在从源极电极SE(或源极区SR)到场板电极FP的正向方向上。齐纳二极管ZD2被耦合在上述方向的反向方向上；从场板电极FP到源极电极SE(或源极区SR)。
齐纳二极管ZD1的阴极被电耦合到场板电极FP。齐纳二极管ZD1的阳极被电耦合到齐纳二极管ZD2的阳极。齐纳二极管ZD2的阴极被电耦合到源极区SR。
除上述之外的实施例的结构与图1所示的结构基本上相同；因此，相同的附图标记附于相同的元件，并且不再重复其描述。
将使用图4至图11对根据该实施例的半导体器件的具体结构进行描述。
如图4所示，该实施例中的半导体器件例如是半导体芯片CH。该实施例中的半导体器件不限于半导体芯片CH，而是可以呈在被切割成半导体芯片之前的半导体晶片的状态，或者可以是在用树脂密封半导体芯片之后的半导体封装，或者还可以是与其他器件相结合的半导体模块。
图4是从半导体衬底SB的第二SS侧观察的顶视平面图，图5是图4中的区RA的放大图，并且图9是图4中的区RB的放大图。在图4、图5和图9中所示的平面图中，场板MOS晶体管被布置在半导体衬底SB的第二表面SS的中心。
在场板MOS晶体管的布置区中，多个沟槽TR被布置在半导体衬底SB的第二表面SS上。各个沟槽TR以直线形状相互平行地延伸。
在平面图中，源极电极沟槽STR被布置为包围多个沟槽TR的布置区。
在场板MOS晶体管的布置区中，栅极布线层GIC和源极电极SE被布置在半导体衬底SB的第二表面SS上。
在平面图中，栅极布线层GIC在与沟槽TR的延伸方向正交的方向上延伸。在平面图中，源极电极SE被布置为位于由栅极布线层GIC划分的区中的每个区中。
在平面图中，保护环GR被布置为包围场板MOS晶体管的布置区。保护环GR在整个周边周围延伸而没有断裂。因此，保护环GR在平面图中包围栅极布线层GIC和源极电极SE。
栅极布线层GIC、源极电极SE和保护环GR与一个相同的导电层相互分开形成。
平面图意指在与半导体衬底SB的第二表面SS正交的方向上观察半导体芯片CH(半导体器件)时的视点。
如图6所示，在横截面中MOS晶体管和场板电极FP的结构与图3所示的结构基本上相同；因此，相同的附图标记附于相同的元件，并且不再重复其描述。
层间绝缘层II被布置在半导体衬底SB的第二表面SS上。层间绝缘层II覆盖栅极电极GE。层间绝缘层II设有接触孔CH1。接触孔CH1的范围从层间绝缘层II的顶表面到源极区SR和沟道区CD。
源极电极SE被布置在层间绝缘层II上。源极电极SE通过接触孔CH1而与源极区SR和沟道区CD接触。据此，源极电极SE通过接触孔CH1而被电耦合到源极区SR和沟道区CD。
漏极电极DE被布置在半导体衬底SB的第一表面FS上。漏极电极DE与漏极区DR接触，因此被电耦合到漏极区DR。
如图7和图8所示，在该横截面中，在布置在半导体衬底SB的第二表面SS上的层间绝缘层II上形成接触孔CH2。接触孔CH2从层间绝缘层II的顶表面与栅极电极GE接触。
栅极布线层GIC被布置在层间绝缘层II上。栅极布线层GIC通过接触孔CH2而与栅极电极GE接触。据此，栅极布线层GIC通过接触孔CH2而被电耦合到栅极电极GE。
如图10所示，在该横截面中，布置两个齐纳二极管ZD1和ZD2。两个齐纳二极管ZD1和ZD2被电耦合在场板电极FP与源极电极SE之间。
齐纳二极管ZD1包括作为阴极的n+区FP和作为阳极的p-区PR1。齐纳二极管ZD1的n+区FP和p-区PR1形成pn结。
齐纳二极管ZD2包括作为阴极的n+区NR和作为阳极的p-区PR2。n+区NR和p-区PR2形成pn结。
p+区PR3被布置在齐纳二极管ZD1的p-区PR1与齐纳二极管ZD2的p-区PR2之间。p+区PR3与p-区PR1和p-区PR2接触。
上述两个齐纳二极管ZD1和ZD2以及场板电极FP形成在相同的导电层中。其中形成齐纳二极管ZD1和ZD2以及场板电极FP的导电层由例如引入掺杂剂的多晶硅(掺杂多晶硅)制成。
具体地，通过将n型掺杂剂引入多晶硅中，形成场板电极FP、n+区FP和n+区NR。特别地，场板电极FP和n+区FP由公共n+区形成。
进一步地，具有引入到多晶硅的p型掺杂剂的掺杂多晶硅形成p-区PR1、p-区PR2和p+区PR3。p-区PR1和p-区PR2中的p型掺杂浓度低于p+区PR3中的p型掺杂浓度。
形成上述两个齐纳二极管ZD1和ZD2的导电层部分通过绝缘层IL而被布置在半导体衬底SB的第二表面SS上。换句话说，齐纳二极管ZD1的n+区FP和p-区PR1、齐纳二极管ZD2的n+区NR和p-区PR2、p+区PR3通过绝缘层IL而被布置在半导体衬底SB的第二表面SS上。
源极电极沟槽STR形成在半导体衬底SB的第二表面SS上。源极电极沟槽STR朝向第一表面FS的一侧而在漂移区DRI内延伸。作为齐纳二极管ZD2的阴极的n+区NR嵌入在源极电极沟槽STR内。绝缘层IL2被布置在n+区NR与源极电极沟槽STR的壁表面之间。因此，n+区NR与漂移区DRI相对地绝缘，并且还用作源极沟槽电极。绝缘层IL2也形成在沟槽TR的壁表面上，以使场板电极FP与漂移区DRI电绝缘。
形成有上述两个齐纳二极管ZD1和ZD2的导电层部分被覆盖有绝缘层IL3。凹入部分GTR形成在沟槽TR内的绝缘层IL3中。栅极电极GE布置在凹入部分GTR内。
层间绝缘层II被布置为覆盖栅极电极GE和绝缘层IL3。形成接触孔CH3，该接触孔CH3从层间绝缘层II的顶表面穿透绝缘层IL3并到达n+区NR。源极电极SE通过接触孔CH3而被电耦合到n+区NR。
如图11所示，半导体衬底SB中的外延层的厚度DEP(漂移区DRI和沟道区CD的总厚度)例如是7μm或更小。沟道区CD的深度DCD例如是1.0μm或更小。源极区SR的深度DSR例如为0.3μm或更小。
沟槽TR的深度DTR例如是6μm或更小。沟槽TR的宽度WTR例如是1.3μm或更小。栅极GE的深度DGE例如是1.2μm或更小。场板绝缘层FI的厚度TFP例如是550nm或更小。栅极绝缘层GI的厚度TGE例如是50nm或更小。
接下来，将使用图12至图25对根据该实施例的半导体器件的制造方法进行描述。
如图12所示，根据外延生长，在n+硅衬底DR上形成n型硅DRI。结果，形成半导体衬底SB，其具有彼此面对的第一表面FS和第二表面SS，在第一表面FS上的n+漏极区DR，以及在第二表面SS上的n型漂移区DRI。根据热氧化，在半导体衬底SB的第一表面FS上形成具有预先确定的厚度的氧化硅膜IL1(绝缘层)。
如图13所示，在氧化膜IL1上形成具有根据光刻技术的沟槽图案的抗蚀图案(未图示)。利用该抗蚀图案作为掩模，根据干法蚀刻对氧化膜IL1进行图案化。在移除抗蚀图案之后，根据干法蚀刻、使用氧化物膜IL1用作掩模，来在半导体衬底SB上形成沟槽TR和源极电极沟槽STR。然后，根据湿法蚀刻、使用氢氟酸(HF)酸溶液来移除氧化物膜IL1。
如图14所示，在上述湿法蚀刻之后，根据热氧化，在半导体衬底SB的第二表面SS以及源极电极沟槽STR和沟槽TR的壁表面上形成由氧化硅膜制成的绝缘层IL2。
如图15所示，根据化学气相沉积(CVD)，在绝缘层IL2上沉积将作为场板电极FP的多晶硅层PS1。根据离子注入，n型掺杂剂被引入到多晶硅层PS1的以下各部分：场板电极FP、齐纳二极管ZD1的n+区FP和齐纳二极管ZD2的n+区NR。
进一步地，根据离子注入，p型掺杂剂被引入到多晶硅层PS1的以下各部分：齐纳二极管ZD1的p-区PR1、齐纳二极管ZD2的p-区PR2以及p+区PR3。
如图16所示，根据光刻技术形成覆盖与n型和p型掺杂剂注入的多晶硅层PS1的齐纳二极管ZD1和ZD2相对应的部分、以及覆盖与沟槽源极电极相对应的部分的抗蚀图案(未图示)。利用该抗蚀图案作为掩模，对多晶硅层PS1进行干法蚀刻。通过调整蚀刻量，留下沟槽TR内的与将形成场板电极FP的部分和将形成齐纳二极管ZD1和ZD2的部分相对应的多晶硅层PS1。此后，例如，根据灰化来移除抗蚀图案。
如图17所示，根据CVD，在绝缘层IL2上沉积由氧化膜制成的绝缘层IL3，以覆盖多晶硅层PS1。这里，在沟槽TR的内部完全充满绝缘层IL3。
如图18所示，根据光刻技术形成覆盖除了将作为沟槽栅极电极和外周保护环接触的部分之外的部分的抗蚀图案(未图示)。利用该抗蚀图案作为掩模，对绝缘层IL3进行干法蚀刻。通过调整蚀刻量，绝缘层IL3留在沟槽TR内的场板电极FP上。据此，在沟槽TR内的绝缘层IL3中形成凹入部分GTR。进一步地，根据上述干法蚀刻，在形成保护环接触的部分中，移除绝缘层IL2和IL3，以露出半导体衬底SB的第二表面SS。然后，例如，根据灰化来移除抗蚀图案。
如图19所示，根据热氧化来氧化半导体衬底SB的第二表面SS和沟槽TR的壁表面，并且形成由氧化硅膜制成的绝缘层IL4。形成在沟槽TR的壁表面上的绝缘层IL4的部分用作栅极绝缘层GI。然后，形成多晶硅层PS2以填充沟槽TR并覆盖绝缘层IL3和IL4。此后，对多晶硅层PS2进行干法蚀刻。
如图20所示，根据上述干法蚀刻，栅极电极GE由多晶硅层PS2形成，从而填充沟槽TR(嵌入凹入部分GTR内)。
如图21所示，根据光刻技术形成抗蚀图案(未图示)，并且根据离子注入、利用抗蚀图案作为掩模，p型掺杂剂被注入半导体衬底SB的第二表面SS。据此，在半导体衬底SB的第二表面SS上形成沟道区CD。然后，例如，根据灰化来移除抗蚀图案。
然后，根据光刻技术来形成另一抗蚀图案(未图示)，并且根据离子注入、利用抗蚀图案用作掩模，n型掺杂剂被注入半导体衬底SB的第二表面SS。因此，在半导体衬底SB的第二表面SS上形成用于n+保护环的源极区SR和掺杂区NRG。然后，例如，同样根据灰化来移除该抗蚀图案。
在移除抗蚀图案之后，执行用于掺杂剂活化的退火。
如图22所示，在半导体衬底SB的第二表面SS的整个表面上沉积由磷玻璃制成的层间绝缘层II。然后，根据化学机械抛光(CMP)，使层间绝缘层II的表面变平。
如图23所示，根据光刻技术形成用于形成接触孔的抗蚀图案(未图示)。利用抗蚀图案作为掩模，对层间绝缘层II进行干法蚀刻。据此，形成范围从层间绝缘层II的顶表面到n+区NR的接触孔CH3、以及范围从层间绝缘层II的顶表面到n+保护环掺杂区NRG的接触孔CH4。然后，例如，根据灰化来移除抗蚀图案。
如图24所示，根据溅射，在半导体衬底SB的第二表面SS的整个表面上沉积例如由铝制成的导电层。然后，根据光刻和干法蚀刻技术，对导电层进行图案化。因此，栅极布线层GIC、源极电极SE和保护环GR的布线层由导电层形成。
如图25所示，在布线层上形成由聚酰亚胺制成的表面保护层PF。然后，根据光刻和蚀刻技术，在表面保护层PF上形成焊盘开口部分。
然后，半导体衬底SB从半导体衬底SB的第一表面FS的一侧被研磨成预先确定的厚度。根据溅射，在半导体衬底SB的研磨的第一表面FS上形成漏极电极DE。
如上文所提及的，制造了根据该实施例的半导体器件。
接下来，将对该实施例的效果进行描述。
在该实施例中，类似于图1所示的结构，场板电极FP与漏极区DR电绝缘，如图3所示。因此，在漏极区DR与MOS晶体管的源极区SR之间没有直通电流流动。
在该实施例中，类似于图1所示的结构，场板电极FP通过齐纳二极管ZD1而被电耦合到源极区SR。齐纳二极管ZD1被耦合在从源极电极SE(或源极区SR)到场板电极FP的正向方向上。据此，即使当热载流子被注入场板电极FP时，热载流子也作为齐纳二极管ZD1的漏电流被释放到源极电极SE(或源极区SR)。因此，场板电极FP的电位不会根据热载流子而随时间波动。
在该实施例中，如图3所示，具有共用阳极的两个齐纳二极管ZD1和ZD2被电耦合在场板电极FP与源极电极SE(或源极区SR)之间耦合在源极与场板之间的正向方向上的齐纳二极管ZD1生成场板电位。耦合在源极与场板之间的反向方向上的齐纳二极管ZD2也在负电位方向上约束场板电位。据此，可以容易地保护场板绝缘层FI免受介电击穿。
在该实施例中，两个齐纳二极管ZD1和ZD2由与场板电极FP共用的导电层(例如，多晶硅)形成。因此，可以在少量的制造过程中制造半导体器件。
第二实施例
将使用图26至图29对根据第二实施例的半导体器件的结构进行描述。
如图26所示，根据本实施例的半导体器件的结构与图3所示的第一实施例的结构的不同之处在于，场板电极FP和栅极电极GE被分别布置在不同的沟槽TR1和TR2中。
在该实施例中，在半导体衬底SB的第二表面SS上形成不同的沟槽TR1和TR2中的每个沟槽。沟槽TR1和沟槽TR2彼此相互分开。沟槽TR1的深度与沟槽TR2的深度不同。沟槽TR2被形成为比沟槽TR1深。
如图26所示，沟槽TR1被形成为从半导体衬底SB的第二表面SS穿透沟道区CD并到达漂移区DRI。因此，沟槽TR1的底壁与漂移区DRI接触。进一步地，沟槽TR1的侧壁与沟道区CD和源极区SR中的每一个区接触。
栅极电极GE布置在沟槽TR1内。栅极绝缘层GI布置在栅极电极GE与沟槽TR1的壁表面之间。据此，栅极电极GE与沟道区CD相对地绝缘。
沟槽TR2由半导体衬底SB的第二表面SS形成，穿透沟道区CD，到达漂移区DRI，并且进一步延伸深入漂移区DRI中。因此，沟槽TR2的侧壁的一部分和底壁与漂移区DRI接触。沟槽TR2的侧壁的另一部分与沟道区CD接触。
场板电极FP布置在沟槽TR2内。场板绝缘层FI布置在场板电极FP与沟槽TR2的壁表面之间。据此，场板电极FP与漂移区DRI和沟道区CD相对地绝缘。
层间绝缘层II布置在半导体衬底SB的第二表面SS上。接触孔CH1(图26)、CH3(图27和图28)和CH4(图27、图28和图29)形成在层间绝缘层II中。
接触孔CH1被形成为范围从层间绝缘层II的顶表面到源极区SR和沟道区CD两者。接触孔CH1到达第二表面SS由沟槽TR1和沟槽TR2夹在中间的区。
源极电极SE布置在层间绝缘层II上。源极电极SE被布置为通过接触孔CH1而被电耦合到源极区SR和沟道区CD。
本实施例中除上述之外的其他结构与图3所示的结构基本上相同；因此，相同的附图标记附于相同的元件，并且不再重复其描述。
接下来，将使用图30至图32对根据该实施例的半导体器件的制造方法进行描述。
根据该实施例的制造方法的过程与图12至图15中所示的第一实施例的过程相同。然后，如图30所示，不对沟槽TR(本实施例中的沟槽TR2)内的掺杂多晶硅PS1进行深蚀刻。
如图31所示，根据CVD，在绝缘层IL2上沉积由例如氧化膜制成的绝缘层IL3，以覆盖多晶硅层PS1。
如图32所示，根据光刻技术来形成具有用于形成沟槽TR1的图案的抗蚀图案(未图示)。使用该抗蚀图案作为掩模，对绝缘层IL2和IL3以及半导体衬底SB进行干法蚀刻。据此，在半导体衬底SB上形成沟槽TR1。然后，例如，根据灰化来移除抗蚀图案。
此后，根据该实施例的制造方法的过程与图19至图25中所示的第一实施例中的过程相同。据此，可以制造图26至图29中所示的半导体器件。
接下来，将对该实施例的效果进行描述。
在该实施例中，类似于图3所示的结构，场板电极FP与漏极区DR电绝缘，如图26所示。因此，在MOS晶体管的漏极区DR与源极区SR之间没有直通电流流动。
在该实施例中，类似于图3所示的结构，场板电极FP通过齐纳二极管ZD1而被电耦合到源极电极SE(或源极区SR)，如图26所示。齐纳二极管ZD1被耦合在从源极电极SE(或源极区SR)到场板电极FP的正向方向上。据此，即使当热载流子被注入场板电极FP时，热载流子也作为齐纳二极管ZD1的漏电流被释放到源极电极SE(或源极区SR)。因此，场板电极FP的电位不会根据热载流子来随时间波动。
在该实施例中，类似于图3所示的结构，具有共用阳极的两个齐纳二极管ZD1和ZD2被电耦合在场板电极FP与源极区SR之间，如图26所示。耦合在源极与场板之间的正向方向上的齐纳二极管ZD1生成场板电位。耦合在源极与场板之间的反向方向上的齐纳二极管ZD2也在负电位方向上约束场板电位。据此，可以容易地保护场板绝缘层FI免受介电击穿。
根据实施例，如图26所示，分别在不同的沟槽TR1和TR2中形成栅极电极GE和场板电极FP。据此，要求精确控制蚀刻量的栅极电极GE与场板电极FP之间的绝缘膜的形成过程(图18)不是必需的，这使得易于制造半导体器件。
根据实施例，场板电极FP与栅极电极GE之间的寄生电容Cgf变得更小。因而，栅极与漏极之间的寄生电容Cgd变得更小，因此能够实现高速切换。
第三实施例
将使用图33至图35对根据第三实施例的半导体器件的结构进行描述。
如图33所示，半导体器件的结构与图26至图29所示的根据第二实施例的结构不同之处在于，场板电极被划分成第一场板电极FP1和第二场板电极FP2。
在该实施例中，第一场板电极FP1和第二场板电极FP2被布置在相同的沟槽TR2内。第二场板电极FP2与第一场板电极FP1分开，并且位于比第一场板电极FP1更靠近第二表面SS的位置。
第一场板电极FP1通过齐纳二极管ZD1和ZD2而被电耦合到源极区SR。第二场板电极FP2在不利用任何齐纳二极管的情况下被电耦合到源极区SR。
第一场板绝缘层FI1被布置在第一场板电极FP1与沟槽TR2的壁表面之间。第二场板绝缘层FI2被布置在第二场板电极FP2与沟槽TR2的壁表面之间。第一场板绝缘层FI1的厚度大于第二场板绝缘层FI2的厚度。
如图34和图35所示，绝缘层IL5和IL6布置在第二场板电极FP2的顶表面上。在沟槽TR2的正上方形成从层间绝缘层II的顶表面穿透绝缘层IL5和IL6、并到达第二场板电极FP2的接触孔CH5。源极电极SE通过该接触孔CH5而被电耦合到第二场板电极FP2。
除了上述结构之外的实施例的结构与图26至图29中所示的第二实施例的结构基本上相同；因此，相同的附图标记附于相同的元件，并且不再重复其描述。
接下来，将使用图36至图43对根据该实施例的半导体器件的制造方法进行描述。
根据该实施例的制造方法的过程与图12至图18中所示的第一实施例的过程相同。然后，如图36所示，根据热氧化来氧化半导体衬底SB的第二表面SS和沟槽TR的壁表面，并且形成例如由氧化硅膜制成的绝缘层IL4。绝缘层IL4形成在沟槽TR2的壁表面上的部分用作场板绝缘层FI2。然后，形成多晶硅层PS2，以填充沟槽TR2并覆盖绝缘层IL3和IL4。然后，对多晶硅层PS2进行干法蚀刻。
如图37所示，第二场板电极FP2由导电层PS2形成，以根据上述干法蚀刻来填充沟槽TR2(嵌入凹入部分GTR内)。然后，根据CVD来沉积绝缘层IL5(例如，氧化硅膜)作为用于处理沟槽TR1的掩模层。对绝缘层IL5进行图案化以具有用于处理沟槽TR1的图案。利用绝缘层IL5作为掩模，对绝缘层IL4和半导体衬底SB进行蚀刻。据此，在半导体衬底SB的第二表面SS上形成沟槽TR1。
如图38所示，对沟槽TR1的内部进行热氧化。据此，在沟槽TR1的内壁上形成由氧化硅膜制成的栅极绝缘层GI。
如图39所示，在绝缘层IL5上形成例如由多晶硅制成的导电层GE，以填充沟槽TR1。导电层GE被干法蚀刻并且仅留在沟槽TR1内，以在沟槽TR1内形成栅极电极GE。然后，根据CVD，在半导体衬底SB的第二表面SS的整个表面上沉积由氧化硅膜制成的绝缘层IL6。沟槽TR1的开口部分填充有绝缘层IL6。
如图40所示，对绝缘层IL6至IL3进行干法蚀刻。据此，绝缘层IL6至IL3薄薄地覆盖半导体衬底SB的第二表面SS。在这种状态下，根据光刻技术形成抗蚀图案(未图示)，并且利用该抗蚀图案作为掩模、根据离子注入，p型掺杂剂被注入半导体衬底SB的第二表面SS。因此，在半导体衬底SB的第二表面SS上形成沟道区CD。例如，根据灰化来移除该抗蚀图案。
此后，根据光刻技术来形成另一抗蚀图案(未图示)，并且通过该抗蚀图案作为掩模、根据离子注入，n型掺杂剂被注入半导体衬底SB的第二表面SS。结果，在半导体衬底SB的第二表面SS上形成源极区SR和n+保护环掺杂区NRG。然后，例如，也根据灰化来移除该抗蚀图案。
在移除上述抗蚀图案之后，执行退火以活化掺杂剂。
如图41所示，在半导体衬底SB的第二表面SS的整个表面上沉积由磷玻璃制成的层间绝缘层II。然后，根据CMP，使层间绝缘层II的顶表面变平。
如图42所示，根据光刻技术来形成用于形成接触孔的抗蚀图案(未图示)。利用该抗蚀图案作为掩模，对层间绝缘层II进行干法蚀刻。据此，形成范围从层间绝缘层II的顶表面到n+区NR的接触孔CH3、以及范围从层间绝缘层II的顶表面到n+保护环掺杂区NRG的接触孔CH4。进一步地，形成范围从层间绝缘层II的顶表面到源极区SR和沟道区CD的接触孔CH1、以及范围从层间绝缘层II的顶表面到第二场板电极FP2的接触孔CH5。
如图43中所示，根据溅射，在半导体衬底SB的第二表面SS的整个表面上沉积例如由铝制成的导电层。然后，根据光刻和干法蚀刻技术，对导电层进行图案化。栅极布线层GIC、源极电极SE和保护环GR的布线层由导电层形成。
如图35中所示，在布线层上形成由聚酰亚胺制成的表面保护层PF。根据光刻和蚀刻技术，在表面保护层PF上形成焊盘开口部分。半导体衬底SB从第一表面FS的一侧被研磨成预先确定的厚度。根据溅射，在半导体衬底SB的研磨的第一表面FS上形成漏极电极DE。
如上文所提及的，制造了根据图33至图35中所示的实施例的半导体器件。
接下来，将对该实施例的效果进行描述。
与图3所示的结构类似，在该实施例中，场板电极FP1和FP2与漏极区DR电绝缘，如图33所示。因此，在MOS晶体管的漏极区DR与源极区SR之间没有直通电流流动。
类似于图3所示的结构，在该实施例中，场板电极FP1通过齐纳二极管ZD1而被电耦合到源极区SR，如图33所示。齐纳二极管ZD1被耦合在从源极区SR到场板电极FP1的正向方向上。即使当热载流子被注入场板电极FP1时，热载流子也作为齐纳二极管ZD1的漏电流被释放到源极区SR。结果，场板电极FP1的电位不会根据热载流子而随时间波动。
类似于图3所示的结构，在该实施例中，具有共用阳极的两个齐纳二极管ZD1和ZD2被电耦合在场板电极FP与源极区SR之间，如图33所示。耦合在源极与场板之间的正向方向上的二极管ZD1生成场板电位。进一步地，耦合在源极与场板之间的反向方向上的齐纳二极管ZD2也在负电位方向上约束场板电位。据此，可以容易地保护场板绝缘层FI免受介电击穿。
在该实施例中，栅极电极GE以及场板电极FP1和FP2分别被布置在不同的沟槽TR1和TR2内，如图33所示。类似于第二实施例，要求精确控制蚀刻量的栅极电极GE与场板电极FP1和FP2之间的绝缘层的形成不是必需的，这使得易于制造半导体器件。
在该实施例中，第二场板电极FP2面向栅极电极GE的电位被固定为源极电位，如图33所示。因此，与类似于图26所示的第二实施例的、场板电极FP的电位根据漏极电位而易于变化的结构相比较，在该实施例中可以进一步减小寄生电容Cgf。
进一步地，在该实施例中，场板电极被划分成第一场板电极FP1和第二场板电极FP2，如图33所示。这使得可以单独地调整第一场板电极FP1和第二场板电极FP2在深度方向上的长度、以及场板绝缘层FI1和FI2的厚度。与第一实施例和第二实施例相比较，该实施例可以进一步增大漏极与源极之间的击穿电压(可以利用相同的击穿电压来进一步减小电阻)。
在向第二实施例和第三实施例的每个结构中的漏极施加相同电压的状态下，发明人等人检查了MOS晶体管的单元内的电位分布(等电位线)。结果如图44A和图44B所示。
图44A示出了第二实施例的结构中的电位分布，而图44B示出了第三实施例的结构中的电位分布。如图44A所示，在第二实施例的结构中，靠近漏极一侧上的等电位线的间隔变得最小，并且随着越来越靠近源极而变得越来越宽。等电位线之间的间隔在距离半导体衬底SB的第二表面SS的深度为3μm或更小的位置处变得最宽，并且在沟道结的附近变得更窄。
在第三实施例的结构中，如图44B所示，等电位线之间的间隔类似地在靠近漏极的一侧是最小的；然而，与第二实施例相比较，等电位线的间隔随着越来越靠近源极而更加温和地波动、并且几乎变得均匀。等电位线的间隔指示电场强度。因此，图44A和图44B的结果指示，当施加漏极电压时，漂移区中的电场强度分布在第三实施例的结构中变得更加均匀。
图45示出了沿着图44A中的线L1和图44B中的线L2的电场强度分布。如图45所示，在第三实施例的结构中，电场强度在第二场板FP2的下端附近比在第二实施例的结构中强。因此，根据第三实施例，电场强度分布可以进一步均匀化，并且即使在更高的电压下，也可以避免发生介电击穿。
第四实施例
已经在第一实施例至第三实施例中对MOS晶体管进行了描述；然而，上述第一实施例至第三实施例中的结构也可以应用于二极管。此外，当上述第一实施例至第三实施例的结构应用于二极管时，与MOS晶体管类似，可以获得导电电阻更低和击穿电压更高的二极管。在下文中，将对上述实施例应用于二极管的结构进行描述。
图46是示出了应用于二极管的、具有图26的配置的结构的横截面图。图46所示的结构与图26所示的结构的不同之处主要在于省略了栅极电极和源极区。
如图46所示，场板二极管包括二极管和场板电极FP(第一场板电极)。
二极管主要包括阴极区CT(第一掺杂区)、漂移区DRI、以及阳极区AN。
阴极区CT是n型掺杂区(n+掺杂区)并且被布置在半导体衬底SB的第一表面FS上。阳极区AN是p型掺杂区，并且被布置在半导体衬底SB的第二表面SS上。
漂移区DRI被布置在半导体衬底SB内的阴极区CT与阳极区AN之间。漂移区DRI是n型掺杂区，其具有比阴极区CT低的n型掺杂浓度。漂移区DRI和阳极区AN形成pn结。
半导体衬底SB包括沟槽TR，其从第二表面SS延伸到漂移区DRI中。漂移区DRI和阳极区AN与沟槽TR的壁表面接触。
阴极电极CE被布置在半导体衬底SB的第一表面FS上。阴极电极CE与阴极区CT接触、并且被电耦合到阴极区CT。阳极电极AE被布置在半导体衬底SB的第二表面SS上。阳极电极AE与阳极区AN接触、并且被电耦合到阳极区AN。
场板电极FP被布置在沟槽TR内。场板电极FP面向漂移区DRI，其中场板绝缘层FI夹在它们之间。据此，场板电极FP与漂移区DRI相对地绝缘。
齐纳二极管ZD1和ZD2被电耦合在阳极区AN与场板电极FP之间。齐纳二极管ZD1被耦合在从源极区SR到场板电极FP的正向方向上。齐纳二极管ZD2被耦合在上述方向的反向方向上；从场板电极FP到源极区SR。
具体地，齐纳二极管ZD1的阴极被电耦合到场板电极FP。齐纳二极管ZD1的阳极被电耦合到齐纳二极管ZD2的阳极。齐纳二极管ZD2的阴极通过阳极电极AE而被电耦合到阳极区AN。
图46所示的结构通过与图12至图15所示的相同制造过程和图30和图31所示的相同制造过程来制造，因此形成阳极区AN、层间绝缘层II和阳极电极AE。
根据图46所示的结构，可以获得与图26所示的结构的效果基本上相同的效果。
图47示出了将图46的结构中的场板电极FP划分成第一场板电极FP1和第二场板电极FP2的结构。如图47所示，第一场板电极FP1和第二场板电极FP2被布置在相同的沟槽TR2内。第二场板电极FP2与第一场板电极FP1分开，并且位于比第一场板电极FP1更靠近第二表面SS的位置。
第一场板电极FP1通过齐纳二极管ZD1和ZD2而被电耦合到源极区SR。第二场板电极FP2在不利用任何齐纳二极管的情况下被电耦合到源极区SR。
第一场板绝缘层FI1被布置在第一场板电极FP1与沟槽TR2的壁表面之间。据此，第一场板电极FP1与漂移区DRI相对地电绝缘。
第二场板绝缘层FI2被布置在第二场板电极FP2与沟槽TR2的壁表面之间。据此，第二场板电极FP2与漂移区DRI和阳极区AN相对地电绝缘。第一场板绝缘层FI1的厚度大于第二场板绝缘层FI2的厚度。
除了上述结构之外的图47的结构与图46所示的结构基本上相同；因此，相同的附图标记附于相同的元件，并且不再重复其描述。
图47所示的结构通过图12至图20中所示的相同制造过程来制造，以形成阳极区AN、层间绝缘层II和阳极电极AE。
根据图47所示的结构，可以获得与图33所示结构的效果基本上相同的效果。
备选地，在图46和图47的结构中，仅一个如图1所示的齐纳二极管ZD可以被电耦合在阳极区AN与场板电极FP(或FP1)之间。进一步地，在图26和图33的结构中，仅一个如图1所示的齐纳二极管ZD可以被电耦合在源极区SR与场板电极FP(或FP1)之间。
(其他)
尽管在上述实施例中已经对场板型MOS晶体管和二极管进行了描述，但是上述实施例的结构也可以应用于场板IGBT。具体地，通过用p型集电极区替换第一实施例至第三实施例中的漏极区，上述第一实施例至第三实施例的结构可以应用于场板IGBT。
尽管在上述第一实施例至第三实施例中已经对n沟道MOS晶体管进行了描述，但是本发明可以应用于p沟道MOS晶体管。与此类似，上述实施例的结构可以应用于具有相反导电类型的二极管和IGBT。
尽管已经在第一实施例至第三实施例中对MOS晶体管进行了描述，但是毋庸置疑，上述实施例的结构也可以应用于金属绝缘半导体(MIS)晶体管。
除上述内容之外，还公开了以下附录。
(附录1)
一种半导体器件的制造方法，包括以下步骤：在具有彼此面对的第一表面和第二表面的半导体衬底的第一表面上，形成第一导电类型的第一掺杂区作为阴极区；在半导体衬底内的上述第二表面的一侧处的第一掺杂区上，形成第一导电类型的漂移区，该漂移区具有比第一掺杂区低的第一导电类型的掺杂浓度；在半导体衬底中形成沟槽，该沟槽从第二表面延伸到漂移区中；在沟槽内形成第一场板电极，以与第一掺杂区电绝缘并且与漂移区相对地绝缘；在半导体衬底的第二表面上，形成第二导电类型的第二掺杂区作为阳极，以将漂移区夹在该阳极与第一掺杂区之间；以及形成齐纳二极管，该齐纳二极管被电耦合在第二掺杂区与第一场板电极之间，其中齐纳二极管被耦合在从第二掺杂区到第一场板电极的正向方向上。
(附录2)
根据附录1的制造方法，其中第一场板电极和齐纳二极管由相同的导电层形成。
(附录3)
根据附录1的制造方法，还包括与第一场板电极在相同的沟槽内形成第二场板电极的步骤，其中第二场板电极与第一场板电极分开，位于比第一场板电极更靠近第二表面的位置，并且在不利用齐纳二极管的情况下被电耦合到第二掺杂区。
如上所述，发明人等人所做的发明已经基于上述实施例进行了描述；然而，本发明不限于这些实施例，但是毋庸置疑，在不脱离本发明精神的情况下，可以进行各种修改。

Claims (12)

1.一种半导体器件，包括：
半导体衬底，具有彼此面对的第一表面和第二表面；
作为漏极区的第一导电类型的第一掺杂区，被布置在所述半导体衬底的所述第一表面上；
作为源极区的所述第一导电类型的第二掺杂区，被布置在所述半导体衬底的所述第二表面上；以及
所述第一导电类型的漂移区，在所述半导体衬底内被布置在所述第一掺杂区与所述第二掺杂区之间，并且具有比所述第一掺杂区低的所述第一导电类型的掺杂浓度，
其中所述半导体衬底包括沟槽，所述沟槽从所述第二表面延伸到所述漂移区中；
第一场板电极，被布置在所述沟槽内，以与所述第一掺杂区电绝缘、并且与所述漂移区相对地绝缘；以及
第一齐纳二极管，被电耦合在所述第二掺杂区与所述第一场板电极之间，
所述第一齐纳二极管被耦合在从所述第二掺杂区到所述第一场板电极的正向方向上。
2.根据权利要求1所述的器件，还包括：
第二导电类型的沟道区，在所述半导体衬底内被布置在所述第二掺杂区与所述漂移区之间；以及
栅极电极，与所述沟道区相对地绝缘、并且与所述第一场板电极电绝缘。
3.根据权利要求2所述的器件，
其中所述第一场板电极和所述栅极电极被布置在相同的沟槽内。
4.根据权利要求2所述的器件，
其中所述沟槽包括第一沟槽部分和第二沟槽部分，所述第二沟槽部分与所述第一沟槽部分分开，以及
其中所述第一场板电极被布置在所述第一沟槽部分内，并且所述栅极电极被布置在所述第二沟槽部分内。
5.一种半导体器件，包括：
半导体衬底，具有彼此面对的第一表面和第二表面；
作为阴极区的第一导电类型的第一掺杂区，被布置在所述半导体衬底的所述第一表面上；
作为阳极区的第二导电类型的第二掺杂区，被布置在所述半导体衬底的所述第二表面上；以及
所述第一导电类型的漂移区，在所述半导体衬底内被布置在所述第一掺杂区与所述第二掺杂区之间，并且具有比所述第一掺杂区低的所述第一导电类型的掺杂浓度，
其中所述半导体衬底包括沟槽，所述沟槽从所述第二表面延伸到所述漂移区中；
第一场板电极，被布置在所述沟槽内，以与所述第一掺杂区电绝缘、并且与所述漂移区相对地绝缘；以及
第一齐纳二极管，被电耦合在所述第二掺杂区与所述第一场板电极之间，
所述第一齐纳二极管被耦合在从所述第二掺杂区到所述第一场板电极的正向方向上。
6.根据权利要求5所述的器件，
其中所述第二掺杂区与所述漂移区一起形成pn结。
7.根据权利要求5所述的器件，还包括：
第二场板电极，与所述第一场板电极被布置在相同的沟槽内，
其中所述第二场板电极与所述第一场板电极分开，位于比所述第一场板电极更靠近所述第二表面的位置，并且在不利用所述第一齐纳二极管的情况下被电耦合到所述第二掺杂区。
8.根据权利要求1或5所述的器件，还包括：
第二齐纳二极管，被电耦合在所述第一齐纳二极管与所述第二掺杂区之间，
其中所述第二齐纳二极管被耦合在反向方向上，所述反向方向为从所述第一场板电极到所述第二掺杂区的方向。
9.根据权利要求1或5所述的器件，
其中所述第一齐纳二极管被布置在与所述第一场板电极共用的导电层内。
10.一种半导体器件的制造方法，包括以下步骤：
在具有彼此面对的第一表面和第二表面的半导体衬底的所述第一表面上，形成作为漏极区的第一导电类型的第一掺杂区；
在所述半导体衬底内的所述第二表面的一侧处的所述第一掺杂区上，形成所述第一导电类型的漂移区，所述漂移区具有比所述第一掺杂区低的所述第一导电类型的掺杂浓度；
在所述半导体衬底中形成沟槽，所述沟槽从所述第二表面延伸到所述漂移区中；
在所述沟槽内形成第一场板电极，以与所述第一掺杂区电绝缘、并且与所述漂移区相对地绝缘；
在所述半导体衬底的所述第二表面上，形成作为源极区的所述第一导电类型的第二掺杂区，以将所述漂移区夹在所述第二掺杂区与所述第一掺杂区中间；以及
形成齐纳二极管，所述齐纳二极管被电耦合在所述第二掺杂区与所述第一场板电极之间；
其中所述齐纳二极管被耦合在从所述第二掺杂区到所述第一场板电极的正向方向上。
11.根据权利要求10所述的方法，
其中所述第一场板电极和所述齐纳二极管由相同的导电层形成。
12.根据权利要求10所述的方法，还包括：
与所述第一场板电极在相同的沟槽内形成第二场板电极的步骤，
其中所述第二场板电极与所述第一场板电极分开，位于比所述第一场板电极更靠近所述第二表面的位置，并且在不利用所述齐纳二极管的情况下被电耦合到所述第二掺杂区。
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