CN104078364B - 超接合半导体装置的制造方法 - Google Patents

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Abstract

本发明提供一种超接合半导体装置的制造方法，能利用沟槽填埋法高精度地形成高浓度层，并能改善Eoff与dV/dt的权衡关系。利用沟槽填埋法形成并列pn层(30a)，并在该并列pn层(30a)的上部形成质子照射层(20)。通过热处理使该质子照射层(20)的质子(19)施主化，形成高浓度n型半导体层(23)。另外，通过利用质子照射法来形成高浓度n型半导体，从而能与形成于外延层上的情况相比，高精度地形成高浓度n型半导体层23的杂质浓度及厚度。

Description

超接合半导体装置的制造方法
技术领域
本发明涉及一种MOSFET等功率半导体的制造方法，尤其涉及具有如下结构的超接合半导体装置的制造方法，该超接合半导体装置中，漂移层在垂直于半导体基板的主面的方向上延伸，使n型柱与p型柱交替相邻地配置在平行于主面的方向上(并列pn柱结构：也称作超接合)。
背景技术
一般而言，半导体装置可以分类为将电极形成在半导体基板的单面上的横向元件、及在半导体基板的两个面上都具有电极的纵向元件。纵向半导体装置中，导通状态下漂移电流的流动方向、与截止状态下因反向偏置电压而导致耗尽层延伸的方向相同。常用的平面型n沟槽纵向MOSFET中，在高电阻的n-漂移层的部分处于导通状态时，作为在纵向上流过有漂移电流的区域而工作。因而，若缩短该n-漂移层的电流路径，则漂移电阻减小，因而能获得降低MOSFET的实际的导通电阻的效果。
另一方面，高电阻的n-漂移层的部分在截止状态下会耗尽而提高耐压。因而，若n-漂移层变薄，则起始于p基极区域和n-漂移层之间的pn接合的、在漏极-基极间耗尽层的扩展宽度会变窄，导致耐压降低。相反，在耐压较高的半导体装置中，由于n-漂移层较厚，因而导通电阻增大，导通损耗增加。由此，在导通电阻与耐压之间存在权衡关系。
已知该权衡关系在IGBT、双极晶体管、二极管等半导体装置中也同样成立。
作为解决上述权衡关系所引起的问题的解决方法，专利文献1及专利文献2等中记载了采用并列pn层的超接合(Super Junction：SJ)半导体装置，该并列pn层通过将提高了杂质浓度的n型区域和p型区域交替反复地接合而成的漂移层构成。
图14(b)是表示现有的超接合半导体装置的主要部分的剖视图。作为配置于第1主面(表面)的元件表面结构250，设有p基极区域225、p+集电极区域223、n+源极区域224、栅极电极231、绝缘膜232、及源极电极233。
第2主面(背面)设有与n+漏极区域210相接触的漏极电极211。并列pn层150设置于元件表面结构250与n+漏极区域210之间。
在上述结构的超接合半导体装置500中，即使并列pn层150的杂质浓度较高，但是在截止状态下耗尽层会从在并列pn层的纵向上延伸的各pn接合起向横向扩展，使漂移层整体耗尽，因而能实现高耐压化。
制造超接合半导体装置500的方法已知主要有2种。
在上述专利文献1中，揭示了通过重复进行外延生长和离子注入，来形成超接合的方法。这种方法被称为多级外延法。
图13及图14示出了利用多级外延法形成的现有的超接合半导体装置的制造方法，是按照工序顺序而示出的主要部分制造工序剖视图。
(1)如图13(a)所示，在n+Si基板110上形成高电阻的半导体外延层120。
(2)如图13(b)所示，在半导体外延层120的表面侧注入(离子注入)磷杂质121a，形成n型注入区域121。
(3)如图13(c)所示，在n型注入区域121的表面上涂敷抗蚀剂层130，利用光刻法形成图案。
(4)如图13(d)所示，从抗蚀剂层130与半导体外延层120的表面侧注入硼杂质122a，形成p型注入区域122。
(5)如图13(e)所示，剥离抗蚀剂层130。
(6)如图13(f)所示，在例如重复6次上述步骤(1)～(5)的工序后，再一次形成半导体外延层120。
(7)如图14(a)所示，以高于外延生长时的温度即1150℃～1200℃左右的温度进行热处理(drive：主扩散)，使n型注入区域121、p型注入区域122的磷杂质121a与硼杂质122a扩散，由此，纵向地将各注入区域相连，形成n型半导体层123(n型柱)以及p型半导体层124(p型柱)。
在该n型半导体层123、p型半导体层124中，虚线位置140的杂质浓度变高，由虚线夹持的中央部分141的杂质浓度变低。
(8)如图14(b)所示，利用通常的MOSFET工序，在构成元件表面结构250的p基极区域225、p+集电极区域223、n+源极区域224、栅极电极231、氧化膜232、源极电极233以及n+漏极区域210(n+Si基板110)上形成漏极电极211，从而完成现有的超接合半导体装置500。
另外，在专利文献2中作为制造超接合结构的其它方法揭示了以下外延生长法：即，在n+基板上对n型层进行外延生长，对其挖出沟槽，并在该沟槽内部对p型层进行外延生长。这种方法被称为沟槽填埋法。
另外，在专利文献3中揭示了一种改善Eoff与dV/dt之间的权衡关系的超接合半导体装置。在超接合半导体装置中，将超接合的表面侧(第1主面侧)的杂质浓度增加至1.5～2.0倍左右，从而形成高浓度层(例如高浓度n型半导体层)，在不改变与超接合半导体装置的栅极相连接的外部栅极电阻的情况下，使截止动作时的耗尽层不易扩展，从而改善Eoff与截止dV/dt之间的权衡关系。
对这里的Eoff与截止时的dV/dt的关系进行说明。通过增大从外部连接至超接合半导体装置的栅极的栅极电阻(电路电阻)，减小截止时的dV/dt，从而抑制电磁噪声。然而，若增大栅极电阻则将使得截止时来自将超接合半导体装置的米勒电容包含在内的栅极电容的电荷的抽离时间变长，从而增大截止损失(Eoff)。因此，Eoff与dV/dt处于权衡关系。在该专利文献3中记载了一种元件结构，能够不增加栅极电阻而减小dV/dt，从而改善Eoff与dV/dt的权衡关系。其中记载了以下方法，在该元件结构中，利用多级外延法来形成超接合的并列pn层，并在位于最高级的位置上形成高浓度层。另外，作为其它方法，也记载了在低浓度的外延层上形成高浓度层的外延层。之后，利用沟槽填埋法将p型半导体层填埋进沟槽中来形成超接合即并列pn层。由此，在并列pn层的上部配置由外延层构成的高浓度层。
另外，在专利文献4记载了一种MISFET，为了将寄生二极管的反向恢复电流软恢复，而在并列pn层的下部设置高浓度的n型缓冲层。该缓冲层通过将质子、氦等重粒子发生施主化而形成。另外，这些重粒子也起到寿命抑制剂的作用。
另外，在专利文献5中，为了在超接合MOSFET的并列pn层导入寿命抑制剂而照射质子、氦等重粒子，形成结晶缺陷，从而对寿命进行控制。通过将该重粒子照射深度调整到最佳，从而一并减小寄生二极管的反向恢复时间及漏电流。
另外，在专利文献6中记载了如下内容：在纵横比为8以上的较深的沟槽的侧壁多次进行倾斜离子注入，之后，在沟槽内填埋相反导电型的半导体层，从而形成在深度方向上较长的并列pn层。
现有技术文献
专利文献
专利文献1：日本专利特开2001-119022号公报
专利文献2：美国专利第5216275号
专利文献3：国际公开专利WO2011/093473号公报
专利文献4：日本专利特开2012-142330号公报
专利文献5：国际公开专利WO2010/024433号公报
专利文献6：日本专利特开2007-235080号公报
发明内容
发明所要解决的技术问题
然而，如所述专利文献3所记载的那样，在使用多级外延法的情况下，如上所述，由于要重复6次图13所记载的4个工序：(1)外延生长、(2)离子注入、(3)形成图案以及(4)离子注入，因此，工序变长，成本变高。
另一方面，若利用外延法来形成利用沟槽填埋法来形成的杂质浓度均匀的高浓度层，则将导致成本变高的问题。另外，在外延法下高精度地控制高浓度的杂质浓度或厚度较为困难。
另外，在上述专利文献1中，Eoff与dV/dt之间的权衡关系取决于寄生二极管，但未记载将MOSFET的栅极电阻设为可变时、改善截止状态下的Eoff与dV/dt的权衡关系。
另外，在专利文献2、4、6中未记载在并列pn层的上部设置高浓度层，将栅极电阻设为可变时改善Eoff与dV/dt的权衡关系。
另外，在专利文献5中，重粒子照射用于控制寿命，与施主化无关。
本发明的目的在于解决上述问题，提供一种超接合半导体装置的制造方法，能使用沟槽填埋法高精度地形成高浓度层，并能改善Eoff与dV/dt的权衡关系。
解决技术问题所采用的技术方案
为了达成上述目的，根据权利要求1所记载的发明，涉及一种超接合半导体装置的制作方法，包含如下工序：通过外延生长在高浓度的半导体基板上形成浓度低于该半导体基板的第1导电型的第1半导体层的工序；在所述第1半导体层形成超接合即并列pn层的工序；在所述并列pn层的表面层上形成元件表面结构的工序；在形成所述元件表面结构的工序后，对所述半导体基板的背面进行磨削，使该半导体基板厚度变薄的工序；在使所述半导体基板厚度变薄的工序后，从所述半导体基板的背面侧对所述元件表面结构下的所述并列pn层进行重粒子照射，从而形成重粒子照射层的工序；以及通过热处理使通过所述重粒子照射而形成的所述重粒子照射层的重粒子发生施主化，形成杂质浓度低于所述第2半导体层而高于所述第1半导体层的高浓度的第1导电型的第3半导体层。
另外，根据权利要求2所述的发明，在权利要求1所述的发明中，所述重粒子照射层配置于所述元件表面结构下方、从所述元件表面结构下到所述并列pn层的下端为止的距离的1/2以下的范围内。
另外，根据权利要求3所述的发明，在权利要求2所述的发明中，所述重粒子照射层配置于所述元件表面结构下方、从所述元件表面结构下到所述并列pn层的下端为止的距离的1/4以下的范围内。
另外，根据权利要求4所述的发明，在权利要求1所述的发明中，所述重粒子照射层的重粒子在所述热处理下进行施主化后，平均施主浓度为所述第1半导体层的杂质浓度的0.1～2倍。
另外，根据权利要求5所述的发明，在权利要求1所述的发明中，可以在不同的加速能量下，多次进行所述重粒子照射而形成所述重粒子照射层。
另外，根据权利要求6所述的发明，在权利要求1所述的发明中，形成所述元件表面结构的工序可以包含：与所述第2半导体层相接地形成第2导电型的第4半导体层的工序；在该第4半导体层的表面层上形成第1导电型的第5半导体层的工序；以及在由该第5半导体层与所述第1半导体层夹持的所述第4半导体层上隔着栅极绝缘膜形成栅极电极的工序。
另外，根据权利要求7所述的发明，在权利要求1所述的发明中，可以在从较薄的所述半导体基板的背面侧，对所述元件表面结构下的所述并列pn层进行重粒子照射以形成重粒子照射层的工序中，在并列pn层的第2半导体层上配置遮蔽膜的遮蔽部，将该遮蔽膜的开口部配置在所述并列pn层的第2半导体层上，进行所述重粒子照射。
另外，根据权利要求8所述的发明，在权利要求1所述的发明中，使所述遮蔽膜延伸到所述并列pn层的第1半导体层上，在所述并列pn层的第2半导体层上配置所述遮蔽膜的遮蔽部，在所述并列pn层的第1半导体层上配置多个遮蔽膜的开口部，使该开口部的大小朝向所述第1半导体n层的中央变小。
另外，根据权利要求9所述的发明，在权利要求1至8的任一项所述的发明中，所述重粒子可以是质子或氦离子。
另外，根据权利要求10所述的发明，在权利要求1至9的任一项所述的发明中，所述超接合半导体装置可以是超接合MOSFET。
发明效果
利用本发明无需像利用现有的多级外延法来进行制造的情况那样，重复繁复的工序，因此能减少工序，降低成本。
另外，通过提高超接合部表面侧的杂质浓度，能降低dV/dt，从而能以较低的成本制造出改善Eoff与dV/dt的权衡关系后的元件。
另外，利用重粒子照射法来形成高浓度区域，从而能与形成在外延层上的情况相比，更高精度地形成高浓度区域的杂质浓度及厚度。其结果是，能实现合格率的上升及制造成本的降低。
附图说明
图1是本发明的实施例1的超接合半导体装置100的主要部分制造工序剖视图。
图2是接着图1的、本发明的实施例1的超接合半导体装置100的主要部分制造工序剖视图。
图3是接着图2的、本发明的实施例1的超接合半导体装置100的主要部分制造工序剖视图。
图4是接着图3的、本发明的实施例1的超接合半导体装置100的主要部分制造工序剖视图。
图5是接着图4的、本发明的实施例1的超接合半导体装置100的主要部分制造工序剖视图。
图6是接着图5的、本发明的实施例1的超接合半导体装置100的主要部分制造工序剖视图。
图7是接着图6的、本发明的实施例1的超接合半导体装置100的主要部分制造工序剖视图。
图8是接着图7的、本发明的实施例1的超接合半导体装置100的主要部分制造工序剖视图。
图9是接着图8的、本发明的实施例1的超接合半导体装置100的主要部分制造工序剖视图。
图10是带状的开口部以规定的间隔排列的线宽/间隔(line and space)形状的氧化膜掩膜的主要部分俯视图。
图11是表示质子的平均施主浓度与质子剂量的关系的图。
图12是本发明的实施例2的超接合半导体装置200的主要部分制造工序剖视图。
图13是以多级外延法来形成的现有的超接合半导体装置的主要部分制造工序剖视图。
图14是接着图13的、以多级外延法来形成的现有的超接合半导体装置的主要部分制造工序剖视图。
图15是将图6的元件表面结构29设为沟槽栅型MOSFET的元件表面结构29a时的主要部分剖视图。
图16是本发明的实施例3的超接合半导体装置300的相当于图7的主要部分制造工序剖视图。
图17是使用图16的遮蔽膜的主要部分俯视图。
图18是本发明的实施例4的超接合半导体装置400的相当于图7的主要部分制造工序剖视图。
图19是分别表示遮蔽膜与施主分布的图，图19(a)是遮蔽膜45的主要部分俯视图，图19(b)是相当于以图19(a)的X-X线切断的部分的施主分布图。
具体实施方式
利用以下实施例对实施方式进行说明。
(实施例1)
图1～图9是本发明的实施例1的超接合半导体装置100的制造方法，是按照各工序顺序所示的主要部分制造工序剖面图。此外，本实施例设定为600V耐压级别的超接合MOSFET，但在其它耐压级别的情况下，若适当地调整膜厚、尺寸等参数，也能适用本发明。
另外，在以下说明中，将第1导电型设为n型，将第2导电型设为p型，但与此相反亦可。
(1)如图1所示，例如在厚度为数100μm的n型半导体基板1(硅)上形成例如外延生长厚度为45μm左右的n型半导体层2a，并在其上部形成氧化膜3(SiO2)。
(2)如图2所示，利用光刻法来对氧化膜3形成图案。作为所形成的图案形状的一个示例，可以如图10的俯视图所示，即带状的开口部4的宽度W为6μm、重复间隔T(单元间隔)为12μm的线宽/间隔形状。
(3)如图3所示，利用干蚀刻法对氧化膜3形成掩模，并对从氧化膜3的开口部4露出的表明5形成蚀刻层7，从表面5(参照图2)起形成深度L为40μm左右的沟槽6。形成有沟槽6的n型半导体层2为n型柱。
(4)如图4所示，通过利用经过外延生长的p型半导体层8填埋沟槽6的内部来形成p型柱。
(5)如图5所示，利用HF(氢氟酸)溶液等来去除氧化膜3(参照图4)，通过CMP(化学机械抛光：Chemical Mechanical Polishing)或蚀刻等来削除上部的p型半导体层8，使n型半导体层2(n型柱)与p型半导体层8(p型柱)的表面9、10的高度一致，从而形成并列pn层30a(并列pn柱结构)。
(6)如图6所示，利用与现有技术相同的MOSFET工序，在并列pn层30a的上部形成元件表面结构29。
该元件表面结构29包括：在并列pn层的表面层上、形成于p型半导体层8上部的p基极区域11、以及形成在该表面层的p+集电极区域12、n+源极区域13。另外，n型半导体层2与n+源极区域13之间的p基极区域11的表面具备隔着栅极氧化膜14而形成的栅极电极15。另外，还包括：以覆盖栅极电极15的方式形成的层间绝缘膜16、以及在层间绝缘膜16的开口部与p+集电极区域12及n+源极区域13相接触的源极电极17。
该元件表面结构29采用平面栅极结构，但也可以如图15所示那样的采用沟槽栅极结构的元件表面结构29a。
该元件表面结构29a包括：形成在并列pn层的表面层的p基极区域11a、形成在p基极区域11a的表面层的p+集电极区域12a以及n+源极区域13a。另外，还包括：从p基极区域11a的表面起到达n型柱的沟槽14b、以及隔着栅极氧化膜14a形成在该沟槽14b内的栅极电极15a。另外，还包括：以覆盖栅极电极15a的方式形成的层间绝缘膜16a、以及在层间绝缘膜16a的开口部与p+集电极区域12a及n+源极区域13a相接触的源极电极17a。并列pn层30a中位于比沟槽14b(元件表面结构29a)靠近下方的位置为并列pn层30。
(7)如图7所示，通过磨削、研磨来减轻n型半导体基板1的背面，使其整体为60μm～80μm左右(该厚度根据半导体装置的耐压能力而变化)。从经过磨削、研磨后的背面1a侧进行质子照射18，例如利用0.5MeV左右的照射能量来对位于p基极区域11下(元件表面结构29下)的并列pn层30射出质子19，形成质子照射层20。分布有被照射的质子19的部位的前表面扩散有由结晶缺陷21所形成的缺陷层22。
此外，如图15所示，在将沟槽栅极结构用作为元件表面结构29a的情况下，照射出的质子可能进入栅极氧化膜14a，从长期的可靠性来看，不希望这种情况发生。由此，优选为，通过照射能量或缓和剂来调整使得质子照射层20的上端在栅极氧化膜14a下端的下方。此外，在如图7所示的平面栅极结构的元件表面结构29的情况下，只要是在不会产生阈值电压变动或长期可靠性变差等影响的范围内，质子19也可以进入p基极区域11。
(8)如图8所示，质子照射后，以350～450℃来进行热处理，在使缺陷层22恢复的同时，将质子自9施主化，以形成高浓度n型半导体区域23(平面施主化区域)。此外，形成在因质子19等而产生的重粒子照射层的杂质态因热处理而施主化。另外，施主化与因氧气或照射而产生的结晶缺陷等有关。
(9)如图9所示，通过蒸镀(或溅射)在背面的n+漏极区域25(经削薄的n+半导体基板1)上形成漏极电极24，完成超接合半导体装置100。
通过如上所述的超接合半导体装置100的制造方法，无需像以现有技术的多级外延方式来进行制造时的那样、重复多次(1)外延生长至(4)离子注入为止的工序，从而能缩短工序，降低成本。另外，作为沟槽填埋法制成的元件的问题，即在栅极电阻可变时、Eoff与dV/dt间的权衡关系也能得到改善。由此，能够制造出Eoff与dV/dt间的权衡关系得到改善的低成本的超接合半导体装置100。
关于质子照射18的参数，由于依赖于装置，因此需要在实际设备上调整条件。如图7所示，在将并列pn层30设为从p型半导体层8与p型基极区域11相接触的位置8a(元件表面结构29下方)起到p型半导体层8的下端8b(并列pn层30、30a的底面)为止的情况下，并列pn层30的深度方向的长度Q为从沟槽6的深度L中减去p型基极区域11与p型半导体层8相接触的位置的深度R后的值。若L＝40μm、R＝8μm,则Q＝32μm。将质子照射层20形成在从并列pn层30的表面30b(所述的位置8a)起算的并列pn层30的长度Q的1/2(16μm)以下的区域、更优选为形成在并列pn层30的长度Q的1/4(8μm)以下的区域，通过热处理来形成高浓度n型半导体区域23，从而获得良好的电荷平衡，从而能抑制耐压性能的降低。
通过质子剂量来调整高浓度n型半导体区域23的杂质浓度，通过质子的照射能量来调整高浓度n型半导体区域23的形成位置，通过改变照射能量并进行多次的质子照射来调整高浓度n型半导体区域23的厚度。
另外，作为质子剂量，优选通过调整使其平均施主浓度为n型半导体层23的杂质浓度的0.1倍～2.0倍。也就是说，高浓度n型半导体区域23的杂质浓度提高到n型半导体层2的1.1倍(1+0.1)～3倍(1+2)即可。由此，能获得电荷平衡，从而抑制并列pn层30的耐压特性的下降。此外，Eoff与dV/dt之间的权衡关系得到改善。
例如，如上述实施例所示，以耐压600V、开口部4的宽度W为6μm、单元间隔为12μm来进行设计，将n型半导体层2的杂质浓度(形成时的掺杂浓度)设为5.0×1015cm-3。如上所述，将质子的平均施主浓度设为n型半导体层2的杂质浓度的0.1～2.0倍、即0.5×1015cm-3～1.0×1016cm-3即可。也就是说，将高浓度n型半导体区域23的杂质浓度设为5.5×1015cm-3～1.5×1016cm-3即可。该平均施主浓度被设定为p型半导体层8不发生翻转(变为n型)的浓度。若平均施主浓度为n型半导体层2的杂质浓度的0.1倍以下，则高浓度n型半导体区域23的杂质浓度过低，使得Eoff与dV/dt之间的权衡关系的改善效果较小。另外，若超过2倍，则将导致并列pn层30上的电荷平衡被破坏，使得耐压特性降低。该质子的平均施主浓度被加到所述n型半导体层2的杂质浓度中，形成高浓度n型半导体区域23。另外，若如上述那样，将并列pn层30的长度Q设为32μm左右，则如果该长度的例如1/4、即从并列pn层30的上端(p基极区域11的下端)起8μm的n型半导体层2的位置提高至质子的平均施主浓度(0.5×1015cm-3～1.0×1016cm-3)，那么能抑制耐压特性的下降，并大幅度改善Eoff与dV/dt之间的权衡关系。当然，将上述1/4改为1/2的情况下，也具有改善权衡关系的效果。
图11是表示质子的平均施主浓度(cm-3)与质子剂量(cm-2)的关系的图。分布有质子的范围(质子照射层20的范围)是从并列pn层30的表面30b起下方8μm的范围。在该范围内形成高浓度n型半导体区域23即可。另外，质子的平均施主浓度通过对施主浓度的深度方向的扩散图线进行SIMS(二次离子质谱：secondary ion mass spectroscopy)评价来求出。
上述图11所示的曲线图是质子照射能量为0.5MeV、退火温度为350°C、退火时间为5小时的条件下的数据。根据曲线图，满足上述质子的平均施主浓度(＝0.5×1015cm-3～1.0×1016cm-3)的质子剂量为1.0×1013cm-2～0.9×1015cm-2。
另外，在改变高浓度n型半导体区域23的杂质浓度或厚度的情况下，需要调整质子照射能量或退火条件。也就是说，如上所述那样通过SIMS评价获取新的改变质子剂量后的质子的施主浓度图线，并制成如图11那样的曲线图即可。
另外，作为实现同样的结构的方法，还有通过外延生长法来形成高浓度n型半导体区域的方法。也就是说，已知有如下的方法：在上述图1所示的步骤中，在通过外延生长在n型半导体基板1(硅)上例如形成n型半导体层2a时，使n型浓度上升了的高浓度n型半导体区域进行外延生长。然而，在该方法中，存在难以利用外延生长法来使浓度均匀的问题，使得高浓度n型半导体区域上产生±10％以上的浓度偏差。另一方面，若通过质子照射来形成，则能将该浓度偏差在±5％以内，与在外延层形成的情况相比，能提高杂质浓度的精度。通过提高精度，能进行边界设计，并使超接合半导体装置小型化，另外，通过提高精度，还能提高合格率，降低成本。
另外，通过将高浓度n型半导体区域23设置在并列pn层30的长度Q的1/2以下的范围(优选为1/4以下的范围)内，能抑制耐压特性的降低，从而改善Eoff与dV/dt的权衡关系。
(实施例2)
图12是本发明的实施例2的超接合半导体装置200的主要部分制造工序剖视图。该图12是相当于图7的图。与实施例1不同点在于，将3He++或4He++等氦离子27用作为照射粒子，而取代质子18。该情况下，由于施主化所需的温度是高于质子18时的温度(～500℃)，因此，需要考虑对电极的破坏。另一种方法是，也可以在形成漏极电极或源极电极之前进行粒子照射以及热处理。
在氦离子照射的情况下，也能期待与质子照射相同的效果。此外，对于图中的标号，26表示氦照射，28是氦照射层。
(实施例3)
图16及图17是说明本发明的实施例3的超接合半导体装置300的制造方法的图，图16是相当于图7的主要部分制造工序剖视图，图17是图16所使用的遮蔽膜的主要部分俯视图。
在n型半导体层2进行质子照射，在p型半导体层8上使用由铝构成的遮蔽膜41，从而不会被照射。遮蔽膜41并不局限于铝，也可以是铬或金等其它金属，只要能遮挡射出的离子即可。
由此，通过不对p型半导体层8照射质子，从而不会发生p型杂质浓度的降低，因此，与实施例1相比，电荷平衡更良好，也更容易确保耐压特性，从而能提高n型半导体层2的n型杂质浓度。
另外，在图17中，标号42是遮蔽膜41的遮蔽部，43是开口部。遮蔽部42配置在并列pn层30的p型半导体层8上，开口部43配置在并列pn层30的n型半导体层2上。
通过使用这样的遮蔽膜41，能对元件终端的耐压区域形成掩模。通过对耐压区域形成掩模，从而能防止耐压区域施主浓度的增加，并防止耐压特性的下降。
本实施例中，使用了不对p型半导体层8照射质子的遮蔽膜41，但也可以使用仅对元件终端的耐压区域形成掩模的遮蔽膜来照射出质子。
(实施例4)
图18及图19是说明本发明的实施例4的超接合半导体装置400的制造方法的图，图18是相当于图7的主要部分制造工序剖视图，图19是分别表示遮蔽膜与施主分布的图，图19(a)是遮蔽膜45的主要部分俯视图，图19(b)是相当于在图19(a)的X-X线切割后的部分的施主分布图。
在遮蔽膜45上，形成有开口部47，该开口部47从与并列pn层的p型半导体层8相接触的部分朝着n型半导体层2的中央，直径(面积)变小。利用该遮蔽膜45将与p型半导体层8相接触部分附近的n型半导体层2的施主浓度提高，并从该部分朝着n型半导体层2的中央降低施主浓度，从而形成高浓度n型半导体区域23(参照图9)。另外，在遮蔽膜45上，f1是较大直径的开口部，f2是中间直径的开口部，f3是较小直径的开口部。在该示例中，开口部47的种类为3种，但并不局限于此。另外，开口部47的平面形状并不限于圆形，可以是三角形、长方形、多边形或带状等。无论在何种情况下，只要是具有朝着n型半导体层2的中央面积变小的开口部47的遮蔽膜45即可。另外，也可以不在n型半导体层2的中央附近设置开口部47。在该情况下，n型半导体层2的中央附近未形成有高浓度n型半导体区域23。
通过利用该遮蔽膜45来形成高浓度n型半导体区域23，从而在杂质量相同的情况下，与在整个面均匀地照射质子的情况相比，能进一步提高与p型半导体层8形成的pn接合附近的杂质浓度。由此，从与p型半导体层8形成的pn接合向高浓度n型半导体区域23扩散的耗尽层在扩散初期就被抑制。其结果是，与实施例1相比，能降低截止时的dV/dt，并减小电磁噪声。此外，图中的标号46是遮蔽部。
另外，在上述实施例3、4中，也可以像实施例2那样使用氦照射，取代质子照射。
标号说明
1 n型半导体基板(漏极区域)
1a 背面
2 n型半导体层(n型柱)
2a n型半导体层(沟槽形成前的外延层)
3 氧化膜
4，43，47 开口部
5 表面(外延层)
6 沟槽
7 蚀刻
8 p型半导体层(p型柱)
9 表面(n型柱)
10 表面(p型柱)
11，11a p基极区域
12，12a p+集电极区域
13，13a n+源极区域
14，14a 栅极氧化膜
14b 沟槽
15，15a 栅极电极
16，16a 层间绝缘膜
17，17a 源极电极
18 质子照射
19 质子
20 质子照射
21 结晶缺陷
22 缺陷层
23 高浓度n型半导体区域
24 漏极电极
25 n+漏极区域
26 氦照射
27 氦离子
28 氦照射层
29 元件表面结构(平面栅极型)
29a 元件表面结构(沟槽栅极型)
30 并列pn层(元件表面结构29下方位置)
30a 并列pn层(元件表面结构29形成前)
41，45 遮蔽膜
42，46 遮蔽部
100，200 本发明的超接合半导体装置

Claims (9)

1.一种超接合半导体装置的制造方法，其特征在于，包括以下工序：
通过外延生长在高浓度的半导体基板上形成浓度低于该半导体基板的第1导电型的第1半导体层的工序；
在所述第1半导体层内从该第1半导体层的表面朝着所述半导体基板形成沟槽的工序；
在所述沟槽中填埋通过外延生长而得到的第2导电型的第2半导体层，形成超接合即并列pn层的工序；
在所述并列pn层的表面层上形成元件表面结构的工序；
在形成所述元件表面结构的工序后，对所述半导体基板的背面进行磨削，使该半导体基板厚度变薄的工序；
在使所述半导体基板厚度变薄的工序后，从所述半导体基板的背面侧对所述元件表面结构下的所述并列pn层照射能通过热处理发生施主化的重粒子，从而形成重粒子照射层的工序；以及
通过热处理使通过所述重粒子的照射而形成的所述重粒子照射层的重粒子发生施主化，形成杂质浓度低于所述第2半导体层而高于所述第1半导体层的高浓度的第1导电型的第3半导体层，
所述重粒子照射层配置于所述元件表面结构下方、从所述元件表面结构下到所述并列pn层的下端为止的距离的1/2以下的范围内。
2.如权利要求1所述的超接合半导体装置的制造方法，其特征在于，
所述重粒子照射层配置于所述元件表面结构下方、从所述元件表面结构下到所述并列pn层的下端为止的距离的1/4以下的范围内。
3.如权利要求1所述的超接合半导体装置的制造方法，其特征在于，
所述重粒子照射层的重粒子在所述热处理下进行施主化后，平均施主浓度为所述第1导体层的杂质浓度的0.1～2倍。
4.如权利要求1所述的超接合半导体装置的制造方法，其特征在于，
在不同的加速能量下，多次进行所述重粒子的照射而形成所述重粒子照射层。
5.如权利要求1所述的超接合半导体装置的制造方法，其特征在于，
形成所述元件表面结构的工序包含：与所述第2半导体层相接地形成第2导电型的第4半导体层的工序；在该第4半导体层的表面层上形成第1导电型的第5半导体层的工序；以及在由该第5半导体层与所述第1半导体层夹持的所述第4半导体层上隔着栅极绝缘膜形成栅极电极的工序。
6.如权利要求1所述的超接合半导体装置的制造方法，其特征在于，
在从较薄的所述半导体基板的背面侧，对所述元件表面结构下的所述并列pn层进行重粒子的照射以形成重粒子照射层的工序中，在并列pn层的第2半导体层上配置遮蔽膜的遮蔽部，将该遮蔽膜的开口部配置在所述并列pn层的第1半导体层上，进行所述重粒子的照射。
7.如权利要求6所述的超接合半导体装置的制造方法，其特征在于，
使所述遮蔽膜延伸到所述并列pn层的第1半导体层上，在所述并列pn层的第2半导体层上配置所述遮蔽膜的遮蔽部，在所述并列pn层的第1半导体层上配置多个遮蔽膜的开口部，使该开口部的大小朝向所述第1半导体层的中央而变小。
8.如权利要求1至7中任一项所述的超接合半导体装置的制造方法，其特征在于，
所述重粒子是质子或氦离子。
9.如权利要求1至7中任一项所述的超接合半导体装置的制造方法，其特征在于，
所述超接合半导体装置是超接合MOSFET。
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