CN104054178B - 半导体装置的制造方法 - Google Patents

半导体装置的制造方法 Download PDF

Info

Publication number
CN104054178B
CN104054178B CN201380005432.5A CN201380005432A CN104054178B CN 104054178 B CN104054178 B CN 104054178B CN 201380005432 A CN201380005432 A CN 201380005432A CN 104054178 B CN104054178 B CN 104054178B
Authority
CN
China
Prior art keywords
semiconductor device
layer
annealing
semiconductor
manufacture method
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201380005432.5A
Other languages
English (en)
Other versions
CN104054178A (zh
Inventor
宫崎正行
吉村尚
泷下博
栗林秀直
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Publication of CN104054178A publication Critical patent/CN104054178A/zh
Application granted granted Critical
Publication of CN104054178B publication Critical patent/CN104054178B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/3003—Hydrogenation or deuterisation, e.g. using atomic hydrogen from a plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
    • H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/15—Structures with periodic or quasi periodic potential variation, e.g. multiple quantum wells, superlattices
    • H01L29/151—Compositional structures
    • H01L29/152—Compositional structures with quantum effects only in vertical direction, i.e. layered structures with quantum effects solely resulting from vertical potential variation
    • H01L29/155—Comprising only semiconductor materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/30—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
    • H01L29/32—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being within the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H01L29/66128—Planar diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8611—Planar PN junction diodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Plasma & Fusion (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

在作为n‑漂移层的半导体基板的内部，在背面侧的表面层设置有p+集电极层，在比背面侧的p+集电极层深的区域设置有n+电场终止层。集电极与p+集电极层相接。形成p+集电极层和n+电场终止层时，在半导体基板的背面离子注入杂质离子(步骤S5)。接下来，通过第一退火使杂质离子活性化，形成p+集电极层(步骤S6)。接下来，对半导体基板的背面进行质子照射(步骤S7)。接下来，通过第二退火使质子施主化，形成电场终止层(步骤S8)。第一退火是在比第二退火高的退火温度下进行。之后，在半导体基板的背面形成集电极(步骤S9)。由此，能够避免电特性不良的产生。

Description

半导体装置的制造方法
技术领域
本发明涉及半导体装置的制造方法。
背景技术
作为电力用半导体装置，公知有具有400V、600V、1200V、1700V、3300V的耐压或其以上的耐压的IGBT(Insulated Gate Bipolar Transistor：绝缘栅型双极型晶体管)和/或二极管(Diode)等。这些电力用半导体装置可用于转换器和/或逆变器等电力变换装置。
作为该电力用半导体装置的制造方法，公知有以下的方法。首先，在半导体基板的主面形成表面元件结构。接下来，通过研磨等除去半导体基板的背面，使半导体基板薄板化。接下来，对半导体基板的被研磨的背面离子注入杂质离子。然后，通过热处理，使注入到半导体基板的背面的杂质活性化而形成背面元件结构。另外，在这样的方法中，提出了多种如下的方法，即通过对半导体基板照射质子，进行热处理，从而利用被照射(注入)的氢原子和基于其周边的空穴等的复合缺陷成为施主的氢致施主(或仅氢施主)在半导体基板的内部形成高浓度的n+层。
对于利用了基于热处理的质子的活性化现象的半导体装置的制造方法，举例说明沟槽栅型IGBT。图26～31是表示以往的制造过程中的半导体装置的剖视图。图32是接着图31表示完成工序后的半导体装置的剖视图。首先，如图26所示，准备作为n-漂移层101的n-型的半导体基板。接下来，如图27所示，在半导体基板的正面形成p基底区域102、n+发射区域103、沟槽104、由栅极氧化膜105和栅电极106构成的沟槽栅型的MOS栅极(由金属-氧化膜-半导体构成的绝缘栅极)结构。符号108为层间绝缘膜。
接下来，如图28所示，形成与p基底区域102和n+发射区域103相接的发射电极107。接下来，通过研磨等除去半导体基板的背面，使半导体基板薄板化。接下来，对半导体基板的被研磨的背面照射质子(H+)121。在图28中，半导体基板的背面附近的×标记表示被照射的质子(以下，在图7、11、18、22、48、50、52中也相同)。接下来，如图29所示，通过退火，使照射到半导体基板的质子121活性化，在n-漂移层101的内部的背面附近形成n电场终止(FS：Field Stop)层110。
接下来，如图30所示，在半导体基板的背面的比n电场终止层110浅的区域离子注入硼离子(B+)122。在图30中，半导体基板的背面附近的虚线表示被离子注入的杂质(以下，在图5、9、16、20、37、53中也相同)。接下来，如图31所示，通过退火，使被注入到半导体基板的硼离子122活性化，在半导体基板的内部的背面侧的表面层形成p+集电极层109。之后，如图32所示，形成与p+集电极层109相接的集电极111，从而完成沟槽栅型IGBT。
另外，对于利用了基于热处理的质子的活性化现象的半导体装置的制造方法，举例说明二极管。图33～38是表示以往的制造过程中的半导体装置的另一个例子的剖视图。图39是接着图38表示完成工序后的半导体装置的剖视图。首先，如图33所示，准备n-型的半导体基板131。接下来，如图34所示，在半导体基板131的表面，形成p阳极区域132。符号134为层间绝缘膜。
接下来，如图35所示，在半导体基板131的表面，形成与p阳极区域132相接的阳极电极133。接下来，如图35、36所示，与上述IGBT的制造方法同样地，研磨半导体基板131的背面后，通过质子照射和退火，在半导体基板131的内部的背面附近形成n电场终止层136。接下来，如图37所示，在半导体基板131的背面的比n电场终止层136浅的区域离子注入磷离子(p+)123。
接下来，如图38所示，通过退火，使被注入到半导体基板131的磷离子123活性化，在半导体基板131的内部的背面侧的表面层形成n+阴极层135。之后，如图39所示，通过形成与n+阴极层135相接的阴极电极137，从而完成二极管。即，在IGBT和二极管中任一的制造方法中，均是在进行用于形成n电场终止层的质子照射和退火之后，进行用于在半导体基板的背面侧的表层面形成背面元件结构的离子注入和退火。
作为这样的半导体装置的制造方法，提出了如下的方法，即通过对半导体基板照射质子，利用热处理形成高浓度的n+缓冲层(电场终止层)后，注入磷(P)等p型杂质来形成p-集电极区域(例如，参照下述专利文献1)。在下述专利文献1中，特意减少磷、砷(As)等p型杂质的剂量，为了形成高浓度的集电极区域在比最适宜的退火温度还低的退火温度下进行退火，形成p-集电极区域。
另外，在下述专利文献2中，记载了IGBT的结构，所述IGBT的结构是通过从半导体基板的背面多次照射质子，从而形成多个由氢施主构成的电场终止层，特别是距离基板背面最深的电场终止层距离基板背面的深度为15μm。在从基板背面至深度15μm为止之间形成多个电场终止层，特别是随着靠近基板背面，使电场终止层的杂质浓度达到1×1016/cm3左右的高浓度，从而借助电场终止层可靠地阻止耗尽层的延伸，能够防止耗尽层到达p集电极层。
另外，在下述专利文献3中，作为IGBT的制造方法，提出了如下的方法。在半导体基板的正面侧形成MOS栅极结构之后，通过基板背面的研磨等使半导体基板薄板化。接着，从半导体基板的研磨面(背面)照射质子，之后通过退火处理形成电场终止层。接着，对半导体基板的背面离子注入硼进行激光退火，从而形成p型集电极层。
另外，在下述专利文献4中，作为IGBT的制造方法，提出了如下的方法。在半导体基板的正面侧形成了MOS栅极结构之后，通过基板背面的研磨等使半导体基板薄板化。接着，从半导体基板的研磨面(背面)照射质子。之后，对质子照射面(基板背面)进行基于脉冲激光和半导体连续波激光这二个波长的激光的退火处理，在距离质子照射面约15μm左右的深度形成电场终止层。
现有技术文献
专利文献
专利文献1:美国专利第7956419号说明书
专利文献2:美国专利申请公开第2006/0081923号说明书
专利文献3:美国专利申请公开第2006/0035436号说明书
专利文献4:日本特开2009－176892号公报
发明内容
技术问题
然而，在上述专利文献1中，为了使通过质子照射和退火形成的高浓度的n+缓冲层达到所希望的杂质浓度，无法将质子照射后进行的全部的退火的退火温度设为500以上。其理由是将退火温度设为500以上的情况下，通过质子照射而形成的晶格缺陷减少，氢致施主的浓度降低。为了充分确保氢致施主的浓度，将退火温度设为300以上且500以下，特别是400以下时，可以得到相对于照射的质子的剂量例如为10％以上的施主化率。
另一方面，将质子照射后进行的全部的退火的退火温度设为400以下、特别是350以下的情况下，以用于使半导体层和背面电极的接触部(contact)欧姆接触所必需的高剂量进行形成接触的杂质注入后的退火中，使杂质活性化的热量不足，得不到与电极的欧姆接触所必需的高浓度的接触部。因此，可能产生接触电阻增加、IGBT和/或二极管的导通电压(Von)降低等电特性不良。
另外，在上述专利文献2中，虽然在距离质子照射面(基板背面)15μm的深度形成了基于氢施主的电场终止层，但为了改善IGBT或二极管的电特性，需要在比距离质子照射面15μm的深度还深的位置形成电场终止层。然而，发明人等确认了，为了在比距离半导体基板的背面15μm处更深的位置形成电场终止层而将质子照射的平均飞程(被照射的离子以最高浓度存在的位置从照射面起算的距离)设定为15μm以上的情况下，从半导体基板的背面至15μm的深度为止的质子通过的区域成为基于扩展电阻测量(SR：Spread-ResistanceProfiling)法测量的载流子浓度与半导体基板的掺杂浓度相比极低的区域、即无序的区域。
因质子照射而产生的缺陷大量残留在质子的平均飞程的位置、以及从质子照射面至平均飞程为止的质子的通过区域和/或照射面附近。就该残留缺陷而言，原子(此时是硅原子)距离晶格位置的偏差大，并且由于晶格本身的强烈的紊乱，所以处于近似非晶体的状态。因此，会变成称为电子和空穴的载流子的散射中心，使载流子迁移率降低，增加导通电阻，除此之外，还会变成载流子的产生中心，使漏电流增加等，带来元件的特性不良。如此，将因质子照射而残留于从质子的照射面至平均飞程为止的质子通过区域、且成为载流子迁移率的降低和/或漏电流的原因这样的、从结晶状态强烈紊乱的缺陷特别称为无序。
图40是表示以往的质子照射的平均飞程与载流子浓度之间的关系的特性图。图40中，示出了对硅基板照射质子，在350的温度下进行热处理后，利用SR法测量的硅基板的载流子浓度。图40(a)是使质子照射的平均飞程为50μm的情况，图40(b)是使质子照射的平均飞程相同地为20μm的情况，图40(c)是使质子照射的平均飞程为15μm的情况。横轴分别为质子距离入射面(基板背面)的距离(深度)。图40(c)的质子照射的平均飞程15μm中，质子的通过区域没有观察到载流子浓度的明显降低。另一方面，图40(b)的质子照射的平均飞程20μm中，能够观察到质子的通过区域的载流子浓度的降低，载流子浓度变得比基板浓度还低。即，载流子浓度比基板浓度低的区域是残留有无序的区域。并且，图40(a)的质子照射的平均飞程50μm中，质子的通过区域的载流子浓度的降低显著，可知无序大量残留。如此，在半导体基板内存在无序的区域的情况下，如上所述，由于漏电流和/或导通损耗增大，所以需要除去无序。
另外，在上述专利文献3中记载的方法中，通过质子照射后的退火处理的温度、时间等的条件设定，可以一定程度地减少无序。然而，为了充分确保氢致施主的浓度，使后续对基板背面离子注入硼等的离子注入层活性化时，基于电炉等的退火处理的温度必须比质子照射后的退火温度低。因此，被注入的硼没有活性化，后续的与背面电极的欧姆接触较为困难。于是，如上述专利文献3中记载的那样，在硼注入后进行激光退火的情况下，激光照射后约10μs的时间，距离激光照射面(基板背面)10μm左右的深度的温度大概为800以上。通过这样的热预算(热能的量)，硼的活性化变得足以实现欧姆接触。然而，特别是在距离基板背面10μm左右的深度之间形成多个电场终止层的情况下，距离该基板背面10μm左右的深度的区域因激光的热，虽然时间短但温度将达到800以上，因此氢施主大量地消失，难以得到足够的氢施主浓度。其结果，存在难以确保从基板背面至10μm左右为止的深度的电场终止层的施主浓度这样的问题。
另外，在上述专利文献4的方法中，虽然可以使基板背面的硼层活性化，但为了将基于氢施主的电场终止层形成在比距离基板背面15μm处还深的位置，无法充分减少无序。另外，在比距离基板背面15μm处浅的位置形成多个基于氢施主的电场止层的情况下，与上述引用文献3同样存在难以确保足够的施主浓度这样的问题。
为了消除上述的现有技术中的问题点，本发明的目的在于提供能够避免电特性不良的产生的半导体装置的制造方法。
技术方案
为了解决上述的课题，实现本发明的目的，本发明的半导体装置的制造方法是具备设置于第一导电型的半导体基板的正面的输入电极和设置于上述半导体基板的背面的输出电极的半导体装置的制造方法，具有如下的特征。首先，进行在上述半导体基板的背面导入杂质的导入工序。接下来，进行第一退火工序，通过第一退火，使导入到上述半导体基板的背面的杂质活性化，在上述半导体基板的背面的表面层形成成为与上述输出电极的接触部的第一半导体层。接下来，在上述第一退火工序之后，进行对上述半导体基板的背面照射质子的照射工序。接下来，进行第二退火工序，通过第二退火，使照射到上述半导体基板的背面的质子活性化，在上述半导体基板的背面的比上述第一半导体层更深的区域形成杂质浓度比上述半导体基板高的第一导电型的第二半导体层。
另外，本发明的半导体装置的制造方法，其特征在于，在上述的发明中，在上述第一退火工序后进行多次上述照射工序，每进行一次上述照射工序就进行一次上述第二退火工序，或者在最后的上述照射工序后进行一次上述第二退火工序。
另外，本发明的半导体装置的制造方法，其特征在于，在上述的发明中，进一步进行形成与上述第一半导体层相接的上述输出电极的输出电极形成工序。而且，上述第二退火工序在上述输出电极形成工序前进行或者与上述输出电极形成工序同时进行。
另外，本发明的半导体装置的制造方法，其特征在于，在上述的发明中，上述第一退火工序在比上述第二退火工序更高的退火温度下进行。
另外，本发明的半导体装置的制造方法，其特征在于，在上述的发明中，上述第二退火的温度为380以上且450以下。
另外，本发明的半导体装置的制造方法，在上述的发明中，在上述导入工序，以使上述输出电极与上述第一半导体层进行欧姆接触的剂量导入杂质。
另外，本发明的半导体装置的制造方法，其特征在于，在上述的发明中，在上述第一退火工序之后，进一步进行在上述半导体基板的正面形成上述输入电极的输入电极形成工序。
另外，本发明的半导体装置的制造方法，其特征在于，在上述的发明中，上述第一退火工序为激光退火。
另外，本发明的半导体装置的制造方法，其特征在于，在上述的发明中，上述第二半导体层为抑制耗尽层扩散的电场终止层。
另外，本发明的半导体装置的制造方法，其特征在于，在上述的发明中，是将上述第一半导体层作为第二导电型的集电极层、将上述输出电极作为集电极的绝缘栅双极型晶体管的制造方法。
另外，本发明的半导体装置的制造方法，其特征在于，在上述的发明中，是将上述第一半导体层作为第一导电型的阴极层、将上述输出电极作为阴极电极的二极管的制造方法。
另外，本发明的半导体装置的制造方法，在上述的发明中，进一步具有以下的特征。具备由上述半导体基板构成的第一导电型的漂移层，在上述半导体基板的正面形成第二导电型的第三半导体层。使q为基元电荷，使Nd为上述漂移层的平均浓度，使εS为上述半导体基板的介电常数，使Vrate为额定电压，使JF为额定电流密度，使vsat为载流子的速度在预定的电场强度中达到饱和时的饱和速度，距离指标L用下述式(1)表示。而且，将最靠近上述第三半导体层的上述第二半导体层的载流子浓度成为峰浓度的位置从上述半导体基板的背面起算的深度设为X，将上述半导体基板的厚度设为W0时，以X＝W0－γL、γ为0.2以上且1.5以下的方式设置最靠近上述第三半导体层的上述第二半导体层的载流子浓度成为峰浓度的位置，
[数学式1]
另外，本发明的半导体装置的制造方法，其特征在于，在上述的发明中，上述γ为0.9以上且1.4以下。
另外，本发明的半导体装置的制造方法，其特征在于，在上述的发明中，上述γ为1.0以上且1.3以下。
另外，本发明的半导体装置的制造方法，其特征在于，在上述的发明中，在上述照射工序，通过质子的照射形成飞程Rp的上述第二半导体层时的质子的加速能量E，在将上述飞程Rp的对数log(Rp)设为x，将上述加速能量E的对数log(E)设为y的条件下满足下述式(2)。
y＝-0.0047x4+0.0528x3-0.2211x2+0.9923x+5.0474…(2)
根据上述的发明，通过在用于形成第二半导体层的质子照射之前进行用于形成第一半导体层的杂质导入和第一退火，能够在比第二退火高的退火温度下进行第一退火。因此，能够在为了使杂质活性化所适合的退火温度下进行第一退火，所述杂质是按照能够与输出电极形成欧姆接触的程度以高的剂量导入的。由此，能够以使与输出电极的接触变成欧姆接触的方式以高活性化率形成活性化的第一半导体层。因此，能够避免用于形成接触的退火变得不充分，能够避免导通电压Von降低。
另外，根据上述的发明，通过在用于形成第一半导体层的杂质导入和第一退火后进行用于形成第二半导体层的质子照射和第二退火，能够按照不至使通过质子照射而形成的晶格缺陷减少的程度低的退火温度下进行第二退火。另外，由于无法在用于形成第一半导体层的高的退火温度(第一退火)下进行质子的活性化，所以能够避免通过质子照射而形成的晶格缺陷减少以及载流子浓度降低的现象。因此，能够在对第一半导体层、第二半导体层这两者最适宜的退火温度下进行第一退火、第二退火。
发明效果
根据本发明的半导体装置的制造方法，起到提供能够避免产生电特性不良的半导体装置这样的效果。
附图说明
图1是表示通过实施方式1的半导体装置的制造方法而制造的半导体装置的一个例子的剖视图。
图2是表示实施方式1的半导体装置的制造方法的概要的流程图。
图3是表示实施方式1的制造过程中的半导体装置的剖视图。
图4是表示实施方式1的制造过程中的半导体装置的剖视图。
图5是表示实施方式1的制造过程中的半导体装置的剖视图。
图6是表示实施方式1的制造过程中的半导体装置的剖视图。
图7是表示实施方式1的制造过程中的半导体装置的剖视图。
图8是表示实施方式1的制造过程中的半导体装置的剖视图。
图9是表示实施方式2的制造过程中的半导体装置的剖视图。
图10是表示实施方式2的制造过程中的半导体装置的剖视图。
图11是表示实施方式2的制造过程中的半导体装置的剖视图。
图12是表示实施方式2的制造过程中的半导体装置的剖视图。
图13是表示通过实施方式3的半导体装置的制造方法制造的半导体装置的一个例子的剖视图。
图14是表示实施方式3的制造过程中的半导体装置的剖视图。
图15是表示实施方式3的制造过程中的半导体装置的剖视图。
图16是表示实施方式3的制造过程中的半导体装置的剖视图。
图17是表示实施方式3的制造过程中的半导体装置的剖视图。
图18是表示实施方式3的制造过程中的半导体装置的剖视图。
图19是表示实施方式3的制造过程中的半导体装置的剖视图。
图20是表示实施方式4的制造过程中的半导体装置的剖视图。
图21是表示实施方式4的制造过程中的半导体装置的剖视图。
图22是表示实施方式4的制造过程中的半导体装置的剖视图。
图23是表示实施方式4的制造过程中的半导体装置的剖视图。
图24是表示实施例的半导体装置的载流子浓度分布的特性图。
图25是表示以往的半导体装置的载流子浓度分布的特性图。
图26是表示以往的制造过程中的半导体装置的剖视图。
图27是表示以往的制造过程中的半导体装置的剖视图。
图28是表示以往的制造过程中的半导体装置的剖视图。
图29是表示以往的制造过程中的半导体装置的剖视图。
图30是表示以往的制造过程中的半导体装置的剖视图。
图31是表示以往的制造过程中的半导体装置的剖视图。
图32是表示接着图31的工序之后的半导体装置的剖视图。
图33是表示以往的制造过程中的半导体装置的另一个例子的剖视图。
图34是表示以往的制造过程中的半导体装置的另一个例子的剖视图。
图35是表示以往的制造过程中的半导体装置的另一个例子的剖视图。
图36是表示以往的制造过程中的半导体装置的另一个例子的剖视图。
图37是表示以往的制造过程中的半导体装置的另一个例子的剖视图。
图38是表示以往的制造过程中的半导体装置的另一个例子的剖视图。
图39是表示接着图38的工序之后的半导体装置的剖视图。
图40是表示以往的质子照射的平均飞程与载流子浓度之间的关系的特性图。
图41是示出关于使电压波形开始振动的阈值电压的特性图。
图42是表示一般的IGBT的关断振荡波形的特性图。
图43是表示本发明的半导体装置的质子的平均飞程与质子的加速能量之间的关系的特性图。
图44是表示本发明的半导体装置中耗尽层最初到达的电场终止层的位置条件的图表。
图45是表示通过实施方式5的半导体装置的制造方法而制造的半导体装置的一个例子的剖视图。
图46是表示通过实施方式5的半导体装置的制造方法而制造的半导体装置的另一个例子的剖视图。
图47是表示图45的半导体装置的n+电场终止层的载流子浓度分布的特性图。
图48是表示实施方式5的制造过程中的半导体装置的剖视图。
图49是表示实施方式5的制造过程中的半导体装置的剖视图。
图50是表示实施方式5的制造过程中的半导体装置的剖视图。
图51是表示实施方式5的制造过程中的半导体装置的剖视图。
图52是表示实施方式5的制造过程中的半导体装置的剖视图。
图53是表示实施方式6的制造过程中的半导体装置的剖视图。
具体实施方式
以下参照附图，详细说明本发明的半导体装置的制造方法的优选实施方式。在本说明书和附图中，对于以n或p标记的层、区域，分别指电子或空穴为多数载流子。另外，对n或p附加的+和－分别指与没有附加+和－的层、区域相比为高杂质浓度和低杂质浓度。应予说明，以下的实施方式的说明和附图中，对相同的构成标记相同的附图标记，省略重复的说明。
(实施方式1)
首先，作为通过实施方式1的半导体装置的制造方法制作(制造)的半导体装置的一个例子，对沟槽栅型IGBT的结构进行说明。图1是表示通过实施方式1的半导体装置的制造方法而制造的半导体装置的一个例子的剖视图。在图1的纸面左侧，示出了从发射极(第1主电极)7与n++发射区域3的边界起算的、在半导体基板的深度方向的杂质浓度分布。对于通过图1所示的实施方式1的半导体装置的制造方法而制造的半导体装置，在作为n-漂移层1的半导体基板的内部，在表面侧的表面层设置有p基底区域2。
在p基底区域2的内部，以在半导体基板的正面露出的方式选择性地设置有n++发射区域3。n++发射区域3的杂质浓度比n-漂移层1的杂质浓度高。贯通n++发射区域3和p基底区域2，设置到达n-漂移层1的沟槽4。沿沟槽4的侧壁和底面，设置有栅极绝缘膜5。在沟槽4的内部，在栅极绝缘膜5的内侧，以埋入沟槽4的方式设置有栅电极6。它们是MOS栅极(由金属-氧化膜-半导体构成的绝缘栅极)结构。
发射电极7与p基底区域2和n++发射区域3相接。另外，发射极7通过层间绝缘膜8与栅电极6电绝缘。另外，在作为n-漂移层1的半导体基板的内部，在背面侧的表面层设置有p+集电极层(第一半导体层)9，在背面侧的比p+集电极层9深的区域设置有n+电场终止(第二半导体层)层10。集电极(输出电极)11与p+集电极层9相接。p+集电极层9的杂质浓度高到能够与集电极11实现欧姆接触程度。
n+电场终止(FS)层10以与p+集电极层9几乎平行的方式在与半导体基板的深度方向正交的方向延伸。另外，n+电场终止(FS)层10以相同的厚度设置。n+电场终止层10可以与p+集电极层9分离，也可以与p+集电极层9相接。n+电场终止层10的杂质浓度比n-漂移层1的杂质浓度高。n+电场终止层10是导入了基于质子照射的氢致施主的半导体层。由于形成该半导体层的氢致施主为复合缺陷，所以有时具有促进载流子的再结合的功能。
接下来，对实施方式1的半导体装置的制造方法的概要进行说明。图2是表示实施方式1的半导体装置的制造方法的概要的流程图。首先，如图2所示，在半导体基板的正面，形成前述的各半导体区域(p基板区域2、n++发射区域3等)以及MOS栅极结构、层间绝缘膜8等(步骤S1)。接下来，在半导体基板的正面形成表面电极(步骤S2)。接下来，在半导体基板的正面形成表面保护膜(步骤S3)。接下来，通过研磨或者蚀刻等除去半导体基板的背面，使半导体基板的厚度均匀地变薄(薄板化)(步骤S4)。
接下来，在被薄板化的半导体基板的背面，离子注入用于形成作为与背面电极的接触的半导体层的杂质离子(步骤S5)。步骤S5的离子注入按照可实现与后续的工序中形成的背面电极的欧姆接触的程度以高剂量进行。接下来，通过第一退火，使步骤S5中注入的杂质离子活性化(步骤S6)。利用步骤S6，在半导体基板的内部的背面侧的表面层，形成与背面电极的接触的半导体层(例如，集电极层)。
接下来，对半导体基板的背面，进行用于形成电场终止层的质子照射(步骤S7)。步骤S7的质子照射以能够照射到相比与背面电极形成接触的半导体层更深的区域的程度的照射能量进行。接下来，通过第二退火，使步骤S7中照射的质子活性化(施主化)(步骤S8)。由此，在半导体基板的内部的背面侧的深的区域，形成电场终止层。优选地，步骤S8的第二退火的温度例如是不至使通过质子照射而形成的晶格缺陷减少的程度的温度。之后，例如通过溅射等物理气相生长法在半导体基板的背面形成背面电极(步骤S9)，完成实施方式1的半导体装置。
在上述的半导体装置的制造方法中，通过将照射能量和退火温度变更为各式各样而重复多次进行步骤S7和步骤S8的一系列的工序，可以按照在与半导体基板的深度方向正交的方向延伸的条纹状形成多个电场终止层。形成多个电场终止层的情况下，对于用于形成各电场终止层的第二退火而言，分别在对于之前进行的利用质子照射而照射的质子的活性化最适宜的退火温度下进行。另外，用于形成多个电场终止层的各第二退火按退火温度从高到低依次进行。邻接的电场终止层彼此可以相接，也可以分离。
接下来，对该实施方式1的半导体装置的制造方法，具体举例说明制作图1所示的沟槽栅型IGBT的情况。图3～8是表示实施方式1的制造过程中的半导体装置的剖视图。首先，如图3所示，准备作为n-漂移层1的半导体基板。接下来，如图4所示，在半导体基板的正面，通过一般的方法形成由p基板区域2、n++发射区域3、沟槽4、栅极绝缘膜5以及栅电极6构成的沟槽栅型的MOS栅极结构。
接下来，如图5所示，通过溅射，在半导体基板的正面层叠作为发射电极7的铝硅(AlSi)膜。接下来，使铝硅膜图案化而形成布线图案后，进行退火。由此，在半导体基板的正面形成发射电极7。接下来，以覆盖发射电极7的方式，在半导体基板的正面涂布作为表面保护膜(未图示)的例如聚酰亚胺膜。接下来，使聚酰亚胺膜图案化，使发射电极7的一部分露出后，将聚酰亚胺膜固化(烧制)。接下来，研磨半导体基板的背面，使半导体基板薄板化后，清洗半导体基板而除去附着物。
接下来，在半导体基板被研磨的背面，离子注入例如硼离子(B+)等p型杂质离子21。该离子注入按照可得到与后续工序中形成的集电极11的欧姆接触的程度以高剂量进行。p型杂质离子21的硼的剂量例如为1×1013/cm2以上且1×1016/cm2以下，在后述的实施例1中为3×1013/cm2。接下来，如图6所示，通过作为第一退火例如进行炉退火，从而使注入到半导体基板的背面的p型杂质离子21活性化，在半导体基板的背面的表面层形成p+集电极层9。第一退火的温度在后述的实施例1中，例如为450。
接下来，如图7所示，对半导体基板的背面的相比p+集电极层9更深的区域照射质子22。典型的平均飞程Rp为5μm以上且300μm以下左右，质子22的照射能量与该平均飞程Rp对应地大致为0.4MeV以上且6.0MeV以下。在后述的实施例1中，平均飞程Rp例如为12μm时质子22的照射能量为0.83MeV。另外，质子22的剂量典型的为1×1012/cm2以上且1×1016/cm2以下，在后述的实施例1中为1×1013/cm2。
接下来，如图8所示，通过作为第二退火例如进行炉退火，使照射到半导体基板的背面的质子22活性化，在半导体基板的背面的相比p+集电极层9更深的区域形成n+电场终止层10。第二退火的温度在后述的实施例1中为350。
优选地，第一退火按照不至对发射电极7的电气特性带来不良影响的程度的高温度下进行。具体而言，在发射电极7例如由以铝(Al)为主成分的金属形成的情况下，第一退火优选在420～铝的熔点左右为止的范围内的温度下进行。例如使用铝中含有1重量％的硅的合金的情况下，铝的熔点约为660。优选地，第二退火例如在不至使通过质子照射而形成的晶格缺陷减少的程度的温度下进行。具体而言，第二退火可以在不超过第一退火的温度的条件下，例如可以在300～500左右的范围内的温度下进行。另外，第一退火的温度为420～500的情况下，第二退火的温度是比这些值低的温度。第一退火、第二退火的处理时间还可以是0.5个小时～10个小时。优选地，第二退火的温度选择不超过第一退火的温度的范围，选择380以上且450以下，优选为400以上且420以下。
在第二退火和后述的金属退火选择相同的退火温度的情况下，可以与金属退火同时进行第二退火。为将多个电场终止层形成为沿与半导体基板的深度方向正交的方向延伸的条纹状而反复进行质子照射和第二退火这一系列的工序时，按退火温度从高到低依次进行各第二退火。此时，多次进行的第二退火中的第一次的第二退火和第一退火选择相同的退火温度的情况下，可以将第一次的第二退火与第一退火同时进行。另外，多次进行的第二退火中的最后的第二退火和后述的金属退火选择相同的退火温度的情况下，可以将第二退火与金属退火同时进行。
接下来，作为用于形成将例如以铝为主成分的金属膜作为第一层而层叠的集电极11的前处理，进行用于减小硅(Si)半导体层与铝膜的接触电阻的氟化氢(HF)处理。接下来，如图1所示，例如通过溅射，依次在半导体基板的背面堆叠铝、钛(Ti)、镍(Ni)以及金(Au)，形成层叠了这四层的金属膜而成的集电极11。接下来，进行用于改善集电极11的表面成形性的金属退火。由此，完成了沟槽栅型IGBT。
如以上所说明的那样，根据实施方式1，通过在形成n+电场终止层的质子照射前，进行形成p+集电极层的硼注入和第一退火，能够在比第二退火高的退火温度下进行第一退火。因此，能够在适于使p型杂质活性化的退火温度下进行第一退火，所述p型杂质是按可与集电极形成欧姆接触的程度的高剂量(例如1×1016/cm3左右)注入的。由此，能够形成按照与集电极的接触成为欧姆接触的方式以高活性化率活性化的p+集电极层。因此，如以往那样，通过基于比质子照射后的退火温度还低的温度进行的退火，能够避免形成欧姆接触所必需的p+集电极层的表面浓度不足，能够避免导通电压(Von)降低等电特性不良的产生。
另外，根据实施方式1，通过在用于形成p+集电极层的硼注入和第一退火后进行用于形成n+电场终止层的质子照射和第二退火，能够按照不至使通过质子照射而形成的晶格缺陷减少的程度低的退火温度进行第二退火。另外，由于没有在用于形成p+集电极层的高退火温度(第一退火)下进行质子的活性化，所以能够避免通过质子照射而形成的晶格缺陷减少和氢致施主的浓度降低。因此，能够在对p+集电极层和n+电场终止层双方最适宜的退火温度下进行第一退火、第二退火。由此，能够按照与集电极的接触成为欧姆接触的方式形成p+集电极层，并且能够形成具有所希望的氢致施主浓度的n+电场终止层。
(实施方式2)
实施方式2的半导体装置的制造方法与实施方式1的半导体装置的制造方法的不同点在于，在用于形成n+电场终止层10的第二退火之后形成发射电极7。通过实施方式2的半导体装置的制造方法制作的半导体装置，与实施方式1中作为一个例子而举出的图1所示的沟槽栅型IGBT相同。
对实施方式2的半导体装置的制造方法，参照图1、3、4、9～12进行说明。图9～12是表示实施方式2的制造过程中的半导体装置的剖视图。首先，如图3、4所示，与实施方式1同样地，准备成为n-漂移层1的半导体基板，在半导体基板的正面形成沟槽栅型的MOS栅极结构。接下来，如图9所示，与实施方式1同样地，研磨半导体基板的背面后，清洗半导体基板而除去附着物。
接下来，如图9、10所示，与实施方式1同样地，在半导体基板被研磨的背面离子注入p型杂质离子21后，进行第一退火，形成p+集电极层9。接下来，如图11、12所示，与实施方式1同样地，对半导体基板的背面相比p+集电极层9更深的区域照射质子22后，进行第二退火，形成n+电场终止层10。接下来，与实施方式1同样地，通过对半导体基板的正面和背面分别形成发射电极7和集电极11，从而完成图1所示的沟槽栅型IGBT。
如以上所说明的那样，根据实施方式2，能够得到与实施方式1相同的效果。根据实施方式2，能够在半导体基板的正面形成发射电极之前进行第一退火，所以能够例如在900以上这样高的退火温度下进行第一退火。因此，能够进一步提高p+集电极层的杂质浓度，能够实现p+集电极层与集电极的低接触电阻化。
(实施方式3)
图13是表示通过实施方式3的半导体装置的制造方法而制造的半导体装置的一个例子的剖视图。实施方式3的半导体装置的制造方法与实施方式1的半导体装置的制造方法的不同点在于代替IGBT而制造二极管。
在通过图13所示的实施方式3的半导体装置的制造方法而制造的半导体装置中，在n-型的半导体基板31的内部，在表面侧的表面层选择性地设置p+阳极区域32。符号34表示层间绝缘膜。阳极电极(输入电极)33与p+阳极区域32相接。另外，在n-型的半导体基板31的内部，在背面侧的表面层设置有n+阴极层(第一半导体层)35，在背面侧的相比n+阴极层35更深的区域设置有n+电场终止层36。n+电场终止层36的构成与实施方式1的n+电场终止层相同。阴极电极(输出电极)37与n+阴极层35相接。n+阴极层35的杂质浓度高到可得到与阴极电极37的欧姆接触的程度。
接下来，对实施方式3的半导体装置的制造方法进行说明。图14～19是表示实施方式3的制造过程中的半导体装置的剖视图。如图14所示，准备n-型的半导体基板31。接下来，如图15所示，在半导体基板31的表面，通过一般的方法形成p+阳极区域32。接下来，如图16所示，与形成实施方式1的发射电极的情况同样地通过溅射，在半导体基板31的表面形成阳极电极33。接下来，与实施方式1同样地，研磨半导体基板31的背面后，清洗半导体基板31，除去附着物。
接下来，如图16、17所示，与形成实施方式1的p+集电极层的情况同样地，在半导体基板被研磨的背面离子注入n型杂质离子23后，进行第一退火，形成n+阴极层35。接下来，如图18、19所示，与实施方式1同样地，对半导体基板的背面的相比n+阴极层35更深的区域照射质子22后，进行第二退火，形成n+电场终止层36。接下来，与形成实施方式1的集电极的情况同样地，通过在半导体基板的背面形成阴极电极37，完成了图13所示的二极管。
如以上所说明的那样，根据实施方式3，能够得到与实施方式1同样的效果。根据实施方式3，在形成二极管的情况下，也能够按照与阴极电极的接触成为欧姆接触的方式形成n+阴极层。并且，能够形成具有所希望的氢致施主浓度的n+电场终止层。
(实施方式4)
实施方式4的半导体装置的制造方法与实施方式3的半导体装置的制造方法的不同点在于，在用于形成n+电场终止层36的第二退火之后形成阳极电极33。通过实施方式4的半导体装置的制造方法而制成的半导体装置是实施方式3中作为一个例子而举出的图13所示的二极管。
对实施方式4的半导体装置的制造方法，参照图13～15、20～23进行说明。图20～23是表示实施方式4的制造过程中的半导体装置的剖视图。首先，如图14、15所示，与实施方式3同样地，准备半导体基板31，在半导体基板31的表面形成p+阳极区域32。接下来，如图20所示，与实施方式3同样地，研磨半导体基板31的背面之后，清洗半导体基板31而除去附着物。
接下来，如图20、21所示，与实施方式3同样地，在半导体基板31被研磨的背面离子注入n型杂质离子23后，进行第一退火，形成n+阴极层35。接下来，如图22、23所示，与实施方式3同样地，对半导体基板31的背面的相比n+阴极层35更深的区域照射质子22后，进行第二退火，形成n+电场终止层36。接下来，与实施方式3同样地，通过在半导体基板31的表面和背面分别形成阳极电极33和阴极电极37，从而完成了图13所示的二极管。
如以上所说明的那样，根据实施方式4，能够得到与实施方式3相同的效果。根据实施方式4，能够在半导体基板的正面形成阳极电极之前进行第一退火，所以能够在例如900以上这样的高退火温度下进行第一退火。因此，能够进一步提高n+阴极层的杂质浓度，能够实现n+阴极层与阴极电极的低接触电阻化。
(实施例1)
接下来，对与背面电极形成接触的半导体层的载流子浓度进行了验证。图24是表示实施例的半导体装置的载流子浓度分布的特性图。图25是表示以往的半导体装置的载流子浓度分布的特性图。图24、25的横轴表示距离与背面电极形成接触的半导体层的边界的深度。同样地纵轴为载流子浓度，是由通过公知的扩展电阻(Spread Resistance，SR)测量法而测量的扩展电阻算出比电阻，进而将其比电阻换算成载流子浓度的值。如果电子和/或空穴的迁移率从结晶的值(例如电子的迁移率在温度300K下约为1360(cm2/(V·s))并不显著减少，能够将载流子浓度视为被掺杂的杂质的掺杂浓度(电活性化的浓度)。根据实施方式1的半导体装置的制造方法，进行用于形成与背面电极形成接触的半导体层的离子注入(步骤S5)和第一退火(步骤S6)后，准备了已进行质子照射(步骤S7)和第二退火(步骤S8)的试样(以下为实施例)。
作为比较，准备如下的试样，即在用于形成电场终止层的质子照射后，进行用于形成背面电极和与其形成接触的半导体层的离子注入，之后一并进行了热退火的试样(以下为比较例)。为了使电场终止层的载流子浓度与实施例的电场终止层的载流子浓度相同，比较例的热退火的温度为与实施例中的第二退火相同的温度。然后，实施例和比较例同时测量从与背面电极形成接触的半导体层的边界起算的深度方向的杂质浓度。
根据图24所示的结果可以确认，在实施例中，由于可以将与背面电极形成接触的半导体层41的第一退火的温度设定为相比质子的活性化条件更高，所以能够提高与背面电极形成接触的半导体层41的杂质浓度。另方面，根据图25所示的结果可以确认，在比较例中，由于与背面电极形成接触的半导体层42的退火温度的上限由质子的活性化条件确定，所以与背面电极形成接触的半导体层42变成杂质浓度低的状态。
(实施方式5)
图45是表示通过实施方式5的半导体装置的制造方法而制造的半导体装置的一个例子的剖视图。图47是表示图45的半导体装置的n+电场终止层的载流子浓度分布的特性图。图47是通过SR法而测量的载流子浓度分布。p+集电极层9由于相对于图47的横轴比例深度为0.5μm左右，极浅，所以省略图示。实施方式5的半导体装置的制造方法与实施方式1的半导体装置的制造方法的不同点在于，在用于形成基板背面的p+集电极层9的硼等p型杂质离子21的第1离子注入和第一退火后，通过多段的质子照射而形成多个n+电场终止层10。
如图45所示，通过实施方式5的半导体装置的制造方法而制造的半导体装置具备从基板背面起算的深度不同的n+电场终止层10a～10c。如图47所示，n+电场终止层10a～10c相互分离地设置，配置于距离基板背面越深的位置，载流子浓度越低。另外，配置于距离基板背面最浅的位置的n+电场终止层10c与p+集电极层9分离地配置。
对实施方式5的半导体装置的制造方法，参照图3～6、45、48～52进行说明。图48～52是表示实施方式5的制造过程中的半导体装置的剖视图。首先，如图3～5所示，与实施方式1同样地，准备成为n-漂移层1的半导体基板，在半导体基板的正面形成沟槽栅型的MOS栅极结构和发射电极7。接下来，如图5、6所示，与实施方式1同样地，研磨半导体基板的背面，清洗半导体基板而除去附着物后，对半导体基板被研磨的背面离子注入p型杂质离子21进行第一退火，从而形成p+集电极层9。
接下来，如图48所示，通过第一段质子照射，向距离半导体基板的背面相比p+集电极层9更深的区域导入质子51。接下来，如图49所示，进行通过第一段质子照射而导入的质子51的第二退火(以下为第一段第二退火)，形成n+电场终止层10a。将n+电场终止层10a形成为距离基板背面例如60μm的深度。第一段质子照射的加速能量例如为2.3MeV，质子51的剂量例如也可以为1×1014/cm2)。第一段第二退火条件例如可以在420的温度下进行1个小时。
接下来，如图50所示，通过第二段质子照射，向距离半导体基板的背面相比p+集电极层9更深、并且相比n+电场终止层10a更浅的区域导入质子52。接下来，如图51所示，进行通过第二段质子照射而导入的质子52的第二退火(以下为第二段第二退火)，形成n+电场终止层10b。将n+电场终止层10b形成为距离基板背面例如为30μm的深度。第二段质子照射的加速能量例如为1.5MeV，质子52的剂量例如可以为1×1015/cm2。第二段第二退火条件例如也可以在400的温度下进行1个小时。
接下来，如图52所示，通过第三段质子照射，向距离半导体基板的背面相比p+集电极层9更深、并且相比n+电场终止层10b更浅的区域导入质子53。接下来，进行通过第三段质子照射而导入的质子53的第二退火(以下为第三段第二退火)，如图45所示形成n+电场终止层10c。将n+电场终止层10c形成为距离基板背面例如为5μm的深度。第三段质子照射的加速能量例如为0.45MeV，质子53的剂量例如可以为5×1015/cm2。第三段第二退火条件例如可以在380的温度下进行1个小时。
如此，优选地，第一段～第三段质子照射从距离基板背面深的位置依次进行，第一段～第三段第二退火温度距离基板背面越浅温度越低。第一段～第三段第二退火温度可以为380以上且450以下的范围内。第一段～第三段第二退火可以在第三段质子照射后一并进行。一并进行第一段～第三段第二退火的情况下，第二退火温度优选与在最高的温度下进行的第一段第二退火的处理温度相同的程度。之后，与实施方式1同样地，通过在半导体基板的背面形成集电极11，从而完成图45所示的沟槽栅型IGBT。如图45所示，可以在质子照射前(例如形成p+集电极层9时)形成n缓冲层12。
另外，将通过实施方式5的半导体装置的制造方法而制造的半导体装置的另一个例子示于图46。图46是表示通过实施方式5的半导体装置的制造方法而制造的半导体装置的另一个例子的剖视图。在实施方式5的基础上应用实施方式3，如图46所示，也可以是具备多个n+电场终止层36(例如n+电场终止层36a～36c)的二极管。n+电场终止层36a～36c的构成和形成方法与图45的n+电场终止层10a～10c相同。图46所示的实施方式5的半导体装置的另一个例子的、具备多个n+电场终止层36的以外的构成与实施方式3相同。
如以上所说明的那样，根据实施方式5，能够得到与实施方式1相同的效果。另外，根据实施方式5，能够形成多个(三段)没有无序的氢施主的电场终止层。
(实施例2)
接下来，作为实施例2，对本发明的半导体装置的制造方法中的多段质子照射中的第一段质子峰位置的优选位置进行说明。图42是表示一般的IGBT的关断振荡波形的特性图。集电极电流为额定电流的1/10以下时，存储载流子少，所以有时紧邻关断结束前发生振荡。将集电极电流固定为某个值，采用不同电源电压VCC关断IGBT。此时，若电源电压VCC超过某预定的值，则在集电极-发射极之间的电压波形中，超过通常的过冲电压的峰值后，产生附加的过冲。然后，该附加的过冲(电压)成为触发点，之后的波形发生振动。若电源电压VCC进一步超过该预定的值，则附加的过冲电压进一步增加，之后的振动的振幅也增加。如此，将电压波形开始振动的阈值电压称为振荡开始阈值VRRO。该振荡开始阈值VRRO越高，越表示IGBT在关断时不振荡，因而优选。
对于振荡开始阈值VRRO而言，取决于从IGBT的p基底区域与n-漂移层之间的pn结扩散到n漂移层的耗尽层(严格来说，由于存在空穴，所以是空间电荷区域)在多个质子峰中最初到达的第一段(最p基底区域侧)的质子峰的位置。其理由如下，关断时耗尽层从p基底区域与n-漂移层之间的pn结扩散到n漂移层时，凭借耗尽层端到达第一个(最p基底区域侧)的电场终止层，其扩散被抑制，存储载流子的输出变弱。其结果，载流子的枯竭被抑制，振荡受到抑制。
关断时的耗尽层从p基底区域与n-漂移层之间的pn结朝向集电极沿深度方向扩散。因此，耗尽层端最初到达的电场终止层的峰位置成为最接近p基底区域与n漂移层之间的pn结的电场终止层。于是，将n半导体基板的厚度(被发射电极和集电极夹住的部分的厚度)设为W0，将耗尽层端最初到达的电场终止层的峰位置的、从集电极与n半导体基板的背面的界面起算的深度(以下，称为距背面的距离)设为X。此处，导入距离指标L。距离指标L可以用下述的(3)式表示。
[数学式2]
上述(3)式所示的距离指标L是这样的指标。即，关断时，在增加的集电极-发射极之间电压VCE与电源电压VCC一致的情况下，表示从p基底区域与n-漂移层之间的pn结扩散到n-漂移层1的耗尽层(正确来讲空间电荷区域)的端部(耗尽层端)的距离该pn结的距离。平方根的内部的分数中，分母表示关断时的空间电荷区域(耗尽层)的空间电荷密度。公知的泊松式用divE＝ρ/ε表示，E为电场强度，ρ为空间电荷密度且ρ＝q(p－n+Nd－Na)。q为基元电荷，p为空穴浓度，n为电子浓度，Nd为施主浓度，Na为受体浓度，εS为半导体的介电常数。特别是，施主浓度Nd是将n漂移层在深度方向积分，再除以被积分的区间的距离的平均浓度。
该空间电荷密度ρ以关断时贯通空间电荷区域(耗尽层)的空穴浓度p和n-漂移层的平均的施主浓度Nd记述，电子浓度与这些相比低到可以忽略的程度，由于不存在受体，所以可以表示成ρq(p+Nd)。此时的空穴浓度p由IGBT的分断电流决定，特别是元件的额定电流密度由于假定为通电中的状况，因此用p＝JF/(qvsat)表示。JF为元件的额定电流密度，vsat为载流子的速度在预定的电场强度中达到饱和时的饱和速度。
用距离x对上述泊松式进行二重积分，作为电压V是E＝-gradV(公知的电场E与电压V的关系)，所以如果恰当地取边界条件，则V＝(1/2)(ρ/ε)x2。将该电压V是额定电压BV的1/2时得到的空间电荷区域的长度x作为上述的距离指标L。其原因是，对于逆变器等实机中，将成为电压V的运行电压(电源电压VCC)设为额定电压的一半左右。电场终止层通过使掺杂浓度高于n-漂移区域，从而具有使关断时扩展的空间电荷区域的延伸难以在电场终止层中扩展的功能。IGBT的集电极电流因MOS栅极的关断而从分断电流(breaking current)开始减少时，耗尽层最初到达的电场终止层的峰位置如果恰好为该空间电荷区域的长度，则在存储载流子残存于n-漂移区域的状态下，能够抑制空间电荷区域的延伸，因此残存载流子的输出被抑制。
用公知的PWM逆变器电动驱动例如IGBT模块时，在实际的关断动作中电源电压和/或分断电流并不固定，很多情况下是可变的。因此，在这样的情况下，在耗尽层最初到达的电场终止层的峰位置的优选位置，有必要设置某种程度的宽度。发明人等的研究的结果，耗尽层最初到达的电场终止层的峰位置距背面的距离X为如图44中示出的表。图44是表示本发明的半导体装置中耗尽层最初到达的电场终止层的位置条件的图表。图44中示出额定电压分别在600V～6500V时，耗尽层端最初到达的电场终止层的峰位置距背面的距离X。其中，X＝W0－γL，(γ为系数)，将使该系数γ在0.7～1.6变化时的X示于图44。
如图44所示，各额定电压中，以元件(IGBT)具有比额定电压高10％左右的耐压的方式，进行安全设计。然后，为了使导通电压和关断损耗都足够低，设定如图44所示那样的n半导体基板的总厚(通过研磨等削薄后的完成时的厚度)，将n-漂移层1作为平均的比电阻。平均是指包含电场终止层的整个n-漂移层1的平均浓度和比电阻。通过额定电压，额定电流密度JF也成为如图44所示的典型值。额定电流密度JF被设定成使由额定电压与额定电流密度JF之积所确定的能量密度大体上成为一定的值，大致是图44所示的值。使用这些值，根据上述(3)式计算距离指标L时，得到图44中记载的值。耗尽层端最初到达的电场终止层的峰位置距背面的距离X是从n半导体基板的厚度W0中减去相对于该距离指标L将γ设为0.7～1.6的值的值。
相对于这些距离指标L和n半导体基板的厚度W0的值，确定能够使关断振荡被充分抑制的、耗尽层端最初到达的电场终止层的峰位置距背面的距离X的系数γ如下所述。图41是示出关于使电压波形开始振动的阈值电压的特性图。具体而言，图41中通过典型的一些额定电压Vrate(600V、1200V、3300V)示出振荡开始阈值VRRO对于γ的依赖性。其中，纵轴是借助额定电压Vrate使振荡开始阈值VRRO标准化的值。可知在γ为1.6以下，3个额定电压均能使振荡开始阈值VRRO急剧变高。
如前所述，在逆变器等实机中，将成为电压V的工作电压(电源电压VCC)设定为额定电压Vrate的一半左右，所以将电源电压VCC设定为额定电压Vrate的一半时，至少要避免IGBT的关断振荡的发生。换言之，VRRO/Vrate的值需要为0.5以上。由图41可知，VRRO/Vrate的值为0.5以上时，γ为0.2以上且1.5以下，所以优选至少将γ设定为0.2～1.5。
另外，在未图示的600V～1200V之间(800V和/或1000V等)、1200V～3300V之间(1400V、1700V、2500V等)、以及3300V以上(4500V、6500V等)的情况下，都没有大幅度脱离图41所示的这3个曲线，表示出与这3条曲线相同的依赖性(振荡开始阈值VRRO相对于γ的值)。由图41可知，γ为0.7～1.4的范围内，区域中的任意的额定电压Vrate都能够充分提高振荡开始阈值VRRO。
若γ变得比0.7小，则虽然振荡开始阈值VRRO为额定电压Vrate的大致80％以上，但电场终止层接近p基板区域，所以有时产生元件的雪崩耐压变得比额定电压Vrate更小的情况。因此，γ优选为0.7以上。另外，若γ变得比1.4大，则振荡开始阈值VRRO从额定电压Vrate的约70％迅速减少，容易产生关断振荡。因此，γ优选为1.4以下。γ更优选为0.8～1.3的范围，进一步优选为0.9～1.2，在该范围时，能够使元件的雪崩耐压比额定电压Vrate充分高的同时，使振荡开始阈值VRRO最高。
该图7所示的本申请发明的效果中重要的点是，在任意的额定电压Vrate，能够充分提高VRRO的γ的范围几乎相同(例如0.7～1.4)。其原因是，将耗尽层最初到达的电场终止层的峰位置距背面的距离X的范围设定为大致在中心包含W0-L(即γ＝1.0)，这是最有效的。包含γ＝1.0最有效的理由在于，功率密度(额定电压Vrate与额定电流密度JF之积)为大致恒定(例如1.8×105～2.6×105VA/cm2)。换言之，进行关断等切换动作时，在元件的电压变成相当于额定电压Vrate的情况下，空间电荷区域端的距离(深度)达到上述(3)式表示的距离指标L的程度，如果在该L的位置存在距离背面最深的电场终止层的峰位置(即γ约为1.0)，则能够抑制切换时的振荡。而且，因功率密度大致恒定，所以距离指标L与额定电压Vrate成比例。由此，无论在何种额定电压Vrate，只要是将γ＝1.0包含在大致中心的范围，则能够充分提高振荡开始阈值VRRO，能够使切换时的振荡抑制效果达到最大。
综上所述，通过使耗尽层端最初到达的电场终止层的峰位置距背面的距离X设为上述范围，关断时IGBT能够残存足够的存储载流子，能够抑制关断时的振荡现象。因此，在任意的额定电压下，耗尽层端最初到达的电场终止层的峰位置距背面的距离X，最好使距离指标L的系数γ设在上述的范围。由此，能够有效抑制关断时的振荡现象。
另外，图44中，额定电压Vrate为600V以上时，如上述那样使距背面最深的第一个(第一段)的电场终止层距离背面的深度设为γ＝1左右的情况下，可知距离指标L在任意的额定电压Vrate下都比20μm深。即，使用于形成距离基板背面最深的第一段质子峰的质子的平均飞程Rp距离基板背面比15μm还深而设为20μm以上的理由是，真正使该振荡抑制效果达到最大。
(实施例3)
作为实施例3，本对发明的半导体装置的制造方法中的质子的加速能量进行说明。为了以满足上述的γ的范围的方式实际通过质子照射形成具有耗尽层最初到达的电场终止层的峰位置距基板背面的距离X的电场终止层，可以由以下所示的图43的特性图确定质子的加速能量。图43是表示本发明的半导体装置的质子的平均飞程与质子的加速能量之间的关系的特性图。
发明人等反复进行了深入的研究，其结果，发现对于质子的平均飞程Rp(电场终止层的峰位置)和质子的加速能量E而言，若将质子的平均飞程Rp的对数log(Rp)设定为x，将质子的加速能量E的对数log(E)设定为y，则有下述(4)式的关系。
y＝-0.0047x4+0.0528x3-0.2211x2+0.9923x+5.0474…(4)
图43是表示上述(4)式的特性图，示出了用于得到质子的所希望的平均飞程Rp的质子的加速能量。图43的横轴为质子的平均飞程Rp的对数log(Rp)，在与log(Rp)的轴数值的下侧的括弧内示出对应的平均飞程Rp(μm)。另外，纵轴为质子的加速能量E的对数log(E)，在与log(E)的轴数值的左侧的括弧内示出对应的质子的加速能量E。上述(4)式是将通过实验等得到的、质子的平均飞程Rp的对数log(Rp)和加速能量的对数log(E)的各值用x(＝log(Rp))的4次多项式拟合的式子。
应予说明，使用上述的拟合式基于所希望的质子的平均飞程Rp算出质子照射的加速能量E(以下为计算值E)，并用该加速能量的计算值E将质子注入到硅基板的情况下的、实际的加速能量E'与实际上利用扩展电阻(SR)测量法等而得到的平均飞程Rp'(质子峰位置)之间的关系可以认为满足如下关系。
相对于加速能量的计算值E，如果实际的加速能量E'为E±10％左右的范围，则实际的平均飞程Rp'也在相对于所希望的平均飞程Rp为±10％程度的范围，处于测量误差的范围内。因此，实际的平均飞程Rp'相对于所希望的平均飞程Rp的偏差对二极管和/或IGBT的电特性带来的影响足够小到可以忽略的程度。因此，只要实际的加速能量E'在计算值E±10％的范围内，实际的平均飞程Rp'可以判定为实质上与设定的平均飞程Rp相同。或者，如果相对于将实际的加速能量E'代入上述(4)式而算出的平均飞程Rp而言，若实际的平均飞程Rp'在±10％以内，则没有问题。
在实际的加速器中，加速能量E和平均飞程Rp均可以在上述的范围(±10％)，所以即使认为实际的加速能量E'和实际的平均飞程Rp'满足用所希望的平均飞程Rp和计算值E表示的上述(4)式所示的拟合式，也完全没有问题。并且，偏差和/或误差的范围相对于平均飞程Rp在±10％以下即可，若理想状况为±5％，则可以认为完全满足上述(4)式。
通过使用上述(4)式，可以求出得到所希望的质子的飞程Rp所需要的质子的加速能量E。若使用上述(4)式，则上述的用于形成电场终止层的质子的各加速能量E与实际上与采用公知的扩展电阻测量法(SR法)测量用上述的加速能量E'照射质子的试样的实测值基本一致。因此，通过使用上述(4)式，能够以极高的精度、基于质子的飞程Rp预测所必要的质子的加速能量E。
(实施方式6)
实施方式6的半导体装置的制造方法与实施方式1的半导体装置的制造方法的不同点在于，将用于形成基板背面的p+集电极层9的硼等p型杂质离子21的第一离子注入后的第一退火设为激光退火61。n+电场终止层10可以如实施方式1所示地通过一段质子照射而设置一个，也可以如实施方式5所示地通过多段质子照射而设置多个。
对实施方式6的半导体装置的制造方法，参照图1、3～8、53进行说明。图53是表示实施方式6的制造过程中的半导体装置的剖视图。首先，如图3～5所示，与实施方式1同样地，准备成为n-漂移层1的半导体基板，在半导体基板的正面形成沟槽栅型的MOS栅极结构和发射电极7。接下来，如图5所示，与实施方式1同样地，研磨半导体基板的背面，清洗半导体基板而除去附着物后，向半导体基板被研磨的背面离子注入p型杂质离子21。
接下来，如图53所示，作为第一退火进行激光退火61，如图6所示地在半导体基板的背面的表面层形成p+集电极层9。接下来，如图7、8所示，与实施方式1同样地，对半导体基板的背面的相比p+集电极层9更深的区域照射质子22后，作为第二退火进行炉退火，形成n+电场终止层10。接下来，与实施方式1同样地，在半导体基板的背面形成集电极11，从而完成了图1所示的沟槽栅型IGBT。
对于制作具备图45所示的多个n+电场终止层10的半导体装置的情况下，作为第一退火进行激光退火61(图53、6)，在半导体基板的背面的表面层形成p+集电极层9后，进行多段的质子照射和第二退火即可(图48～52)。
另外，在实施方式6的基础上应用实施方式3，可以制作图13所示的二极管或如图46所示具备多个n+电场终止层36(例如n+电场终止层36a～36c)的二极管。该情况下的实施方式6的半导体装置的制造方法在实施方式3的半导体装置的制造方法的基础上可以使用于形成n+阴极层35的第一退火为激光退火。
如以上所说明的那样，根据实施方式6，能够得到与实施方式1相同的效果。另外，根据实施方式6，由于在用于形成p+集电极层的激光退火后形成n+电场终止层，所以用于形成p+集电极层的激光退火的影响不会波及到n+电场终止层。特别是形成多个n+电场终止层的情况下，形成于靠近p+集电极层的位置的第三段(平均飞程Rp例如为5μm)的n+电场终止层的氢施主浓度因激光退火而减少，所以能够高浓度地维持n+电场终止层。由此，能够防止n+电场终止层消失。
以上，本发明并不限于上述的实施方式，能够应用于可设置电场终止层的各种半导体装置。例如，在实施方式1、2中举例说明了沟槽栅型IGBT，但也应用于平面栅型IGBT。另外，在实施方式2、4中举例说明了在第二退火后形成输入电极(发射电极、阳极电极)的情况，但在第一退火之后形成输入电极的情况下也起到与实施方式2相同的效果。另外，在各实施方式中，用于形成与输出电极形成接触的半导体层(集电极层、阴极层)的杂质导入方法并不限于离子注入，可以进行各种变更。另外，各实施方式中将第一导电型设为n型，将第二导电型设为p型，但本发明使第一导电型为p型，使第二导电型为n型也同样成立。
产业上的可利用性
如上可知，本发明的半导体装置的制造方法适用于转换器、逆变器等电力变换装置中使用的半导体装置。
符号说明
1 n-漂移层
2 p基底区域
3 n++发射区域
4 沟槽
5 栅极绝缘膜
6 栅电极
7 发射电极
8 层间绝缘膜
9 p+集电极层
10 n+电场终止层
11 集电极

Claims (19)

1.一种半导体装置的制造方法，是具备设置于第一导电型的半导体基板的正面的第一电极和设置于所述半导体基板的背面的第二电极的半导体装置的制造方法，其特征在于，包含：
导入工序，将杂质导入到所述半导体基板的背面；
第一退火工序，通过第一退火，使导入到所述半导体基板的背面的杂质活性化，在所述半导体基板的背面的表面层形成成为与所述第二电极的接触部的第一半导体层；
照射工序，在所述第一退火工序之后，对所述半导体基板的背面照射质子；
第二退火工序，通过第二退火，使照射到所述半导体基板的背面的质子活性化，在所述半导体基板的背面的比所述第一半导体层更深的区域形成杂质浓度比所述半导体基板高的第一导电型的第二半导体层，
其中，所述第一退火工序在比所述第二退火工序更高的退火温度下进行，
在所述导入工序中，以使所述第二电极和所述第一半导体层进行欧姆接触的剂量导入杂质，
在所述照射工序中，通过质子照射形成飞程Rp的所述第二半导体层时的质子的加速能量E在将所述飞程Rp的对数log(Rp)设为x，将所述加速能量E的对数log(E)设为y的条件下满足下述式(2)，
y＝-0.0047x4+0.0528x3-0.2211x2+0.9923x+5.0474…(2)。
2.根据权利要求1所述的半导体装置的制造方法，其特征在于，
在所述第一退火工序后多次进行所述照射工序，
每进行一次所述照射工序就进行一次所述第二退火工序，或者在最后的所述照射工序后进行一次所述第二退火工序。
3.根据权利要求1所述的半导体装置的制造方法，其特征在于，进一步包含：
第二电极形成工序，形成与所述第一半导体层相接的所述第二电极；
薄板化工序，通过研磨半导体基板的背面，使半导体基板的厚度均匀地变薄，
所述第二退火工序在所述第二电极形成工序之前进行，或者与所述第二电极形成工序同时进行。
4.根据权利要求1所述的半导体装置的制造方法，其特征在于，所述第二退火的温度为380℃以上且450℃以下。
5.根据权利要求1所述的半导体装置的制造方法，其特征在于，在所述第一退火工序之后，进一步包含在所述半导体基板的正面形成所述第一电极的第一电极形成工序。
6.根据权利要求1所述的半导体装置的制造方法，其特征在于，所述第一退火工序为激光退火。
7.根据权利要求1所述的半导体装置的制造方法，其特征在于，所述第二半导体层为抑制耗尽层扩散的电场终止层。
8.根据权利要求1至4中任一项所述的半导体装置的制造方法，其特征在于，
所述半导体装置为绝缘栅型双极型晶体管，
所述第一半导体层为第二导电型的集电极层，
所述第二电极为集电极。
9.根据权利要求1至4中任一项所述的半导体装置的制造方法，其特征在于，
所述半导体装置为二极管，
所述第一半导体层为第一导电型的阴极层，
所述第二电极为阴极电极。
10.根据权利要求1所述的半导体装置的制造方法，其特征在于，
具备由所述半导体基板构成的第一导电型的漂移层，
在所述半导体基板的正面形成第二导电型的第三半导体层，
使q为基元电荷，使Nd为所述漂移层的平均浓度，使εS为所述半导体基板的介电常数，使Vrate为额定电压，使JF为额定电流密度，使vsat为载流子的速度在预定的电场强度中达到饱和时的饱和速度，距离指标L用下述式(1)表示，
将最靠近所述第三半导体层的所述第二半导体层的载流子浓度成为峰浓度的位置从所述半导体基板的背面起算的深度设为X，
将所述半导体基板的厚度设为W0时，
以X＝W0－γL、γ为0.2以上且1.5以下的方式设置最靠近所述第三半导体层的所述第二半导体层的载流子浓度成为峰浓度的位置，
数学式1
<mrow> <mi>L</mi> <mo>=</mo> <msqrt> <mfrac> <mrow> <msub> <mi>&amp;epsiv;</mi> <mi>s</mi> </msub> <msub> <mi>V</mi> <mrow> <mi>r</mi> <mi>a</mi> <mi>t</mi> <mi>e</mi> </mrow> </msub> </mrow> <mrow> <mi>q</mi> <mrow> <mo>(</mo> <mfrac> <msub> <mi>J</mi> <mi>F</mi> </msub> <mrow> <msub> <mi>q&amp;nu;</mi> <mrow> <mi>s</mi> <mi>a</mi> <mi>t</mi> </mrow> </msub> </mrow> </mfrac> <mo>+</mo> <msub> <mi>N</mi> <mi>d</mi> </msub> <mo>)</mo> </mrow> </mrow> </mfrac> </msqrt> <mn>...</mn> <mrow> <mo>(</mo> <mn>1</mn> <mo>)</mo> </mrow> <mo>.</mo> </mrow>
11.根据权利要求10所述的半导体装置的制造方法，其特征在于，所述γ为0.9以上且1.4以下。
12.根据权利要求10所述的半导体装置的制造方法，其特征在于，所述γ为1.0以上且1.3以下。
13.根据权利要求1所述的半导体装置的制造方法，其特征在于，质子从所述半导体基板的背面起算的飞程为15μm以上。
14.根据权利要求1所述的半导体装置的制造方法，其特征在于，所述第二退火工序的温度为300℃以上且500℃以下。
15.根据权利要求1所述的半导体装置的制造方法，其特征在于，所述第二退火工序的温度为300℃以上且380℃以下。
16.根据权利要求1所述的半导体装置的制造方法，其特征在于，所述第二退火工序的温度为300℃以上且350℃以下。
17.根据权利要求1所述的半导体装置的制造方法，其特征在于，所述第二退火工序的温度为350℃以上且380℃以下。
18.根据权利要求1所述的半导体装置的制造方法，其特征在于，所述第二退火工序的退火时间在0.5个小时至10个小时的范围内。
19.一种半导体装置，其特征在于，所述半导体装置由权利要求10～12中任一项所述半导体装置的制造方法制造而成。
CN201380005432.5A 2012-03-30 2013-03-29 半导体装置的制造方法 Active CN104054178B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2012-080685 2012-03-30
JP2012080685 2012-03-30
PCT/JP2013/059776 WO2013147275A1 (ja) 2012-03-30 2013-03-29 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
CN104054178A CN104054178A (zh) 2014-09-17
CN104054178B true CN104054178B (zh) 2017-09-08

Family

ID=49260513

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201380005432.5A Active CN104054178B (zh) 2012-03-30 2013-03-29 半导体装置的制造方法

Country Status (6)

Country Link
US (1) US9466689B2 (zh)
EP (1) EP2793268B1 (zh)
JP (3) JP5880691B2 (zh)
KR (1) KR102023175B1 (zh)
CN (1) CN104054178B (zh)
WO (1) WO2013147275A1 (zh)

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5880690B2 (ja) 2012-03-30 2016-03-09 富士電機株式会社 半導体装置の製造方法
US9466689B2 (en) * 2012-03-30 2016-10-11 Fuji Electric Co., Ltd. Method for manufacturing a semiconductor device and semiconductor device manufactured thereby
JP6265594B2 (ja) * 2012-12-21 2018-01-24 ラピスセミコンダクタ株式会社 半導体装置の製造方法、及び半導体装置
EP2930741B1 (en) * 2013-06-26 2022-06-01 Fuji Electric Co., Ltd. Method for manufacturing semiconductor device
US20160300938A1 (en) * 2013-12-10 2016-10-13 Ulvac, Inc. Insulated Gate Bipolar Transistor and Production Method Thereof
EP3082167B1 (en) * 2013-12-13 2021-02-17 Mitsubishi Electric Corporation Semiconductor device manufacturing method
JP6098540B2 (ja) * 2014-02-10 2017-03-22 トヨタ自動車株式会社 半導体装置及び半導体装置の製造方法
JP6281642B2 (ja) * 2014-09-17 2018-02-21 富士電機株式会社 半導体装置および半導体装置の製造方法
WO2016051970A1 (ja) * 2014-09-30 2016-04-07 富士電機株式会社 半導体装置および半導体装置の製造方法
CN105321817A (zh) * 2015-10-26 2016-02-10 株洲南车时代电气股份有限公司 一种二极管及其阴极金属化方法
DE112016001599B4 (de) 2015-11-16 2024-02-29 Fuji Electric Co., Ltd. Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
US20170210025A1 (en) * 2016-01-23 2017-07-27 John Bean Technologies Corporation Disposable cutting blade for blade portioner and mounting system for blade
WO2017178494A1 (en) * 2016-04-11 2017-10-19 Abb Schweiz Ag Insulated gate power semiconductor device and method for manufacturing such a device
JP6910742B2 (ja) 2016-04-27 2021-07-28 住友重機械工業株式会社 レーザアニール方法及びレーザアニール装置
US20170325427A1 (en) * 2016-05-13 2017-11-16 Farmpod, Llc Automated, modular, self-contained, aquaponics growing system and method
DE102016112139B3 (de) * 2016-07-01 2018-01-04 Infineon Technologies Ag Verfahren zum Reduzieren einer Verunreinigungskonzentration in einem Halbleiterkörper
WO2018012510A1 (ja) * 2016-07-15 2018-01-18 ローム株式会社 半導体装置および半導体装置の製造方法
CN108604602B (zh) * 2016-08-12 2021-06-15 富士电机株式会社 半导体装置及半导体装置的制造方法
US10439062B2 (en) * 2016-09-09 2019-10-08 Infineon Technologies Ag Metallization layers for semiconductor devices and methods of forming thereof
JP6547724B2 (ja) * 2016-11-15 2019-07-24 トヨタ自動車株式会社 半導体装置の製造方法
DE102016122791B3 (de) * 2016-11-25 2018-05-30 mi2-factory GmbH Ionenimplantationsanlage, Filterkammer und Implantationsverfahren unter Einsatz eines Energiefilterelements
JP6824135B2 (ja) * 2017-09-29 2021-02-03 三菱電機株式会社 半導体装置及びその製造方法
KR101977957B1 (ko) * 2017-10-30 2019-05-13 현대오트론 주식회사 전력 반도체 소자 및 그 제조방법
WO2019181852A1 (ja) 2018-03-19 2019-09-26 富士電機株式会社 半導体装置および半導体装置の製造方法
JP7030637B2 (ja) * 2018-07-23 2022-03-07 三菱電機株式会社 半導体装置の製造方法
CN109712886A (zh) * 2018-12-17 2019-05-03 成都森未科技有限公司 一种功率半导体器件的背面加工工艺
WO2021029285A1 (ja) 2019-08-09 2021-02-18 富士電機株式会社 半導体装置
DE112020001029T5 (de) 2019-10-11 2021-11-25 Fuji Electric Co., Ltd. Halbleitervorrichtung und herstellungsverfahren einer halbleitervorrichtung
CN111725312A (zh) * 2020-06-05 2020-09-29 安徽瑞迪微电子有限公司 一种高性能半导体功率器件及其制造方法
CN115443543A (zh) * 2020-11-17 2022-12-06 富士电机株式会社 半导体装置
CN115989563A (zh) 2021-03-17 2023-04-18 富士电机株式会社 半导体装置
CN113921395A (zh) * 2021-10-13 2022-01-11 南瑞联研半导体有限责任公司 一种低损耗igbt芯片集电极结构及其制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1439172A (zh) * 2000-05-05 2003-08-27 国际整流器公司 用于穿通非外延型绝缘栅双极型晶体管的缓冲区的氢注入
JP2009099705A (ja) * 2007-10-16 2009-05-07 Toyota Motor Corp 半導体装置の製造方法
CN101494223A (zh) * 2008-01-23 2009-07-29 富士电机电子技术株式会社 半导体器件及其制造方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3458590B2 (ja) 1996-03-27 2003-10-20 富士電機株式会社 絶縁ゲートバイポーラトランジスタ
JP3684962B2 (ja) * 1999-12-01 2005-08-17 富士電機デバイステクノロジー株式会社 半導体装置の製造方法
DE10207522B4 (de) 2001-02-23 2018-08-02 Fuji Electric Co., Ltd. Halbleiterbauelement und Verfahren zu dessen Herstellung
JP3951738B2 (ja) * 2001-02-23 2007-08-01 富士電機デバイステクノロジー株式会社 半導体装置の製造方法
JP3764343B2 (ja) 2001-02-28 2006-04-05 株式会社東芝 半導体装置の製造方法
JP5160001B2 (ja) * 2001-04-02 2013-03-13 富士電機株式会社 半導体装置の製造方法
JP4539011B2 (ja) * 2002-02-20 2010-09-08 富士電機システムズ株式会社 半導体装置
DE102004039209B4 (de) 2004-08-12 2009-04-23 Infineon Technologies Austria Ag Verfahren zur Herstellung einer n-dotierten Feldstoppzone in einem Halbleiterkörper und Halbleiterbauelement mit einer Feldstoppzone
DE102004047749B4 (de) * 2004-09-30 2008-12-04 Infineon Technologies Austria Ag Halbleiterbauteil Diode und IGBT sowie dafür geeignetes Herstellungsverfahren
DE102005007599B3 (de) * 2005-02-18 2006-05-11 Infineon Technologies Austria Ag Verfahren zur Herstellung einer Feldstoppzone
US7956419B2 (en) 2005-11-02 2011-06-07 International Rectifier Corporation Trench IGBT with depletion stop layer
JP2007173675A (ja) 2005-12-26 2007-07-05 Toyota Central Res & Dev Lab Inc 半導体装置とその製造方法
JP5228282B2 (ja) * 2006-03-28 2013-07-03 トヨタ自動車株式会社 電力用半導体装置及びその製造方法
US7538412B2 (en) * 2006-06-30 2009-05-26 Infineon Technologies Austria Ag Semiconductor device with a field stop zone
US7989888B2 (en) 2006-08-31 2011-08-02 Infineon Technologies Autria AG Semiconductor device with a field stop zone and process of producing the same
JP5396689B2 (ja) * 2006-09-07 2014-01-22 富士電機株式会社 半導体装置およびその製造方法
JP5326217B2 (ja) 2007-03-15 2013-10-30 富士電機株式会社 半導体装置およびその製造方法
CN102687277B (zh) 2009-11-02 2016-01-20 富士电机株式会社 半导体器件以及用于制造半导体器件的方法
JP5515922B2 (ja) * 2010-03-24 2014-06-11 富士電機株式会社 半導体装置
US9466689B2 (en) * 2012-03-30 2016-10-11 Fuji Electric Co., Ltd. Method for manufacturing a semiconductor device and semiconductor device manufactured thereby

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1439172A (zh) * 2000-05-05 2003-08-27 国际整流器公司 用于穿通非外延型绝缘栅双极型晶体管的缓冲区的氢注入
JP2009099705A (ja) * 2007-10-16 2009-05-07 Toyota Motor Corp 半導体装置の製造方法
CN101494223A (zh) * 2008-01-23 2009-07-29 富士电机电子技术株式会社 半导体器件及其制造方法

Also Published As

Publication number Publication date
CN104054178A (zh) 2014-09-17
WO2013147275A1 (ja) 2013-10-03
JPWO2013147275A1 (ja) 2015-12-14
EP2793268A4 (en) 2015-08-19
KR102023175B1 (ko) 2019-09-19
JP2017183749A (ja) 2017-10-05
JP2016015514A (ja) 2016-01-28
JP6460153B2 (ja) 2019-01-30
EP2793268B1 (en) 2020-06-03
KR20140141572A (ko) 2014-12-10
JP6187560B2 (ja) 2017-08-30
EP2793268A1 (en) 2014-10-22
US20150024556A1 (en) 2015-01-22
JP5880691B2 (ja) 2016-03-09
US9466689B2 (en) 2016-10-11

Similar Documents

Publication Publication Date Title
CN104054178B (zh) 半导体装置的制造方法
CN104145326B (zh) 半导体装置的制造方法
CN103999225B (zh) 半导体装置及其制造方法
CN103946985B (zh) 半导体装置及半导体装置的制造方法
CN104040692B (zh) 半导体装置的制造方法
CN103946983B (zh) 半导体装置和半导体装置的制造方法
CN104054159B (zh) 半导体装置的制造方法
CN103890920B (zh) 半导体装置以及半导体装置的制造方法
CN106463528B (zh) 碳化硅半导体装置的制造方法
CN104103501B (zh) 半导体装置及其制造方法
CN105280485B (zh) 制造包括场停止区的半导体器件的方法
CN109065441A (zh) 半导体装置及半导体装置的制造方法
CN105900221B (zh) 半导体装置以及半导体装置的制造方法
JPWO2020149354A1 (ja) 半導体装置および半導体装置の製造方法
CN107275395A (zh) 半导体装置及其制造方法
CN104716174B (zh) 半导体器件以及用于制造半导体器件的方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant