WO2019224913A1 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
WO2019224913A1
WO2019224913A1 PCT/JP2018/019673 JP2018019673W WO2019224913A1 WO 2019224913 A1 WO2019224913 A1 WO 2019224913A1 JP 2018019673 W JP2018019673 W JP 2018019673W WO 2019224913 A1 WO2019224913 A1 WO 2019224913A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
conductivity type
impurity concentration
diffusion region
defect density
Prior art date
Application number
PCT/JP2018/019673
Other languages
English (en)
French (fr)
Inventor
勇次 田▲崎▼
Original Assignee
サンケン電気株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by サンケン電気株式会社 filed Critical サンケン電気株式会社
Priority to JP2020520904A priority Critical patent/JPWO2019224913A1/ja
Priority to US17/056,867 priority patent/US20210151597A1/en
Priority to PCT/JP2018/019673 priority patent/WO2019224913A1/ja
Priority to CN201880093421.XA priority patent/CN112189262A/zh
Publication of WO2019224913A1 publication Critical patent/WO2019224913A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/30—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
    • H01L29/32—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being within the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors

Definitions

  • the present invention relates to a semiconductor device (SJ power MOSFET) having a super junction structure.
  • the SJ power MOSFET is well known as a semiconductor device having a high breakdown voltage and a low on-resistance due to its SJ structure (see Patent Documents 1 and 2).
  • a technique (lifetime control technique) for forming a lifetime control region is attracting attention as a technique for improving switching characteristics of a semiconductor power device such as a power MOSFET.
  • the lifetime control technology means that semiconductor power devices are irradiated with an electron beam of several MeV or higher, or high energy light ions, and lattice defects (crystal defects) generated by the irradiation are used to improve device characteristics. It is a thing.
  • Patent Documents 1-3 described above all relate to SJ-structured semiconductor elements (semiconductor devices), which can be expected to have a low resistance (low on-resistance) and a high breakdown voltage. High switching speed and stabilization of withstand voltage have been desired.
  • a first conductive type substrate, a first conductive type semiconductor region formed on an upper surface of the first conductive type substrate, and a surface region of the first conductive type semiconductor region are selectively formed. At least part of the second conductivity type diffusion region formed, the first conductivity type diffusion region selectively formed in the surface region of the second conductivity type diffusion region, and the lower portion of the second conductivity type diffusion region.
  • the second conductivity type columnar layer formed between the first conductivity type semiconductor regions, the upper surface of the second conductivity type diffusion region, and the first conductivity type semiconductor adjacent to the second conductivity type diffusion region.
  • a control electrode formed through an insulating film on at least a part of the upper surface of the region and the upper surface of the first conductivity type diffusion region adjacent to the second conductivity type diffusion region; and A first main electrode bonded to a lower surface, the second conductivity type diffusion region, and the first A second main electrode bonded to the conductive type diffusion region comprises,
  • the second conductivity type columnar layer has an upper layer portion and a lower layer portion, When the defect density of the upper layer is Da, the impurity concentration of the upper layer is Ca, the defect density of the lower layer is Db, and the impurity concentration of the lower layer is Cb, Db> Da, Ca> Cb A semiconductor device satisfying the above relationship is provided.
  • the defect density Db in the lower layer is higher than the defect density Da in the upper layer
  • the impurity concentration Cb in the lower layer is the impurity concentration Ca in the upper layer.
  • FIG. 1 is a schematic cross-sectional view showing a configuration example of an SJ power MOSFET according to the first embodiment of the present invention.
  • FIG. 2 is a schematic cross-sectional view schematically showing the characteristics of the SJ power MOSFET of FIG.
  • FIG. 3 is a schematic cross-sectional view for explaining a method of manufacturing the SJ power MOSFET, taking the SJ power MOSFET of FIG. 1 as an example.
  • FIG. 4 is a schematic cross-sectional view showing a configuration example of the SJ power MOSFET according to the second embodiment of the present invention.
  • FIG. 5 is a schematic cross-sectional view showing a configuration example of an SJ power MOSFET according to the third embodiment of the present invention.
  • an SJ power MOSFET Metal / Oxide / Semiconductor / Field / Effect / Transistor
  • SJ super junction
  • the SJ power MOSFET 10 according to the first embodiment of the present invention is a high-power semiconductor device having an SJ structure, for example, as shown in FIG.
  • the SJ power MOSFET10 as SJ structure, N - pillar layer become drift layer (first conductive type semiconductor region) 13, columnar P layer disposed between the drift layer 13 (hereinafter, P - referred to pillar layer PN junction consisting of 20.
  • P - pillar layer 20 includes a layer upper of the P column top layer 21 and the layer bottom of the P column bottom layer 22.
  • the P column lower layer 22 is a lattice defect (crystal defect) formed by radiation (light ion) irradiation described later.
  • the SJ power MOSFET 10 includes a first conductivity type drain (N ++ substrate) layer 12 and a first conductivity type formed on the top surface of the drain layer 12, as shown in FIG. And a drift layer (N - pillar layer) 13. Furthermore, the SJ power MOSFET10 is disposed between mutually drift layer 13, P consists P column top layer 21 and the P column lower layer (crystal defects) 22. - comprises a pillar layer 20.
  • the P ⁇ pillar layer 20 is formed, for example, with a depth such that the lower surface of the P column lower layer 22 reaches the upper surface of the drain layer 12.
  • the SJ power MOSFET 10 is formed in the surface region of the drift layer 13 and has a second conductivity type diffusion region (P base region) 14 connected to the P pillar upper layer 21 of the P ⁇ pillar layer 20 and a P base. And a first conductivity type diffusion region (N source region) 15 selectively formed in the surface region of the region 14.
  • P base region second conductivity type diffusion region
  • N source region first conductivity type diffusion region
  • the SJ power MOSFET 10 includes a plurality of control electrodes (gate insulating films) 16 formed on the upper surface of the drift layer 13 including the N source region 15 and part of the P base region 14, respectively. Gate electrode) 17. Further, the SJ power MOSFET 10 includes a first main electrode (drain electrode) 11 formed on the lower surface of the drain layer 12 and a second main electrode (source electrode) joined to the P base region 14 and the N source region 15. 18).
  • a structure having one P ⁇ pillar layer 20 is disclosed for convenience of explanation, but a plurality of P ⁇ pillar layers 20 may be provided.
  • the crystal defect used as the P pillar lower layer 22 can be formed by the radiation (light ion irradiation) from the device surface side after completing a device structure, for example (what is called, Lifetime control technology).
  • the P ⁇ pillar layer 20 includes the defect density of the P column upper layer 21 as Da, the impurity concentration of the P column upper layer 21 as Ca, and the defect density of the P column lower layer 22.
  • Is Db and the impurity concentration of the P pillar lower layer 22 is Cb, Db> Da, Ca> Cb It is configured to satisfy the relationship.
  • the P column upper layer 21 has, for example, a defect density Da of about 3 ⁇ 10 6 to 5 ⁇ 10 7 cm ⁇ 3 and an impurity concentration Ca of 3 ⁇ 10 15 to 5 ⁇ 10 18 cm ⁇ 3. It is said to be about.
  • the P pillar lower layer 22 has, for example, a defect density Db of about 5 ⁇ 10 6 to 5 ⁇ 10 14 cm ⁇ 3 and an impurity concentration Cb of about 3 ⁇ 10 14 to 5 ⁇ 10 17 cm ⁇ 3. ing.
  • the defect density Db of the P column lower layer 22 of the P ⁇ pillar layer 20 is higher than the defect density Da of the P column upper layer 21, and P The column lower layer 22 is formed so that the impurity concentration Cb is lower than the impurity concentration Ca of the P column upper layer 21.
  • the defect density Db of the P column lower layer 22 is higher than the defect density Dbc of the center portion 22c.
  • the defect density Dbj in the vicinity of the PN junction of the peripheral portion 22j becomes lower (Dbc> Dbj).
  • the impurity concentration Cb of the P column lower layer 22 is higher than the impurity concentration Cbc of the central portion 22c, and the impurity concentration Cbj near the PN junction of the peripheral portion 22j is higher (Cbc ⁇ Cbj).
  • FIGS. 3 (a) and 3 (b) Next, an example of a method for manufacturing the SJ power MOSFET 10 will be described with reference to FIGS. 3 (a) and 3 (b).
  • 3A is a schematic cross-sectional view of the SJ power MOSFET 10 showing a device structure manufacturing process
  • FIG. 3B is a crystal defect forming process.
  • an N ⁇ type drift layer 13 is epitaxially grown on the N type drain layer 12. Then, a mask (not shown) made of a SiO 2 film and a Si 3 N 4 film is formed on the surface of the drift layer 13 by thermal oxidation, and the mask is formed by photolithography in accordance with the P ⁇ pillar layer 20 to be formed. Pattern. Thereafter, a trench 20a having a depth reaching the drain layer 12 is formed in the drift layer 13 by dry etching such as wet etching or reactive ion etching (RIE). At this time, the impurity concentration of the drift layer 13 is about 1.5 ⁇ 10 15 cm ⁇ 3 , the thickness is about 50 ⁇ m, and the depth of the trench 20a is about 50 ⁇ m.
  • RIE reactive ion etching
  • the mask is removed by, for example, wet etching, and a P-type epitaxial layer having an impurity concentration higher than that of the drift layer 13 is grown in the trench 20a to form the P ⁇ pillar layer 20.
  • the surface of the P ⁇ pillar layer 20 is planarized by a CMP (Chemical Mechanical Polishing) method or the like.
  • the impurity concentration of the P ⁇ pillar layer 20 at this time is about 3 ⁇ 10 15 to 5 ⁇ 10 18 cm ⁇ 3, which is the concentration Ca of the P column upper layer 21, and the defect density is the density Da of the P column upper layer 21. Which is about 3 ⁇ 10 6 to 5 ⁇ 10 7 cm ⁇ 3 .
  • a SiO 2 film is provided by thermal oxidation on the surface of the P ⁇ pillar layer 20 and the drift layer 13 and patterned by photolithography to form a mask (not shown). Then, after performing predetermined ion implantation and thermal diffusion to form the P base region 14 in the surface regions of the P ⁇ pillar layer 20 and the drift layer 13, the N source is applied to the surface region of the P base region 14 in the same procedure. Region 15 is formed.
  • the gate electrode 17 covered with the gate insulating film 16 is formed so as to cover part of the upper surfaces of the N source region 15 and the P base region 14 and the upper surface of the drift layer 13.
  • a source electrode 18 joined to the N source region 15 and the P base region 14 on the upper surface of the device and a drain electrode 11 joined to the drain layer 12 on the lower surface of the device are formed, as shown in FIG.
  • the device structure of the SJ power MOSFET 10 is completed.
  • the radiation layer 13 including the lower part of the P ⁇ pillar layer 20 is irradiated with radiation from the source electrode 18 side on the upper surface under predetermined conditions.
  • a desired defect layer 30 having a thickness of about 25 ⁇ m is formed below the layer.
  • the predetermined conditions for forming the desired defect layer 30 include, for example, proton H + as acceleration ions, a dose amount of about 10 10 / cm 2 to 10 12 / cm 2 , and an acceleration energy of about 4.5 MeV. It is said.
  • the defect region 30 formed under the drift layer 13 is removed by annealing the local region of the chip with a laser output of 8.0 W.
  • the defect density Db is set to about 5 ⁇ 10 6 to 5 ⁇ 10 14 cm ⁇ 3 and the impurity concentration Cb is 3 ⁇ 10 14 to 5 ⁇ 10 17 cm as the P pillar lower layer 22 of the P ⁇ pillar layer 20. Crystal defects of about ⁇ 3 are formed.
  • the SJ power MOSFET 10 having the configuration shown in FIG. 1 is obtained.
  • the P-pillar lower layer 22 of the P ⁇ pillar layer 20 has a structure including crystal defects in which the impurity concentration is lower than that of the P-pillar upper layer 21 and the crystal defect density is high. This makes it possible to provide a difference in impurity concentration and crystal defect density above and below the P ⁇ pillar layer 20. Therefore, the switching speed of the SJ power MOSFET 10 can be shortened, and at the same time, the withstand voltage can be easily controlled because the impurity concentration in the P column lower layer 22 becomes lower.
  • the switching speed can be further increased and the breakdown voltage can be stabilized as compared with the case where the sum of the impurity concentration and the impurity amount is simply different between the upper and lower portions of the SJ structure. Can be realized.
  • FIG. 4 shows an SJ power MOSFET 10s according to the second embodiment of the present invention.
  • the SJ power MOSFET 10s according to the second embodiment includes a P pillar in the middle of the P ⁇ pillar layer 20 formed with a depth that the bottom surface reaches the top surface of the drain layer 12.
  • the lower layer 22s is formed. That is, in the SJ power MOSFET 10 s, the crystal defect is formed at a depth that does not reach the upper surface of the drain layer 12.
  • the SJ power MOSFET 10s according to the second embodiment can be expected to have the same effect as that of the SJ power MOSFET 10 according to the first embodiment.
  • FIG. 5 shows an SJ power MOSFET 10m according to the third embodiment of the present invention.
  • SJ power MOSFET10, 10s, 10m which concerns on each above-described embodiment illustrated the case where all were applied to power MOSFET, it is not limited to this.
  • the present invention can be applied to various semiconductor devices having an SJ structure other than a high power semiconductor device.
  • the first conductivity type is N type and the second conductivity type is P type.
  • the first conductivity type is P type and the second conductivity type is N type
  • the N ⁇ pillar It can also be set as the structure provided with the SJ structure which consists of a layer.
  • the semiconductor device of the present invention can be used for various semiconductor devices having an SJ structure.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

スーパージャンクション構造を有するＳＪパワーＭＯＳＦＥＴ１０であって、より一層の、スイッチング速度の高速化と耐圧の安定化とを実現するために、Ｎ－ピラー層となるドリフト層１３間に配置されたＰ－ピラー層２０が、Ｐ柱上部層２１とＰ柱下部層２２とから形成されると共に、Ｐ柱上部層２１の欠陥密度をＤａ、Ｐ柱上部層２１の不純物濃度をＣａ、Ｐ柱下部層２２の欠陥密度をＤｂ、Ｐ柱下部層２２の不純物濃度をＣｂとした時、Ｄｂ＞Ｄａ、Ｃａ＞Ｃｂの関係を満足するように構成される。

Description

半導体装置
　本発明は、スーパージャンクション構造を有する半導体装置（ＳＪパワーＭＯＳＦＥＴ）に関する。
　ＳＪパワーＭＯＳＦＥＴは、そのＳＪ構造により、耐圧が高く、低オン抵抗な半導体素子として良く知られている（特許文献１、２参照）。
　また、ＳＪ構造のショットキーバリアダイオードにおいて、デバイス全体に形成されたライフタイム制御領域を備え、低抵抗、高耐圧、逆回復特性の向上を図るようにした半導体装置も提案されている（特許文献３参照）。
　ここで、ライフタイム制御領域を形成するための技術（ライフタイム制御技術）は、パワーＭＯＳＦＥＴなどの半導体パワーデバイスのスイッチング特性を改善する技術として注目されている。即ち、ライフタイム制御技術とは、半導体パワーデバイスに数ＭｅＶ以上の電子線、又は高エネルギー軽イオンを照射し、その照射によって発生した格子欠陥（結晶欠陥）を、デバイス特性の改善に利用するようにしたものである。
特開２００７－１９１４６号公報 特開２００８－２５８４４２号公報 特開２００８－２５８３１３号公報
　しかしながら、上記した特許文献１－３は、いずれもＳＪ構造の半導体素子（半導体装置）に関するものであって、一応の低抵抗（低オン抵抗）化と高耐圧化が期待できるものの、より一層のスイッチング速度の高速化と耐圧の安定化とが切望されていた。
　本発明は、より一層の、スイッチング速度の高速化と耐圧の安定化とを両立できる半導体装置を提供することを目的とする。
　本発明の一態様によれば、第１導電型基板と、前記第１導電型基板の上面に形成された第１導電型半導体領域と、前記第１導電型半導体領域の表面領域に選択的に形成された第２導電型拡散領域と、前記第２導電型拡散領域の表面領域に選択的に形成された第１導電型拡散領域と、前記第２導電型拡散領域の下部の少なくとも一部に対応し、前記第１導電型半導体領域間に形成された第２導電型柱状層と、前記第２導電型拡散領域の上面と、前記第２導電型拡散領域に隣接する前記第１導電型半導体領域の上面、及び、前記第２導電型拡散領域に隣接する前記第１導電型拡散領域の上面の少なくとも一部に、絶縁膜を介して形成された制御電極と、前記第１導電型基板の下面に接合された第１の主電極と、前記第２導電型拡散領域及び前記第１導電型拡散領域に接合された第２の主電極と、を備え、
　前記第２導電型柱状層は、層上部と層下部とを有し、
　前記層上部の欠陥密度をＤａ、前記層上部の不純物濃度をＣａ、前記層下部の欠陥密度をＤｂ、前記層下部の不純物濃度をＣｂとした時、
　　Ｄｂ＞Ｄａ、Ｃａ＞Ｃｂ
の関係を満足する半導体装置が提供される。
　本発明においては、スーパージャンクション構造を構成する柱状（ピラー）層の、層下部の欠陥密度Ｄｂが層上部の欠陥密度Ｄａよりも高く、かつ、層下部の不純物濃度Ｃｂが層上部の不純物濃度Ｃａよりも低くなるようにしたことによって、スイッチング速度を短縮すると共に、耐圧をコントロールできる。
図１は、本発明の第１の実施形態に係るＳＪパワーＭＯＳＦＥＴの構成例を示す概略断面図である。 図２は、図１のＳＪパワーＭＯＳＦＥＴの特性を模式的に示す概略断面図である。 図３は、図１のＳＪパワーＭＯＳＦＥＴを例に、ＳＪパワーＭＯＳＦＥＴの製造方法を説明するために示す概略断面図である。 図４は、本発明の第２の実施形態に係るＳＪパワーＭＯＳＦＥＴの構成例を示す概略断面図である。 図５は、本発明の第３の実施形態に係るＳＪパワーＭＯＳＦＥＴの構成例を示す概略断面図である。
　次に、図面を参照して、本発明の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。また、以下に示す実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の形状、構造、配置などを下記のものに特定するものではない。この発明の実施形態は、請求の範囲において、種々の変更を加えることができる。
　なお、以下の実施形態においては、スーパージャンクション（ＳＪ）構造を有する半導体装置として、ＳＪパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を例示して説明する。
　（第１の実施形態）
　（構成）
　本発明の第１の実施形態に係るＳＪパワーＭＯＳＦＥＴ１０は、例えば図１に示すように、ＳＪ構造を備えた大電力用の半導体装置である。このＳＪパワーＭＯＳＦＥＴ１０は、ＳＪ構造として、Ｎ－ピラー層となるドリフト層（第１導電型半導体領域）１３と、ドリフト層１３間に配置された柱状のＰ層（以下、Ｐ－ピラー層と記す）２０とからなるＰＮ接合を備える。
　Ｐ－ピラー層２０は、層上部のＰ柱上部層２１と層下部のＰ柱下部層２２とを備える。Ｐ柱下部層２２は、後述する放射線（軽イオン）照射によって形成される格子欠陥（結晶欠陥）となっている。
　即ち、第１の実施形態に係るＳＪパワーＭＯＳＦＥＴ１０は、図１に示すように、第１導電型のドレイン（Ｎ＋＋基板）層１２と、ドレイン層１２の上面に形成された第１導電型のドリフト層（Ｎ－ピラー層）１３と、を備える。また、このＳＪパワーＭＯＳＦＥＴ１０は、ドリフト層１３の相互間に配置され、Ｐ柱上部層２１とＰ柱下部層（結晶欠陥）２２とからなるＰ－ピラー層２０を備える。Ｐ－ピラー層２０は、例えば、Ｐ柱下部層２２の下面がドレイン層１２の上面に達する深さを有して形成されている。
　また、このＳＪパワーＭＯＳＦＥＴ１０は、ドリフト層１３の表面領域に形成され、Ｐ－ピラー層２０のＰ柱上部層２１に接続された第２導電型の拡散領域（Ｐベース領域）１４と、Ｐベース領域１４の表面領域に選択的に形成された第１導電型の拡散領域（Ｎソース領域）１５と、を備える。
　また、このＳＪパワーＭＯＳＦＥＴ１０は、Ｎソース領域１５及びＰベース領域１４の一部を含む、ドリフト層１３の上面に、それぞれ絶縁膜（ゲート絶縁膜）１６を介して形成された複数の制御電極（ゲート電極）１７を備える。さらに、このＳＪパワーＭＯＳＦＥＴ１０は、ドレイン層１２の下面に形成された第１の主電極（ドレイン電極）１１と、Ｐベース領域１４及びＮソース領域１５に接合された第２の主電極（ソース電極）１８と、を備える。
　なお、図１に示したＳＪパワーＭＯＳＦＥＴ１０においては、説明の便宜上、１つのＰ－ピラー層２０を有した構造を開示しているが、複数のＰ－ピラー層２０を備えていても良い。
　また、詳細については後述するが、Ｐ柱下部層２２となる結晶欠陥は、例えば、デバイス構造を完成させた後のデバイス表面側からの放射線照射（軽イオン照射）により形成可能である（所謂、ライフタイム制御技術）。
　（特性）
　第１の実施形態に係るＳＪパワーＭＯＳＦＥＴ１０において、Ｐ－ピラー層２０は、Ｐ柱上部層２１の欠陥密度をＤａ、Ｐ柱上部層２１の不純物濃度をＣａとし、Ｐ柱下部層２２の欠陥密度をＤｂ、Ｐ柱下部層２２の不純物濃度をＣｂとした時、
　　Ｄｂ＞Ｄａ、Ｃａ＞Ｃｂ
の関係を満足するように構成されている。
　具体的には、Ｐ柱上部層２１は、例えば、欠陥密度Ｄａが３×１０６～５×１０７ｃｍ－３程度とされ、不純物濃度Ｃａが３×１０１５～５×１０１８ｃｍ－３程度とされている。
　一方、Ｐ柱下部層２２は、例えば、欠陥密度Ｄｂが５×１０６～５×１０１４ｃｍ－３程度とされ、不純物濃度Ｃｂが３×１０１４～５×１０１７ｃｍ－３程度とされている。
　このように、第１の実施形態に係るＳＪパワーＭＯＳＦＥＴ１０においては、Ｐ－ピラー層２０の、Ｐ柱下部層２２の欠陥密度ＤｂがＰ柱上部層２１の欠陥密度Ｄａよりも高く、かつ、Ｐ柱下部層２２の不純物濃度ＣｂがＰ柱上部層２１の不純物濃度Ｃａよりも低くなるように形成される。
　なお、第１の実施形態に係るＳＪパワーＭＯＳＦＥＴ１０によれば、図２に示すように、Ｐ－ピラー層２０において、Ｐ柱下部層２２の欠陥密度Ｄｂは、中心部２２ｃの欠陥密度Ｄｂｃに比べて、周辺部２２ｊのＰＮジャンクション付近の欠陥密度Ｄｂｊが、より低くなる（Ｄｂｃ＞Ｄｂｊ）。逆に、Ｐ柱下部層２２の不純物濃度Ｃｂは、中心部２２ｃの不純物濃度Ｃｂｃに比べて、周辺部２２ｊのＰＮジャンクション付近の不純物濃度Ｃｂｊが、より高くなる（Ｃｂｃ＜Ｃｂｊ）。
　（製造方法）
　次に、図３（ａ）及び図３（ｂ）を参照して、ＳＪパワーＭＯＳＦＥＴ１０の製造方法の一例について説明する。なお、図３（ａ）は、デバイス構造の製造プロセスを、図３（ｂ）は、結晶欠陥の形成プロセスを、それぞれ示すＳＪパワーＭＯＳＦＥＴ１０の概略断面図である。
　第１の実施形態に係るＳＪパワーＭＯＳＦＥＴ１０の製造に際しては、まず図３（ａ）に示すように、Ｎ型のドレイン層１２上にＮ－型のドリフト層１３をエピタキシャル成長させる。そして、熱酸化によりドリフト層１３の表面にＳｉＯ２膜、Ｓｉ３Ｎ４膜からなるマスク（図示省略）を形成し、そのマスクを、形成しようとするＰ－ピラー層２０に応じてフォトリソグラフィによりパターニングする。その後、ウェットエッチング又は反応性イオンエッチング（ＲＩＥ）法などのドライエッチングにより、ドリフト層１３に対して、ドレイン層１２に達する深さのトレンチ２０ａを形成する。このとき、ドリフト層１３の不純物濃度は約１．５×１０１５ｃｍ－３、厚さは５０μｍ程度であり、トレンチ２０ａの深さは５０μｍ程度となる。
　次に、例えばウェットエッチングによってマスクを剥離し、トレンチ２０ａ内にドリフト層１３よりも不純物濃度の高いＰ型のエピタキシャル層を成長させて、Ｐ－ピラー層２０を形成する。その後、Ｐ－ピラー層２０の表面をＣＭＰ（Chemical Mechanical Polishing）法などにより平坦化する。このときのＰ－ピラー層２０の不純物濃度は、Ｐ柱上部層２１の濃度Ｃａである３×１０１５～５×１０１８ｃｍ－３程度となり、欠陥密度は、Ｐ柱上部層２１の密度Ｄａである３×１０６～５×１０７ｃｍ－３程度となる。
　次に、Ｐ－ピラー層２０及びドリフト層１３の表面に熱酸化によりＳｉＯ２膜を設け、フォトリソグラフィによりパターニングしてマスク（図示省略）を形成する。そして、所定のイオン注入及び熱拡散を行って、Ｐ－ピラー層２０及びドリフト層１３の表面領域にＰベース領域１４を形成した後、同様の手順で、Ｐベース領域１４の表面領域にＮソース領域１５を形成する。
　次に、Ｎソース領域１５及びＰベース領域１４の上面の一部とドリフト層１３の上面とを覆うように、ゲート絶縁膜１６で被覆された、ゲート電極１７を形成する。最後に、デバイス上面のＮソース領域１５及びＰベース領域１４に接合されたソース電極１８と、デバイス下面のドレイン層１２に接合されたドレイン電極１１と、を形成し、図３（ａ）に示したＳＪパワーＭＯＳＦＥＴ１０のデバイス構造が完成する。
　デバイス構造が完成すると、例えば図３（ｂ）に示すように、上面のソース電極１８側から、所定の条件により放射線照射を行って、Ｐ－ピラー層２０の層下部を含む、ドリフト層１３の層下部に、２５μｍ厚程度の所望の欠陥層３０を形成する。所望の欠陥層３０を形成するための所定の条件としては、例えば、プロトンＨ＋を加速イオンとし、ドーズ量が１０１０／ｃｍ２～１０１２／ｃｍ２程度で、加速エネルギーが４．５ＭｅＶ程度とされる。
　その後、例えば波長４４５ｎｍの半導体レーザを用い、レーザ出力８．０Ｗでチップの局所領域をアニールすることで、ドリフト層１３の層下部に形成された欠陥層３０を取り除く。これにより、Ｐ－ピラー層２０のＰ柱下部層２２として、欠陥密度Ｄｂが５×１０６～５×１０１４ｃｍ－３程度とされ、不純物濃度Ｃｂが３×１０１４～５×１０１７ｃｍ－３程度の、結晶欠陥が形成される。
　このようにして、Ｐ－ピラー層２０の層下部にのみ、結晶欠陥の安定化が図られたＰ柱下部層２２を形成させることで、図１に示した構成のＳＪパワーＭＯＳＦＥＴ１０が得られる。
　上記したように、ＳＪパワーＭＯＳＦＥＴ１０において、ＳＪ構造のＰ－ピラー層２０に、Ｐ柱下部層２２となる結晶欠陥を形成するようにしている。即ち、Ｐ－ピラー層２０のＰ柱下部層２２は、Ｐ柱上部層２１よりも不純物濃度が低く、かつ、結晶の欠陥密度が高い、結晶欠陥を含んだ構造となっている。これにより、Ｐ－ピラー層２０の上下で不純物の濃度や結晶欠陥の密度に差を設けることができる。そのため、ＳＪパワーＭＯＳＦＥＴ１０のスイッチング速度を短縮できると同時に、Ｐ柱下部層２２での不純物濃度がより低濃度となることで、耐圧のコントロールが容易に可能となる。従って、第１の実施形態に係るＳＪパワーＭＯＳＦＥＴ１０によれば、単にＳＪ構造の上下で不純物濃度や不純物量の総和を異ならせる場合よりも、より一層の、スイッチング速度の高速化と耐圧の安定化とを実現できる。
　（第２の実施形態）
　図４は、本発明の第２の実施形態に係るＳＪパワーＭＯＳＦＥＴ１０ｓを示すものである。
　第２の実施形態に係るＳＪパワーＭＯＳＦＥＴ１０ｓは、例えば図４に示すように、下面がドレイン層１２の上面に達する深さで形成されたＰ－ピラー層２０の、その中途の部分に、Ｐ柱下部層２２ｓを形成するようにした場合の例である。即ち、ＳＪパワーＭＯＳＦＥＴ１０ｓにおいて、結晶欠陥の下面がドレイン層１２の上面に達しない深さで形成されている。
　それ以外の構成は、上述した第１の実施形態に係るＳＪパワーＭＯＳＦＥＴ１０と同様なので、詳しい説明は省略する。
　第２の実施形態に係るＳＪパワーＭＯＳＦＥＴ１０ｓによっても、上述したように、第１の実施形態に係るＳＪパワーＭＯＳＦＥＴ１０の場合と同様の効果が期待できる。
　（第３の実施形態）
　図５は、本発明の第３の実施形態に係るＳＪパワーＭＯＳＦＥＴ１０ｍを示すものである。
　第３の実施形態に係るＳＪパワーＭＯＳＦＥＴ１０ｍは、例えば図５に示すように、下面がドレイン層１２の上面に達しない深さでＰ－ピラー層２０を形成し、そのＰ－ピラー層２０の層下部にＰ柱下部層２２ｍを形成するようにした場合の例である。
　それ以外の構成は、上述した第１の実施形態に係るＳＪパワーＭＯＳＦＥＴ１０と同様なので、詳しい説明は省略する。
　第３の実施形態に係るＳＪパワーＭＯＳＦＥＴ１０ｍによっても、上述したように、第１の実施形態に係るＳＪパワーＭＯＳＦＥＴ１０の場合と同様の効果が期待できる。
　なお、上記した各実施形態に係るＳＪパワーＭＯＳＦＥＴ１０、１０ｓ、１０ｍは、いずれもパワーＭＯＳＦＥＴに適用した場合を例示したが、これに限定されない。例えば、大電力用半導体装置以外の、ＳＪ構造を有する各種の半導体装置に適用可能である。
　また、Ｐ－ピラー層２０を例に、第１導電型をＮ型、第２導電型をＰ型としたが、第１導電型をＰ型、第２導電型をＮ型とし、Ｎ－ピラー層からなるＳＪ構造を備えた構成とすることもできる。
　（その他の実施形態）
　上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
　このように、本発明は、ここでは記載していない様々な実施形態などを含むことは勿論である。したがって、本発明の技術的範囲は、上記の説明から妥当な請求の範囲に係る発明特定事項によってのみ定められるものである。
　本発明の半導体装置は、ＳＪ構造を有する各種の半導体装置の用途に利用可能である。

Claims (4)

  1. 　第１導電型基板と、
    　前記第１導電型基板の上面に形成された第１導電型半導体領域と、
    　前記第１導電型半導体領域の表面領域に選択的に形成された第２導電型拡散領域と、
    　前記第２導電型拡散領域の表面領域に選択的に形成された第１導電型拡散領域と、
    　前記第２導電型拡散領域の下部の少なくとも一部に対応し、前記第１導電型半導体領域間に形成された第２導電型柱状層と、
    　前記第２導電型拡散領域の上面と、前記第２導電型拡散領域に隣接する前記第１導電型半導体領域の上面、及び、前記第２導電型拡散領域に隣接する前記第１導電型拡散領域の上面の少なくとも一部に、絶縁膜を介して形成された制御電極と、
    　前記第１導電型基板の下面に接合された第１の主電極と、
    　前記第２導電型拡散領域及び前記第１導電型拡散領域に接合された第２の主電極と、
    　を備え、
    　前記第２導電型柱状層は、層上部と層下部とを有し、
    　前記層上部の欠陥密度をＤａ、前記層上部の不純物濃度をＣａ、前記層下部の欠陥密度をＤｂ、前記層下部の不純物濃度をＣｂとした時、
    　　Ｄｂ＞Ｄａ、Ｃａ＞Ｃｂ
    の関係を満足することを特徴とする半導体装置。
  2. 　前記第２導電型柱状層は、前記第１導電型基板の上面に達する深さを有することを特徴とする請求項１に記載の半導体装置。
  3. 　前記層上部の欠陥密度Ｄａが３×１０６～５×１０７ｃｍ－３で、
    　前記層下部の欠陥密度Ｄｂが５×１０６～５×１０１４ｃｍ－３であり、
    　前記層上部の不純物濃度Ｃａが３×１０１５～５×１０１８ｃｍ－３で、
    　前記層下部の不純物濃度Ｃｂが３×１０１４～５×１０１７ｃｍ－３である
    　ことを特徴とする請求項１に記載の半導体装置。
  4. 　前記層下部の欠陥密度Ｄｂは、前記層下部の中心部の欠陥密度Ｄｂｃに比べて、前記中心部を除く、前記層下部の周辺部の欠陥密度Ｄｂｊがより低く、
    　前記層下部の不純物濃度Ｃｂは、前記層下部の中心部の不純物濃度Ｃｂｃに比べて、前記中心部を除く、前記層下部の周辺部の不純物濃度Ｃｂｊがより高い
    　ことを特徴とする請求項１又は３に記載の半導体装置。
PCT/JP2018/019673 2018-05-22 2018-05-22 半導体装置 WO2019224913A1 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2020520904A JPWO2019224913A1 (ja) 2018-05-22 2018-05-22 半導体装置
US17/056,867 US20210151597A1 (en) 2018-05-22 2018-05-22 Semiconductor device
PCT/JP2018/019673 WO2019224913A1 (ja) 2018-05-22 2018-05-22 半導体装置
CN201880093421.XA CN112189262A (zh) 2018-05-22 2018-05-22 半导体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2018/019673 WO2019224913A1 (ja) 2018-05-22 2018-05-22 半導体装置

Publications (1)

Publication Number Publication Date
WO2019224913A1 true WO2019224913A1 (ja) 2019-11-28

Family

ID=68615788

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2018/019673 WO2019224913A1 (ja) 2018-05-22 2018-05-22 半導体装置

Country Status (4)

Country Link
US (1) US20210151597A1 (ja)
JP (1) JPWO2019224913A1 (ja)
CN (1) CN112189262A (ja)
WO (1) WO2019224913A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021153090A (ja) * 2020-03-24 2021-09-30 株式会社東芝 半導体装置及びその製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008258313A (ja) * 2007-04-03 2008-10-23 Denso Corp 半導体装置およびその製造方法
JP2014165306A (ja) * 2013-02-25 2014-09-08 Fuji Electric Co Ltd 超接合半導体装置の製造方法
JP2016163004A (ja) * 2015-03-05 2016-09-05 株式会社東芝 半導体装置および半導体装置の製造方法
JP2017183419A (ja) * 2016-03-29 2017-10-05 ローム株式会社 半導体装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10132136C1 (de) * 2001-07-03 2003-02-13 Infineon Technologies Ag Halbleiterbauelement mit Ladungskompensationsstruktur sowie zugehöriges Herstellungsverfahren
JP6557123B2 (ja) * 2015-11-26 2019-08-07 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008258313A (ja) * 2007-04-03 2008-10-23 Denso Corp 半導体装置およびその製造方法
JP2014165306A (ja) * 2013-02-25 2014-09-08 Fuji Electric Co Ltd 超接合半導体装置の製造方法
JP2016163004A (ja) * 2015-03-05 2016-09-05 株式会社東芝 半導体装置および半導体装置の製造方法
JP2017183419A (ja) * 2016-03-29 2017-10-05 ローム株式会社 半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021153090A (ja) * 2020-03-24 2021-09-30 株式会社東芝 半導体装置及びその製造方法
JP7257984B2 (ja) 2020-03-24 2023-04-14 株式会社東芝 半導体装置及びその製造方法

Also Published As

Publication number Publication date
CN112189262A (zh) 2021-01-05
JPWO2019224913A1 (ja) 2021-05-27
US20210151597A1 (en) 2021-05-20

Similar Documents

Publication Publication Date Title
JP4412344B2 (ja) 半導体装置およびその製造方法
TWI631710B (zh) 超接合半導體裝置之製造方法
WO2016204097A1 (ja) 半導体装置および半導体装置の製造方法
WO2016125490A1 (ja) 半導体装置及びその製造方法
JP6402773B2 (ja) 半導体装置及びその製造方法
JP6880669B2 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
KR100994185B1 (ko) 반도체 장치
JP6728953B2 (ja) 半導体装置及びその製造方法
JP4746927B2 (ja) 半導体装置の製造方法
JP6334465B2 (ja) 半導体装置
JP6766512B2 (ja) 半導体装置および半導体装置の製造方法
JP3925319B2 (ja) 半導体素子
JP5509543B2 (ja) 半導体装置の製造方法
US10756200B2 (en) Silicon carbide semiconductor element and method of manufacturing silicon carbide semiconductor
JP2018082055A (ja) 半導体装置および半導体装置の製造方法
WO2018117061A1 (ja) 半導体装置および半導体装置の製造方法
JP2000312008A (ja) 炭化珪素静電誘導トランジスタおよびその製造方法
JP7134358B2 (ja) 半導体装置、および、半導体装置の製造方法
JP5003598B2 (ja) 半導体装置
WO2019224913A1 (ja) 半導体装置
JP2022073497A (ja) 半導体装置および半導体装置の製造方法
TWI414069B (zh) Power transistor with low interface of low Miller capacitor and its making method
JP4269454B2 (ja) 半導体装置およびその製造方法
JP6780335B2 (ja) 逆阻止ｍｏｓ型半導体装置および逆阻止ｍｏｓ型半導体装置の製造方法
WO2020129175A1 (ja) 半導体装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 18919517

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2020520904

Country of ref document: JP

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 18919517

Country of ref document: EP

Kind code of ref document: A1