CN107026205B - 碳化硅半导体装置以及碳化硅半导体装置的制造方法 - Google Patents

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Abstract

本发明提供能够在维持低导通电阻的状态下降低栅极阈值电压的偏差，且能够降低漏电不良的碳化硅半导体装置及碳化硅半导体装置的制造方法。在沟槽栅结构的纵型MOSFET，以包括形成有沟道的部分的方式在包括外延生长而成的p型碳化硅层(22)的p型基区(4)的内部设置高浓度注入区(13)。高浓度注入区(13)通过向p型碳化硅层(22)进行的p型杂质的离子注入而形成。高浓度注入区(13)通过p型的离子注入形成，且具有在杂质浓度比p型碳化硅层(22)的杂质浓度高的峰(13a)上沿深度方向具有高低差的山形的杂质浓度分布曲线(31)。通过用于形成高浓度注入区(13)的离子注入，在p型基区(4)产生晶体结构部分错乱。

Description

碳化硅半导体装置以及碳化硅半导体装置的制造方法
技术领域
本发明涉及碳化硅半导体装置以及碳化硅半导体装置的制造方法。
背景技术
碳化硅(SiC)作为取代硅(Si)的下一代半导体材料而备受期待。将碳化硅用于半导体材料而成的半导体元件(以下，称为碳化硅半导体装置)与将硅用于半导体材料而成的现有的半导体元件相比，具有如下各种优点，即，可以将导通状态下的元件的电阻降低至几百分之一、可以在更高温(200℃以上)的环境下使用等。这取决于碳化硅的带隙比硅大，是硅的3倍左右，且击穿电场强度比硅大近一个数量级这样的材料本身的优点。
迄今为止，作为碳化硅半导体装置，肖特基势垒二极管(SBD：Schottky BarrierDiode)、平面栅结构和/或沟槽栅结构的纵型MOSFET(Metal Oxide Semiconductor FieldEffect Transistor：绝缘栅型场效应晶体管)已产品化。
沟槽栅结构是在形成于包括碳化硅的半导体基体(以下，称为碳化硅基体)的沟槽内埋入MOS栅(包括金属-氧化膜-半导体的绝缘栅)，并将沿着沟槽侧壁的部分作为沟道(反转层)而利用的三维结构。因此，在导通电阻(Ron)相同的元件彼此进行比较的情况下，沟槽栅结构与在碳化硅基体上以平板状设置MOS栅而成的平面栅结构相比，能够显著地减小元件面积(芯片面积)，可以说是具有前景的器件结构。
对于现有的碳化硅半导体装置的结构，以沟槽栅结构的纵型MOSFET为例进行说明。图27是示出现有的碳化硅半导体装置的结构的截面图。图27示出的现有的碳化硅半导体装置在包括碳化硅的半导体基体(以下，称为碳化硅基体)100的正面(p型基区104侧的面)侧具备一般的沟槽栅结构的MOS栅。碳化硅基体(半导体芯片)100是在包括碳化硅的n+型支撑基板(以下，称为n+型碳化硅基板)101上使成为n-型漂移区102、n型电流扩散区103和p型基区104的各碳化硅层依次外延生长而成。
在n型电流扩散区103，以覆盖沟槽107的整个底面的方式选择性地设有第一p型区111。第一p型区111以到达n-型漂移区102的深度设置。另外，在n型电流扩散区103，在相邻的沟槽107之间(台面部)，选择性地设有第二p型区112。第二p型区112与p型基区104接触，并且以到达n-型漂移区102的深度设置。符号105、106、108、109、113～115分别是n+型源区、p++型接触区、栅绝缘膜、栅电极、层间绝缘膜、源电极和漏电极。
作为这样的沟槽栅结构的纵型MOSFET，提出了具备使杂质浓度不同的p型半导体层依次外延生长而成的双层结构的p型基层的装置(例如，参照下述专利文献1(第0030段，图1)和下述专利文献2(第0060段、图9))。在下述专利文献1、专利文献2中，构成p型基层的各p型半导体层之中，通过高杂质浓度的p型半导体层抑制击穿，并通过低杂质浓度的p型半导体层减小导通电阻。另外，提出了在沟槽栅结构的纵型MOSFET中，将Al(铝)、B(硼)离子等杂质离子(p型)注入到n型半导体层的上表面，形成p型半导体层的技术(例如，参照下述专利文献3(第0028段))。
现有技术文献
专利文献
专利文献1：日本特开2012-099601号公报
专利文献2：日本特开2015-072999号公报
专利文献3：日本特开2014-241435号公报
发明内容
技术问题
然而，在上述的现有结构中，通过以外延生长方式形成p型基区104，可得到结晶性良好的沟道，且能够因高载流子迁移率而实现低导通电阻化，但在碳化硅层的外延生长下的杂质浓度控制非常困难。在目前的外延生长技术下的杂质浓度的偏差使得在预定期间内制造(制作)的全部产品在作为一个单位的产品单位(包括半导体晶片面内、制造工艺的分批处理内、分批处理间全部)下为±30％。在p型基区104的p型杂质浓度的偏差为±30％的情况下，存在栅极阈值电压Vth的偏差变大的问题。另外，在制造(制作)沟槽栅结构的纵型MOSFET的情况下，存在产生大量因在漏极-源极间的漏电流(泄漏电流)而导致不良(以下，称为漏电不良)的不良芯片，成品率降低的问题。
本发明为了消除上述现有技术的问题，目的在于提供能够在维持低导通电阻的状态下降低栅极阈值电压的偏差，且能够降低漏电不良的碳化硅半导体装置及碳化硅半导体装置的制造方法。
技术方案
为了解决上述课题，实现本发明的目的，本发明的碳化硅半导体装置具有如下特征。第一导电型的第一外延生长层设置在碳化硅基板的正面。第二导电型的第二外延生长层设置在上述第一外延生长层的相对于上述碳化硅基板侧的相反一侧。第二导电型的第一半导体区选择性地设置在上述第二外延生长层的内部，并且杂质浓度比上述第二外延生长层的杂质浓度高。第一导电型的第二半导体区选择性地设置在上述第二外延生长层的内部的比上述第一半导体区浅的位置。沟槽贯穿上述第二半导体区、上述第一半导体区和上述第二外延生长层而到达上述第一外延生长层。栅电极隔着栅绝缘膜而设置在上述沟槽的内部。第一电极与上述第二半导体区和上述第二外延生长层接触。第二电极设置在碳化硅基板的背面。上述第一半导体区具有形成为沿深度方向具有杂质浓度的高低差的山形的第二导电型杂质浓度分布曲线，该第二导电型杂质浓度分布曲线的峰的杂质浓度比上述第二外延生长层的杂质浓度高。
另外，本发明的碳化硅半导体装置的特征在于，在上述发明中，上述第一半导体区具有形成为多个沿深度方向具有杂质浓度的高低差的山形的第二导电型杂质浓度分布曲线，该第二导电型杂质浓度分布曲线的多个峰的杂质浓度比上述第二外延生长层的杂质浓度高。
另外，本发明的碳化硅半导体装置的特征在于，在上述发明中，上述第二导电型杂质浓度分布曲线的杂质浓度在上述第二外延生长层与上述第一外延生长层的边界处急剧降低。
另外，本发明的碳化硅半导体装置的特征在于，在上述发明中，上述第二导电型杂质浓度分布曲线的杂质浓度的上述峰位于比上述第二外延生长层与上述第一外延生长层的边界更靠向上述第一电极侧。
另外，本发明的碳化硅半导体装置的特征在于，在上述发明中，上述第一半导体区沿与上述碳化硅基板的正面平行的方向均匀地设置。
另外，本发明的碳化硅半导体装置的特征在于，在上述发明中，在上述第一外延生长层的内部，还具备杂质浓度比上述第一外延生长层的杂质浓度高的第一导电型的第三半导体区。上述第三半导体区与上述第二外延生长层接触，并且从与上述第二外延生长层的边界起到达比上述沟槽的底面更靠向上述第二电极侧的深的位置。
另外，本发明的碳化硅半导体装置的特征在于，在上述发明中，还具备第二导电型的第四半导体区，上述第四半导体区选择性地设置在上述第三半导体区的内部，并覆盖上述沟槽的底面。
另外，本发明的碳化硅半导体装置的特征在于，在上述发明中，上述第四半导体区从上述沟槽的底面沿深度方向贯穿上述第三半导体区。
另外，本发明的碳化硅半导体装置的特征在于，在上述发明中，还具备第二导电型的第五半导体区，上述第五半导体区在相邻的上述沟槽间，以与上述第二外延生长层接触的方式设置于上述第三半导体区的内部。
另外，本发明的碳化硅半导体装置的特征在于，在上述发明中，上述第五半导体区沿深度方向贯穿上述第三半导体区。
为了解决上述课题，实现本发明的目的，本发明的碳化硅半导体装置具有如下特征。第一导电型的第一外延生长层设置在碳化硅基板的正面。第二导电型的第一半导体区选择性地设置在上述第一外延生长层的内部。第一导电型的第二半导体区选择性地设置在上述第一外延生长层的内部的比上述第一半导体区浅的位置。沟槽贯穿上述第二半导体区和上述第一半导体区而到达上述第一外延生长层。栅电极隔着栅绝缘膜而设置在上述沟槽的内部。第一电极与上述第二半导体区和上述第一外延生长层接触。第二电极设置在碳化硅基板的背面。上述第一半导体区具有以多个峰的形式形成为多个沿深度方向具有高低差的山形的第二导电型杂质浓度分布曲线。
另外，本发明的碳化硅半导体装置的特征在于，在上述发明中，在上述多个峰之中，上述第一电极侧的峰的杂质浓度比上述第二电极侧的峰的杂质浓度高。
另外，为了解决上述课题，实现本发明的目的，本发明的碳化硅半导体装置的制造方法具有如下特征。首先，进行在碳化硅基板的正面形成第一导电型的第一外延生长层的第一工序。接着，进行在上述第一外延生长层上形成第二导电型的第二外延生长层的第二工序。接着，进行通过离子注入，在上述第二外延生长层的内部选择性地形成杂质浓度比上述第二外延生长层的杂质浓度高的第二导电型的第一半导体区的第三工序。接着，进行在上述第二外延生长层的内部的比上述第一半导体区浅的位置选择性地形成第一导电型的第二半导体区的第四工序。接着，进行形成贯穿上述第二半导体区、上述第一半导体区和上述第二外延生长层而到达上述第一外延生长层的沟槽的第五工序。接着，进行形成隔着栅绝缘膜而设置在上述沟槽内部的栅电极的第六工序。接着，进行形成与上述第二半导体区和上述第二外延生长层接触的第一电极的第七工序。接着，进行在上述碳化硅基板的背面形成第二电极的第八工序。在上述第三工序中形成上述第一半导体区，上述第一半导体区具有形成为沿深度方向具有杂质浓度的高低差的山形的第二导电型杂质浓度分布曲线，该第二导电型杂质浓度分布曲线的峰的杂质浓度比上述第二外延生长层的杂质浓度高。
另外，本发明的碳化硅半导体装置的制造方法的特征是，在上述发明中，在上述第三工序中，通过多次的离子注入形成上述第一半导体区，上述第一半导体区具有形成为多个沿深度方向具有杂质浓度的高低差的山形的第二导电型杂质浓度分布曲线，该第二导电型杂质浓度分布曲线的多个峰的杂质浓度比上述第二外延生长层的杂质浓度高。
另外，本发明的碳化硅半导体装置的制造方法的特征是，在上述发明中，在上述第三工序中，以能够使上述第二导电型杂质浓度分布曲线的杂质浓度的上述峰形成在比离子注入面更深的位置的加速电压来进行上述离子注入。
另外，本发明的碳化硅半导体装置的制造方法的特征是，在上述发明中，在上述第三工序之后且在上述第四工序之前，还包括在上述第二外延生长层上形成第二导电型的第三外延生长层的工序。
另外，本发明的碳化硅半导体装置的制造方法的特征是，在上述发明中，在上述第三工序中，以能够使上述第二导电型杂质浓度分布曲线的杂质浓度的上述峰形成在离子注入面以下的深度位置的加速电压来进行上述离子注入。
另外，本发明的碳化硅半导体装置的制造方法的特征是，在上述发明中，在上述第三工序中，以能够使上述第二导电型杂质浓度分布曲线的杂质浓度的上述峰形成在比上述第二外延生长层与上述第一外延生长层的边界更靠向上述第一电极侧的深度位置的加速电压来进行上述离子注入。
另外，为了解决上述课题，实现本发明的目的，本发明的碳化硅半导体装置的制造方法具有如下特征。首先，进行在碳化硅基板的正面形成第一导电型的第一外延生长层的第一工序。接着，进行通过离子注入，在上述第一外延生长层的内部选择性地形成第二导电型的第一半导体区的第二工序。接着，进行在上述第一外延生长层的内部的比上述第一半导体区浅的位置选择性地形成第一导电型的第二半导体区的第三工序。接着，进行形成贯穿上述第二半导体区和上述第一半导体区而到达上述第一外延生长层的沟槽的第四工序。接着，进行形成隔着栅绝缘膜而设置在上述沟槽的内部的栅电极的第五工序。接着，进行形成与上述第二半导体区和上述第一外延生长层接触的第一电极的第六工序。接着，进行在上述碳化硅基板的背面形成第二电极的第七工序。在上述第二工序中，通过多次的离子注入形成上述第一半导体区，上述第一半导体区具有具有以多个峰的形式形成为多个沿深度方向具有高低差的山形的第二导电型杂质浓度分布曲线。
另外，本发明的碳化硅半导体装置的制造方法的特征是，在上述发明中，在上述第二工序中，形成上述第一半导体区，上述第一半导体区具有在上述多个峰之中，上述第一电极侧的峰的杂质浓度比上述第二电极侧的峰的杂质浓度高的第二导电型杂质浓度分布曲线。
有益效果
根据本发明的碳化硅半导体装置和碳化硅半导体装置的制造方法，能够在维持低导通电阻的状态下降低栅极阈值电压的偏差。并且，具有能够减少漏电不良和提高成品率这样的效果。
附图说明
图1是示出实施方式1的碳化硅半导体装置的结构的截面图。
图2是示出图1的主要部分的杂质浓度分布曲线的特性图。
图3是示出实施方式1的碳化硅半导体装置的制造过程中的状态的截面图。
图4是示出实施方式1的碳化硅半导体装置的制造过程中的状态的截面图。
图5是示出实施方式1的碳化硅半导体装置的制造过程中的状态的截面图。
图6是示出实施方式1的碳化硅半导体装置的制造过程中的状态的截面图。
图7是示出实施方式1的碳化硅半导体装置的制造过程中的状态的截面图。
图8是示出实施方式1的碳化硅半导体装置的制造过程中的状态的截面图。
图9是示出实施方式1的碳化硅半导体装置的制造过程中的状态的截面图。
图10是示出实施方式1的碳化硅半导体装置的制造过程中的状态的截面图。
图11是示出实施方式1的碳化硅半导体装置的制造过程中的状态的截面图。
图12是示出实施方式1的碳化硅半导体装置的制造过程中的状态的截面图。
图13是示出实施方式1的碳化硅半导体装置的制造过程中的状态的截面图。
图14是示出实施方式1的碳化硅半导体装置的制造过程中的状态的截面图。
图15是示出实施方式2的碳化硅半导体装置的制造过程中的状态的截面图。
图16是示出实施方式2的碳化硅半导体装置的制造过程中的状态的截面图。
图17是示出实施方式2的碳化硅半导体装置的制造过程中的状态的截面图。
图18是示出实施方式3的碳化硅半导体装置的结构的截面图。
图19是示出实施方式4的碳化硅半导体装置的主要部分的杂质浓度分布曲线的特性图。
图20是示出实施方式5的碳化硅半导体装置的主要部分的杂质浓度分布曲线的特性图。
图21是示出实施方式6的碳化硅半导体装置的主要部分的杂质浓度分布曲线的特性图。
图22是示出实施例1的碳化硅半导体装置的在漏极-源极间的漏电流的产生频率的特性图。
图23是示出现有例的碳化硅半导体装置的在漏极-源极间的漏电流的产生频率的特性图。
图24是示出实施例2的碳化硅半导体装置的栅极阈值电压Vth的偏差的特性图。
图25是示出比较例1、比较例2的碳化硅半导体装置的p型基区的条件的说明图。
图26是示出比较例1、比较例2的碳化硅半导体装置的栅极阈值电压Vth与导通电阻之间关系的特性图。
图27是示出现有的碳化硅半导体装置的结构的截面图。
符号说明
1：n+型碳化硅基板
2：n-型漂移区
3：n型电流扩散区
3a、3b：n型部分区域
4、34：p型基区
4a：第一p型基部
4b：第二p型基部
5、35：n+型源区
5a：n+型源区的峰
6：p++型接触区
7：沟槽
8：栅绝缘膜
9：栅电极
10：碳化硅基体
11：第一p+型区
12：第二p+型区
12a、12b：p+型部分区域
13：高浓度注入区
13a、13b、13c：高浓度注入区的峰
14：层间绝缘膜
15：势垒金属
16：源电极
17：源极衬垫
18：漏电极
21、21a、21b：n-型碳化硅层
22、22a、22b：p型碳化硅层
22’：n型碳化硅层
30a、40a、50a、60a：n型杂质浓度分布曲线与p型杂质浓度分布曲线的交点
30b、40b、50b、60b：p型碳化硅层与n-型碳化硅层的界面
31、41、51、61：p型杂质浓度分布曲线
31a、41b、41c、51b、51c、61b、61c：p型杂质浓度分布曲线的峰
32、42、52、62：n型杂质浓度分布曲线
32a、42a、52a、62a：n型杂质浓度分布曲线的峰
34a、34c：p型基区的第一部分
34b、34d：p型基区的第二部分
L：沟道长度
t1：高浓度注入区的厚度
t2：p型基区的厚度
具体实施方式
以下参考附图，对本发明的碳化硅半导体装置和碳化硅半导体装置的制造方法的优选的实施方式进行详细说明。在本说明书和附图中，前缀有n或p的层和区域中，分别表示电子或空穴为多数载流子。另外，对n或p标记的+和-分别表示杂质浓度比未标记该符号的层或区域的杂质浓度高和低。需要说明的是，在以下的实施方式的说明和附图中，对同样的构成标注相同的符号，并省略重复的说明。
(实施方式1)
本发明的半导体装置是使用带隙比硅宽的半导体(以下，称为宽带隙半导体)而构成。在此，以例如使用碳化硅(SiC)作为宽带隙半导体的半导体装置(碳化硅半导体装置)的结构为例进行说明。图1是示出实施方式1的碳化硅半导体装置的结构的截面图。在图1中，仅示出两个单元(元件的功能单位)，并对与它们相邻的其他单元省略图示(在图18中也一样)。在图1中示出的实施方式1的碳化硅半导体装置是在包括碳化硅的半导体基体(碳化硅基体：半导体芯片)10的正面(p型基区4侧的面)侧具备MOS栅的MOSFET。
碳化硅基体10是在包括碳化硅的n+型支撑基板(n+型碳化硅基板)1上依次使成为n-型漂移区2和p型基区4的各碳化硅层(第一外延生长层、第二外延生长层)21、22外延生长而成。MOS栅由p型基区4、n+型源区(第二半导体区)5、p++型接触区6、沟槽7、栅绝缘膜8和栅电极9构成。具体来说，以与p型基区4接触的方式在n-型碳化硅层21的源极侧(源电极16侧)的表面层设有n型区(以下，称为n型电流扩散区(第三半导体区))3。n型电流扩散区3是使载流子的扩展阻力减小的所说的电流扩散层(Current Spreading Layer：CSL)。该n型电流扩散区3例如在与基体正面(碳化硅基体10的正面)平行的方向(以下，称为横向)上均匀地设置。也可以不设置n型电流扩散区3，但通过设置n型电流扩散区3，能够提高导通电阻和耐圧。
n-型碳化硅层21的除n型电流扩散区3以外的部分为n-型漂移区2。在n型电流扩散区3的内部分别选择性地设有第一p+型区(第四半导体区)11、第二p+型区(第五半导体区)12。第一p+型区11以覆盖沟槽7的底面和底面角部的方式设置。沟槽7的底面角部是指沟槽7的底面与侧壁的边界。第一p+型区11以从比p型基区4与n型电流扩散区3的界面更靠向漏极侧的深的位置起未到达n型电流扩散区3与n-型漂移区2的界面的深度进行设置。通过设置第一p+型区11，能够在沟槽7的底面附近形成第一p+型区11与n型电流扩散区3之间的pn结。
第二p+型区12以与第一p+型区11分离并且与p型基区4接触的方式设置在相邻的沟槽7间(台面部)。对于第二p+型区12，也可以将其一部分向沟槽7侧延伸而部分地与第一p+型区11接触。另外，第二p+型区12以从p型基区4与n型电流扩散区3的界面起未到达n型电流扩散区3与n-型漂移区2的界面的深度进行设置。通过设置第二p+型区12，从而能够在相邻的沟槽7间，在比沟槽7的底面更靠向漏极侧的深的位置形成第二p+型区12与n型电流扩散区3之间的pn结。通过如此在第一p+型区11、第二p+型区12与n型电流扩散区3之间形成pn结，能够防止在栅绝缘膜8的沟槽7底面的部分施加高电场。
在p型碳化硅层22的内部，以彼此接触的方式分别选择性地设有n+型源区5和p++型接触区6。p++型接触区6的深度例如可以比n+型源区5深。p型碳化硅层22的除n+型源区5和p++型接触区6以外的部分为p型基区4。在p型基区4的内部，设有通过p型杂质的离子注入而形成的p+型区(以下，称为高浓度注入区(第一半导体区))13(阴影部分)。
高浓度注入区13以包括p型基区4的形成沟道的部分的方式在例如横向上均匀地设置。p型基区4的形成沟道的部分是指p型基区4的沿沟槽7的侧壁的部分。符号4a是p型基区4之中比高浓度注入区13更靠向漏极侧的部分(以下，称为第一p型基部)，符号4b是p型基区4之中比高浓度注入区13更靠向源极侧的部分(以下，称为第二p型基部)。第一p型基部4a、第二p型基部4b的杂质浓度比高浓度注入区13的杂质浓度低。
通过这些第一p型基部4a、第二p型基部4b和高浓度注入区13构成p型基区4。在第一p型基部4a、第二p型基部4b和高浓度注入区13的沿沟槽7的侧壁的部分，在导通时形成n型的反转层(沟道)。在图1、图2中，为了明确高浓度注入区13的配置，对预定厚度t1的高浓度注入区13进行了图示，但高浓度注入区13是具有通过p型杂质的离子注入而形成的高斯分布状的p型杂质浓度分布曲线(杂质浓度分布)31的部分(参照图2)。
具体来说，高浓度注入区13具有山形的p型杂质浓度分布曲线31，所述山形在杂质浓度比构成p型基区4的p型碳化硅层22的杂质浓度高的峰13a上沿深度方向具有高低差。即，p型杂质浓度分布曲线31在p型基区4的内部具有峰13a，并从该峰13a的位置起向基体两主面侧(源极侧和漏极侧)杂质浓度分别以预定的倾斜度降低。高浓度注入区13的峰13a的深度位置在n+型源区5与p型基区4的界面的深度位置以上并且未到达p型基区4与n型电流扩散区3的界面的深度位置的范围内。
优选地，高浓度注入区13的峰13a的深度位置位于从n+型源区5与p型基区4的界面起至p型基区4的厚度t2的80％左右深度(＝0.8×t2)为止的范围内，也可以位于从n+型源区5与p型基区4的界面起至p型基区4的厚度t2的10％～70％程度的深度的范围内。其理由在于，可进一步改善低导通电阻化与栅极阈值电压Vth的偏差降低的权衡关系。p型基区4的厚度t2是指从n+型源区5与p型基区4的界面起至p型基区4与n型电流扩散区3的界面为止的厚度。
即，高浓度注入区13的峰13a位于从基体正面起算比n型电流扩散区3浅，并且与n型电流扩散区3分离的深度位置。在高浓度注入区13的峰13a的深度位置为n+型源区5与p型基区4的界面的深度位置的情况下，高浓度注入区13与n+型源区5和p++型接触区6接触，不设置第二p型基部4b。关于通过用于形成高浓度注入区13的p型杂质的离子注入而形成的p型杂质浓度分布曲线的详细说明将在后面描述。
高浓度注入区13也可以在不同的深度位置具有多个杂质浓度的峰13a。在该情况下，高浓度注入区13的所有的杂质浓度的峰13a的深度位置只要位于上述范围内即可。通过用于形成高浓度注入区13的离子注入，在p型基区4中，与仅进行外延生长的情况相比，晶体结构局部产生了错乱(例如位错等缺陷)。因此，p型基区4的膜性与未以离子方式注入杂质而仅通过外延生长构成的情况下(即在图27所示的现有结构)的膜性局部不同。
沟槽7从基体正面起贯穿n+型源区5、高浓度注入区13和p型基区4而到达n型电流扩散区3。在沟槽7的内部，沿着沟槽7的侧壁而设有栅绝缘膜8，在栅绝缘膜8的内侧设有栅电极9。栅电极9的源极侧端部可以从基体正面向外侧突出，也可以不突出。栅电极9通过省略图示的部分而与栅极衬垫(未图示)电连接。层间绝缘膜14以覆盖埋入到沟槽7的栅电极9的方式设置在整个基体正面。
源电极(第一电极)16通过开在层间绝缘膜14的接触孔而与n+型源区5和p++型接触区6接触，并且通过层间绝缘膜14而与栅电极9电绝缘。在源电极16与层间绝缘膜14之间，可以设有例如防止金属原子从源电极16向栅电极9侧扩散的势垒金属15。在源电极16上设有源极衬垫17。在碳化硅基体10的背面(成为n+型漏区的n+型碳化硅基板1的背面)设有漏电极(第二电极)18。
接着，对通过用于形成高浓度注入区13的p型杂质的离子注入而形成的p型杂质浓度分布曲线进行说明。图2是示出图1的剖切线A-A'上的杂质浓度分布曲线的特性图。图2的横轴是距离基体正面(源电极16与碳化硅基体10的界面)的深度，纵轴是杂质浓度。在图2中，除示出通过用于形成高浓度注入区13的p型杂质的离子注入而形成的p型杂质浓度分布曲线31之外，还示出通过用于形成n+型源区5的n型杂质的离子注入而形成的n型杂质浓度分布曲线32。在图2中，将n型杂质(n型掺杂剂)设为磷(P)，将p型杂质(p型掺杂剂)设为铝(Al)。
如图2所示，在n-型碳化硅层21上外延生长的成为p型基区4的p型碳化硅层22的杂质浓度(背景的杂质浓度)约为4×1016atoms/cm3。通过用于形成n+型源区5的n型杂质的离子注入，从而在p型碳化硅层22形成在较浅的深度位置具有杂质浓度比p型碳化硅层22的杂质浓度高的峰32a的n型杂质浓度分布曲线32。n型杂质浓度分布曲线32的杂质浓度从峰32a的位置起向漏极侧以预定的倾斜度降低。从基体正面(p型碳化硅层22的相对于n-型碳化硅层21侧的相反一侧的面)起至n型杂质浓度分布曲线32与p型杂质浓度分布曲线31的交点30a为止的部分是n+型源区5。n型杂质浓度分布曲线32的峰32a是n+型源区5的杂质浓度分布曲线的峰5a。
另外，通过用于形成高浓度注入区13的p型杂质的离子注入，从而在p型碳化硅层22形成p型杂质浓度分布曲线31，该p型杂质浓度分布曲线31在与n型杂质浓度分布曲线32的峰32a相比距离基体正面更深的位置具有杂质浓度的峰31a。p型杂质浓度分布曲线31的峰31a是高浓度注入区13的杂质浓度分布曲线的峰31a。另外，p型杂质浓度分布曲线31的杂质浓度从峰31a的位置起向源极侧和漏极侧分别以预定的倾斜度按山形降低。并且，p型杂质浓度分布曲线31的杂质浓度在p型碳化硅层22与n-型碳化硅层21的界面30b处急剧降低，并且杂质浓度从该界面30b起向漏极侧以预定的倾斜度降低。p型杂质浓度分布曲线31的峰31a的杂质浓度为例如6×1017atoms/cm3。
这样的p型杂质浓度分布曲线31是通过在使成为p型基区4的p型碳化硅层22外延生长之后，以离子方式注入用于形成高浓度注入区13的p型杂质而获得的。在如现有结构(参照图27)那样，仅通过外延生长来构成p型基区104的情况下，难以控制杂质浓度，无法获得p型杂质浓度分布曲线31。从n型杂质浓度分布曲线32与p型杂质浓度分布曲线31的交点30a至p型碳化硅层22与n-型碳化硅层21的界面30b为止的部分是p型基区4。比p型碳化硅层22与n-型碳化硅层21的界面30b更靠向漏极侧的深的部分是成为n型电流扩散区3和n-型漂移区2的n-型碳化硅层21。
成为p型基区4的p型碳化硅层22的杂质浓度优选为例如1×1016atoms/cm3以上且2×1017atoms/cm3以下程度的范围内，只要在该范围内，就可获得与上述示例一样的效果。另外，p型杂质浓度分布曲线31的峰31a的杂质浓度优选为2×1016atoms/cm3以上且5×1018atoms/cm3以下程度的范围内。只要p型杂质浓度分布曲线31的峰31a的杂质浓度被设定为比p型碳化硅层22的杂质浓度高，就可获得与上述示例一样的效果。另外，虽然将沟道长度L设为0.6μm，但不限于此，沟道长度L优选为0.3μm以上且1μm以下。沟道长度L是从n型杂质浓度分布曲线32与p型杂质浓度分布曲线31的交点30a起至p型碳化硅层22与n-型碳化硅层21的界面30b为止的长度。
接着，对实施方式1的碳化硅半导体装置的制造方法进行说明。图3～图14是示出实施方式1的碳化硅半导体装置的制造过程中的状态的截面图。首先，如图3所示，准备成为n+型漏区的n+型碳化硅基板1。接着，使成为上述的n-型碳化硅层21的n-型碳化硅层21a外延生长在n+型碳化硅基板1的正面。接着，通过光刻和p型杂质的离子注入，在n-型碳化硅层21a的表面层分别选择性地形成第一p+型区11和p+型区(以下，称为p+型部分区域)12a。该p+型部分区域12a是第二p+型区12的一部分。
接着，如图4所示，将n型杂质以离子方式注入到整个n-型碳化硅层21a，在n-型碳化硅层21a的整个表面层形成n型区(以下，称为n型部分区域)3a。该n型部分区域3a是n型电流扩散区3的一部分。此时，使n型部分区域3a的深度比第一p+型区11深，通过n型部分区域3a来覆盖第一p+型区11和p+型部分区域12a的整个漏极侧(n+型碳化硅基板1侧)。n-型碳化硅层21a的比n型部分区域3a更靠向漏极侧的部分成为n-型漂移区2。也可以改变n型部分区域3a与第一p+型区11和p+型部分区域12a的形成顺序。离子注入可以在室温(低于200℃)下也可以在高温(从200℃至500℃程度)下进行。在室温下进行离子注入的情况下，将抗蚀膜用作掩模，在高温下进行离子注入的情况下，将氧化膜用作掩模(后述的离子注入完全一样)。
接着，如图5所示，使成为上述的n-型碳化硅层21的n-型碳化硅层21b外延生长在n-型碳化硅层21a上。接着，如图6所示，通过光刻和p型杂质的离子注入，在n-型碳化硅层21b的与p+型部分区域12a相向的部分，以到达p+型部分区域12a的深度选择性地形成p+型部分区域12b。p+型部分区域12b的宽度和杂质浓度例如与p+型部分区域12a大致相同。p+型部分区域12a、p+型部分区域12b在深度方向(纵向)上连结，由此形成第二p+型区12。
接着，如图7所示，以离子方式将n型杂质注入到整个n-型碳化硅层21b，以到达n型部分区域3a的深度在整个n-型碳化硅层21b形成n型部分区域3b。n型部分区域3b的杂质浓度可以与n型部分区域3a大致相同。n型部分区域3a、n型部分区域3b在深度方向上连结，由此形成n型电流扩散区3。也可以改变p+型部分区域12b与n型部分区域3b的形成顺序。接着，如图8所示，使p型碳化硅层22外延生长在n-型碳化硅层21上。通过至此为止的工序，形成在n+型碳化硅基板1上依次堆积n-型碳化硅层21和p型碳化硅层22而成的碳化硅基体(半导体晶片)10。
接着，如图9所示，以在p型碳化硅层22的内部的预定深度按预定厚度t1形成高浓度注入区13的方式，将p型杂质离子注入到整个p型碳化硅层22。由此，例如，p型碳化硅层22之中，比高浓度注入区13更靠向漏极侧的部分成为上述的第一p型基部4a，比高浓度注入区13更靠向源极侧(相对于n+型碳化硅基板1侧的相反一侧)的部分成为上述的第二p型基部4b。由第一p型基部4a、第二p型基部4b和高浓度注入区13形成p型基区4。
接着，如图10所示，通过光刻和n型杂质的离子注入，在p型碳化硅层22的表面层选择性地形成n+型源区5。n+型源区5可以与高浓度注入区13接触。接着，如图11所示，通过光刻和p型杂质的离子注入，在p型碳化硅层22的表面层，以与n+型源区5接触的方式选择性地形成p++型接触区6。即，n+型源区5和p++型接触区6分别选择性地形成在第二p型基部4b的内部。也可以改变n+型源区5与p++型接触区6的形成顺序。在离子注入全部结束之后，实施活化退火。活化退火温度优选在例如从1500℃至1900℃下实施。在活化退火时，优选通过溅射法等在表面形成例如C(碳)膜而进行退火。
接着，如图12所示，通过光刻和蚀刻，形成贯穿n+型源区5、第一p型基部4a、第二p型基部4b和高浓度注入区13而到达n型电流扩散区3的内部的第一p+型区11的沟槽7。沟槽形成时的掩模使用氧化膜。另外，在沟槽蚀刻之后，也可以实施用于消除沟槽7的损伤的等向性蚀刻、和用于使沟槽7的底部和沟槽7的开口部的角变圆的氢退火。也可以仅进行等向性蚀刻和氢退火中的任一个。另外，也可以在进行了等向性蚀刻之后进行氢退火。接着，如图13所示，沿着碳化硅基体10的正面(p型碳化硅层22的表面)和沟槽7的内壁形成栅绝缘膜8。接着，通过以埋入到沟槽7的方式堆积例如多晶硅(poly-Si)并进行蚀刻，从而在沟槽7的内部残留成为栅电极9的多晶硅。此时，可以进行深蚀刻并以使多晶硅残留在比基体表面部靠内侧的方式进行蚀刻，也可以通过实施图案化和蚀刻使多晶硅比基体表面部向外侧突出。
接着，如图14所示，以覆盖栅电极9的方式在碳化硅基体10的整个正面形成层间绝缘膜14。层间绝缘膜14例如由NSG(None-doped Silicate Glass：非掺杂硅酸盐玻璃)、PSG(Phospho Silicate Glass：磷硅酸盐玻璃)、BPSG(Boro Phospho Silicate Glass：硼磷硅酸盐玻璃)、HTO(High Temperature Oxide：高温氧化物)或者它们的组合而形成。接着，使层间绝缘膜14和栅绝缘膜8图案化而形成接触孔，使n+型源区5和p++型接触区6露出。接着，以覆盖层间绝缘膜14的方式形成势垒金属15而进行图案化，使n+型源区5和p++型接触区6再次露出。接着，以与n+型源区5和p++型接触区6接触的方式形成源电极16。源电极16可以以覆盖势垒金属15的方式形成，也可以仅残留在接触孔内。
接着，以将接触孔埋入的方式形成源极衬垫17。也可以将为形成源极衬垫17而堆积的金属层的一部分作为栅极衬垫。在n+型碳化硅基板1的背面，使用溅射蒸镀等在漏电极18的接触部形成镍(Ni)膜、钛(Ti)膜等金属膜。该金属膜也可以组合并层叠多个Ni膜、Ti膜。然后，实施高速热处理(RTA：Rapid Thermal Annealing)等退火，以使金属膜硅化而形成欧姆接触。然后，通过电子束(EB：Electron Beam)蒸镀等形成依次层叠例如Ti膜、Ni膜、金(Au)而成的层叠膜等厚膜，形成漏电极18。
在上述的外延生长和离子注入中，作为n型杂质(n型掺杂剂)，使用例如相对于碳化硅而成为n型的氮(N)、磷(P)、砷(As)和/或锑(Sb)等即可。作为p型杂质(p型掺杂剂)，使用例如相对于碳化硅而成为p型的硼(B)、铝(Al)、镓(Ga)、铟(In)和/或铊(Tl)等即可。如此，完成图1示出的MOSFET。
以上，如所说明的那样，根据实施方式1，通过离子注入，将高浓度注入区设置在外延生长而成的p型基区的内部，由此在p型基区的内部形成杂质浓度在深度方向上不同的山形的杂质浓度分布曲线。并且，通过离子注入将高浓度注入区设置在p型基区的内部，从而在p型基区的内部局部地产生了晶体结构的错乱。由此，与如现有结构(参照图25)那样仅由外延生长层构成的在深度方向上杂质浓度分布均匀的p型基区相比，能够降低漏极-源极间的漏电流。由此，能够在以预定期间内制造的全部产品(半导体芯片)为一个单位的产品单位内，减少因在漏极-源极间的漏电不良引起的不良芯片，提高成品率。预定期间内制造的全部产品是指直到半导体晶片面内、制造工艺的各分批处理内和分批处理间的全部制造工序结束为止的期间内所制造的全部产品。在工艺的分批处理内和分批处理间，以产品单位产生的不良影响中也包括例如，因制造设备的状态、半导体晶片的批次等引起的特性变化而导致的不良影响。另外，在采用以仅在半导体晶片面内制造的全部产品为一个单位的产品单位的情况下，能够进一步提高成品率。
另外，通常，沟道的载流子浓度的偏差越小，就越能够减小栅极阈值电压的偏差，但在碳化硅的外延生长中难以控制杂质浓度，沟道的载流子浓度的偏差变大。因此，在仅通过外延生长层构成p型基区的现有结构(参照图27)中，沟道的载流子浓度的偏差大，栅极阈值电压的偏差大。对此，根据实施方式1，通过将高浓度注入区设置在p型基区的内部，使栅极阈值电压的偏差受到杂质浓度比p型基区高的高浓度注入区的杂质浓度的偏差限制。通过离子注入形成的高浓度注入区的杂质浓度的偏差与仅外延生长形成的区域的杂质浓度的偏差相比格外小。因此，通过将高浓度注入区设置在p型基区的内部，从而与仅通过外延生长构成p型基区的现有结构相比能够减小栅极阈值电压的偏差。另外，根据实施方式1，将外延生长而成的p型碳化硅层设为p型基区，因此基于外延生长层的优点，能够得到晶态良好的沟道，并且能够基于高载流子迁移率实现低导通电阻化。
另外，根据实施方式1，即使在使用使成为p型基区的p型碳化硅层外延生长在n型碳化硅基板上而成的市售碳化硅基体的情况下，通过离子注入使高浓度注入区形成在p型基区的内部，也可获得与上述一样的效果。
(实施方式2)
接着，对实施方式2的碳化硅半导体装置的制造方法进行说明。图15～图17是示出实施方式2的碳化硅半导体装置的制造过程中的状态的截面图。实施方式2的碳化硅半导体装置的结构与实施方式1一样(参照图1、图2)。实施方式2的碳化硅半导体装置的制造方法中，用于形成p型基区4的工序与实施方式1的碳化硅半导体装置的制造方法不同。具体来说，将成为p型基区4的p型碳化硅层22(22a、22b)以夹着用于形成高浓度注入区13的离子注入工序的方式分两次进行外延生长。
更加具体地说，首先，与实施方式1一样，准备n+型碳化硅基板1，并依次进行直到n型电流扩散区3的形成工序为止的工序(参照图3～图7)。接着，如图15所示，使成为上述的p型碳化硅层22的p型碳化硅层(第二外延生长层)22a外延生长在n-型碳化硅层(第一外延生长层)21上。p型碳化硅层22a的厚度设为与第一p型基部4a和高浓度注入区13的总厚度相同的厚度。接着，如图16所示，将p型杂质以离子方式注入到整个p型碳化硅层22a，在p型碳化硅层22a的整个表面层形成预定厚度t1的高浓度注入区13。p型碳化硅层22a的比高浓度注入区13更靠向漏极侧的部分成为第一p型基部4a。这时，也可以在p型碳化硅层22a的比高浓度注入区13更靠向源极侧的位置形成成为第二p型基部4b的部分。
接着，如图17所示，使成为上述的p型碳化硅层22的p型碳化硅层(第三外延生长层)22b外延生长在p型碳化硅层22a上(即高浓度注入区13上)。该p型碳化硅层22b成为第二p型基部4b。这时，p型碳化硅层22仅通过外延生长而形成并成为在深度方向上均匀的杂质浓度分布，但与实施方式1一样，高浓度注入区13具有杂质浓度的峰13a即可。在使p型碳化硅层22b外延生长时，也可以控制杂质浓度，形成杂质浓度在深度方向上以预定的倾斜度变高的杂质浓度分布曲线。由此，形成包括第一p型基部4a、第二p型基部4b和高浓度注入区13的p型基区4。
另外，通过至此为止的工序，形成在n+型碳化硅基板1上依次堆积n-型碳化硅层21和p型碳化硅层22而成的碳化硅基体(半导体晶片)10。然后，与实施方式1一样，通过依次进行n+型源区5的形成工序以后的工序(参照图10～图14)，完成图1所示的MOSFET。
以上，如所说明的那样，根据实施方式2，能够获得与实施方式1一样的效果。另外，以往，为了以使杂质从离子注入面到达深的位置的方式进行离子注入，存在例如需要能够以高加速能量进行离子注入(高能注入(mega implantation)：注入能量在1MeV以上的离子注入)的特殊的制造装置，或离子注入花费时间等问题。对此，根据实施方式2，能够分多次进行外延生长，并基于各个p型碳化硅层的厚度，自由地确定高浓度注入区的深度位置。因此，能够在不使用可高能注入的特殊的制造装置的情况下，在基区的内部距离基体正面侧深的位置形成高浓度注入区。
(实施方式3)
接着，对实施方式3的碳化硅半导体装置的结构进行说明。图18是示出实施方式3的碳化硅半导体装置的结构的截面图。实施方式3的碳化硅半导体装置与实施方式1的碳化硅半导体装置的不同之处在于，以到达比n型电流扩散区3与n-型漂移区2的界面更靠向漏极侧的深度设有第一p+型区11、第二p+型区12。
具体来说，第一p+型区11从沟槽7的底面沿深度方向贯穿n型电流扩散区3，并且向n-型漂移区2内突出。第二p+型区12从p型基区4与n型电流扩散区3的界面沿深度方向贯穿n型电流扩散区3，并且向n-型漂移区2内突出。第一p+型区11、第二p+型区12的漏极侧端部的深度位置也可以是与n型电流扩散区3和n-型漂移区2的界面相同的深度位置。
对于实施方式3的碳化硅半导体装置的制造方法而言，只要在实施方式1的碳化硅半导体装置的制造方法中，将第一p+型区11和成为第二p+型区12的一部分的p+型部分区域12a的各深度设为比成为n型电流扩散区3的一部分的n型部分区域3a深即可。
以上，如所说明的那样，根据实施方式3，无论第一p+型区、第二p+型区的深度如何，均能获得与实施方式1、实施方式2一样的效果。
(实施方式4)
接着，对实施方式4的碳化硅半导体装置进行说明。实施方式4的碳化硅半导体装置的结构与实施方式1一样(参照图1)。实施方式4的碳化硅半导体装置的高浓度注入区13的杂质浓度分布曲线41与实施方式1的碳化硅半导体装置不同。具体来说，p型杂质浓度分布曲线41具有通过两次p型杂质的离子注入而形成的两个高斯分布形状(参照图19)。
更具体地说，高浓度注入区13具有存在两个山形的p型杂质浓度分布曲线41，所述两个山形在杂质浓度比构成p型基区4的p型碳化硅层22的杂质浓度高的峰13b、峰13c上沿深度方向具有高低差。即，p型杂质浓度分布曲线41在p型基区4的内部具有峰13b、峰13c，且杂质浓度从该峰13b、峰13c的各自位置起向基体两主面侧(源极侧和漏极侧)分别以预定的倾斜度降低。优选地，高浓度注入区13的峰13b、峰13c的各自的深度位置位于与实施方式1的峰13a一样的深度位置。
接着，对通过用于形成高浓度注入区13的p型杂质的离子注入而形成的p型杂质浓度分布曲线41进行详细说明。图19是示出实施方式4的碳化硅半导体装置的情况下在图1的剖切线A-A'上的杂质浓度分布曲线的特性图。应予说明，图19示出在高浓度注入区13的峰41b的深度位置是n+型源区5与p型基区4的界面的深度位置，高浓度注入区13与n+型源区5和p++型接触区6接触，且未设有第二p型基部4b的情况下的p型杂质浓度分布曲线41。在此，峰41b是高浓度注入区13的峰41b、峰41c之中，深度位置位于靠近n+型源区5的位置的峰。
以下，在图19的说明中，省略与图2重复的说明。图19的横轴是距离基体正面的深度，纵轴是杂质浓度。在图19中，除示出通过用于形成高浓度注入区13的p型杂质的离子注入而形成的p型杂质浓度分布曲线41以外，还示出通过用于形成n+型源区5的n型杂质的离子注入而形成的n型杂质浓度分布曲线42。通过用于形成n+型源区5的n型杂质的离子注入，从而在p型碳化硅层22形成n型杂质浓度分布曲线42。从基体正面起至n型杂质浓度分布曲线42与p型杂质浓度分布曲线41的交点40a为止的部分是n+型源区5。
另外，通过用于形成高浓度注入区13的p型杂质的离子注入，在p型碳化硅层22形成p型杂质浓度分布曲线41，该p型杂质浓度分布曲线41在与n型杂质浓度分布曲线42的峰42a相比距离基体正面更深的位置具有杂质浓度的峰41b、峰41c。p型杂质浓度分布曲线41的峰41b、峰41c分别是高浓度注入区13的杂质浓度分布曲线的峰13b、峰13c。另外，p型杂质浓度分布曲线41的杂质浓度从峰41b、峰41c的位置起向源极侧和漏极侧分别以预定的倾斜度按山形降低。并且，p型杂质浓度分布曲线41的杂质浓度在p型碳化硅层22与n-型碳化硅层21的界面40b处急剧降低，并且杂质浓度从该界面40b起向漏极侧以预定的倾斜度降低。
这样的p型杂质浓度分布曲线41与p型杂质浓度分布曲线31一样可通过进行p型杂质的离子注入而获得，若仅通过外延生长则无法获得。另外，优选地，p型碳化硅层22的杂质浓度和p型杂质浓度分布曲线41的峰41b、峰41c的杂质浓度分别为与实施方式1的p型碳化硅层22的杂质浓度和p型杂质浓度分布曲线31的峰31a相等的值。另外，在实施方式4中，示出了p型杂质浓度分布曲线41具有峰41b、峰41c的情况，但也可以具有多于两个的峰。
接着，对实施方式4的碳化硅半导体装置的制造方法进行说明。实施方式4的碳化硅半导体装置的制造方法中，用于形成高浓度注入区13的工序与实施方式1的碳化硅半导体装置的制造方法不同。具体来说，在用于形成高浓度注入区13的离子注入工序中，分两次进行了离子注入。
更具体地说，首先，与实施方式1一样，准备n+型碳化硅基板1，并依次进行直到p型碳化硅层22的形成工序为止的工序(参照图3～图8)。接着，以在p型碳化硅层22的内部的预定深度以预定厚度t1形成高浓度注入区13的方式，将p型杂质两次离子注入到整个p型碳化硅层22(参照图9)。对该离子注入而言，以不同的加速电压进行离子注入，并以使离子物质注入到p型碳化硅层22的内部的不同深度的方式进行。例如，在第一次离子注入中，调整加速电压，以使离子物质注入到与p型杂质浓度分布曲线41的峰41b对应的深度。另外，在第二次离子注入中，调整加速电压，以使离子物质注入到与p型杂质浓度分布曲线41的峰41c对应的深度。另外，也可以颠倒加速电压的顺序。即，也可以在第一次离子注入中，调整加速电压，以使离子物质注入到与峰41c对应的深度，在第二次离子注入中，调整加速电压，以使离子物质注入到与峰41b对应的深度。由此，例如，p型碳化硅层22之中，比高浓度注入区13更靠向漏极侧的部分成为上述的第一p型基部4a，比高浓度注入区13更靠向源极侧(相对于n+型碳化硅基板1侧的相反一侧)的部分成为上述的第二p型基部4b。由第一p型基部4a、第二p型基部4b和高浓度注入区13形成p型基区4。另外，在此，通过两次离子注入而形成了高浓度注入区13，但也可以通过多于两次的离子注入来形成高浓度注入区13。另外，具有p型杂质浓度分布曲线41的高浓度注入区13也能够通过将p型的不同的多个种类的离子物质进行离子注入来形成。
然后，与实施方式1一样，通过依次进行n+型源区5的形成工序以后的工序(参照图10～图14)，完成实施方式4的MOSFET。
以上，如所说明的那样，根据实施方式4，能够获得与实施方式1一样的效果。在实施方式4中，通过两次离子注入形成了实施方式1的高浓度注入区13，而实施方式2和实施方式3的高浓度注入区13也能够通过两次离子注入来形成。在该情况下也能够获得与实施方式2和实施方式3一样的效果。
(实施方式5)
接着，对实施方式5的碳化硅半导体装置进行说明。实施方式5的碳化硅半导体装置的结构与实施方式1一样(参照图1)。实施方式5的碳化硅半导体装置中，高浓度注入区13的杂质浓度分布曲线51与实施方式1的碳化硅半导体装置不同。具体来说，p型杂质浓度分布曲线51与实施方式4一样具有通过两次p型杂质的离子注入而形成的两个高斯分布形状(参照图20)。
图20是示出实施方式5的碳化硅半导体装置的情况下在图1的剖切线A-A'上的杂质浓度分布曲线的特性图。图20中的p型杂质浓度分布曲线51、n型杂质浓度分布曲线52、峰51b、峰51c、交点50a和界面50b分别与图19的p型杂质浓度分布曲线41、n型杂质浓度分布曲线42、峰41b、峰41c、交点40a和界面40b一样，因此省略说明。
p型杂质浓度分布曲线41的杂质浓度在界面40b处急剧降低，而p型杂质浓度分布曲线51的杂质浓度从峰51c的位置起向漏极侧以预定的倾斜度降低。另外，源极侧的峰51b是决定栅极阈值电压Vth的因素，峰51b的杂质浓度越高，则越能够提高(升高)栅极阈值电压Vth。漏极侧的峰51c是决定短沟道效应的因素，峰51c的位置越靠近n型电流扩散区3，则越能够抑制短沟道效应。
接着，对实施方式5的碳化硅半导体装置的制造方法进行说明。实施方式5的碳化硅半导体装置的制造方法中，用于形成第一p型基部4a、第二p型基部4b和高浓度注入区13的工序与实施方式4的碳化硅半导体装置的制造方法不同。具体来说，使n型碳化硅层22’外延生长来取代使p型碳化硅层22外延生长。通过在n型碳化硅层22’进行p型杂质的离子注入，来翻转为p型，由此形成第一p型基部4a、第二p型基部4b和高浓度注入区13。
更具体地说，首先，与实施方式1一样，准备n+型碳化硅基板1，并依次进行直到n型电流扩散区3的形成工序为止的工序(参照图3～图7)。接着，使n型碳化硅层22’外延生长在n-型碳化硅层21上。由于n型碳化硅层22’形成在与p型碳化硅层22一样的位置，因此省略图示。通过至此为止的工序，形成在n+型碳化硅基板1上依次堆积n-型碳化硅层21和n型碳化硅层22’而成的碳化硅基体(半导体晶片)10(参照图8)。
接着，以在n型碳化硅层22’的内部的预定深度按预定厚度t1形成高浓度注入区13的方式，将p型杂质两次离子注入到整个n型碳化硅层22’(参照图9)。该离子注入按与实施方式4一样的方法进行。但是，在实施方式5中，由于将n型碳化硅层22’翻转为p型，因此离子注入中的杂质的注入量变得比实施方式4多。n型碳化硅层22’的厚度是沟道长度L与n+型源区5的厚度(0.3μm以上且0.5μm以下程度)的总和。因此，通过注入深度不同的两次离子注入所形成的两个p型区重叠，由此n型碳化硅层22’被翻转为p型成为p型碳化硅层22。该p型碳化硅层22之中，比高浓度注入区13更靠向漏极侧的部分成为上述的第一p型基部4a，比高浓度注入区13更靠向源极侧(相对于n+型碳化硅基板1侧的相反一侧)的部分成为上述的第二p型基部4b。由第一p型基部4a、第二p型基部4b和高浓度注入区13形成p型基区4。另外，与实施方式4一样，也可以通过多于两次的离子注入来形成。p型杂质浓度分布曲线51也可以是近似于箱形分布(在深度方向上均匀的杂质浓度分布)的分布曲线，离子注入的次数优选在例如从两次至五次的范围。在该情况下，在p型杂质浓度分布曲线51上，在源极侧的峰51b与漏极侧的峰51c之间形成有一个以上的峰。另外，与实施方式4一样，具有p型杂质浓度分布曲线51的高浓度注入区13也能够通过将p型的不同的多个种类的离子物质进行离子注入来形成。
然后，与实施方式1一样，通过依次进行n+型源区5的形成工序以后的工序(参照图10～图14)，完成实施方式5的MOSFET。
以上，如所说明的那样，根据实施方式5，能够获得与实施方式1一样的效果。另外，也能够与实施方式2一样，使n型碳化硅层22’分两次外延生长。在该情况下，能够获得与实施方式2一样的效果。
(实施方式6)
接着，对实施方式6的碳化硅半导体装置进行说明。实施方式6的碳化硅半导体装置的结构与实施方式1相同(参照图1)。实施方式6的碳化硅半导体装置中，高浓度注入区13的杂质浓度分布曲线61与实施方式5的碳化硅半导体装置不同。具体来说，p型杂质浓度分布曲线61具有通过两次p型杂质的离子注入而形成的高度不同的两个高斯分布形状(参照图21)。
更具体地，高浓度注入区13具有存在两个山形的p型杂质浓度分布曲线61，所述两个山形在杂质浓度比构成p型基区4的p型碳化硅层22的杂质浓度高的峰13b、峰13c上沿深度方向具有高低差，并且深度位置不同。即，p型杂质浓度分布曲线61在p型基区4的内部具有峰13b、峰13c，并且峰13b、峰13c的深度位置不同。另外，在p型杂质浓度分布曲线61的杂质浓度从该峰13b、峰13c的各自位置起向基体两主面侧(源极侧和漏极侧)分别以预定的倾斜度降低。优选地，高浓度注入区13的峰13b、峰13c中的任意一个的深度位置位于与实施方式1的峰13a一样的深度位置。
接着，对通过用于形成高浓度注入区13的p型杂质的离子注入而形成的p型杂质浓度分布曲线61进行详细说明。图21是示出实施方式6的碳化硅半导体装置的情况下在图1的剖切线A-A'上的杂质浓度分布曲线的特性图。图21中的p型杂质浓度分布曲线61、n型杂质浓度分布曲线62、峰61b、峰61c、交点60a和界面60b分别与图19的p型杂质浓度分布曲线41、n型杂质浓度分布曲线42、峰41b、峰41c、交点40a和界面40b一样，因此省略说明。
另外，p型杂质浓度分布曲线61与p型杂质浓度分布曲线51一样，杂质浓度从峰51c的位置起向漏极侧以预定的倾斜度降低。另外，p型杂质浓度分布曲线61的峰61b、峰61c的深度位置与p型杂质浓度分布曲线51的峰51b、51c一样。源极侧的峰61b的杂质浓度比漏极侧的峰61c的杂质浓度高。具体来说，优选地，漏极侧的峰61c的杂质浓度为源极侧的峰61b的杂质浓度的10％～70％。
另外，在实施方式6中，示出了p型杂质浓度分布曲线61具有两个峰61b、峰61c的情况，但也可以具有多于两个的峰。在该情况下，最靠近源极侧的峰的杂质浓度比最靠近漏极侧的峰的杂质浓度高。具体来说，优选地，最靠近漏极侧的峰的杂质浓度为最靠近源极侧的峰的杂质浓度的10％～70％。另外，除最靠近源极侧的峰和最靠近漏极侧的峰以外的峰的杂质浓度可以均等，也可以随着靠近漏极侧而杂质浓度缓慢降低。
接着，对实施方式6的碳化硅半导体装置的制造方法进行说明。实施方式6的碳化硅半导体装置的制造方法中，离子注入的工序与实施方式5的碳化硅半导体装置的制造方法不同。具体来说，通过离子注入，形成具有杂质浓度在峰61b比在峰61c高的p型杂质浓度分布曲线61的高浓度注入区13。
更具体地说，首先，与实施方式5一样，准备n+型碳化硅基板1，并依次进行直到n型碳化硅层22’的形成工序为止的工序(参照图3～图8)。接着，以在n型碳化硅层22’的内部的预定深度以预定厚度t1形成高浓度注入区13的方式，将p型杂质两次离子注入到整个n型碳化硅层22’(参照图9)。对该离子注入而言，以不同的加速电压进行离子注入，并以使离子物质注入到n型碳化硅层22’的内部的不同深度的方式进行。此时，以使在n型碳化硅层22’的内部的浅的位置(靠近源极侧)的杂质浓度比在n型碳化硅层22’的内部的深的位置(靠近漏极侧)的杂质浓度高的方式进行离子注入。
由此，与实施方式5一样，n型碳化硅层22’被翻转为p型成为p型碳化硅层22，p型碳化硅层22之中，比高浓度注入区13更靠向漏极侧的部分成为上述的第一p型基部4a，比高浓度注入区13更靠向源极侧(相对于n+型碳化硅基板1侧的相反一侧)的部分成为上述的第二p型基部4b。由第一p型基部4a、第二p型基部4b和高浓度注入区13形成p型基区4。另外，与实施方式4一样，也可以通过多于两次的离子注入来形成。离子注入的次数与实施方式5一样，例如，优选在从两次至五次的范围。另外，与实施方式4一样，具有p型杂质浓度分布曲线61的高浓度注入区13也能够通过以离子方式注入p型的多种不同的离子来形成。
然后，与实施方式1一样，通过依次进行n+型源区5的形成工序以后的工序(参照图10～图14)，完成实施方式6的MOSFET。
以上，如所说明的那样，根据实施方式6，能够获得与实施方式1一样的效果。另外，根据实施方式6，在p型杂质浓度分布曲线中，源极侧的峰的杂质浓度比漏极侧的峰的杂质浓度高。由此，能够不改变栅极阈值电压和栅极阈值电压的偏差，而降低导通电阻。这是由于通过源极侧的峰的杂质浓度来决定栅极阈值电压，并将漏极侧的峰的杂质浓度设置在能够抑制短沟道效应的程度的低杂质浓度，由此能够抑制沟道电阻的上升。在此，短沟道效应是指由于缩短沟道长度，使得栅极阈值电压急剧降低。另外，也能够与实施方式2一样，使n型碳化硅层22’分两次外延生长。该情况下，能够获得与实施方式2一样的效果。
(实施例1)
接着，对在漏极-源极间的漏电流的产生频率进行了验证。图22是示出实施例1的碳化硅半导体装置的在漏极-源极间的漏电流的产生频率的特性图。图23是示出现有例的碳化硅半导体装置的在漏极-源极间的漏电流的产生频率的特性图。在图22、图23的纵轴示出在一片半导体晶片面内的漏电流的产生频率，在横轴示出基于一片半导体晶片面内形成的各产品(半导体芯片)的在漏极-源极间的漏电流Idds的大小(电流值)。在图22、图23的横轴，将在漏极-源极间的漏电流Idds为1×10-8A以下的情况表示为“～1×10-8A”。将在漏极-源极间的漏电流Idds比1×10xA大且在1×10x+1A以下的情况表示为“～1×10x+1A”(x＝-8～-4)。将在漏极-源极间的漏电流Idds比1×10-3A大的情况表示为“1×10-3A～”。
首先，按照上述的实施方式1的碳化硅半导体装置的制造方法，基于一片半导体晶片制作了多个在p型基区4的内部具备高浓度注入区13的MOSFET芯片(参照图1)(以下，称为实施例)。作为比较，基于一片半导体晶片制作了多个仅通过外延生长构成了p型基区104的现有结构的MOSFET芯片(参照图27)(以下，称为现有例1)。然后，对实施例和现有例1均测定多个MOSFET芯片的在漏极-源极间的漏电流Idds。将其结果示于图22、图23。根据图22、图23示出的结果，可确认在实施例中，通过在p型基区4的内部形成基于高浓度注入区13的杂质浓度分布曲线(参照图2)，从而与现有例1相比，能够大幅度降低在漏极-源极间的漏电流Idds的产生频率和漏电流Idds的大小。
(实施例2)
接着，对栅极阈值电压Vth的偏差进行了验证。图24是示出实施例2的碳化硅半导体装置的栅极阈值电压Vth的偏差的特性图。在图24的横轴示出沟道的载流子浓度的偏差的标准偏差σ，在纵轴示出以栅极阈值电压Vth＝5V来设计的情况下的栅极阈值电压Vth的偏差。在实施例2中，除了实施例1、现有例1之外，还按照上述实施方式4和实施方式6的碳化硅半导体装置的制造方法，基于一片半导体晶片制作了多个在p型基区4的内部具备高浓度注入区13的MOSFET芯片(以下，称为实施例2)。将测定上述的实施例1、实施例2和现有例1的栅极阈值电压Vth的偏差而得到的结果示于图24。
根据图24所示的结果，可确认在现有例1中，在一片半导体晶片面内，落入标准偏差的平均值±3σ内的p型基区104的杂质浓度的偏差为±30％。另外，可确认落入标准偏差的平均值±3σ内的栅极阈值电压Vth在3.5V～6.5V的范围内产生偏差。
另一方面，可确认在实施例1中，在一片半导体晶片面内，落入标准偏差的平均值±3σ内的p型基区4的杂质浓度的偏差与现有例1一样为±30％，但高浓度注入区13的杂质浓度的偏差为±10％。另外，可确认能够将落入标准偏差的平均值±3σ内的栅极阈值电压Vth抑制到4.4V～5.6V的范围内。
同样地，可确认在实施例2中，通过实施方式4和实施方式6的这两个实施方式，在一片半导体晶片面内，落入标准偏差的平均值±3σ内的p型基区4的杂质浓度的偏差与现有例1一样为±30％，但是高浓度注入区13的杂质浓度的偏差为±10％。另外，可确认能够将落入标准偏差的平均值±3σ内的栅极阈值电压Vth抑制在4.35V～5.65V的范围内。由此可知，通过在p型基区4的内部形成高浓度注入区13，从而使栅极阈值电压Vth的偏差受到高浓度注入区13的杂质浓度的偏差的限制。
另外，虽然省略了图示，但发明者确认，即使在按照上述的实施方式5的碳化硅半导体装置的制造方法所制作的MOSFET芯片中，也可获得与实施例2一样的效果。
(实施例3)
接着，对高浓度注入区13的峰13a的优选的深度位置进行了验证。图25是示出比较例1、比较例2的碳化硅半导体装置的p型基区的条件的说明图。图25的横轴是距离基体正面的深度，纵轴是杂质浓度。在图25中，深度＝0μm是源电极(未图示)与n+型源区35的界面。图25是示出比较例1、比较例2的碳化硅半导体装置的栅极阈值电压Vth与导通电阻之间关系的特性图。在现有例2和比较例1、比较例2中，将对栅极阈值电压Vth与导通电阻(RonA)之间的关系进行模拟而得到的结果示于图26中。
应予说明，现有例2和比较例1、比较例2中，由于沟道的载流子迁移率和栅极阈值电压Vth的沟道依存性彼此不同，因此在此进行定性地评价。现有例2和比较例1、比较例2的沟道的载流子迁移率分别统一为将沟道的载流子浓度设为2.0×1017/cm3的情况。由于现有例2和比较例1、比较例2的亚阈值电流值也各不相同，因此也定性地评价了栅极阈值电压Vth。将单元节距(单元的配置间隔)设为6.0μm，并将漏极电压Vd设定为20V。
现有例2和比较例1、比较例2的条件如下。如图25的(a)所示，现有例2具备杂质浓度分布在深度方向上均匀的p型基区34。p型基区34的厚度t0设为0.55μm，p型基区34与n型电流扩散区(未图示)的界面距离基体正面的深度D设为1.1μm。在图26中，示出分别在将p型基区34的杂质浓度设为1.5×1017/cm3、2.0×1017/cm3、2.5×1017/cm3和3.0×1017/cm3的条件下对栅极阈值电压Vth进行各种改变，并计算导通电阻值而得到的结果。
如图25的(b)所示，比较例1与现有例2的不同之处在于，使p型基区34的源极侧的部分(以下，称为第二部分)34b的杂质浓度比漏极侧的部分(以下，称为第一部分)34a的杂质浓度高。在图26中，示出分别在将p型基区34的第二部分34b的杂质浓度设为2.0×1017/cm3、2.5×1017/cm3和3.0×1017/cm3的条件下对栅极阈值电压Vth进行各种改变，并计算导通电阻值而得到的结果。另外，在图26中，分别示出将p型基区34的第一部分34a的杂质浓度设为1.0×1017/cm3的情况以及将p型基区34的第一部分34a的杂质浓度设为1.5×1017/cm3的情况。
如图25的(c)所示，比较例2与现有例2的不同之处在于，使p型基区34的源极侧的部分(以下，称为第二部分)34d的杂质浓度比漏极侧的部分(以下，称为第一部分)34c的杂质浓度低。在图26中，示出分别在将p型基区34的第一部分34c的杂质浓度设为2.0×1017/cm3、2.5×1017/cm3和3.0×1017/cm3的条件下对栅极阈值电压Vth进行各种改变，并计算导通电阻值而得到的结果。另外，在图26中，分别示出将p型基区34的第二部分34d的杂质浓度设为1.0×1017/cm3的情况以及将p型基区34的第二部分34d的杂质浓度设为1.5×1017/cm3的情况。
将比较例1、比较例2的p型基区34的第一部分的厚度t11、第二部分的厚度t12均设为同样的0.275μm。另外，虽然比较例1、比较例2均使p型基区34的杂质浓度分布曲线沿深度方向按阶梯状变化，但假定杂质浓度高的第二部分34b、第一部分34c是通过离子注入形成的高斯分布形状的杂质浓度分布曲线。即，假定比较例1、比较例2中的p型基区34的第二部分34b、第一部分34c是本发明的高浓度注入区13。
根据图26所示的结果，可确认在比较例1(以虚线41表示的线段)中，能够维持与现有例2相同程度的导通电阻特性。即，可知在发明中，优选将高浓度注入区13尽可能地配置在接近n+型源区5的深度位置。另一方面，可确认在比较例2(用单点划线和双点划线42表示的线段)中，在将栅极阈值电压Vth的条件设为相同的情况下，与现有例2相比导通电阻变高。因此，可知在本发明中，高浓度注入区13可以以成为从基体正面起算未到达p型基区4与n型电流扩散区3的界面的深度的深度位置(即，比比较例2浅的深度)的方式设置峰13a的深度位置。在本实施例中，示出了针对单元节距6μm的情况的模拟结果，但即使单元节距为例如1.5μm至10μm也可获得一样的效果。
在各个实施例1～实施例3中，以使用铝作为形成p型基区4和高浓度注入区13的p型掺杂剂(p型杂质)的情况为例进行了说明，但不限于此，即使在使用相对于碳化硅成为p型的上述p型掺杂剂的情况下也可获得一样的效果。另外，在使p型基区4外延生长时使用的p型掺杂剂与在通过离子注入来形成高浓度注入区13时使用的p型掺杂剂即使是不同的离子物质，也可获得一样的效果。
以上内容中，本发明可以在不脱离本发明主旨的范围内进行各种变更，在上述各实施方式中，例如各部分的尺寸和/或杂质浓度等可根据所要求的规格等进行各种设定。另外，虽然在上述各实施方式中，以MOSFET为例进行了说明，但不限于此，也可以广泛地适用于通过基于预定的栅极阈值电压进行栅极驱动控制，来使电流导通和切断的各种碳化硅半导体装置。作为栅极被驱动控制的碳化硅半导体装置，可列举例如IGBT(Insulated GateBipolar Transistor：绝缘栅型双极晶体管)等。另外，虽然在上述各实施方式中，以使用碳化硅作为宽带隙半导体的情况为例进行了说明，但也可以适用于除碳化硅以外的例如氮化镓(GaN)等宽带隙半导体。另外，虽然在各实施方式中，将第一导电型设为n型，将第二导电型设为p型，但本发明即使将第一导电型设为p型，将第二导电型设为n型也一样成立。该情况下，也可以在n型基区的内部，通过离子注入，以与图2的p型杂质浓度分布曲线一样的杂质浓度分布曲线来形成n+型的高浓度注入区。
产业上的可利用性
如以上所述，本发明的碳化硅半导体装置和碳化硅半导体装置的制造方法对于电力转换装置和/或各种产业用机器等的电源装置等中使用的功率半导体装置是有用的，特别适用于沟槽栅结构的碳化硅半导体装置。

Claims (18)

1.一种碳化硅半导体装置，其特征在于，具备：
第一导电型的第一外延生长层，设置在碳化硅基板的正面；
第二导电型的第二外延生长层，设置在所述第一外延生长层的相对于所述碳化硅基板侧的相反一侧；
第二导电型的第一半导体区，选择性地设置在所述第二外延生长层的内部，并且杂质浓度比所述第二外延生长层的杂质浓度高；
第一导电型的第二半导体区，选择性地设置在所述第二外延生长层的内部的比所述第一半导体区浅的位置；
沟槽，贯穿所述第二半导体区、所述第一半导体区和所述第二外延生长层而到达所述第一外延生长层；
栅电极，隔着栅绝缘膜而设置在所述沟槽的内部；
第一电极，与所述第二半导体区和所述第二外延生长层接触；以及
第二电极，设置在碳化硅基板的背面，
所述第一半导体区具有形成为多个沿深度方向具有杂质浓度的高低差的山形的第二导电型杂质浓度分布曲线，该第二导电型杂质浓度分布曲线的多个峰的杂质浓度比所述第二外延生长层的杂质浓度高。
2.根据权利要求1所述的碳化硅半导体装置，其特征在于，所述第二导电型杂质浓度分布曲线的杂质浓度在所述第二外延生长层与所述第一外延生长层的边界处急剧降低。
3.根据权利要求1或2所述的碳化硅半导体装置，其特征在于，所述第二导电型杂质浓度分布曲线的杂质浓度的所述峰位于比所述第二外延生长层与所述第一外延生长层的边界更靠向所述第一电极侧。
4.根据权利要求1或2所述的碳化硅半导体装置，其特征在于，所述第一半导体区沿与所述碳化硅基板的正面平行的方向均匀地设置。
5.根据权利要求1或2所述的碳化硅半导体装置，其特征在于，在所述第一外延生长层的内部，还具备杂质浓度比所述第一外延生长层的杂质浓度高的第一导电型的第三半导体区，
所述第三半导体区与所述第二外延生长层接触，并且从与所述第二外延生长层的边界起到达比所述沟槽的底面更靠向所述第二电极侧的深的位置。
6.根据权利要求5所述的碳化硅半导体装置，其特征在于，还具备第二导电型的第四半导体区，所述第四半导体区选择性地设置在所述第三半导体区的内部，并覆盖所述沟槽的底面。
7.根据权利要求6所述的碳化硅半导体装置，其特征在于，所述第四半导体区从所述沟槽的底面沿深度方向贯穿所述第三半导体区。
8.根据权利要求5所述的碳化硅半导体装置，其特征在于，还具备第二导电型的第五半导体区，所述第五半导体区在相邻的所述沟槽间，以与所述第二外延生长层接触的方式设置于所述第三半导体区的内部。
9.根据权利要求8所述的碳化硅半导体装置，其特征在于，所述第五半导体区沿深度方向贯穿所述第三半导体区。
10.一种碳化硅半导体装置，其特征在于，具备：
第一导电型的第一外延生长层，设置在碳化硅基板的正面；
第二导电型的第一半导体区，选择性地设置在所述第一外延生长层的内部；
第一导电型的第二半导体区，选择性地设置在所述第一外延生长层的内部的比所述第一半导体区浅的位置；
沟槽，贯穿所述第二半导体区和所述第一半导体区而到达所述第一外延生长层；
栅电极，隔着栅绝缘膜而设置在所述沟槽的内部；
第一电极，与所述第二半导体区和所述第一外延生长层接触；以及
第二电极，设置在碳化硅基板的背面，
所述第一半导体区具有以多个峰的形式形成为多个沿深度方向具有高低差的山形的第二导电型杂质浓度分布曲线。
11.根据权利要求10所述的碳化硅半导体装置，其特征在于，在所述多个峰之中，所述第一电极侧的峰的杂质浓度比所述第二电极侧的峰的杂质浓度高。
12.一种碳化硅半导体装置的制造方法，其特征在于，包括：
第一工序，在碳化硅基板的正面形成第一导电型的第一外延生长层；
第二工序，在所述第一外延生长层上形成第二导电型的第二外延生长层；
第三工序，通过离子注入，在所述第二外延生长层的内部选择性地形成杂质浓度比所述第二外延生长层的杂质浓度高的第二导电型的第一半导体区；
第四工序，在所述第二外延生长层的内部的比所述第一半导体区浅的位置选择性地形成第一导电型的第二半导体区；
第五工序，形成贯穿所述第二半导体区、所述第一半导体区和所述第二外延生长层而到达所述第一外延生长层的沟槽；
第六工序，形成隔着栅绝缘膜而设置在所述沟槽内部的栅电极；
第七工序，形成与所述第二半导体区和所述第二外延生长层接触的第一电极；以及
第八工序，在所述碳化硅基板的背面形成第二电极，
在所述第三工序中，通过多次的离子注入形成所述第一半导体区，所述第一半导体区具有形成为多个沿深度方向具有杂质浓度的高低差的山形的第二导电型杂质浓度分布曲线，该第二导电型杂质浓度分布曲线的多个峰的杂质浓度比所述第二外延生长层的杂质浓度高。
13.根据权利要求12所述的碳化硅半导体装置的制造方法，其特征在于，在所述第三工序中，以能够使所述第二导电型杂质浓度分布曲线的杂质浓度的所述峰形成在比离子注入面更深的位置的加速电压来进行所述离子注入。
14.根据权利要求12所述的碳化硅半导体装置的制造方法，其特征在于，在所述第三工序之后且在所述第四工序之前，还包括在所述第二外延生长层上形成第二导电型的第三外延生长层的工序。
15.根据权利要求14所述的碳化硅半导体装置的制造方法，其特征在于，在所述第三工序中，以能够使所述第二导电型杂质浓度分布曲线的杂质浓度的所述峰形成在离子注入面以下的深度位置的加速电压来进行所述离子注入。
16.根据权利要求12所述的碳化硅半导体装置的制造方法，其特征在于，在所述第三工序中，以能够使所述第二导电型杂质浓度分布曲线的杂质浓度的所述峰形成在比所述第二外延生长层与所述第一外延生长层的边界更靠向所述第一电极侧的深度位置的加速电压来进行所述离子注入。
17.一种碳化硅半导体装置的制造方法，其特征在于，包括：
第一工序，在碳化硅基板的正面形成第一导电型的第一外延生长层；
第二工序，通过离子注入，在所述第一外延生长层的内部选择性地形成第二导电型的第一半导体区；
第三工序，在所述第一外延生长层的内部的比所述第一半导体区浅的位置选择性地形成第一导电型的第二半导体区；
第四工序，形成贯穿所述第二半导体区和所述第一半导体区而到达所述第一外延生长层的沟槽；
第五工序，形成隔着栅绝缘膜而设置在所述沟槽的内部的栅电极；
第六工序，形成与所述第二半导体区和所述第一外延生长层接触的第一电极；以及
第七工序，在所述碳化硅基板的背面形成第二电极，
在所述第二工序中，通过多次的离子注入形成所述第一半导体区，所述第一半导体区具有以多个峰的形式形成为多个沿深度方向具有高低差的山形的第二导电型杂质浓度分布曲线。
18.根据权利要求17所述的碳化硅半导体装置的制造方法，其特征在于，在所述第二工序中形成所述第一半导体区，所述第一半导体区具有在所述多个峰之中，所述第一电极侧的峰的杂质浓度比所述第二电极侧的峰的杂质浓度高的第二导电型杂质浓度分布曲线。
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