JP6135178B2 - 超接合半導体装置の製造方法 - Google Patents

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Description

この発明は、ＭＯＳＦＥＴなどのパワー半導体装置に関し、特に、ドリフト層として半導体基板の主面と垂直方向に伸び、主面に平行な方向にｎ型カラムおよびｐ型カラムを交互に隣接配置させる超接合構造（並列ｐｎカラム構造：スーパージャンクションとも言う）を有する超接合半導体装置の製造方法に関する。
一般に、半導体装置は電極が半導体基板の片面に形成された横型の素子と、半導体基板の両面に電極を有する縦型の素子に分類される。縦型半導体装置は、オン状態のときにドリフト電流が流れる方向と、オフ状態のときに逆バイアス電圧による空乏層が伸びる方向とが同じである。通常のプレーナ型のｎチャネル縦型ＭＯＳＦＥＴでは、高抵抗のｎ−ドリフト層の部分はオン状態のときに、縦方向にドリフト電流を流す領域として働く。従って、このｎ−ドリフト層の電流経路を短くすれば、ドリフト抵抗が低くなるのでＭＯＳＦＥＴの実質的なオン抵抗を下げることができるという効果が得られる。
その一方で、高抵抗のｎ−ドリフト層の部分は、オフ状態のときには空乏化して耐圧を高める。従って、ｎ−ドリフト層が薄くなると、ｐベース領域とｎ−ドリフト層との間のｐｎ接合から進行するドレイン−ベース間に広がる空乏層の幅が狭くなり、耐圧低下を招く。逆に耐圧の高い半導体装置では、ｎ−ドリフト層が厚いため、オン抵抗が大きくなり、導通損失が増えてしまう。このように、オン抵抗と耐圧との間には、トレードオフ関係がある。
このトレードオフ関係はＩＧＢＴやバイポーラトランジスタやダイオード等の半導体装置においても同様に成立することが知られている。
上述のドレードオフ関係による問題の解決法として、ドリフト層を、不純物濃度を高めたｎ型領域１０１とｐ型領域１０２とを交互に繰り返し接合した構成の並列ｐｎ層１２０とした超接合（Ｓｕｐｅｒ Ｊｕｎｃｔｉｏｎ ： ＳＪ）半導体装置が、特許文献１や特許文献２などに記載されいる。
図１４（ｈ）は、従来の超接合半導体装置の要部断面図である。第１主面（表面）に配置される素子表面構造２５０として、ｐベース領域２２５、ｐ＋コンタクト領域２２３、ｎ＋ソース領域２２４、ゲート電極２３１、絶縁膜２３２およびソース電極２３３が設けられている。
第２主面（裏面）には、ｎ＋ドレイン領域２１０に接するドレイン電極２１１が設けられている。並列ｐｎ層１５０は、素子表面構造２５０とｎ＋ドレイン領域２１０との間に設けられている。
このような構造の超接合半導体装置５００では、並列ｐｎ層１５０の不純物濃度が高くても、オフ状態のときに、空乏層が、並列ｐｎ層の縦方向に伸びる各ｐｎ接合から横方向に広がり、ドリフト層全体を空乏化するため、高耐圧化を図ることができる。
超接合半導体装置５００を製造する方法として、主に２つの方法が知られている。
前記の特許文献１ではエピタキシャル成長とイオン注入を繰り返しすことにより超接合を形成する方法が、開示されている。この方法を多段エピ方式と称する。
図１３および図１４は、多段エピタキシャル方法で形成した従来の超接合半導体装置の製造方法であり、工程順に示した要部製造工程断面図である。
（１）図１３（ａ）に示すように、ｎ＋Ｓｉ基板１１０の上に高抵抗な半導体エピタキシャル層１２０を形成する。
（２）図１３（ｂ）に示すように、半導体エピタキシャル層１２０の表面側にリン１２１ａをインプラ（イオン注入）し、ｎ型インプラ領域１２１を形成する。
（３）図１３（ｃ）に示すように、半導体エピ層１２０表面にレジスト１３０を塗布し、フォトリソグラフィ法によりパターニングを行なう。
（４）図１３（ｄ）に示すように、レジスト１３０と半導体エピタキシャル層１２０の表面側からボロン１２２ａをインプラし、ｐ型インプラ領域１２２を形成する。
（５）図１３（ｅ）に示すように、レジスト１３０を剥離する。
（６）図１３（ｆ）に示すように、上記手順（１）〜（５）の工程を、例えば、６回繰り返した後、もう一度半導体エピタキシャル層１２０を形成する。
（７）図１４（ｇ）に示すように、エピタキシャル成長時の温度より高い１１５０℃〜１２００℃程度の温度で熱処理（ドライブ）を行い、ｎ型インプラ領域１２１、ｐ型インプラ領域１２２のリン１２１ａとボロン１２２ａを拡散させることで、各インプラ領域を縦方向につなげてｎ型半導体層１２３（ｎ型カラム）およびｐ型半導体層１２４（ｐ型カラム）を形成する。
このｎ型半導体層１２３、ｐ型半導体層１２４では点線の箇所１４０の不純物濃度が高く、点線で挟まれた中央部分１４１の不純物濃度は低くなる。
（８）図１４（ｈ）に示すように、通常のＭＯＳＦＥＴ工程により、素子表面構造２５０を構成するｐベース領域２２５，ｐ＋コンタクト領域２２３，ｎ＋ソース領域２２４、ゲート電極２３１、酸化膜２３２、ソース電極２３３およびｎ＋ドレイン領域２１０（ｎ＋Ｓｉ基板１１０）上にドレイン電極２１１を形成して従来の超接合半導体装置５００が完成する。
また、特許文献２には、超接合構造を製造する前記とは別の方法として、ｎ＋基板上にｎ型層をエピタキシャル成長し、そこにトレンチ溝を掘って、そのトレンチ溝内部にｐ型層をエピタキシャル成長する方法が開示されている。この方法をトレンチ埋め込み方式と称する。
さらに、特許文献３には、Ｅｏｆｆとｄｖ／ｄｔとのトレードオフを改善する超接合半導体装置が開示されている。超接合半導体装置において、超接合の表面側（第１主面側）の不純物濃度を１．５〜２．０倍程度に増やして高濃度層（例えば、高濃度ｎ型半導体層）を形成し、超接合半導体装置のゲートに接続する外部のゲート抵抗を変えずに、ターンオフ動作時の空乏層を広がり難くすることで、Ｅｏｆｆとｄｖ／ｄｔとのトレードオフ改善を達成している。
ここでのＥｏｆｆとターンオフ時のｄＶ／ｄｔの関係を説明する。超接合半導体装置のゲートに外部から接続するゲート抵抗（回路抵抗）を大きくして、ターンオフ時のｄＶ／ｄｔを小さくして電磁ノイズを抑制することが行なわれている。しかし、ゲート抵抗を大きくするとターンオフ時に超接合半導体装置のミラー容量を含むゲート容量からの電荷の引く抜き時間が長くなり、ターンオフ損失（Ｅｏｆｆ）が増大する。そのため、Ｅｏｆｆとｄｖ／ｄｔはトレードオフの関係にある。この特許文献３では、ゲート抵抗を増やさずに、ｄＶ／ｄｔを小さくし、Ｅｏｆｆとｄｖ／ｄｔとのトレードオフを改善できる素子構造が記載されている。この素子構造においては、超接合の並列ｐｎ層を多段エピタキシャル法を用いて形成し、その最上段に位置する箇所に高濃度層を形成する方法が記載されている。また、別の方法として、低濃度のエピタキシャル層上に高濃度層のエピタキシャル層を形成する。その後にトレンチ埋め込み方式を用いて、ｐ型半導体層をトレンチ溝に埋め込んで超接合である並列ｐｎ層を形成する。これにより、並列ｐｎ層の上部にエピタキシャル層からなる高濃度層が配置される。ということが記載されている。
また、特許文献４では、寄生ダイオードの逆回復電流をソフトリカバリー化するために並列ｐｎ層の下部に高濃度のｎ型バッファ層を設けるＭＩＳＦＥＴについて記載されている。このバッファ層はプロトン、ヘリウムなどの重粒子をドナー化することで形成される。また、これらの重粒子はライフタイムキラーとしても働く。
また、特許文献５では、超接合ＭＯＳＦＥＴの並列ｐｎ層にライフタイムキラーを導入するためにプロトンやヘリウムなどの重粒子照射を行ない結晶欠陥を形成することでライフタイムを制御している。この重粒子照射の深さを最適にすることで寄生ダイオードの逆回復時間と漏れ電流を共に小さくすることが記載されている。
また、特許文献６では、アスペクト比が８以上の深いトレンチ溝の側壁に複数回の斜めイオン注入を行い、その後トレンチ溝内を逆導電型の半導体層で埋め込むことで深さ方向に長い並列ｐｎ層を形成できることが記載されている。
特開２００１−１１９０２２号公報 米国特許第５２１６２７５号 ＷＯ２０１１／０９３４７３号パンフレット 特開２０１２−１４２３３０号公報 ＷＯ２０１０／０２４４３３号パンフレット 特開２００７−２３５０８０号公報
しかし、前記の特許文献３に記載されているように多段エピタキシャル方式を用いた場合には、前述の通り図１３から図１４に記載の（１）エピタキシャル成長、（２）イオン注入、（３）パターニング、および（４）イオン注入という４つの工程を６回程度繰り返すため、工程が長くなり、コストが高くなるという課題があった。
一方、トレンチ埋め込み方式を用いて、均一な不純物濃度である高濃度層の形成をエピタキシャル法で行なうと、コストが高くなるという課題がある。また、エピタキシャル法では高濃度層の不純物濃度や厚みを高精度に制御することは困難である。
また、前記の特許文献１では、ＥｏｆｆとｄＶ／ｄｔとのトレードオフは寄生ダイオードについてであり、ＭＯＳＦＥＴのゲート抵抗を可変したときのターンオフ時のＥｏｆｆとｄＶ／ｄｔとのトレードオフ関係を改善することについては記載されていない。
また、特許文献２、４、６では、並列ｐｎ層の上部に高濃度層を設けて、ゲート抵抗を可変したときのＥｏｆｆとｄＶ／ｄｔとのトレードオフ関係を改善することについては記載されていない。
また、特許文献５では、重粒子照射はライフタイムを制御するためのものであり、ドナー化については触れていない。
この発明の目的は、前記の課題を解決して、トレンチ埋め込み法を用いて、高濃度層を高精度に形成できて、ＥｏｆｆとｄＶ／ｄｔとのトレードオフ関係の改善ができる超接合半導体装置の製造方法を提供することにある。
前記の目的を達成するために、特許請求の範囲の請求項１に記載の発明によれば、高濃度の半導体基板上に該半導体基板より低濃度の第１導電型の第１半導体層をエピタキシャル成長で形成する工程と、前記第１半導体層内に該第１半導体層の表面から前記半導体基板に向かってトレンチ溝を形成する工程と、前記トレンチ溝をエピタキシャル成長させた第２導電型の第２半導体層で埋め込み超接合である並列ｐｎ層を形成する工程と、前記並列ｐｎ層の表面層に素子表面構造を形成する工程と、前記素子表面構造を形成する工程の後、前記半導体基板の裏面を研削し該半導体基板の厚さを薄くする工程と、前記半導体基板の厚さを薄くする工程の後、前記半導体基板の裏面側から、前記素子表面構造下の前記並列ｐｎ層へ重粒子照射して重粒子照射層を形成する工程と、熱処理して前記重粒子照射によって形成された前記重粒子照射層の重粒子をドナー化し前記第２半導体層の不純物濃度より低く前記第１半導体層より不純物濃度が高い高濃度の第１導電型の第３半導体層を形成する工程と、を含み、前記薄い半導体基板の裏面側から、前記素子表面構造下の前記並列ｐｎ層へ重粒子照射して重粒子照射層を形成する工程において、並列ｐｎ層のｐ層上に遮蔽マスクの遮蔽部を配置し、該遮蔽マスクの開口部を前記並列ｐｎ層のｎ層上に配置して前記並列ｐｎ層への重粒子照射を前記遮蔽マスクを介して行い、前記遮蔽マスクの前記開口部は複数からなり、該開口部の大きさが前記ｎ層の中央に向かって小さくなる超接合半導体装置の製造方法とする。
また、特許請求の範囲の請求項２記載の発明によれば、請求項１に記載の発明において、前記重粒子照射層が、前記素子表面構造下から前記並列ｐｎ層の下端までの距離の１／２以下の範囲で前記素子表面構造の下に配置されるとよい。
また、特許請求の範囲の請求項３記載の発明によれば、請求項２に記載の発明において、前記重粒子照射層が前記素子表面構造下から前記並列ｐｎ層の下端までの距離の１／４以下の範囲で前記素子表面構造の下に配置されるとよい。
また、特許請求の範囲の請求項４に記載の発明によれば、請求項１に記載の発明において、前記重粒子照射層の重粒子が前記熱処理でドナー化したときの平均ドナー濃度が、前記第１半導体層の不純物濃度の０．１倍〜２倍であるとよい。
また、特許請求の範囲の請求項５に記載の発明によれば、請求項１に記載の発明において、前記重粒子照射層が、加速エネルギーを変えて前記重粒子照射を複数回行なって形成されるとよい。
また、特許請求の範囲の請求項６に記載の発明によれば、請求項１に記載の発明において、前記素子表面構造を形成する工程が、前記第２半導体層に接して第２導電型の第３半導体層を形成する工程と、該第３半導体層の表面層に第１導電型の第４半導体層を形成する工程と、該第４半導体層と前記第１半導体層に挟まれた前記第２半導体層上にゲート絶縁膜を介してゲート電極を形成する工程とを含むとよい。
また、特許請求の範囲の請求項７に記載の発明によれば、請求項１〜６のいずれか一項に記載の発明において、前記重粒子がプロトンもしくはヘリウムイオンであるとよい。
また、特許請求の範囲の請求項８に記載の発明によれば、請求項１〜７のいずれか一項に記載の発明において、前記超接合半導体装置が、超接合ＭＯＳＦＥＴであるとよい。
この発明により、従来のような多段エピ方式で製造した場合のような、冗長な工程の繰り返しが無くなるために、工程が短縮化され低コスト化が可能になる。
また、超接合部表面側の不純物濃度を高めることにより、ｄＶ／ｄｔを小さくすることが可能になり、ｄＶ／ｄｔとＥｏｆｆとのトレードオフ関係を改善した素子を低コストで製造可能になる。
また、重粒子照射法を用いて、高濃度領域を形成することで、エピタキシャル層で形成した場合より、高濃度領域の不純物濃度および厚さを高精度に形成することができる。その結果、良品率の向上が図れて製造コストを低減できる。
この発明の第１実施例の超接合半導体装置１００の要部製造工程断面図である。 図１に続く、この発明の第１実施例の超接合半導体装置１００の要部製造工程断面図である。 図２に続く、この発明の第１実施例の超接合半導体装置１００の要部製造工程断面図である。 図３に続く、この発明の第１実施例の超接合半導体装置１００の要部製造工程断面図である。 図４に続く、この発明の第１実施例の超接合半導体装置１００の要部製造工程断面図である。 図５に続く、この発明の第１実施例の超接合半導体装置１００の要部製造工程断面図である。 図６に続く、この発明の第１実施例の超接合半導体装置１００の要部製造工程断面図である。 図７に続く、この発明の第１実施例の超接合半導体装置１００の要部製造工程断面図である。 図８に続く、この発明の第１実施例の超接合半導体装置１００の要部製造工程断面図である。 ストライプ状の開口部が所定のピッチで配列されたラインアンドスペース形状の酸化膜マスクの要部平面図である。 プロトンによる平均ドナー濃度とプロトンドーズ量の関係を示した図である。 この発明の第２実施例の超接合半導体装置２００の要部製造工程断面図である。 多段エピタキシャル方法で形成した従来の超接合半導体装置の要部製造工程断面図である。 図１３に続く、多段エピタキシャル方法で形成した従来の超接合半導体装置の要部製造工程断面図である。 図６の素子表面構造２９をトレンチゲート型ＭＯＳＦＥＴの素子表面構造２９ａとしたときの要部断面図である。 この発明の第３実施例の超接合半導体装置３００の図７に相当する要部製造工程断面図である。 図１６で用いた遮蔽マスクの要部平面図である。 この発明の第４実施例の超接合半導体装置４００の図７に相当する要部製造工程断面図である。 遮蔽マスクとドナー分布をそれぞれ示す図であり、（ａ）は遮蔽マスク４５の要部平面図、（ｂ）は（ａ）のＸ−Ｘ線で切断した箇所に相当するドナー分布図である。
実施の形態を以下の実施例で説明する。
図１〜図９は、この発明の第１実施例の超接合半導体装置１００の製造方法であり、工程順に示した要部製造工程断面図である。尚、本実施例は６００Ｖ耐圧クラスの超接合ＭＯＳＦＥＴを想定しているが、他の耐圧クラスの場合は膜厚・寸法などのパラメータを適宜調整すれば本発明を適用可能である。
また、以下の説明において、第1導電型をｎ型とし、第２導電型をｐ型としたが、導電型を逆にする場合もある。
（１）図１に示すように、例えば、数１００μｍの厚さのｎ型半導体基板１（シリコン）上に例えば、厚さ４５μｍ程度エピタキシャル成長させてｎ型半導体層２ａを形成し、さらにその上に酸化膜３（ＳｉＯ２）を成膜させる。
（２）図２に示すように、フォトリソグラフィ法によって酸化膜３をパターニングする。パターニングの形状としては、一例としては、図１０の平面図に示すような、ストライプ状の開口部４の幅Ｗが６μｍ、繰り返しピッチＴ（セルピッチ）１２μｍのラインアンドスペース形状とする。
（３）図３に示すように、ドライエッチング法によって、酸化膜３をマスクとして、酸化膜３の開口部４から露出した表面５をエッチング７し、表面５から深さＬが４０μｍ程度のトレンチ溝６を形成する。トレンチ溝６が形成されたｎ型半導体層２はｎ型カラムとなる。
（４）図４に示すように、トレンチ溝６の内部をエピタキシャル成長したｐ型半導体層８で埋めてｐ型カラムを形成する。
（６）図５に示すように、酸化膜３をＨＦ（フッ化水素酸）溶液などにより除去し、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）やエッチングなどにより上部のｐ型半導体層８を削り、ｎ型半導体層２（ｎ型カラム）とｐ型半導体層８（ｐ型カラム）の表面９，１０の高さを揃えて並列ｐｎ層３０ａ（並列ｐｎカラム構造）を形成する。
（６）図６に示すように、従来技術と同じＭＯＳＦＥＴ工程により，並列ｐｎ層３０ａの上部に素子表面構造２９を形成する。
この素子表面構造２９は、並列ｐｎ層の表面層でｐ型半導体層８上部に形成されたｐベース領域１１と、その表面層に形成されたｐ＋コンタクト領域１２、ｎ＋ソース領域１３を備える。また、ｎ型半導体層２とｎ＋ソース領域１３との間のｐベース領域１１の表面には、ゲート酸化膜１４を介して形成されたゲート電極１５を備えている。さらに、ゲート電極１５を覆うように形成された層間絶縁膜１６と、層間絶縁膜１６の開口部にｐ＋コンタクト領域１２およびｎ＋ソース領域１３に接するソース電極１７を備える。
この素子表面構造２９はプレーナゲート構造であるが図１５に示すようなトレンチゲート構造の素子表面構造２９ａであっても構わない。
この素子表面構造２９ａは、並列ｐｎ層の表面層に形成されたｐベース領域１１ａと、ｐベース領域１１ａの表面層に形成されたｐ＋コンタクト領域１２ａおよびｎ＋ソース領域１３ａを備える。また、ｐベース領域１１ａの表面からｎ型カラムに達するトレンチ１４ｂと、そのトレンチ１４ｂ内にゲート酸化膜１４ａを介して形成されたゲート電極１５ａを備えている。さらに、ゲート電極を覆うように形成された層間絶縁膜１６ａと、層間絶縁膜１６ａの開口部にｐ＋コンタクト領域１２ａおよびｎ＋ソース領域１３ａに接するソース電極１７ａを備える。並列ｐｎ層３０ａのうちトレンチ１４ｂ（素子表面構造２９ａ）より下に位置する個所が並列ｐｎ層３０となる。
（７）図７に示すように、ｎ型半導体基板１の裏面を研削・研磨により減らし全体を６０μｍ〜８０μｍ程度にする（この厚さは半導体装置の耐圧によって変わる）。研削・研磨後の裏面１ａ側からプロトン照射１８を行いｐベース領域１１下（素子表面構造２９下）に位置する並列ｐｎ層３０に、例えば、０．５ＭｅＶ程度の照射エネルギーでプロトン１９を打ち込み、プロトン照射層２０を形成する。照射されたプロトン１９が分布する箇所の前面には結晶欠陥２１による欠陥層２２が広がっている。
なお、素子表面構造２９ａとしてトレンチゲート構造を適用した場合には、照射したプロトンがゲート酸化膜に侵入する可能性があり、これは長期信頼性の面で望ましくない。よって、プロトン照射層２０の上端はゲート酸化膜１４ａの下端よりも下となるように照射エネルギーや減速材により調整することが望ましい。なお、プレーナゲート構造の素子表面構造２９の場合は、しきい値電圧変動や長期信頼性劣化などの影響が出ない範囲であれば、pベース領域１１にプロトン１９が侵入してももよい。
（８）図８に示すように、プロトン照射後、３５０〜４５０℃で熱処理を行い、欠陥層２２を回復させながらプロトン１９をドナー化して高濃度ｎ型半導体領域２３（プロトンドナー化領域）を形成する。尚、プロトン１９などによる重粒子照射層に形成された不純物準位は熱処理によってドナー化する。また、ドナー化には酸素や照射で発生した結晶欠陥なども関与する。
（９）図９に示すように、裏面１ａのｎ＋ドレイン領域２５（薄くなったｎ＋半導体基板１）上にドレイン電極２４を蒸着（あるいはスパッタ）で形成し、超接合半導体装置１００が完成する。
前記のような超接合半導体装置１００の製造方法により、従来技術の多段エピタキシャル方式で製造した場合のような、（１）エピタキシャル成長から（４）イオン注入までの工程の複数回の繰り返しが無くなり、工程が短縮化されコスト低減が可能となる。また、トレンチ埋め込み方式で製造した素子の課題であったゲート抵抗を可変したときのＥｏｆｆとｄｖ／ｄｔとのトレードオフ関係も改善できる。よって、Ｅｏｆｆとｄｖ／ｄｔとのトレードオフ関係を改善した低コストの超接合半導体装置１００を製造できる。
プロトン照射１８のパラメータについては、装置に依存するため実機において条件調整をする必要がある。図７に示すように、並列ｐｎ層３０をｐ型半導体層８とｐ型ベース領域１１が接する箇所８ａ（素子表面構造２９下）からｐ型半導体層８の下端８ｂ（並列ｐｎ層３０，３０ａの底面）までとした場合、並列ｐｎ層３０の深さ方向の長さＱはトレンチ溝６の深さＬからｐ型ベース領域１１とｐ型半導体層８が接する箇所の深さＲを差し引いた値となる。Ｌ＝４０μｍ、Ｒ＝８μｍとすると、Ｑ＝３２μｍとなる。プロトン照射層２０を、並列ｐｎ３０の表面３０ｂ（前記の箇所８ａ）から並列ｐｎ層３０の長さＱの１／２（１６μｍ）以下、好ましくは並列ｐｎ層３０の長さＱの１／４（８μｍ）以下の領域に形成し、熱処理により高濃度ｎ型半導体領域２３を形成することで良好なチャージバランスが得られて、耐圧低下を抑制できる。
高濃度ｎ型半導体領域２３の不純物濃度の調整はプロトンドーズ量で行い、高濃度ｎ型半導体領域２３の形成位置の調整はプロトンの照射エネルギーで行い、高濃度ｎ型半導体領域２３の厚みの調整は、照射エネルギーを変えて複数回プロトン照射することで行なう。
また、プロトンドーズ量としては、その平均ドナー濃度がｎ型半導体層２３の不純物濃度の０．１倍〜２．０倍となるように調整することが望ましい。つまり、高濃度ｎ型半導体領域２３の不純物濃度がｎ型半導体層２の１．１倍（１＋０．１）〜３倍（１＋２）に高めるとよい。こうすることで、チャージバランスがとれて、並列ｐｎ層３０の耐圧の低下を抑制することができる。さらに、ＥｏｆｆとｄＶ／ｄｔとのトレードオフ関係を改善される。
例えば、上記実施例のように耐圧６００Ｖ、開口部４の幅Ｗを６μｍでセルピッチ１２μｍで設計し、ｎ型半導体層２３の不純物濃度（形成時におけるドーピング濃度）を５．０×１０１５ｃｍ−３とする。前記したように、プロトンによる平均ドナー濃度をｎ型半導体層２３の不純物濃度の０．１〜２．０倍、すなわち０．５×１０１５ｃｍ−３〜１．０×１０１６ｃｍ−３にすればよい。つまり、高濃度ｎ型半導体領域２３の不純物濃度を５．５×１０１５ｃｍ−３〜１．５×１０１６ｃｍ−３にすればよい。この平均ドナー濃度は、ｐ型半導体層８が反転（ｎ転）しない濃度に設定する。平均ドナー濃度がｎ型半導体層２３の不純物濃度の０．１倍未満では、高濃度ｎ型半導体領域２３の不純物濃度が低すぎて、ＥｏｆｆとｄＶ／ｄｔとのトレードオフ関係の改善効果が小さい。また、２倍超にすると、並列ｐｎ層３０でのチャージバランスが崩れて耐圧低下を招く。このプロトンによる平均ドナー濃度が前記のｎ型半導体層２の不純物濃度に加算されて、高濃度ｎ型半導体領域２３が形成される。また、並列ｐｎ層３０の長さＱを前記したように３２μｍ程度とすると、この長さの、例えば、１／４、すなわち、並列ｐｎ層３０の上端（ｐベース領域１１の下端）から８μｍまでのｎ型半導体層２の箇所を前記のプロトンによる平均ドナー濃度（０．５×１０１５ｃｍ−３〜１．０×１０１６ｃｍ−３）に高めれば、耐圧低下を抑えてＥｏｆｆとｄＶ／ｄｔとのトレードオフ関係を大幅に改善できる。勿論、前記の１／４を１／２にした場合でもトレードオフ関係の改善効果はある。
図１１は、プロトンによる平均ドナー濃度（ｃｍ−３）とプロトンドーズ量（ｃｍ−２）の関係を示した図である。プロトンが分布する範囲(プロトン照射層２０の範囲)は、並列ｐｎ層３０の表面３０ｂから下方に８μｍの範囲である。この範囲に高濃度ｎ型半導体領域２３が形成されるとよい。また、プロトンによる平均ドナー濃度は、ドナー濃度の深さ方向の拡散プロファイルをＳＩＭＳ（二次イオン質量分析法）評価により求めた。
前記の図１１で示すグラフは、プロトン照射エネルギーが０．５ＭｅＶ、アニール温度が３５０℃、アニール時間が５時間の条件におけるデータである。前記のプロトンによる平均ドナー濃度（＝０．５×１０１５ｃｍ−３〜１．０×１０１６ｃｍ−３）を満たすプロトンドーズ量はグラフから３．０×１０１３ｃｍ−２〜１．５×１０１５ｃｍ−２となる。
また、高濃度ｎ型半導体領域２３の不純物濃度や厚さを変える場合は、プロトン照射エネルギーやアニール条件の調整が必要になる。つまり、プロトンドーズ量を変化させた場合のプロトンによるドナー濃度プロファイルを前記したようにＳＩＭＳ評価によって新規に取得し、図１１のようなグラフを作成すればよい。
また、同様の構造を実現する方法として、高濃度ｎ型半導体領域２３をエピタキシャル成長法により形成する方法がある。すなわち、前述の図１に示す手順において、ｎ型半導体基板１（シリコン）上に例えば、n型半導体層２aをエピタキシャル成長により形成する際に、ｎ型濃度の高めた高濃度ｎ型半導体領域２３をエピタキシャル成長させて形成する、という方法が周知である。しかしながら、この方法では、エピタキシャル成長法による濃度均一化が難しい問題があり、高濃度ｎ型半導体領域２３に±１０％以上の濃度バラつきが発生する。一方で、プロトン照射により形成すれば、この濃度バラつきは±５％以内とすることができ、エピタキシャル層で形成する場合より不純物濃度の精度を高めることができる。精度が上がることで限界設計が可能となり、超接合半導体装置が小型化され、また、精度が上がることで、良品率が向上して製造コストを低減できる。
また、高濃度ｎ型半導体領域２３を並列ｐｎ層３０の長さＱの１／２以下の範囲（好ましくは、１／４以下の範囲）に設けることで、耐圧低下を抑制して、ＥｏｆｆとｄＶ／ｄｔとのトレードオフ関係を改善することができる。
図１２は、この発明の第２実施例の超接合半導体装置２００の要部製造工程断面図である。この図１２は図７に相当する図である。第１実施例と異なるのは、照射粒子としてプロトン１８の代わりに、３Ｈｅ＋＋や４Ｈｅ＋＋などのヘリウム２７を用いている点である。この図は図７に相当する図である。この場合は、ドナー化に必要な温度はプロトン１８の時よりも高温（〜５００℃）になることから、電極へのダメージを考慮する必要がある。その一つの方法として、ドレイン電極２４やソース電極１７の形成前に粒子照射および熱処理を行なうとよい。
ヘリウム照射の場合もプロトン照射と同様の効果が期待できる。尚、図中の符号で２６はヘリウム照射、２８はヘリウム照射層である。
図１６および図１７は、この発明の第３実施例の超接合半導体装置３００の製造方法を説明する図であり、図１６は図７に相当する要部製造工程断面図、図１７は図１６で用いた遮蔽マスクの要部平面図である。
プロトン照射箇所をｎ型半導体層２に行い、ｐ型半導体層８にはアルミニウムからなる遮蔽マスク４１を用いて照射されないようにする。遮蔽マスク４１は、アルミニウムの他クロムや金など打ち込まれるイオンを遮るものであれば特に限定されるものではない。
これにより、ｐ型半導体層８にプロトンが照射されないことで、ｐ型不純物濃度の低下が発生しないので、実施例１の場合に比べてチャージバランスが良好になり、耐圧の確保が容易になるため、ｎ型半導体層２のｎ型不純物濃度を高くすることができる。
また、図１７において、符号の４２は遮蔽マスク４１の遮蔽部であり、４３は開口部である。遮蔽部４２は並列ｐｎ層の３０のｐ型半導体層８上に配置され、開口部４３は並列ｐｎ層３０のｎ型半導体層８上に配置される。
このような遮蔽マスク４１を用いることで、素子終端の耐圧領域をマスクすることができる。耐圧領域をマスクすることで、耐圧領域のドナー濃度が増加するのを防ぎ、耐圧低下を防止できる。
本実施例では、ｐ型半導体層８にプロトンが照射されないような遮蔽マスク４１を用いたが、素子終端の耐圧領域のみをマスクする遮蔽マスクを用いてプロトンを照射することも可能である。
図１８および図１９は、この発明の第４実施例の超接合半導体装置４００の製造方法を説明する図であり、図１８は図７に相当する要部製造工程断面図、図１９は遮蔽マスクとドナー分布をそれぞれ示す図であり、図１９（ａ）は遮蔽マスク４５の要部平面図、図１９（ｂ）は図１９（ａ）のＸ−Ｘ線で切断した箇所に相当するドナー分布図である。
遮蔽マスク４５において、並列ｐｎ層のｐ型半導体層８と接する箇所からｎ型半導体層２の中央に向かって、直径（面積）が小さくなる開口部４６を形成する。この遮蔽マスク４５を用いて、ｐ型半導体層８と接する箇所付近のｎ型半導体層２のドナー濃度を高くし、この箇所からｎ型半導体層２の中央に向かってドナー濃度を小さくなるようにして、高濃度ｎ型半導体領域２３（図９参照）を形成する。また、遮蔽マスク４５において、Ｑは大きな直径の開口部、Ｒは中の直径の開口部、Ｓは小さな直径の開口部である。この例では開口部４７の種類を３種類としたがこれに限るものではない。また、開口部４７の平面形状は円形に限ることはなく、三角形、四角形、多角形またはストライプ状などであっても構わない。いずれの場合でも、ｎ型半導体層２の中央に向かって面積が小さくなるような開口部４７を有する遮蔽マスク４５であればよい。また、ｎ型半導体層２の中央付近に開口部４７を設けない場合であってもよい。この場合、ｎ型半導体層２の中央付近には高濃度ｎ型半導体領域２３は形成されない。
この遮蔽マスク４５を用いて高濃度ｎ型半導体領域２３を形成することで、不純物量が同じ場合において、全面に均一にプロトンを照射する場合に比べ、ｐ型半導体層８とのｐｎ接合付近の不純物濃度を高くすることができる。これにより、ｐ型半導体層８とのｐｎ接合から高濃度ｎ型半導体領域２３に広がる空乏層の広がりはじめにおいて空乏層の広がりが抑制される。その結果、実施例１に比べターンオフ時のｄＶ／ｄｔが小さくなり、電磁ノイズを低減することができる。尚、図中の符号で４６は遮蔽部である。
また、前記の実施例３，４においても、実施例２のようにプロトン照射の代わりにヘリウム照射を用いても構わない。
１ ｎ型半導体基板（ドレイン領域となる）
１ａ 裏面
２ ｎ型半導体層（ｎ型カラム）
２ａ ｎ型半導体層（トレンチ溝形成前のエピタキシャル層）
３ 酸化膜
４，４３，４７ 開口部
５ 表面（エピタキシャル層）
６ トレンチ溝
７ エッチング
８ ｐ型半導体層（ｐ型カラム）
９ 表面（ｎ型カラム）
１０ 表面（ｐ型カラム）
１１，１１ａ ｐベース領域
１２，１２ａ ｐ＋コンタクト領域
１３，１３ａ ｎ＋ソース領域
１４，１４ａ ゲート酸化膜
１４ｂ トレンチ
１５，１５ａ ゲート電極
１６，１６ａ 層間絶縁膜
１７，１７ａ ソース電極
１８ プロトン照射
１９ プロトン
２０ プロトン照射層
２１ 結晶欠陥
２２ 欠陥層
２３ 高濃度ｎ型半導体領域
２４ ドレイン電極
２５ ｎ＋ドレイン領域
２６ ヘリウム照射
２７ ヘリウム
２８ ヘリウム照射層
２９ 素子表面構造（プレーナゲート型）
２９ａ 素子表面構造（トレンチゲート型）
３０ 並列ｐｎ層（素子表面構造２９下の箇所）
３０ａ 並列ｐｎ層（素子表面構造２９形成前）
４１，４５ 遮蔽マスク
４２，４６ 遮蔽部
１００，２００ 本発明の超接合半導体装置

Claims (8)

  1. 高濃度の半導体基板上に該半導体基板より低濃度の第１導電型の第１半導体層をエピタキシャル成長で形成する工程と、
    前記第１半導体層内に該第１半導体層の表面から前記半導体基板に向かってトレンチ溝を形成する工程と、
    前記トレンチ溝をエピタキシャル成長させた第２導電型の第２半導体層で埋め込み超接合である並列ｐｎ層を形成する工程と、
    前記並列ｐｎ層の表面層に素子表面構造を形成する工程と、
    前記素子表面構造を形成する工程の後、前記半導体基板の裏面を研削し該半導体基板の厚さを薄くする工程と、
    前記半導体基板の厚さを薄くする工程の後、前記半導体基板の裏面側から、前記素子表面構造下の前記並列ｐｎ層へ重粒子照射して重粒子照射層を形成する工程と、
    熱処理して前記重粒子照射によって形成された前記重粒子照射層の重粒子をドナー化し前記第１半導体層より不純物濃度が高い高濃度の第１導電型の第３半導体層を形成する工程と、
    を含み、
    前記薄い半導体基板の裏面側から、前記素子表面構造下の前記並列ｐｎ層へ重粒子照射して重粒子照射層を形成する工程において、
    並列ｐｎ層のｐ層上に遮蔽マスクの遮蔽部を配置し、該遮蔽マスクの開口部を前記並列ｐｎ層のｎ層上に配置して前記並列ｐｎ層への重粒子照射を前記遮蔽マスクを介して行い、
    前記遮蔽マスクの前記開口部は複数からなり、該開口部の大きさが前記ｎ層の中央に向かって小さくなることを特徴とする超接合半導体装置の製造方法。
  2. 前記重粒子照射層が、前記素子表面構造下から前記並列ｐｎ層の下端までの距離の１／２以下の範囲で前記素子表面構造の下に配置されることを特徴とする請求項１に記載の超接合半導体装置の製造方法。
  3. 前記重粒子照射層が前記素子表面構造下から前記並列ｐｎ層の下端までの距離の１／４以下の範囲で前記素子表面構造の下に配置されることを特徴とする請求項２に記載の超接合半導体装置の製造方法。
  4. 前記重粒子照射層の重粒子が前記熱処理でドナー化したときの平均ドナー濃度が、前記第１半導体層の不純物濃度の０．１倍〜２倍であることを特徴とする請求項１に記載の超接合半導体装置の製造方法。
  5. 前記重粒子照射層が、加速エネルギーを変えて前記重粒子照射を複数回行なって形成されることを特徴とする請求項１に記載の超接合半導体装置の製造方法。
  6. 前記素子表面構造を形成する工程が、前記第２半導体層に接して第２導電型の第３半導体層を形成する工程と、該第３半導体層の表面層に第１導電型の第４半導体層を形成する工程と、該第４半導体層と前記第１半導体層に挟まれた前記第２半導体層上にゲート絶縁膜を介してゲート電極を形成する工程とを含むことを特徴とする請求項１に記載の超接合半導体装置の製造方法。
  7. 前記重粒子がプロトンもしくはヘリウムイオンであることを特徴とする請求項１〜６のいずれか一項に記載の超接合半導体装置の製造方法。
  8. 前記超接合半導体装置が、超接合ＭＯＳＦＥＴであることを特徴とする請求項１〜７のいずれか一項に記載の超接合半導体装置の製造方法。
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US9614043B2 (en) 2012-02-09 2017-04-04 Vishay-Siliconix MOSFET termination trench
US9842911B2 (en) 2012-05-30 2017-12-12 Vishay-Siliconix Adaptive charge balanced edge termination
CN106030811B (zh) * 2013-12-30 2019-04-26 电子科技大学 一种功率半导体器件纵向超结漂移区结构的制作方法
US9887259B2 (en) 2014-06-23 2018-02-06 Vishay-Siliconix Modulated super junction power MOSFET devices
CN106575666B (zh) 2014-08-19 2021-08-06 维西埃-硅化物公司 超结金属氧化物半导体场效应晶体管
DE102015106979B4 (de) * 2015-05-05 2023-01-12 Infineon Technologies Austria Ag Halbleiterwafer und Verfahren zum Herstellen von Halbleitervorrichtungen in einem Halbleiterwafer
JP6611532B2 (ja) 2015-09-17 2019-11-27 ローム株式会社 半導体装置および半導体装置の製造方法
JP6557123B2 (ja) * 2015-11-26 2019-08-07 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
DE102015122833A1 (de) 2015-12-23 2017-06-29 Infineon Technologies Ag Verfahren zum Herstellen einer Halbleitervorrichtung
WO2019087341A1 (ja) * 2017-11-01 2019-05-09 新電元工業株式会社 半導体装置及び半導体装置の製造方法
CN110462839B (zh) * 2017-12-27 2023-07-07 新电元工业株式会社 Mosfet、mosfet的制造方法以及电力转换电路
JP7143085B2 (ja) * 2018-01-31 2022-09-28 三菱電機株式会社 半導体装置、電力変換装置及び半導体装置の製造方法
JP7207512B2 (ja) * 2018-01-31 2023-01-18 三菱電機株式会社 半導体装置、電力変換装置及び半導体装置の製造方法
JPWO2019224913A1 (ja) * 2018-05-22 2021-05-27 サンケン電気株式会社 半導体装置
JPWO2020129175A1 (ja) * 2018-12-19 2021-11-04 サンケン電気株式会社 半導体装置
CN113517332A (zh) * 2021-06-07 2021-10-19 西安电子科技大学 基于圆柱型超结区的复杂超结半导体器件及其制备方法
CN116613190B (zh) * 2023-06-02 2024-05-31 上海功成半导体科技有限公司 一种超结器件及电子器件

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1019720B (zh) 1991-03-19 1992-12-30 电子科技大学 半导体功率器件
JP3427609B2 (ja) * 1996-02-27 2003-07-22 富士電機株式会社 半導体装置の製造方法
JP2001119022A (ja) 1999-10-20 2001-04-27 Fuji Electric Co Ltd 半導体装置及びその製造方法
JP2007235080A (ja) 2006-01-31 2007-09-13 Fuji Electric Holdings Co Ltd 半導体装置の製造方法
JP5135759B2 (ja) * 2006-10-19 2013-02-06 富士電機株式会社 超接合半導体装置の製造方法
JP5320679B2 (ja) * 2007-02-28 2013-10-23 富士電機株式会社 半導体装置およびその製造方法
CN102138206B (zh) 2008-09-01 2014-03-12 罗姆股份有限公司 半导体装置及其制造方法
US9087893B2 (en) 2010-01-29 2015-07-21 Fuji Electric Co., Ltd. Superjunction semiconductor device with reduced switching loss
JP5748476B2 (ja) 2010-12-28 2015-07-15 ローム株式会社 半導体装置およびその製造方法
CN102867842B (zh) * 2011-07-05 2015-04-08 上海华虹宏力半导体制造有限公司 超级结器件及制造方法
CN102881723B (zh) * 2011-07-14 2016-06-08 上海华虹宏力半导体制造有限公司 一种半导体器件结构及其制作方法
JP5827063B2 (ja) * 2011-08-03 2015-12-02 ローム株式会社 半導体装置およびその製造方法
CN103035677B (zh) * 2011-09-30 2015-08-19 上海华虹宏力半导体制造有限公司 超级结结构、超级结mos晶体管及其制造方法

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