CN103890953A - 半导体元件 - Google Patents

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Abstract

在半导体元件(100)中，第2导电型的体区域(103)包括与第1碳化硅半导体层(102)的表面相连的第1体区域(103a)、和与第2导电型的体区域(103)的底面相连的第2体区域(103b)。第1体区域的杂质浓度是第2体区域的杂质浓度的2倍以上。作为沟道层的第1导电型的第2碳化硅半导体层(106)在与半导体基板(101)垂直的方向上具有杂质浓度的分布，与栅极绝缘膜(107)相连的一侧的杂质浓度小于与第1体区域(103a)相连的一侧的杂质浓度。

Description

半导体元件
技术领域
本发明涉及半导体元件，尤其是涉及高耐压用或者大电流用的碳化硅半导体元件(功率半导体器件)。
背景技术
与硅(Si)相比，碳化硅(SiC)是带隙大的高硬度的半导体材料，被适用于功率元件、环境耐受元件、高温工作元件或者高频元件等各种半导体装置中。尤其是，关注对半导体元件以及整流元件等功率元件的应用。采用了SiC的功率元件具有比起Si功率元件能够大幅降低电力损耗等的优点。此外，SiC功率元件有效利用这种特性，能够实现比Si功率元件更小型的半导体装置。
采用了SiC的功率元件中代表性的半导体元件是金属-绝缘体-半导体场效应晶体管(Metal-Insulator-Semiconductor Field-Effect Transistor：MISFET)。以下，有时将SiC的MISFET简称为“SiC-FET”。金属-氧化物-半导体场效应晶体管(Metal-Oxide-Semiconductor Field-EffectTransistor：MOSFET)是一种MISFET。
正在研究作为例如用于对电动机等负载进行驱动控制的功率变换器等中的开关元件来使用SiC-FET的情况。在采用MISFET作为功率变换器的开关元件的情况下，有时在MISFET截止的状态下有“逆流电流”流过。在一般的逆变器电路中，通过按照相对于MISFET反并联地外置连接续流二极管，来确保逆流电流的路径。在将SiC-FET适用于逆变器电路的情况下，选择由SiC构成的肖特基二极管作为续流二极管。
另一方面，MISFET在其构造上在内部具有pn结，在源极和漏极之间起到二极管的作用，因此被称作体二极管。在该MISFET的沟道处于截止状态时，若能采用内置于SiC-FET的pn结来进行通电，则能够削减适用于逆变器电路时外置的续流二极管，能够削减部件个数。但是，若在SiC的pn结中流动正向电流，则报告由于基底面位错而导致层叠缺陷增大这样的SiC固有的问题。若将内置于SiC-FET中的pn结二极管(体二极管)用作续流二极管，则电流在正方向上流过作为pn结的体二极管。若这种电流在SiC的pn结中流动，则认为由于体二极管所产生的双极性动作，SiC-FET的结晶恶化、例如pn结中的层叠缺陷会越来越大(参照例如专利文献1。)。
此外，若SiC-FET的结晶恶化继续，则体二极管的接通电压有可能会上升。此外，若将体二极管用作续流二极管，则由于pn结二极管的双极性动作，二极管从接通状态转移到断开状态时，有反向恢复电流流动。反向恢复电流产生恢复损耗，还会导致开关速度降低。
如上所述，在SiC-FET中，体二极管的通电有可能引起恢复损耗的增大或层叠缺陷的增大所引起的元件恶化，因此不能将该体二极管用作续流二极管。
在此，发明者等首先发明了如下的SiC-FET：通过将SiC-FET的沟道结构最优化，从而在沟道部内置二极管功能，在该SiC-FET处于断开状态时，不对体二极管进行通电，从而能够使电流从源电极经过内置的沟道部流到漏极(参照专利文献2)。由此，在搭载于逆变器电路等的情况下，能够削减外置的续流二极管，能削减部件个数。
在先技术文献
专利文献
专利文献1：JP特开2008-17237号公报
专利文献2：国际公开第2010/125819号
发明内容
发明所要解决的课题
在包括上述SiC-FET在内的各种晶体管中，例如在搭载于大电流驱动电路中时，期望如在接通时使大电流流过这样实现大电流化等特性的进一步改善。
本发明正是鉴于上述问题而提出的，其目的在于，在半导体元件中增大接通时的饱和电流。
尤其是，如发明者等首先发明的上述的SiC-FET那样，在沟道部中内置二极管功能的情况下，维持内置于沟道部中的二极管的特性的同时，增大作为晶体管而工作时的接通时的饱和电流。
用于解决课题的手段
为了实现上述目的，本发明的半导体元件的一个方式，具备：第1导电型的半导体基板；第1导电型的第1碳化硅半导体层，位于半导体基板的主面上；第2导电型的体区域，位于第1碳化硅半导体层内；第1导电型的杂质区域，位于体区域内；第1导电型的第2碳化硅半导体层，位于第1碳化硅半导体层上，且被配置成分别与体区域以及杂质区域的至少一部分相连；第2碳化硅半导体层上的栅极绝缘膜；栅极绝缘膜上的栅电极；第1欧姆电极，与杂质区域电连接；和第2欧姆电极，被设置于半导体基板的背面，第2导电型的体区域包括与第1碳化硅半导体层的表面相连的第1体区域、和与第2导电型的体区域的底面相连的第2体区域，第1体区域的杂质浓度是第2体区域的杂质浓度的2倍以上，第1导电型的第2碳化硅半导体层在与半导体基板垂直的方向上具有杂质浓度的分布，与栅极绝缘膜相连的一侧的杂质浓度小于与第1体区域相连的一侧的杂质浓度。
本发明的半导体元件的另一方式，具备：第1导电型的半导体基板；第1导电型的第1碳化硅半导体层，位于半导体基板的主面上；第2导电型的体区域，位于第1碳化硅半导体层内；第1导电型的杂质区域，位于体区域内；第1导电型的第2碳化硅半导体层，位于第1碳化硅半导体层上，且被配置成分别与体区域以及杂质区域的至少一部分相连；第2碳化硅半导体层上的栅极绝缘膜；栅极绝缘膜上的栅电极；第1欧姆电极，与杂质区域电连接；和第2欧姆电极，被设置于半导体基板的背面，第2导电型的体区域包括与第1碳化硅半导体层的表面相连的第1体区域、和与第2导电型的体区域的底面相连的第2体区域，第1体区域的杂质浓度是第2体区域的杂质浓度的2倍以上，第1导电型的第2碳化硅半导体层在与半导体基板垂直的方向上具有杂质浓度的分布，包括杂质浓度比与栅极绝缘膜相连的一侧的第1区域以及与第1体区域相连的一侧的第2区域都大的第3区域。
发明效果
根据本发明，由于沟道层以及体区域是如上所述的多层结构，因此能够得到增大导通时的饱和电流来实现大电流化的半导体元件。尤其是，在沟道部中内置了二极管的SiC半导体元件的情况下，不会损坏沟道部中内置的二极管特性，能够增大晶体管动作中导通时的饱和电流。
附图说明
图1为表示本发明的一实施方式的半导体元件的剖视图。
图2(a)为表示该半导体元件的注入区域的深度的变形例的主要部位剖视图，图2(b)为表示单位晶格的配置例的示意图，图2(c)为表示单位晶格的其他配置例的示意图。
图3(a)为表示该半导体元件的第1碳化硅半导体层的形成工序的图，图3(b)为表示第1体区域以及第2体区域的形成工序的图，图3(c)为表示杂质区域的形成工序的图，图3(d)为表示接触区域的形成工序的图，图3(e)为表示注入区域的形成工序的图。
图4(a)为表示该半导体元件的掩模去除以及活化退火工序的图，图4(b)为表示第1碳化硅半导体层的形成工序的图，图4(c)为表示栅电极的形成工序的图，图4(d)为表示层间绝缘膜的形成工序的图。
图5(a)为表示该半导体元件的接触孔的形成工序的图，图5(b)为表示用于形成源电极的镍膜的工序的图，图5(c)为表示源电极的形成工序的图，图5(d)为表示漏电极的形成工序的图，图5(e)为表示上部电极以及背面电极的形成工序的图。
图6为表示该半导体元件的体区域的剖面图的一例的图。
图7为作为参考例而制作的半导体元件(元件C)的剖视图。
图8为作为参考例制作的其他半导体元件(元件B)的剖视图。
图9(a)为元件B以及元件C的晶体管特性的比较图，图9(b)为沟道二极管特性的比较图。
图10(a)为本发明的一实施方式的半导体元件(元件A)和与参考例相关的元件B的晶体管特性的比较图，图10(b)为沟道二极管特性的比较图。
图11(a)为表示该半导体元件的注入区域的第1变形例的剖视图，图11(b)为表示第2变形例的剖视图。
图12(a)为表示该注入区域的第3变形例的剖视图，图12(b)为表示第4变形例的剖视图，图12(c)为表示第5变形例的剖视图。
图13(a)为表示该注入区域的第6变形例的剖视图，图13(b)为表示第7变形例的剖视图，图13(c)为表示第8变形例的剖视图。
图14为表示本发明的一实施方式的变形例的半导体元件的剖视图。
具体实施方式
本发明的一个方式的半导体元件具备：具备：第1导电型的半导体基板；第1导电型的第1碳化硅半导体层，位于半导体基板的主面上；第2导电型的体区域，位于第1碳化硅半导体层内；第1导电型的杂质区域，位于体区域内；第1导电型的第2碳化硅半导体层，位于第1碳化硅半导体层上，且被配置成分别与体区域以及杂质区域的至少一部分相连；第2碳化硅半导体层上的栅极绝缘膜；栅极绝缘膜上的栅电极；第1欧姆电极，与杂质区域电连接；和第2欧姆电极，被设置于半导体基板的背面，第2导电型的体区域包括与第1碳化硅半导体层的表面相连的第1体区域、和与第2导电型的体区域的底面相连的第2体区域，第1体区域的杂质浓度是第2体区域的杂质浓度的2倍以上，第1导电型的第2碳化硅半导体层在与半导体基板垂直的方向上具有杂质浓度的分布，与栅极绝缘膜相连的一侧的杂质浓度小于与第1体区域相连的一侧的杂质浓度。
在本方式中，第2碳化硅半导体层具有杂质浓度的分布，在栅极绝缘膜侧，杂质浓度比体区域侧小。因此，由于以下的理由，能够增大半导体元件的饱和电流。在半导体元件导通时，能将成为沟道层的第2碳化硅半导体层中靠近栅极绝缘膜的区域设为作为载流子的电子通过的路径。此时，由于具有杂质浓度越小该载流子移动度就越高的关系，因此成为载流子通过路径的靠近栅极绝缘膜的区域与其他区域相比，载流子移动度变高。其结果，能够增大半导体元件的饱和电流。
在本方式中，形成为体区域包括第1体区域和位于其下方的第2体区域，第1体区域的杂质浓度是第2体区域的2倍以上。因此，由于以下的理由，能够增大半导体元件的饱和电流。位于第1导电型的第1碳化硅半导体层中相邻的两个第2导电型的体区域之间的区域(称作JFET区域)串联连接在沟道区域上，在半导体元件导通时成为载流子通过区域。此时，JFET区域中的载流子的通过容易度与有效的JFET区域的宽度的大小有关。具体来说，JFET区域和体区域之间的pn结所引起的耗尽层向JFET区域侧的扩散越小，越能以较宽的范围确保大的有效JFET区域的宽度。根据本方式，由于第1以及第2体区域的杂质浓度的差异，从JFET区域与体区域之间的pn结向JFET区域侧延伸的耗尽层的扩散在第2体区域侧比第1体区域侧小。由此，相比第2体区域的杂质浓度与第1体区域的杂质浓度相同的情况，若从体区域的全长(深度)来看，能够以较宽的范围确保大的有效JFET区域的宽度。其结果，半导体元件的饱和电流变大。
在半导体元件中，第1导电型的第2碳化硅半导体层也可具有与栅极绝缘膜相连的低浓度层、和位于低浓度层的下方且杂质浓度比低浓度层高的高浓度层。
本发明的其他方式的半导体元件具备：具备：第1导电型的半导体基板；第1导电型的第1碳化硅半导体层，位于半导体基板的主面上；第2导电型的体区域，位于第1碳化硅半导体层内；第1导电型的杂质区域，位于体区域内；第1导电型的第2碳化硅半导体层，位于第1碳化硅半导体层上，且被配置成分别与体区域以及杂质区域的至少一部分相连；第2碳化硅半导体层上的栅极绝缘膜；栅极绝缘膜上的栅电极；第1欧姆电极，与杂质区域电连接；和第2欧姆电极，被设置于半导体基板的背面，第2导电型的体区域包括与第1碳化硅半导体层的表面相连的第1体区域、和与第2导电型的体区域的底面相连的第2体区域，第1体区域的杂质浓度是第2体区域的杂质浓度的2倍以上，第1导电型的第2碳化硅半导体层在与半导体基板垂直的方向上具有杂质浓度的分布，且包括杂质浓度比与栅极绝缘膜相连的一侧的第1区域以及与第1体区域相连的一侧的第2区域都大的第3区域。
也可以在第1导电型的第2碳化硅半导体层中，第1区域为与栅极绝缘膜相连的第1低浓度层，第3区域为位于低浓度层的下方且杂质浓度比第1低浓度层高的高浓度层，第2区域为位于高浓度层的下方且杂质浓度比高浓度层低的第2低浓度层。
第1导电型的第2碳化硅半导体层也可由第1低浓度层、高浓度层和第2低浓度层构成。
半导体元件也可以具有至少位于相邻的两个体区域之间的第1导电型的注入区域，注入区域形成得比第1体区域深。
由此，在第1体区域侧，限制耗尽层向JFET区域侧的扩散，因此能够横跨体区域的全长(深度)确保有效的JFET区域的宽度较宽，能够使半导体元件的饱和电流更大。
注入区域也可形成为比第2体区域深。
此外，注入区域也可形成为比第2体区域浅。
从与半导体基板垂直的方向来看时，注入区域也可与第1体区域的至少一部分重叠。
由此，由于JFET区域完全被注入区域覆盖，因此能够可靠地限制从第1体区域与JFET区域之间的pn结延伸的耗尽层向JFET区域侧的扩散。
从与半导体基板垂直的方向来看时，注入区域也可与杂质区域的至少一部分重叠。由此，由于杂质区域与沟道区域的整体重叠，因此沟道的阈值设计变得容易。
注入区域也可以具有与杂质区域相连的第1注入区域、和与注入区域的底面相连的第2注入区域，第1注入区域的杂质浓度是第2体区域的杂质浓度的2倍以上。由此，能够兼顾高浓度的体区域和耗尽层向JFET区域侧的扩散的限制。
也可通过对离子注入的剂量以及剂能量进行控制，连续地形成注入区域。由此谋求工序的简化。
以第1欧姆电极为基准的第2欧姆电极以及施加到栅电极的电位分别为Vds以及Vgs，栅极阈值电压为Vth，在Vgs≥Vth的情况下，电流经由第2碳化硅半导体层从第2欧姆电极流向第1欧姆电极，在0伏特≤Vgs＜Vth的情况下，随着Vds变得小于0伏特，在电流开始从体区域流向第1碳化硅半导体层之前，电流也可从第1欧姆电极经由第2碳化硅半导体层流向第2欧姆电极。
由此，在第2碳化硅半导体层中杂质浓度大的体区域侧，通过调整该杂质浓度等，在半导体元件截止时，在由体区域和第1碳化硅半导体层构成的体二极管导通之前，电流能够经过成为沟道层的第1碳化硅半导体层而从第1欧姆电极流向第2欧姆电极。因此，能够起到沟道部内置了二极管功能的半导体元件的作用。其结果，能够使饱和电流增大的同时，抑制由于对体二极管的通电而引起的SiC-FET的结晶恶化和恢复损耗的增大等元件恶化，进而在搭载于逆变器等中的情况下能够不再需要外置的续流二极管，能够削减部件个数。
进而，根据本方式，通过设定第2碳化硅半导体层中第1体区域侧的杂质浓度来实现期望的二极管特性，通过设定第2碳化硅半导体层中栅极绝缘膜侧的杂质浓度能够增大半导体元件的饱和电流。进而，通过设定体区域中与第2碳化硅半导体层相连的第1体区域的杂质浓度来实现期望的二极管特性，通过设定体区域中不与第2碳化硅半导体层相连的第2体区域的杂质浓度能够增大半导体元件的饱和电流。
在上述实施方式中，半导体基板、第1碳化硅半导体层、体区域、杂质区域、第2碳化硅半导体层、栅极绝缘膜、栅电极、第1欧姆电极以及第2欧姆电极构成金属-绝缘体-半导体场效应晶体管，若将以第1欧姆电极的电位为基准的第2欧姆电极的电位定义为Vds，将以第1欧姆电极的电位为基准的栅电极的电位定义为Vgs，将金属-绝缘体-半导体场效应晶体管的栅极阈值电压定义为Vth，将从第2欧姆电极流向第1欧姆电极的电流的方向定义为正向，将从第1欧姆电极流向第2欧姆电极的电流的方向定义为反向，则在Vgs≥Vth的情况下，金属-绝缘体-半导体场效应晶体管经由第2碳化硅半导体层导通第2欧姆电极和第1欧姆电极之间，在0伏特≤Vgs＜Vth的情况下，金属-绝缘体-半导体场效应晶体管不会在正向上使电流流动，在Vds＜0伏特时，起到使电流从第1欧姆电极经由第2碳化硅半导体层向第2欧姆电极沿着反向流动的二极管的作用，二极管的启动电压的绝对值也可小于由体区域和第1碳化硅半导体层构成的体二极管的启动电压的绝对值。
在金属-绝缘体-半导体场效应晶体管中，为了使晶体管处于接通状态而施加足够的Vgs，将在Vds＝1伏特时的晶体管的接通电流定义为Id1，在Vds＜0伏特时，作为Vgs＝0伏特，在二极管中电流在反向上流动时，为了使|Id1|的电流在二极管中流动而所需的Vds在室温下也可以是Vds＞-2.5伏特。
在Vds＜0伏特时，作为Vgs＝0伏特，在二极管中电流在反向上流动时，为了使|Id1|的电流在二极管中流动而所需的Vds在室温下也可以是Vds＞-2.0伏特。
在设栅极绝缘膜的膜厚为tox(cm)、Vgs＝tox×3×106伏特、Vds＝1伏特时，电流Id1也可被定义为从第2欧姆电极流向第1欧姆电极的电流。
第1体区域的杂质浓度也可以在1×1018cm-3以上、1×1020cm-3以下，第2体区域的杂质浓度也可以在1×1017cm-3以上、1×1019cm-3以下。
第1体区域以及第2体区域也可分别在与半导体基板的主面垂直的方向上具有至少15nm以及100nm的厚度。
也可通过控制离子注入的剂量以及剂能量，连续地形成第1体区域以及第2体区域。
第2碳化硅半导体层也可电连接在杂质区域、以及第1碳化硅半导体层中与第1体区域相邻的区域上，并配置在第1体区域上。
第2碳化硅半导体层也可通过外延生长而形成。
也可通过控制外延生长中的杂质气体，使第2碳化硅半导体层在与半导体基板垂直的方向上具有杂质浓度的分布。
第2碳化硅半导体层也可为如下的多层结构：在形成包含杂质气体的高浓度层之后，使杂质气体减少，在高浓度层上形成低浓度层。
低浓度层也可为有意不包含杂质气体的未掺杂层。
低浓度层的杂质浓度也可在1×1017cm-3以下。
高浓度层的杂质浓度也可在1×1018cm-3以上。
以下，对本发明的一方式的半导体元件进行详细的说明。以下所说明的半导体元件包括MISFET，该MISFET由以下部分构成：由起到沟道区域作用的碳化硅构成的沟道层；控制在沟道层中流动的电流的栅电极；形成在基板上的碳化硅半导体层；与沟道层电连接的源电极；以及与基板电连接的漏电极。该MISFET的以源电极的电位为基准的栅电极的电位为0以上、且小于晶体管的阈值电压Vth的情况下，工作为电流从源电极经由沟道层流向漏电极的二极管。
在本申请说明书中，将以源电极S的电位作为基准的漏电极D的电位定义为Vds，将以源电极S的电位作为基准的栅电极G的电位定义为Vgs，将从漏电极D流向源电极S的电流的方向定义为“正方向”，将从源电极S流向漏电极D的电流的方向定义为“反方向”。另外，电位以及电压的单位均为伏特(V)。
(一实施方式)
以下，参照附图对本发明的一实施方式的半导体元件的一例进行说明。
图1示意出了本实施方式的半导体元件100的截面结构。图1表示将采用了SiC的纵型MISFET的单位晶格100u并联连接两个而得到的截面示意图，市场上出售的半导体元件100包括多个单位晶格100u。
<半导体元件100的结构>
半导体元件100具备第1导电型的半导体基板101、和位于半导体基板101的主面上的第1导电型的第1碳化硅半导体层(碳化硅外延层)102。本实施方式中，第1导电型为n型，第2导电型为p型。但是，也可以是第1导电型为p型，第2导电型为n型。半导体基板101具有n+型的导电性，由碳化硅(SiC)构成。第1碳化硅半导体层102为n-型。n或者p导电型的右上方的“+”或者“-”表示杂质的相对浓度。“n+”意味着n型杂质浓度比“n”高，“n-”意味着n型杂质浓度比“n”低。此外，只要没有特别的预先说明，以下所说明的“杂质浓度”意味着对成为对象的部件的截面进行观察时的截面区域中深度方向上的杂质浓度分布的平均值。
在第1碳化硅半导体层102内设置有半导体基板101的不同于第1导电型的第2导电型的体区域103。将第1碳化硅半导体层102的体区域103以外的区域称作漂移区域102d。
体区域103包括第2导电型的第1体区域103a和第2导电型的第2体区域103b。第1体区域103a与第1碳化硅半导体层102的表面相连，第2体区域103b与体区域103的底面103u相接连。第1体区域103a以及第2体区域103b分别在与半导体基板101的主面垂直的方向上至少具有15nm、100nm的厚度。在本实施方式中，第1体区域103a为p+型，第2体区域103b为p型。以下详细地进行说明，第1体区域103a的杂质浓度也可为第2体区域103b的杂质浓度的2倍以上。
体区域103通过在第1导电型的第1碳化硅半导体层102中导入第2导电型的杂质而形成。因此，体区域103被规定为包含第1导电型的杂质以及第2导电型的杂质且第2导电型的杂质浓度比第1导电型的杂质浓度高的区域。体区域103的底面103u中，与体区域103相连的漂移区域102d(第1碳化硅半导体层102)的第1导电型的杂质浓度和第2体区域103b的第2导电型的杂质浓度相等。此外，从与半导体基板101的主面垂直的方向来看，第1体区域103a的外周与第2体区域103b的外周大致一致。
第1导电型的杂质区域104位于体区域103内。杂质区域104为n+型。
在第1体区域103a中也可形成第2导电型的接触区域105。接触区域105也可为p+型。接触区域105与第2体区域103b相连。在杂质区域104上形成源电极(第1欧姆电极)109。源电极109形成于杂质区域104以及接触区域105的表面，与杂质区域104以及接触区域105这两者电接触。在第1体区域103a的杂质浓度足够大的情况下，也可以不设置接触区域105。此时，也可在杂质区域104中设置使第1体区域103a露出的接触沟槽，通过在该沟槽内形成源电极109，从而使第1体区域103a与源电极109直接相连。此外，也可以在形成杂质区域104时，将相当于接触区域105的部分作为非注入，使第1体区域103a露出，第1体区域103a与源电极109直接相连的结构。
为了便于说明，将漂移区域102d中与体区域103相邻的区域、即被夹在相邻的两个单位晶格的各体区域103间的区域称作JFET(结型场效应晶体管，Junction Field-Effect Transistor)区域102j。该JFET区域102j由第1碳化硅半导体层102构成，因此杂质浓度也可与第1碳化硅半导体层102相同。此外，如图1以及图2(a)所示，也可通过离子注入等导入第1导电型的杂质(在此为n型)，形成杂质浓度比第1碳化硅半导体层102高的注入区域102i。通过该注入区域102i能够减小JFET区域102j的电阻值。
如图1以及图2(a)所示，该注入区域102i的深度被设定为至少比第1体区域103a的深度深。此外，在此所述的注入区域102i的深度指注入区域102i的杂质浓度成为与漂移区域102d相同的杂质浓度时的深度。如上述那样设定注入区域102i的深度的理由是，确保左右相邻的两个第1体区域103a间的有效间隔、即成为半导体元件100接通时流动的电流路径的区域的宽度较宽，并增大半导体元件100的饱和电流，其详细内容将在后面采用图11进行说明。另外，如图1所示，注入区域102i的深度也可比第2体区域103b的深度深。此时，提高饱和电流的同时，进一步减小JFET区域102j的电阻，从而能够减小晶体管的接通电阻。另一方面，如图2(a)所示，注入区域102i的深度也可比第2体区域103b的深度小，且比第1体区域103a的深度大。此时，能够提高饱和电流的同时，抑制晶体管的耐压降低。
在第1碳化硅半导体层102上设置与体区域103以及杂质区域104的至少一部分分别相连的第1导电型的第2碳化硅半导体层106。该第2碳化硅半导体层106也可与杂质区域104以及第1碳化硅半导体层102中相邻于第1体区域103a的JFET区域102j电连接，并且形成在第1体区域103a上。
在本实施方式中，第2碳化硅半导体层106通过外延生长形成。第2碳化硅半导体层106被配置成与杂质区域104、第1体区域103a以及JFET区域102j相连。在如图1以及图2(a)所示的例子中，第2碳化硅半导体层106形成在杂质区域104、第1体区域103a以及JFET区域102j上。第2碳化硅半导体层106在与第1体区域103a相连的区域内包含沟道区域106c。沟道区域106c的长度(沟道长L)相当于如图1所示的两个双向箭头所示的长度。即，MISFET的“沟道长”是由图上的第1体区域103a的上表面(与第2碳化硅半导体层106相连的表面)在水平方向上的尺寸来规定的。在图1以及图2(a)所示的例子中，由于第1体区域103a的外周与第2体区域103b的外周大致一致，因此能够将体区域103与第2碳化硅半导体层106相连的所有区域用作沟道长L。
另外，在此，第2碳化硅半导体层(沟道层)106在与半导体基板101垂直的方向上具有杂质浓度的分布。具体来说，第2碳化硅半导体层106具有如下的浓度分布：与栅极绝缘膜107相连一侧的杂质浓度比与第1体区域103a相连的一侧的杂质浓度小。
以下，为了便于表现，对第2碳化硅半导体层106为2层层叠结构的例子进行说明。以下，将第2碳化硅半导体层106中与体区域103(杂质区域104)相连的一侧表现为下层106b，将位于该下层106b的上方的层表现为上层106a。第2碳化硅半导体层(沟道层)106通过外延生长形成。第2碳化硅半导体层106的杂质浓度主要由外延生长中的掺杂气体的流量控制。在此，导入掺杂气体，有目的地变更杂质浓度，形成上层106a和下层106b。第2碳化硅半导体层106的下层106b具有n型杂质。此外，第2碳化硅半导体层106的上层106a处于例如杂质浓度极小的未掺杂状态。上层106a与下层106b的界限被定义为杂质浓度例如不连续地切换的界限。将比该界限更靠近栅极绝缘膜107的一侧设为上层106a，将接近体区域103的一侧设为下层106b。此时，相对于从下层106b朝向上层106a的方向，选择杂质浓度变小这样的界限。此外，在这样进行了选择时，上层106a的杂质浓度比下层106b的杂质浓度小。因此，上层106a为低浓度层，下层106b为高浓度层。此外，在第2碳化硅半导体层(沟道层)106内，当杂质浓度连续变化时，将从靠近栅极绝缘膜107的表面侧开始的任意的深度(例如10nm)定义为上层106a，将除此之外的部分定义为下层106b。但是，此时上层106a的杂质浓度比下层106b的杂质浓度小。
在第2碳化硅半导体层106上形成栅极绝缘膜107。在栅极绝缘膜107上形成栅电极108。栅电极108至少位于沟道区域106c的上方。
按照覆盖栅电极108的方式形成层间绝缘膜111，在层间绝缘膜111上形成上部电极112。上部电极112经由设置于层间绝缘膜111的接触孔111c而与源电极109连接。在半导体基板101的背面形成漏电极(第2欧姆电极)110。漏电极110中还形成有背面电极113。
从上部电极112侧观察半导体元件100时，半导体元件100的单位晶格100u例如具有正方形状。单位晶格100u也可具有长方形或者四边形以外的多边形状。图2(b)表示单位晶格100u的配置。如图2(b)所示，单位晶格100u例如以2维方式被排列在x以及y方向上，y方向的排列交替地分别错开了二分之一。在单位晶格100u具有在一个方向上长的形状的情况下，也可如图2(c)所示那样并列地配置。由如上述那样配置的多个单位晶格100u构成半导体装置。
<半导体元件100的动作以及作用>
接下来，对半导体元件100的动作进行说明。半导体元件100中，由第2碳化硅半导体层106、控制流过第2碳化硅半导体层106的电流的栅电极108、栅极绝缘膜107、与第2碳化硅半导体层106电连接的源电极109和与半导体基板101电连接的漏电极110构成MISFET。若设MISFET的阈值电压(正向电流的阈值电压)为Vth，则MISFET在Vgs≥Vth时成为导通状态，若Vds＞0V，则电流从漏电极110经由半导体基板101、漂移区域102d、JFET区域102j、第2碳化硅半导体层(沟道层)106以及源极区域104而流向源电极109。另一方面，在Vgs＜Vth的情况下，作为晶体管而处于截止状态。
但是，本实施方式的MISFET即使在截止状态下，在0V≤Vgs＜Vth且Vds＜0V时，通过适当地选择第1体区域103a的杂质浓度、第2碳化硅半导体层106的上层106a以及下层106b的杂质浓度和第2碳化硅半导体层106的上层106a以及下层106b的厚度，从而可起到电流经由第2碳化硅半导体层106从源电极109流向漏电极110的二极管的作用。以下，在本说明书中，将电流经由第2碳化硅半导体层106从源电极109流向漏电极110的二极管称作“沟道二极管”。将从漏电极110朝向源电极109的方向定义为“正方向”，将从源电极109朝向漏电极110的方向定义为“反方向”，因此该二极管使电流流过的方向是“反方向”。
将MISFET的沟道区域设为电流路径这样的沟道二极管在Vds＞Vf0(Vf0为负值)的情况下不会有1mA以上的电流流过，在Vds≤Vf0的情况下具有流动1mA以上的电流的特性。换句话说，Vds＞Vf0(Vf0为负值)时，流过该二极管的电流几乎为零(小于1mA)，但是若Vds从零开始逐渐减小(使Vds的绝对值逐渐增加)，则在Vds达到Vf0时，流过该二极管的电流为1mA，若使Vds的绝对值进一步增加，则流过该二极管的电流增大。此时，Vf0相当于二极管的电流-电压特性的“启动电压”。
二极管的启动电压Vf0以及晶体管的阈值电压Vth都是主要由第1体区域103a的杂质浓度、第2碳化硅半导体层106(上层106a、下层106b)的杂质浓度以及膜厚、和栅极绝缘膜107的厚度决定。
本实施方式的半导体元件100通过均提高体区域103的表面侧(即第1体区域103a)的杂质浓度以及第2碳化硅半导体层下层106b的杂质浓度，从而能够将二极管的电流-电压特性的“启动电压”Vf0的绝对值设定为小于电流开始流过由漂移区域102d和体区域103形成的体二极管的电压Vf(pn结引起的启动电压：室温下约为2.5V左右)的绝对值。由此，半导体元件100在MISFET处于截止状态且0V≤Vgs＜Vth、Vds＜0V的情况下，能在电流开始流过体二极管之前使电流流过沟道二极管。另外，半导体元件100也可在满足上述条件且Vgs＞0、Vds＜0V的情况下，成为能够使电流流过沟道二极管的元件。
因此，根据本实施方式的半导体元件100，能够通过半导体元件100的沟道二极管使与搭载于一般的逆变器电路中的MISFET反并联连接的、所谓续流二极管发挥功能。即，半导体元件100内置续流二极管。
本实施方式的半导体元件100中，体区域103被分割为第1体区域103a以及第2体区域103b，因此能够独立地控制这些区域103a以及103b的各杂质浓度。即，一方面，可通过调整第1体区域103a的杂质浓度控制二极管的启动电压Vf0，另一方面可通过调整第2体区域103b的杂质浓度，能够控制半导体元件100的耐压。例如，设第1体区域103a的杂质浓度为1×1018cm-3以上、1×1020cm-3以下，第2体区域103b的杂质浓度在1×1017cm-3以上且1×1019cm-3以下。另外，第1体区域103a的杂质浓度也可为第2体区域103b的杂质浓度的2倍以上。
此外，半导体元件100中，第2碳化硅半导体层106分别形成在杂质区域104以及JFET区域102j上。换句话说，第2碳化硅半导体层106与漂移层102的上表面接触。由此，能够确保相对于源电极109将漏电极110设为负(反方向)时的流过沟道二极管的电流不逊色于相对于源电极109将漏电极110设为正(正方向)时的晶体管的导通电流的电流量。因此，即使相对于源电极109将漏电极110设负(反方向)，也能使在第2体区域103b与漂移区域102之间形成的体二极管中流动的电流骤减或者使其为0，能够使较多的电流流过沟道二极管。
此外，在本实施方式的半导体元件100中，由上层106a和下层106b构成了第2碳化硅层(沟道层)106，将上层形成为未掺杂的层，将下层形成为高掺杂层。未掺杂的层也可以完全不包含杂质。此外，在此，相对于下层106b，上层106a的杂质浓度也可以是2分之1以下，而且也可以是10分之1以下。
进而，本实施方式的半导体元件100具有第1导电型(在此为n型)的注入区域102i。注入区域102i也可在与半导体基板101垂直的方向上，从第1碳化硅半导体层102的表面开始形成到比第1体区域103a深的位置为止。此外，注入区域102i的杂质浓度比漂移区域102d的杂质浓度大，可以是漂移区域102d的至少2倍、以及更高的10倍以上。
本实施方式的半导体元件100与现有技术的半导体元件相比，沟道层106为多层结构，且体区域103也由多层结构构成。通过采用该结构，与现有技术的半导体元件相比，较多的电流流过沟道二极管，并且能够使更大的作为晶体管的饱和电流流过。
此外，能够使沟道二极管的启动电压Vf0的绝对值小于体二极管的启动电压的绝对值，因此能够减小搭载到逆变器电路中时的电力损耗。进而，由于能够使流过体二极管的电流骤减或者使其为0，因此能够抑制半导体元件100的结晶恶化，能够实现具备高可靠性且大电流化的半导体元件。
<半导体元件100的制造方法>
接下来，参照图3到图6，对本实施方式的半导体元件100的制造方法的一例详细地进行叙述。另外，以下所说明的特定的数值、材料以及工序条件只不过是一例。
首先，准备半导体基板101。半导体基板101例如为低电阻(电阻率为0.02Ωcm)的n型4H-SiC切割基板。
如图3(a)所示，在半导体基板101上使高电阻的第1碳化硅半导体层102外延生长。在形成第1碳化硅半导体层102之前，也可在半导体基板101上堆积由高杂质浓度的SiC构成的缓冲层。缓冲层的杂质浓度例如为1×1018cm-3，厚度为1μm。第1碳化硅半导体层102例如由n型4H-SiC构成，杂质浓度以及膜厚例如分别为1×1016cm-3以及10μm。
接下来，如图3(b)所示，在第1碳化硅半导体层102上形成例如由SiO2构成的掩模201，例如将Al(铝)离子注入到第1碳化硅半导体层102中。在此形成的离子注入区域包括：在浅的区域中以高浓度形成的第1体注入区域103a’；和在比该第1体注入区域103a’更深的区域以比第1体注入区域103a’更低的浓度形成的第2体注入区域103b’。
第1体注入区域103a’以及第2体注入区域103b’在使所注入的离子活化之后，分别成为第1体区域103a以及第2体区域103b。此外，第1碳化硅半导体层102中的第1体区域103a以及第2体区域103b以外的区域成为漂移区域102d。
图6表示图3(b)的A-B截面的离子注入分布图的一例。
如本实施方式那样，在选择Al作为注入种类的情况下，由于碳化硅中的Al的扩散系数小，因此能够几乎忽略由于扩散引起的浓度分布的变化。另一方面，在将硼用作体区域103的杂质的情况下，在预先掌握活化率以及扩散系数的基础上，选择离子注入的能量和注入量以使获得期望的杂质浓度的分布。最终，设定A-B截面的离子注入分布以使后面所说明的图5(e)中的第1体区域103a以及第2体区域103b的两个杂质浓度成为期望的值。
由于通过离子注入而形成第1体区域103a以及第2体区域103b，因此具有峰值和尾部。在此，所谓峰值表示离子注入的射程Rp下的浓度的极大值，所谓尾部表示该极大值朝向变深的方向而浓度下降的部分。例如，通过以以下的注入能量以及剂量注入Al离子而得到图6所示的离子注入分布图。
30keV：5.0×1013cm-2
70keV：1.2×1014cm-2
150keV：2.5×1014cm-2
350keV：6.0×1013cm-2
此时，如图6中实线所示那样，比深度0.3μm浅的部分以及比深度0.3μm深的部分分别是第1体注入区域103a’和第2体注入区域103b’，杂质活化后，成为第1体区域103a以及第2体区域103b。如上所述那样，在假定活化率为100％的情况下，第1体注入区域103a’以及第2体注入区域103b’的杂质浓度分别最大约为2×1019cm-3以及约3×1018cm-3。若活化率为100％，则这些值成为第1体区域103a以及第2体区域103b的最大杂质浓度。此外，杂质浓度分别为约1.6×1019cm-3以及约2.0×1018cm-3。
在此，第1体区域103a的杂质浓度被定义为该杂质浓度成为2×1018cm-3以上的区域的平均值。此外，第2体区域103b的杂质浓度被定义为该杂质浓度成为5×1017cm-3以上的区域的平均值。在本实施方式中，为了使杂质浓度明确，制定了“2×1018cm-3以上”以及“5×1017cm-3以上”这样的定义，但也可按照所设计的半导体元件来变更这些值。此外，本实施方式中的“2×1018cm-3以上”以及“5×1017cm-3以上”这样的基准基于第1体区域103a以及第2体区域103b的界限附近的杂质浓度S。具体来说，定义为S＝1×1018cm-3，作为“S×2以上”以及“S/2以上”而决定用于计算出杂质浓度的区域。
例如，如下那样计算出杂质浓度。如图6所示，例如，采用SIMS(二次离子质量分析法)等，明确某截面的深度方向和杂质浓度的关系，接下来定义深度方向的区域。关于本说明书的第1体区域103a，定义了该杂质浓度成为2×1018cm-3以上的区域的平均值，因此设深度为0.28μm。在此，在深度方向上积分杂质浓度，并换算为单位面积剂量(sheet dose，单位量纲为cm-2)。通过在此计算出的片剂量除以该区域的深度(在此为0.28μm)，计算出杂质浓度。
以下，以图6表示的第1体区域103a以及第2体区域103b的杂质浓度分布来进行说明。此外，如图6所示，第1体区域103a以及第2体区域103b的厚度(深度)分别在与半导体基板101的主面垂直的方向、即第1碳化硅半导体层102的厚度方向上为300nm。此时，第1体区域103a的杂质浓度也可为第2体区域103b的杂质浓度的2倍以上、100倍以下。
根据沟道二极管的启动电压Vf0、第2碳化硅半导体层106的浓度及膜厚、以及栅极绝缘膜的厚度来决定第1体区域103a的厚度(深度)，但同时也一并考虑半导体元件100作为MISFET而发挥功能时的导通状态下的饱和电流的举动。在此，若首先关注半导体元件100起到沟道二极管作用的情况，则在对栅电极108施加0V的状态下，从第2碳化硅半导体层106与第1体区域103a的界面向第1体区域103a侧扩展的耗尽层也可停留在第1体区域103a内。因此，若在本实施方式的适用范围内进行考虑，则第1体区域103a的厚度也可在15nm以上。此外，第2体区域103b的厚度也可在100nm以上。此外，在半导体元件100具有期望的耐压时，也可按照在杂质区域(源极区域)104与漂移区域102d之间没有击穿(punch-through)的方式决定第2体区域103b的浓度及其厚度。
如图3(c)所示，在注入离子后，除去掩模201，接下来采用掩模202通过向体注入区域103a’例如以离子注入方式注入氮来形成杂质注入区域104’。也可在残留掩模201的状态下，形成掩模201的侧壁掩模并形成掩模202(即，自我匹配地对体注入区域103a’形成杂质注入区域104’，所谓自校准工序)。
离子注入后，除去掩模202，如图3(d)所示，在形成掩模203之后通过注入Al，形成接触注入区域105’。在此，接触注入区域105’也可到达第2体注入区域103b’。
接下来，除去掩模203，按照从半导体基板101的上方来看JFET区域102j时包括JFET区域102j的方式形成图3(e)所示的第1导电型的注入区域102i’。通过以离子注入方式例如注入N而形成该注入区域102i’。在与半导体基板101垂直的方向上，注入区域102i’从第1碳化硅半导体层102的表面开始形成到至少比第1体注入区域103a’深的位置为止。本实施方式中，一直形成到比第2体注入区域103b’深的位置。此外，注入区域102i’的离子注入时的杂质浓度大于漂移区域102d的杂质浓度。本实施方式中，注入区域102i’的杂质浓度被设定为约为1×1017cm-3。
在这些离子注入后，通过除去掩模204并进行使注入到第1碳化硅半导体层102中的杂质活化的高温热处理(活化退火)，从而如图4(a)所示那样，形成第1体区域103a、第2体区域103b、杂质区域104、接触区域105以及注入区域102i。若第1体区域103a的深度为例如300nm、杂质浓度适用上述的定义，则按照成为约1.6×1019cm-3的方式决定离子注入分布。但是，在第1碳化硅半导体层102的表面附近，第1体区域103a的浓度约为2×1019cm-3。调整离子注入分布，以使将第1体区域103a和第2体区域103b合并后的体区域103整体的深度成为例如550nm，第2体区域103b的杂质浓度变成约为2×1018cm-3。调整离子注入分布，以使杂质区域104的深度成为例如250nm，杂质浓度变成约为5×1019cm-3。在此，根据图6的界限来决定第1体区域103a的深度，第2体区域103b的深度设为例如得到5×1017cm-3的杂质浓度时的深度。此外，杂质区域104的深度设为例如得到5×1017cm-3的杂质浓度时的深度。进而，注入区域102i的深度设为例如第1碳化硅半导体层102的杂质浓度成为1×1016cm-3时的深度。
接触区域105的深度例如为400nm，杂质浓度约为1×1020cm-3。该深度例如设为得到5×1017cm-3的杂质浓度时的深度。此外，为了活化退火后的第1碳化硅半导体层102的表面清洁，有时除去第1碳化硅半导体层102’的表层。例如，在将第1碳化硅半导体层102’的表层除去了50nm的情况下，第1体区域103a、第2体区域103b、杂质区域104以及接触区域105的深度全部小了50nm左右，分别变成250nm、200nm、200nm以及350nm。
接下来，如图4(b)所示，使第2碳化硅半导体层106在包括注入区域102i、第1体区域103a、杂质区域104以及接触区域105的漂移层102的整体表面外延生长。如上所述那样，第2碳化硅半导体层106由上层106a以及下层106b构成。本实施方式中，在形成下层106b之后连续地形成上层106a。此外，在形成第2碳化硅半导体层106的下层106b之后，停止外延生长，也可在相隔时间间隔之后，追加外延生长来形成上层106a。下层106b的杂质浓度以及膜厚分别例如约为2×1018cm-3以及24nm。下层106b掺杂氮而形成，因此在形成下层106b之后切断掺杂气体而使其处于未掺杂状态，从而继续形成上层106a。由于上层106a处于未掺杂的状态，因此在理想情况下杂质浓度在1×1015cm-3以下，但也有外延生长中的残留氮等的影响，有时会在5×1016cm-3以下。该上层106a最终被调整为约为26nm。但是，在后来的栅极绝缘膜形成工序中，由于其中的一部分因氧化而消失，因此形成为比目标值(例如26nm)厚。此外，，在不采用热氧化工序的情况下另行堆积绝缘膜时，以目标值26nm形成栅极绝缘膜107。
接下来，在对第2碳化硅半导体层106(即，上层106a和下层106b的层叠结构)中的规定部位进行干蚀刻之后，例如通过热氧化，在第2碳化硅半导体层上层106a的表面形成栅极绝缘膜107。在通过热氧化而形成栅极绝缘膜107的情况下，如上所述，由于第2碳化硅半导体层上层106a的一部分成为栅极绝缘膜107，因此在考虑因热氧化而消失的厚度，形成栅极绝缘膜107之后，调整所形成的第2碳化硅半导体层106的上层106a的厚度以使其成为目标值(例如26nm)。(在此，形成为例如使第2碳化硅半导体层上层106a相对于目标值厚约50nm左右，经过在形成栅极绝缘膜107前的第2碳化硅半导体层上层106a的清洁工序、和栅极绝缘膜107的形成工序后，得到目标值的厚度。)此后，在栅极绝缘膜107的表面上堆积将磷掺杂了7×1020cm-3左右的多晶硅膜。多晶硅膜的厚度例如为500nm左右。
接下来，如图4(c)所示，采用掩模(未图示)，通过对多晶硅膜进行干蚀刻，从而在期望的区域形成栅电极108。
接下来，如图4(d)所示，按照覆盖栅电极108的表面以及第1碳化硅半导体层102的表面的方式，通过化学气相沉积(CVD)法使例如使用了SiO2的层间绝缘膜111沉积。层间绝缘膜111的厚度例如为1μm。
接下来，如图5(a)所示，采用掩模(未图示)，通过干蚀刻除去接触区域105的表面上和杂质区域104的一部分表面上的层间绝缘膜111，从而形成接触孔111c。
接下来，如图5(b)所示，将例如厚度为50nm左右的镍膜109’形成在层间绝缘膜111上。如图5(c)所示，在惰性环境下以例如950℃的温度进行5分钟的热处理，从而使镍膜109’与碳化硅表面产生反应，形成由镍硅化物构成的源电极109。
接下来，如图5(d)所示，通过蚀刻除去层间绝缘膜111上的镍膜109’之后，在半导体基板101的整个背面上堆积例如镍，同样地通过热处理使其与碳化硅进行反应，形成漏电极110。
接下来，如图5(e)所示，在层间绝缘膜111上以及接触孔111c内堆积厚度为4μm左右的铝膜，通过以期望的图案进行蚀刻来形成上部电极112。此外，虽然没有图示，但在其他区域也形成在芯片端与栅电极接触的栅极布线(或者栅极焊点)。进而，在漏电极110的背面，例如堆积Ti/Ni/Ag，作为芯片焊接(die bond)用的背面电极113(Ti与漏电极110相连)。由此，得到图1所示的半导体元件100。
<效果>
根据本实施方式的半导体元件100，具有浓度不同的第1体区域103a和第2体区域103b，进而还具有被多层化为上层106a和下层106b的沟道层106，从而能够正确地保持晶体管的阈值电压Vth的同时，即使将沟道二极管的启动电压Vf0降低到例如1V以下也能维持较大的晶体管的饱和电流。因此，能够将沟道二极管用作续流二极管，能够实现具有高电流以及高可靠性的半导体元件。
在减小沟道二极管的启动电压|Vf0|(例如可为1V以下，也可为0.6V以下)、且将晶体管的阈值电压Vth维持为正值(例如2V以上、8V以下)的状态下，为了增大晶体管的饱和电流，也可以使第2体区域的杂质浓度小于第1体区域103a的杂质浓度。若将沟道二极管的启动电压设计为1V以下，则能代替由作为续流二极管的候补的SiC构成的肖特基二极管，若将沟道二极管的启动电压设计为0.6V以下，则能代替由Si构成的快速恢复二极管。即，不使用这些续流二极管，仅通过半导体元件100也能一并保持续流二极管的功能。此外，正向电流的阈值电压Vth也可为2V以上。在作为功率电路的逆变器电路中一般使用的半导体元件(MISFET)也可处于常闭状态(Vth＞0V)。其理由是，由于某些原因而导致栅极控制电路发生故障，即使栅极电压变为0V，也能阻断漏极电流，因此是安全的。此外，若处于高温，则MISFET的阈值电压会降低。例如SiC-MOSFET的情况下，有时温度上升100℃就会降低约1V。在此，若设噪声容限为1V以使栅极不会因噪声而导通，则也可将室温下的阈值电压Vth设定为2V(1V+1V)以上。此外，若阈值电压过高，则使晶体管导通时的栅极电压也会相应增大，产生栅极电压的电源的制约变得更多，因此实际使用的阈值电压在室温下也可为8V以下。
进而，通过将第1碳化硅半导体层(沟道层)106多层化，并减小靠近栅极绝缘膜107的一侧的杂质浓度，从而能够保证作为晶体管的饱和电流较大。在本实施方式的半导体元件100中，在晶体管导通时，电流在将第1碳化硅半导体层102以及JFET区域102j串联连接而得到的路径上流动。为了在维持半导体元件的二极管特性的状态下保持晶体管的饱和电流较大，对晶体管的电流饱和特性影响较大的沟道层和JFET区域的设计是很重要的。以下，参照电特性来说明发明者专心研究的结果、得到的见解。
首先关注晶体管的饱和电流。一般，若将晶体管的饱和电流定义为Idsat1、沟道部的移动度定义为μch、沟道宽度定义为Wch、栅极绝缘膜容量定义为Co、以及沟道长定义为Lg，则有
Idsat1∝μch×Wch×Co/Lg  (1)的关系。若将半导体元件100的JFET区域102j附近的结构看做结型晶体管，设JFET区域102j中的移动度为μj、相邻的两个体区域103的间隔为a、JFET区域102j的杂质浓度为Nj、相当于作为JFET区域102j的沟道宽度的体区域103在第1碳化硅半导体层102表面上的界限线的长度为W、体区域103距第1碳化硅半导体层102表面的深度为Lp时，该JFET区域102j的饱和电流Idsat2具有：
Idsat2∝μj×a×Nj×W/Lp  (2)
的关系。在此，作为半导体元件100的晶体管的饱和电流Idsat也受到处于串联关系的两个饱和电流Idsat1以及Idsat2中的任一个电流的影响，因此为了增大作为晶体管的饱和电流Idsat，期望能够同时增大饱和电流Idsat1以及Idsat2这两者。另一方面，通过增大作为半导体元件100的晶体管的饱和电流Isat的变更，期望不会损坏作为半导体元件100的沟道二极管的功能。因此，发明者等为了兼顾该饱和电流Isat的增大和沟道二极管的功能的维持，关注了沟道层106、注入区域102i以及体区域103。
图7为示意性表示了为了与本实施方式的半导体元件100进行比较而作为参考例制作出的半导体元件1000R的剖视图。以下，为了便于说明，将本实施方式的半导体元件100称作“元件A”，将参考例的半导体元件1000R称作“元件C”。元件C的体区域1030的杂质浓度与元件A的第1体区域103a的杂质浓度大致相同。调整第2碳化硅半导体层(沟道层)1060的浓度和膜厚以使元件C得到期望的晶体管的阈值电压Vth。
图8示意性表示了为了与元件A进行比较而作为参考例制作出的半导体元件1000M的剖视图。以下，为了便于说明，有时将参考例的半导体元件1000M称作“元件B”。元件B成为元件A与元件C的中间的结构。具体来说，图8所示的元件B的体区域1030具有与元件C相同的结构，但第2碳化硅半导体层(沟道层)106具有与元件A相同的结构。
使用以上的元件A～C，对本实施方式的半导体元件100(元件A)的效果进行说明。具体来说，通过对元件C和元件B进行比较，说明具有本实施方式的杂质浓度分布的沟道层106的效果，通过对元件B和元件A进行比较，来说明本实施方式的被多层化的体区域103的效果。
首先，在图9(a)中，对元件B和元件C的晶体管特性进行比较。设晶体管的单位晶格的有效面积约为0.16cm2，以使获得大电流。各晶体管特性通过在0V到20V内以2V为间隔施加栅极电压Vgs而取得I-V特性。此外，设图9的晶体管特性的阈值电压Vth约为4V。黑圆点以及白圆点分别表现元件B、元件C。从图9(a)可知，Vds在到达1V附近之前，对于元件B和元件C而言没有发现极端的变化。另一方面，在Vds＞1V的区域中，以Vgs＝20V进行了驱动时的元件B和元件C的I-V特性出现较大的变化，元件B的饱和电流变得比元件C的饱和电流大。其理由可用式(1)来说明。
元件B和元件C中，设置成了沟道层106以外的结构相同。因此，也可认为式(1)中的沟道宽度Wch、栅极绝缘膜容量Co以及沟道长Lg相同。另一方面，在元件B和元件C中，沟道部的移动度μch不同。
元件C的沟道层1060由单一的层形成，例如其膜厚约为24nm、杂质浓度约为2×1018cm-3。一般情况下，在MISFET的沟道中，成为载流子的电子通过沟道层内的靠近栅极绝缘膜的路径。因此，认为在元件C中，成为载流子的电子通过了沟道层1060内的靠近栅极绝缘膜107的路径。
另一方面，元件B的沟道层106由作为未掺杂的层的上层106a和作为高浓度层的下层106b构成，认为载流子的路径主要是作为未掺杂的层的上层106a支配。在此，载流子移动度μch一般依赖于杂质浓度，杂质浓度越大移动度就越低。这是因为，由杂质引起的载流子的散射成为主要原因。因此，认为由于沟道层106而具有载流子散射较少的上层106a的元件B能够增大载流子移动度μch，与元件C相比，相应地增加了晶体管的饱和电流。
此外，认为伴随着该沟道层的多层化对二极管特性没有收到恶劣影响。图9(b)表示Vgs＝0V时的元件B以及元件C的沟道二极管特性。例如，Vds＝-2V时，元件C和元件B的二极管电流几乎相同。因此，示出了通过将沟道层进行多层化来提高MISFET的饱和电流的同时能够良好地保持沟道二极管的特性的情况。
饱和电流不限于沟道层106的载流子移动度μch，还依赖于JFET区域102j的特性。图10(a)为比较了元件B和元件A的晶体管特性图，图10(b)为比较了元件B和元件A的沟道二极管特性的比较图。此外，图10(a)的晶体管特性的阈值电压Vth在元件A以及元件B中都是约为3V。在图10(a)以及(b)中分别用黑圆点以及白圆点表示了元件A、元件B。由图10(a)可知，在施加Vgs＝20V时，与元件B相比进一步改善了元件A的饱和电流。关于这一点，可利用式(2)进行说明。
由于元件A以及元件B的沟道层均被多层化，因此以下关注JFET区域102j附近的饱和电流Idsat2。元件A和元件B中，JFET区域102j中的移动度μj、相邻的2个体区域103、1030的间隔a、JFET区域102j的杂质浓度Nj、以及作为JFET区域102j的沟道宽度的长度W大致相同。另一方面，元件A的体区域103被多层化，不同于元件B的体区域1030的结构。此外，元件A的体区域103中第1体区域103a的杂质浓度与元件B的体区域1030的杂质浓度是相同程度。此外，元件A中第2体区域103b的杂质浓度小于第1体区域103a的杂质浓度，因此元件A的第2体区域103b的杂质浓度小于元件B的体区域1030的杂质浓度。
由于元件A的体区域103被多层化，因此以下在与半导体基板101垂直的方向上，分为第1体区域103a和第2体区域103b的界限的上下来考虑JFET区域102j。即，将JFET区域102j分为由第1体区域103a夹持的上侧区域、和由第2体区域103b夹持的下侧区域来考虑。首先，考察JFET区域102j的上侧区域(即由第1体区域103a夹持的JFET区域)。在该区域中，可以说在元件结构(杂质浓度)上元件A和元件B是相同的。因此，若限定为该区域，则可以说决定饱和电流Idsat2的参数在元件A和元件B中并没有大的差异。
另一方面，若关注JFET区域102j的下侧区域，则在此可以说饱和电流Idsat2并没有大的差异。JFET区域102j中的移动度μj以及杂质浓度Nj主要由注入区域102i的杂质浓度决定，因此在元件A和元件B中并没有差别。此外，例如，即使在没有形成注入区域102i的情况下，由于JFET区域102j中的移动度μj以及杂质浓度Nj主要是由漂移层102的杂质浓度决定的，因此在元件A和元件B中并没有差别。此外，由于从基板上方看到的体区域设计在元件A和元件B中是相同的，因此沟道宽度的长度W并没有差别。此外，可以说体区域103、1030的深度Lp在元件A和元件B中几乎没有变化。
但是，若比较元件A和元件B，则JFET区域102j中实质上电流流动的区域(在此定义为有效JFET区域)有差别。所谓有效JFET区域是JFET区域102j中从体区域103、1030向JFET区域102j扩散的耗尽层的影响波及不到的区域。即，上述的式(2)中的相邻的2个体区域103的间隔a实际上是根据有效JFET区域的宽度规定的。
元件A中的第2体区域103b和元件B的体区域1030的浓度不同。在此，伴随着体区域103、1030的浓度差，元件A和元件B的有效JFET区域的宽度a的值不同。若有效JFET区域的宽度a变大，则能够增大JFET区域102j中的有效饱和电流Idsat2。元件B中扩散到JFET区域102j的耗尽层从体区域1030的侧面延伸到JFET区域102j侧。另一方面，元件A中扩散到JFET区域102j的耗尽层中，元件A的第2体区域103b的浓度小于元件B的体区域1030的浓度，因此从第2体区域103b延伸到JFET区域102j的耗尽层的扩散小于从第1体区域103a延伸到JFET区域102j的耗尽层的扩散。由此，与元件B相比，元件A能够扩大有效JFET区域的宽度a。此外，为了进一步增大有效JFET区域的宽度a，也可相对于体区域103的深度Lp尽量增大可确保更宽的有效JFET区域的第2体区域103b(在体区域103的深度Lp中所占据的第2体区域103b的深度)。在此，若考虑体区域103整体，则在元件A的体区域103中，由于第2体区域103b的浓度比元件B低，因此能确保更宽的间隔a。其结果，能够增大JFET区域102j中的饱和电流Idsat2。
此外，该元件A以及元件B的沟道二极管特性如图10(b)所示。相对于元件B，元件A的二极管中流动着更多的电流。这是先前所述的有效JFET区域的效果，可以说由于该有效JFET区域的宽度a在元件A中变宽，因此JFET区域102j中的电阻分量变小，沟道二极管的接通电阻也变小。
本实施方式的实施例的元件A中的沟道二极管的启动电压在室温下约为0.6V。室温下的体二极管的启动电压为2.5V以上。因此，元件A中的沟道二极管与体二极管相比启动电压足够小，因此可以说二极管电流不会流过构成体二极管的pn结，而是电流在沟道层中流动。由此，能够抑制SiC半导体元件的结晶恶化的进程，同时能够保持高可靠性。
在此，对比本实施方式的元件A的沟道二极管的特性和晶体管的特性。如图10(a)的晶体管特性的曲线图所示，元件A的晶体管中Vgs＝20V、处于导通状态，若设Vds＝1V时的漏极电流为Id1，则在导通状态下Id1＝43A。另一方面，如图10(b)的二极管特性的曲线图所示，想要使具有与Id1相同程度的绝对值的电流流过元件A的沟道二极管，只要设-Vds＝1.7V即可。即，元件A能使与晶体管处于导通状态时流动的电流的电流值相同大小的电流在沟道二极管中流动。进而，为了使这种大电流在沟道二极管中流动而所需的电压(-1.7V)明显大于有可能使体二极管导通的Vds的值(在此约为-2.5V)。即，在本实施方式的元件A中，即使在足够大的电流流过沟道二极管的状态下，元件A的体二极管中完全没有电流流过，因此能够抑制SiC半导体元件的结晶恶化的进程的同时保证高可靠性。
此外，为了在体二极管中没有电流流动，用于获得沟道二极管的导通电流|Id1|的Vds也可以满足Vds＞-2.5V。此外，该值的绝对值也可以更小，若为Vds＞-2.0V，则还能抑制电流流过沟道二极管时的导通电流的导通损耗。
以上，由于饱和电流Idsat1以及Idsat2均变大并能优化沟道二极管特性，因此可以说本实施方式的半导体元件是内置了续流二极管的良好的MISFET。
此外，在上述中，说明了将Vgs＝20V、Vds＝1V的漏极电流定义为Id1的例子，但漏极电流Id1也可被定义为为了使晶体管处于导通状态而施加足够的Vgs并在Vds＝1伏特时流动的电流。此时的Vgs也可基于例如栅极氧化膜的厚度来设定，在设栅极绝缘膜的膜厚为tox(cm)时，也可设定为Vgs＝tox×3×106伏特(＞Vth)。
<注入区域102i的变形例>
此外，在本实施方式的半导体元件100中，形成为注入区域102i与到体区域103的下方为止的深度大致相同，但为了确保JFET区域102j附近的饱和电流Idsat2的有效相邻体区域的间隔(有效JFET区域的宽度)a，如图11(a)所示，注入区域192i也可形成在至少比第1体区域103a深的位置。由此，相对于杂质浓度比第2体区域103b大的第1体区域103a，能够确保与第1体区域103a相邻的其他第1体区域103a的有效的间隔a的值。
进而，如图11(b)所示，注入区域102i也可被分割为杂质浓度不同的第1注入区域102ia和第2注入区域102ib。由于注入区域102i主要通过杂质注入形成，因此难以明确地分割第1注入区域和第2注入区域。在此，用于形成第1注入区域的杂质注入和用于形成第2注入区域的杂质注入由不同的能量形成，因此至少具有两个峰值浓度，也可在该峰值浓度之间定义并分割界限。此时，设定第1注入区域102ia的浓度比第2注入区域102ib的浓度高。关于第1注入区域102ia的深度，与先前的注入区域192i同样地，也可形成在至少比第1体区域103a深的位置。通过该结构，抑制耗尽层向JFET区域102j的扩散，因此能够分别将JFET区域102j在第1注入区域102ia以及第2注入区域102ib中的有效的间隔a维持得较大。其结果，能够实现饱和电流更大的半导体元件。例如，第1注入区域102ia的浓度也可以是第2注入区域102ib的杂质浓度的2倍以上。若第2注入区域102ib的浓度为1×1017cm-3左右，则第1注入区域102ia的浓度也可为2×1017cm-3以上。
另外，在本实施方式的半导体元件100中，对注入区域102i与第1体区域103a相邻的结构进行了说明，但在形成第1体区域103a以及注入区域102i时，若发生图案的匹配偏差，则有可能先前说明的有效的间隔a会变小。若假设产生了匹配偏差而在第1体区域103a与注入区域102i之间存在间隙，则在该间隙处JFET区域102j中的第1碳化硅半导体层102暴露。该第1碳化硅半导体层102的杂质浓度比注入区域102i小。因此，从第1体区域103a延伸的耗尽层容易向该间隙扩散，因此实际有效的间隔a减小与该间隙相应的量。由此，存在MISFET导通时的饱和电流变小的可能性。因此，如图12(a)、(b)以及(c)所示，第1体区域103a、注入区域192i(或者102ia)、注入区域102i也可以重叠(over lap)。设形成注入区域或体区域时相对于某一基准位置的匹配偏差为Δ的情况下，该重叠量也可为2×Δ以上。由此，能够抑制伴随匹配偏差的实际间隔a的减少。当然，如图13(a)～(c)所示，重叠量也可大于沟道长Lch。
在本实施方式的半导体元件中，第1体区域103a的杂质浓度被设定为例如在1×1018cm-3以上。此外，注入区域192i、102ia以及102i被设定为比第1体区域103a低1位的数值以下(第1体区域103a的浓度为1×1018cm-3时，在1×1017cm-3以下)。由此，能够减小规定沟道区域的沟道长Lch对体区域的杂质浓度的影响，因此能够将图12或图13所示的半导体元件的阈值电压Vth设计为期望的值，能够实现如下的半导体元件，即：饱和电流较大，且能够取得较大的反向沟道二极管的导通电流。
(一实施方式的变形例)
以下，参照附图，对本发明的一实施方式的变形例的半导体元件进行说明。
图14示意性表示了本变形例相关的半导体元件100A的截面结构。图14是将采用了SiC的纵型MISFET的单位晶格100u并联连接2个而得到的截面示意图，市场上出售的半导体元件100A包括多个单位晶格100u。图14中，对与图1所示的构成部件相同的构成部件赋予相同的符号。
<半导体元件100A的结构>
如图14所示，本变形例的半导体元件100A中，形成在第1导电型(在此为n型)的第1碳化硅半导体层102上且分别与体区域103以及杂质区域104的至少一部分相连的n型的第2碳化硅半导体层(沟道层)106至少形成为3层结构(例如106a1、106b1以及106c1)。
以下，对本变形例的半导体元件100A与图1所示的一实施方式的半导体元件100的不同点进行说明。
第2碳化硅半导体层106与上述实施方式相同，与杂质区域104以及第1碳化硅半导体层102中的相邻于第1体区域103a的JFET区域102j电连接，并且形成在第1体区域103a上。
在本变形例中，通过外延生长形成第2碳化硅半导体层106。第2碳化硅半导体层106被配置成与杂质区域104、第1体区域103a以及JFET区域102j相连。在图14所示的例子中，第2碳化硅半导体层106形成在杂质区域104、第1体区域103a以及JFET区域102j上。第2碳化硅半导体层106在与第1体区域103a相连的区域内包括沟道区域106c。在本变形例中，沟道区域106c的长度(沟道长L)相当于由图14所示的两个双向箭头所示的长度。
第2碳化硅半导体层(沟道层)106在与半导体基板101垂直的方向上具有杂质浓度的分布。具体来说，第2碳化硅半导体层106包括杂质浓度比与栅极绝缘膜107相连的一侧的第1区域以及与第1体区域103a相连的一侧的第2区域大的第3区域。
以下，为了便于说明，对第2碳化硅半导体层106为3层层叠结构的例子进行说明。以下，将第2碳化硅半导体层106中与体区域103(杂质区域104)相连的一侧表现为下层106c1，将位于该下层106c1的上方的层表现为中层106b1，将位于该中层106b1的上方的层表现为上层106a1。第2碳化硅半导体层106通过外延生长形成。第2碳化硅半导体层106的杂质浓度主要由外延生长中的掺杂气体的流量控制。在此，导入掺杂气体，有意变更杂质浓度，依次形成下层106c1、中层106b1以及上层106a1。第2碳化硅半导体层106的下层106c1处于例如杂质浓度极小的未掺杂的状态。此外，第2碳化硅半导体层106的中层106b1具有n型的杂质。此外，第2碳化硅半导体层106的上层106a1处于例如杂质浓度极小的未掺杂的状态。上层106a1、中层106b1以及下层106c1的各界限由例如不连续地切换杂质浓度的两个界限来进行定义。将两个界限中比靠近栅极绝缘膜107的界限更高上侧的一方设为上层106a1，将比靠近体区域103的界限更靠下侧的一方设为下层106c1，将两个界限之间的部分设为中层106b1。此时，选择沿着下层106c1向中层106b1的方向杂质浓度变大的第1界限、和沿着中层106b1向上层106a1的方向杂质浓度变小的第2界限。
此外，在如上那样进行了选择时，中层106b1的杂质浓度比下层106c1以及上层106a1的杂质浓度都高。因此，下层106c1以及上层106a1为低浓度层，中层106b1为高浓度层。此外，在第2碳化硅半导体层(沟道层)106内杂质浓度连续变化的情况下，将从靠近栅极绝缘膜107的表面侧开始的任意的深度(例如10nm)设为上层106a1，将下层106b1的厚度也设为例如10nm，将剩余的部分设为中层106b1。但是，在这种情况下中层106b1的杂质浓度也都比下层106b以及上层106a1的杂质浓度大。
第2碳化硅半导体层106以外的结构采用与图1所示的半导体元件100相同的结构。进而，与半导体元件100相关的各种变形例也适用于本变形例的半导体元件100A。
<半导体元件100A的动作以及效果>
接下来，说明半导体元件100A的动作。
半导体元件100A与已经叙述过的半导体元件100相同，作为MISFET工作的同时，也作为沟道二极管进行工作。与半导体元件100的不同点仅在于沟道层106的层结构，从栅极绝缘膜107侧观察时，半导体元件100的上层106a以及下层106b、半导体元件100A的上层106a1以及中层106b1中它们的杂质浓度的大小关系是相同的。半导体元件100以及100A的沟道层106包括作为未掺杂层的上层106a或者106a1、作为高浓度层的下层106b或者中层106b1，认为载流子的路径中作为未掺杂层的上层106a或者106a1占支配性的地位。在此，已知载流子移动度μch一般依赖于杂质浓度，杂质浓度越大移动度就越小。杂质所引起的载流子的散射是主要原因。因此，认为通过沟道层106，与载流子移动度μch可变大的量相应地，具有载流子散射少的上层106a或者106a1的半导体元件100以及100A能够使晶体管的饱和电流更大。
另一方面，半导体元件100以及100A的较大的不同在于有无下层106c1。通过导入下层106c1，将多个半导体元件100A形成在半导体晶片(例如3英寸)上时，能够抑制半导体元件100A的特性偏差。这是因为，通过外延生长形成了沟道层106。为了形成半导体元件100，需要堆积沟道层106，但在堆积沟道层106的初期，在下层106b的生长初期，杂质气体的供给和下层106b的结晶生长变得不稳定，在下层106b的下端(下层106b以及第1体区域103a的表面)，有时杂质会局部存在。通过该局部存在的杂质，有时下层106b的下端的杂质浓度会远大于期待值。为了便于说明，将该层称作局部存在层。稳定地形成再现性良好的该局部存在层很难，即使将用于下层106b的掺杂中的杂质气体(在此为氮)的流量设为恒定，在晶格内也会存在分布，其结果，整体上看沟道层106时，沟道层106内的杂质的剂量和膜厚的分布变大。其结果，晶格上形成了多个的半导体元件100的电特性会产生较大的偏差。另一方面，关于在下层106b之下还***了下层106c1的半导体元件100A，由于在沟道层106的生长初期(即下层106c1的生长初期)不导入杂质气体，因此不会形成如上所述的局部存在层。由此，能够减小沟道层106内的杂质的剂量和膜厚分布，其结果具有能够抑制在晶格上形成了多个的半导体元件100A的电特性的偏差的效果。
此外，在以上的说明中，碳化硅使用了4H-SiC，但也可以使用其他的多晶型结构(6H-SiC、3C-SiC、15R-SiC等)。此外，作为面方位说明了从(0001)面切割的主面，但其他面((11-20)面、(1-100)面、(000-1)面)以及它们的切割面也是可以的。此外，也可以具有基板由Si构成、漂移层由碳化硅(3C-SiC)构成的异质结。
工业上的可利用性
本发明能够广泛地适用于SiC-MISFET等半导体元件、以及具备SiC-MISFET等半导体元件的逆变器电路等各种控制装置或驱动装置中。
符号说明
100    半导体元件
100A   半导体元件
100u   单位晶格
101    半导体基板
102    第1碳化硅半导体层(漂移层)
102j   JFET区域
102i   注入区域
102ia  第1注入区域
102ib  第2注入区域
103    体区域
103a   第1体区域
103b   第2体区域
103u   底面
104    杂质区域
105    接触区域
106    第2碳化硅半导体层
106a   第2碳化硅半导体层上层
106b   第2碳化硅半导体层下层
106c   沟道区域
106a1  第2碳化硅半导体层上层
106b1  第2碳化硅半导体层中层
106c1  第2碳化硅半导体层下层
107    栅极绝缘膜
108    栅电极
109    源电极(第1欧姆电极)
110    漏电极(第2欧姆电极)
111    层间绝缘膜
112    上部电极
113    背面电极
192i   注入区域

Claims (27)

1.一种半导体元件，具备：
第1导电型的半导体基板；
第1导电型的第1碳化硅半导体层，位于上述半导体基板的主面上；
第2导电型的体区域，位于上述第1碳化硅半导体层内；
第1导电型的杂质区域，位于上述体区域内；
第1导电型的第2碳化硅半导体层，位于上述第1碳化硅半导体层上，且被配置成分别与上述体区域以及上述杂质区域的至少一部分相连；
上述第2碳化硅半导体层上的栅极绝缘膜；
上述栅极绝缘膜上的栅电极；
第1欧姆电极，与上述杂质区域电连接；和
第2欧姆电极，被设置于上述半导体基板的背面，
上述第2导电型的体区域包括与上述第1碳化硅半导体层的表面相连的第1体区域、和与上述第2导电型的体区域的底面相连的第2体区域，上述第1体区域的杂质浓度是上述第2体区域的杂质浓度的2倍以上，
上述第1导电型的第2碳化硅半导体层在与上述半导体基板垂直的方向上具有杂质浓度的分布，与上述栅极绝缘膜相连的一侧的杂质浓度小于与上述第1体区域相连的一侧的杂质浓度。
2.根据权利要求1所述的半导体元件，其中，
上述第1导电型的第2碳化硅半导体层具有：
与上述栅极绝缘膜相连的低浓度层；和
位于上述低浓度层的下方且杂质浓度比上述低浓度层高的高浓度层。
3.一种半导体元件，具备：
第1导电型的半导体基板；
第1导电型的第1碳化硅半导体层，位于上述半导体基板的主面上；
第2导电型的体区域，位于上述第1碳化硅半导体层内；
第1导电型的杂质区域，位于上述体区域内；
第1导电型的第2碳化硅半导体层，位于上述第1碳化硅半导体层上，且被配置成分别与上述体区域以及上述杂质区域的至少一部分相连；
上述第2碳化硅半导体层上的栅极绝缘膜；
上述栅极绝缘膜上的栅电极；
第1欧姆电极，与上述杂质区域电连接；和
第2欧姆电极，被设置于上述半导体基板的背面，
上述第2导电型的体区域包括与上述第1碳化硅半导体层的表面相连的第1体区域、和与上述第2导电型的体区域的底面相连的第2体区域，上述第1体区域的杂质浓度是上述第2体区域的杂质浓度的2倍以上，
上述第1导电型的第2碳化硅半导体层在与上述半导体基板垂直的方向上具有杂质浓度的分布，包括杂质浓度比与上述栅极绝缘膜相连的一侧的第1区域以及与上述第1体区域相连的一侧的第2区域都大的第3区域。
4.根据权利要求3所述的半导体元件，其中，
在上述第1导电型的第2碳化硅半导体层中，
上述第1区域为与上述栅极绝缘膜相连的第1低浓度层，
上述第3区域为位于上述低浓度层的下方且杂质浓度比上述第1低浓度层高的高浓度层，
上述第2区域为位于上述高浓度层的下方且杂质浓度比上述高浓度层低的第2低浓度层。
5.根据权利要求4所述的半导体元件，其中，
上述第1导电型的第2碳化硅半导体层由上述第1低浓度层、上述高浓度层和上述第2低浓度层构成。
6.根据权利要求1或3所述的半导体元件，其中，
上述半导体元件具有至少位于相邻的两个体区域之间的第1导电型的注入区域，上述注入区域形成为比上述第1体区域还深。
7.根据权利要求6所述的半导体元件，其中，
上述注入区域形成为比上述第2体区域还深。
8.根据权利要求6所述的半导体元件，其中，
上述注入区域形成为比上述第2体区域还浅。
9.根据权利要求6～8中任一项所述的半导体元件，其中，
从与上述半导体基板垂直的方向观察时，上述注入区域的至少一部分与上述第1体区域重叠。
10.根据权利要求9所述的半导体元件，其中，
从与上述半导体基板垂直的方向观察时，上述注入区域的至少一部分与上述杂质区域重叠。
11.根据权利要求6～10中任一项所述的半导体元件，其中，
上述注入区域具有第1注入区域和与上述注入区域的底面相连的第2注入区域，上述第1注入区域的杂质浓度是上述第2体区域的杂质浓度的2倍以上。
12.根据权利要求11所述的半导体元件，其中，
通过控制离子注入的剂量以及剂能量，连续地形成上述注入区域。
13.根据权利要求1或3所述的半导体元件，其中，
向以上述第1欧姆电极为基准的上述第2欧姆电极以及上述栅电极施加的电位分别为Vds以及Vgs，栅极阈值电压为Vth，
在Vgs≥Vth的情况下，电流经由上述第2碳化硅半导体层从上述第2欧姆电极流向上述第1欧姆电极，
在0伏特≤Vgs＜Vth的情况下，随着Vds变得小于0伏特，在电流开始从上述体区域流向上述第1碳化硅半导体层之前，电流从上述第1欧姆电极经由上述第2碳化硅半导体层而流向上述第2欧姆电极。
14.根据权利要求1或3所述的半导体元件，其中，
上述半导体基板、上述第1碳化硅半导体层、上述体区域、上述杂质区域、上述第2碳化硅半导体层、上述栅极绝缘膜、上述栅电极、上述第1欧姆电极以及上述第2欧姆电极构成金属-绝缘体-半导体场效应晶体管，
若将以上述第1欧姆电极的电位为基准的上述第2欧姆电极的电位定义为Vds，将以上述第1欧姆电极的电位为基准的上述栅电极的电位定义为Vgs，将上述金属-绝缘体-半导体场效应晶体管的栅极阈值电压定义为Vth，将从上述第2欧姆电极流向上述第1欧姆电极的电流的方向定义为正向，将从上述第1欧姆电极流向上述第2欧姆电极的电流的方向定义为反向，
则在Vgs≥Vth的情况下，上述金属-绝缘体-半导体场效应晶体管经由上述第2碳化硅半导体层而使上述第2欧姆电极与上述第1欧姆电极之间导通，
在0伏特≤Vgs＜Vth的情况下，上述金属-绝缘体-半导体场效应晶体管不会在上述正向上使电流流动，在Vds＜0伏特时，起到使电流从上述第1欧姆电极经由上述第2碳化硅半导体层向上述第2欧姆电极沿着上述反向流动的二极管的作用，
上述二极管的启动电压的绝对值小于由上述体区域和上述第1碳化硅半导体层构成的体二极管的启动电压的绝对值。
15.根据权利要求14所述的半导体元件，其中，
在上述金属-绝缘体-半导体场效应晶体管中，若将在Vgs＞Vth且Vds＝1伏特时，从上述第2欧姆电极流向上述第1欧姆电极的电流定义为Id1，
则在Vgs＝0伏特时，随着Vds变成小于0伏特，电流从上述第1欧姆电极经由上述第2碳化硅半导体层流向上述第2欧姆电极，在Vds变得小于上述体二极管的启动电压之前，电流值为|Id1|的电流从上述第1欧姆电极流向上述第2欧姆电极。
16.根据权利要求15所述的半导体元件，其中，
上述体二极管的启动电压在室温下为-2.5伏特。
17.根据权利要求15所述的半导体元件，其中，
在上述金属-绝缘体-半导体场效应晶体管中，
在Vgs＝0伏特时，随着Vds变得小于0伏特，电流从上述第1欧姆电极经由上述第2碳化硅半导体层流向上述第2欧姆电极，在室温下，在Vds小于-2.0伏特之前，电流值为|Id1|的电流从上述第1欧姆电极流向上述第2欧姆电极。
18.根据权利要求15～17中任一项所述的半导体元件，其中，
上述电流Id1被定义为将上述栅极绝缘膜的膜厚设为tox、Vgs＝tox×3×106伏特、且Vds＝1伏特时，从上述第2欧姆电极流向上述第1欧姆电极的电流，其中上述tox的单位是cm。
19.根据权利要求1或3所述的半导体元件，其中，
上述第1体区域的杂质浓度在1×1018cm-3以上且1×1020cm-3以下，上述第2体区域的杂质浓度在1×1017cm-3以上且1×1019cm-3以下。
20.根据权利要求1或3所述的半导体元件，其中，
上述第1体区域以及上述第2体区域分别在与上述半导体基板的主面垂直的方向上至少具有15nm以及100nm的厚度。
21.根据权利要求1、3、16以及17中任一项所述的半导体元件，其中，
通过控制离子注入的剂量以及剂能量，连续地形成上述第1体区域以及上述第2体区域。
22.根据权利要求1或3所述的半导体元件，其中，
上述第2碳化硅半导体层电连接到上述杂质区域、和上述第1碳化硅半导体层中与上述第1体区域相邻的区域，且上述第2碳化硅半导体层被配置在上述第1体区域上。
23.根据权利要求21所述的半导体元件，其中，
上述第2碳化硅半导体层通过外延生长而形成。
24.根据权利要求1～5中任一项所述的半导体元件，其中，
上述第2碳化硅半导体层中，上述杂质浓度分布通过在上述外延生长中控制杂质气体而形成。
25.根据权利要求2所述的半导体元件，其中，
上述低浓度层的杂质浓度在1×1017cm-3以下。
26.根据权利要求4所述的半导体元件，其中，
上述第1低浓度层以及第2低浓度层的杂质浓度在1×1017cm-3以下。
27.根据权利要求2、4、25以及26中任一项所述的半导体元件，其中，
上述高浓度层的杂质浓度在1×1018cm-3以上。
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