CN103779426B - 半导体装置 - Google Patents
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Abstract
本发明的目的在于，提供一种维持有利的特性并实现微细化的、包括氧化物半导体的半导体装置。一种半导体装置，包括：氧化物半导体层；与所述氧化物半导体层接触的源电极及漏电极；与所述氧化物半导体层重叠的栅电极；以及设置在所述氧化物半导体层和所述栅电极之间的栅极绝缘层，其中，所述源电极及所述漏电极各包括第一导电层和具有从所述第一导电层的端部向沟道长度方向延伸的区域的第二导电层。
Description
技术领域
本发明的技术领域涉及一种半导体装置。注意，在本文半导体装置是指通过利用半导体特性操作的一般元件及装置。
背景技术
金属氧化物的种类繁多且这样的金属氧化物被用于各种应用。例如，氧化铟是公知的材料，并已经被用作液晶显示装置等中所需的透明电极。
一些金属氧化物具有半导体特性。具有半导体特性的这种金属氧化物的示例，例如有氧化钨、氧化锡、氧化铟、氧化锌等。并且已知其中使用这种金属氧化物形成沟道形成区的一种薄膜晶体管（例如，参照专利文献1至专利文献4、非专利文献1等）。
作为金属氧化物，不仅已知一元氧化物，而且还已知多元氧化物。例如，作为包括In、Ga及Zn的多元氧化物半导体，具有同系物（homologous phase）的InGaO3（ZnO）m（m为自然数）是周知的（例如，参照非专利文献2至4等）。
并且，已经确认到可以将包括这样的In-Ga-Zn类氧化物的氧化物半导体应用于薄膜晶体管的沟道形成区（例如，参照专利文献5、非专利文献5及6等）。
[专利文献1] 日本专利申请公开昭60-198861号公报
[专利文献2] 日本专利申请公开平8-264794号公报
[专利文献3] PCT国际申请日本公表平11-505377号公报
[专利文献4] 日本专利申请公开2000-150900号公报
[专利文献5] 日本专利申请公开2004-103957号公报
[非专利文献1] M. W. Prins, K. O. Grosse-Holz, G. Muller, J. F. M.Cillessen, J. B. Giesbers, R. P. Weening, and R. M. Wolf, "A ferroelectrictransparent thin-film transistor"（透明铁电薄膜晶体管）, Appl. Phys. Lett., 17June 1996, Vol. 68 p. 3650-3652
[非专利文献2] M. Nakamura, N. Kimizuka, and T. Mohri, "The PhaseRelations in the In2O3-Ga2ZnO4-ZnO System at 1350℃"（In2O3-Ga2ZnO4-ZnO类在1350℃时的相位关系）, J. Solid State Chem., 1991, Vol. 93, p. 298-315
[非专利文献3] N. Kimizuka, M. Isobe, and M. Nakamura, "Syntheses andSingle-Crystal Data of Homologous Compounds, In2O3(ZnO)m (m=3, 4, and 5),InGaO3(ZnO)3, and Ga2O3(ZnO)m (m=7, 8, 9, and 16) in the In2O3-ZnGa2O4-ZnOSystem"（同系物的合成和单晶数据，In2O3-ZnGa2O4-ZnO类的In2O3(ZnO)m (m=3, 4, and5), InGaO3(ZnO)3, and Ga2O3(ZnO)m (m=7, 8, 9, and 16)）, J. Solid State Chem.,1995, Vol. 116, p. 170-178
[非专利文献4] M. Nakamura, N. Kimizuka, T. Mohri, and M. Isobe, "Syntheses and crystal structures of new homologous compounds, indium ironzinc oxides (InFeO3(ZnO)m) (m:natural number) and related compounds"（同系物、铟铁锌氧化物(InFeO3(ZnO)m)（m为自然数）及其同型化合物的合成以及晶体结构）, KOTAIBUTSURI(SOLID STATE PHYSICS), 1993, Vol. 28, No. 5, p. 317-327
[非专利文献5] K. Nomura, H. Ohta, K. Ueda, T. Kamiya, M. Hirano, andH. Hosono, "Thin-film transistor fabricated in single-crystalline transparentoxide semiconductor"（由单晶透明氧化物半导体制造的薄膜晶体管）, SCIENCE, 2003,Vol. 300, p. 1269-1272
[非专利文献6] K. Nomura, H. Ohta, A. Takagi, T. Kamiya, M. Hirano,and H. Hosono, "Room-temperature fabrication of transparent flexible thin-film transistors using amorphous oxide semiconductors"（在室温下制造使用非晶氧化物半导体的透明柔性薄膜晶体管）, NATURE, 2004, Vol. 432 p. 488-492。
发明内容
为了实现晶体管的高速操作、低耗电量、成本的降低等，必须要实现晶体管的微细化。
在使晶体管微细化时，在制造工序中产生的缺陷成为很大的问题。例如，源电极及漏电极与沟道形成区的每一个电连接，但是起因于由微细化引起的覆盖率的降低会产生断线、连接不良等。
另外，在使晶体管微细化时，也引起短沟道效应的问题。短沟道效应是指随着晶体管的微细化（沟道长度（L）的缩短）而变得明显的电特性的退化。短沟道效应因漏电极的电场对源电极的影响而发生。作为短沟道效应的具体示例，有阈值电压的降低、亚阈值摆幅（S值）的增大、泄漏电流的增大等。具体地，已知在室温下与包括硅的晶体管相比，包括氧化物半导体的晶体管的截止电流较小，这可归因于如下事实：因热激发而产生的载流子少，即载流子密度小。在如上所述的使用载流子密度小的材料的晶体管中，有容易引起诸如阈值电压降低的短沟道效应的倾向。
因此，根据所公开的发明的一个实施例，目的之一是提供抑制缺陷并实现微细化的半导体装置。或者，本发明的另一个目的是提供维持有利的特性并实现微细化的半导体装置。
所公开的发明的一个实施例是一种半导体装置，包括：氧化物半导体层；与所述氧化物半导体层接触的源电极及漏电极；与所述氧化物半导体层重叠的栅电极；以及设置在所述氧化物半导体层和所述栅电极之间的栅极绝缘层，其中，所述源电极及所述漏电极各包括第一导电层以及具有从所述第一导电层的端部向沟道长度方向延伸的区域的第二导电层。
在上述半导体装置中，优选所述第一导电层及所述第二导电层各具有锥形形状。
在上述半导体装置中，优选在所述第二导电层的每个的所述区域上设置有侧壁绝缘层。
所公开的发明的另一个实施例是一种半导体装置，包括：氧化物半导体层；与所述氧化物半导体层接触的源电极及漏电极；与所述氧化物半导体层重叠的栅电极；以及设置在所述氧化物半导体层和所述栅电极之间的栅极绝缘层，其中，所述源电极及所述漏电极包括第一导电层和具有比所述第一导电层高的电阻的第二导电层，并且，所述第二导电层与所述氧化物半导体层接触。
所公开的发明的另一个实施例是一种半导体装置，包括：氧化物半导体层；与所述氧化物半导体层接触的源电极及漏电极；与所述氧化物半导体层重叠的栅电极；以及设置在所述氧化物半导体层和所述栅电极之间的栅极绝缘层，其中，所述源电极及所述漏电极各包括第一导电层和具有比所述第一导电层高的电阻的第二导电层，并且，所述第二导电层和所述第一导电层与所述氧化物半导体层接触。
在上述半导体装置中，所述第二导电层优选为金属氮化物。
在上述半导体装置中，所述第二导电层的厚度优选为5nm至15nm。
所公开的发明的另一个实施例是一种半导体装置，包括：包括沟道形成区的氧化物半导体层；与所述沟道形成区接触的源电极及漏电极；与所述沟道形成区重叠的栅电极；以及设置在所述氧化物半导体层和所述栅电极之间的栅极绝缘层，其中，在所述源电极及所述漏电极的每个中与所述氧化物半导体层的所述沟道形成区接触的区域的电阻比其他区域高。
在上述半导体装置中，所述源电极或所述漏电极的每个在其端部与所述氧化物半导体层接触，并且，在所述源电极和所述氧化物半导体层之间或所述漏电极和所述氧化物半导体层之间设置有绝缘层。
注意，在本文半导体装置是指能够通过利用半导体特性操作的一般装置。例如，显示装置、存储器装置、集成电路等都包括在半导体装置的范畴内。
另外，在本说明书等中，在组件间的物理关系的描述中术语“上”或“下”不一定分别意指“直接在…之上”或“直接在…之下”。例如，“栅极绝缘层上的栅电极”这一表达也意指在栅极绝缘层和栅电极之间存在附加组件的情况。另外，诸如“上”或“下”的术语只是为了便于描述而使用的词汇，并且在没有另外规定时，可包括将组件的关系颠倒的情况。
另外，在本说明书等中，诸如“电极”或“布线”的术语不限制组件的功能。例如，有时将“电极”用作“布线”的一部分，反之亦然。再者，术语“电极”或“布线”可包括多个“电极”或“布线”以集成方式形成的情况等。
另外，在使用相反极性的晶体管的情况或在电路操作中电流流动方向变化的情况等下，“源电极”和“漏电极”的功能有时互相调换。因此，在本说明书中，术语“源电极”和“漏电极”可以互相调换。
另外，在本说明书等中，术语“电连接”包括组件通过具有任意电功能的对象连接的情况。在此，只要能够在通过对象连接的组件之间传送和接收电信号，则对具有任意电功能的对象没有特别的限制。例如，“具有任意电功能的对象”的示例不仅有包括电极和布线，而且还有诸如晶体管等的开关元件、电阻器、电感器、电容器以及具有各种功能的元件等。
根据所公开的发明的一个实施例，能够得到任一以下效果或得到两个效果。
第一，源电极及漏电极的每个形成为具有包括第一导电层和第二导电层的叠层结构，在第二导电层中设置有从第一导电层的端部向沟道长度方向延伸的区域；因此，可以提高在源电极及漏电极上形成半导体层时的覆盖率。由此，可以抑制产生连接不良等。
第二，在源电极或漏电极中，与沟道形成区接触的区域附近可为高电阻区域，由此使在源电极和漏电极之间的电场缓和。由此，可以抑制诸如阈值电压下降的短沟道效应。
通过像这样的效果，可以解决微细化所导致的问题。其结果是可以使晶体管的尺寸充分地减小。通过使晶体管的尺寸充分地减小，包括晶体管的半导体装置的面积减小，且从一个衬底得到的半导体装置的数量增大。由此，可以降低半导体装置的制造成本。另外，由于使半导体装置小型化，所以可以实现尺寸几乎相同而功能进一步得到提高的半导体装置。另外，通过沟道长度的减小可以得到高速操作、低耗电量等的效果。因此，可根据所公开的发明的一个实施例实现包括氧化物半导体的晶体管的微细化，可以得到微细化带来的各种效果。
如上所述，根据所公开的发明的一个实施例，可以提供实现微细化的半导体装置而同时抑制缺陷且维持有利特性。
附图说明
图1A至图1D是半导体装置的截面图；
图2A至图2F是示出半导体装置的制造工序的截面图；
图3A至图3F是示出半导体装置的制造工序的截面图；
图4是半导体装置的截面图；
图5A至图5F是示出半导体装置的制造工序的截面图；
图6A1、图6A2及图6B示出半导体装置的电路图的示例；
图7A和图7B示出半导体装置的电路图的示例；
图8A至图8C示出半导体装置的电路图的示例；
图9A至图9F示出电子设备的示例；
图10A和图10B是各示出用于模拟的晶体管的模型的截面图；
图11A和图11B是各示出沟道长度L（nm）和阈值电压的偏移量ΔVth（V）的关系的图；
图12A和图12B是各示出沟道长度L（nm）和阈值电压的偏移量ΔVth（V）的关系的图；以及
图13是示出沟道长度L（nm）和阈值电压的偏移量ΔVth（V）的关系的图。
具体实施方式
下面，参照附图描述本发明的实施例。注意，本发明不限定于以下的描述，且本技术领域技术人员可以很容易地理解到，模式和细节可以被改变为各种各样方式，而不脱离本发明的思想和范围。因此，本发明不应该被解释为仅限定于以下实施例中的描述。
注意，为了容易理解，附图等所示出的各结构的位置、大小和范围等有时不精确表示位置、大小和范围等。因此，所公开的发明不一定局限于附图等所公开的位置、大小和范围等。
另外，在本说明书等中，诸如“第一”、“第二”、“第三”的序数词是为了避免组件间的混同而使用的，且这些术语不意于限定组件的数量。
实施例1
在本实施例中，参照图1A至图1D、图2A至图2F以及至图3A至图3F来描述根据所公开的发明的一个实施例的半导体装置的结构及制造工序的示例。
〈半导体装置的结构示例〉
在图1A至图1D中，作为半导体装置的示例示出晶体管的截面结构。在图1A至图1D中作为根据所公开的发明的一个实施例的晶体管示出顶栅型晶体管。
图1A所示的晶体管160在衬底100上包括：依次层叠有第一导电层142a、第二导电层145a的源电极；依次层叠有第一导电层142b、第二导电层145b的漏电极；设置在源电极上的绝缘层143a；设置在漏电极上的绝缘层143b；设置在绝缘层143a及绝缘层143b上的氧化物半导体层144；设置在氧化物半导体层144上的栅极绝缘层146；以及设置在栅极绝缘层146上的栅电极148。
在图1A所示的晶体管160中，第二导电层145a具有从第一导电层142a的端部向沟道长度方向（载流子流过的方向）延伸的区域，并且第二导电层145a至少与氧化物半导体层144的沟道形成区相互接触。另外，第二导电层145b具有从第一导电层142b的端部向沟道长度方向延伸的区域，并且第二导电层145b至少与氧化物半导体层144的沟道形成区相互接触。
更具体而言，第二导电层145a具有在沟道长度方向（载流子流过的方向）上从第一导电层142a的端部向漏电极延伸的区域。另外，第二导电层145b具有在沟道长度方向上从第一导电层142b的端部向源电极延伸的区域。
图1B所示的晶体管170和图1A所示的晶体管160的一个不同之处在于绝缘层143a、143b的存在。在图1B所示的晶体管170中，以与第二导电层145a及第二导电层145b的上表面及端部接触的方式设置有氧化物半导体层144。
在图1B所示的晶体管170中，与晶体管160同样地，第二导电层145a具有从第一导电层142a的端部向沟道长度方向延伸的区域，而第二导电层145b具有从第一导电层142b的端部向沟道长度方向延伸的区域。
图1C所示的晶体管180和图1A所示的晶体管160的一个不同之处在于第一导电层142a和第二导电层145a的叠层顺序，以及第一导电层142b和第二导电层145b的叠层顺序。图1C所示的晶体管180包括依次层叠有第二导电层145a和第一导电层142a的源电极，以及依次层叠有第二导电层145b和第一导电层142b的漏电极。
另外，在图1C所示的晶体管180中，第二导电层145a具有从第一导电层142a的端部向沟道长度方向延伸的区域，而第二导电层145b具有从第一导电层142b的端部向沟道长度方向延伸的区域。从而，绝缘层143a以与第二导电层145a中的从第一导电层142a的端部向沟道长度方向延伸的区域及第一导电层142a接触的方式设置。另外，绝缘层143b以与第二导电层145b中的从第一导电层142b的端部向沟道长度方向延伸的区域及第一导电层142b接触的方式设置。
图1D所示的晶体管190和图1C所示的晶体管180的一个不同之处在于是否有绝缘层143a、143b。在图1D所示的晶体管190中，以与第一导电层142a和第一导电层142b、第二导电层145a中的从第一导电层142a的端部向沟道长度方向延伸的区域以及第二导电层145b中的从第一导电层142b的端部向沟道长度方向延伸的区域接触的方式设置有氧化物半导体层144。
在图1D所示的晶体管190中，第二导电层145a具有从第一导电层142a的端部向沟道长度方向延伸的区域，并且第二导电层145a至少与氧化物半导体层144的沟道形成区相互接触。另外，第二导电层145b具有从第一导电层142b的端部向沟道长度方向延伸的区域，并且第二导电层145b至少与氧化物半导体层144的沟道形成区接触。
〈晶体管的制造工序的示例〉
以下参照图2A至图2F及图3A至图3F说明图1A至图1D所示的晶体管的制造工序的示例。
<晶体管160或晶体管170的制造工序>
首先，参照图2A至图2F描述图1A所示的晶体管160的制造工序的一个示例。注意，对于图1B所示的晶体管170，除了没有设置绝缘层143a和143b以外可以参考晶体管160的制造工序，所以省略详细描述。
首先，在具有绝缘表面的衬底100上形成第一导电膜，并且然后对第一导电膜选择性地进行蚀刻以便形成第一导电层142a和142b（参照图2A）。第一导电膜的厚度例如为50nm至500nm。
注意，对可用于衬底100的衬底没有具体的限制，只要它至少具有能够承受后面的加热处理的耐热性。例如，可以使用诸如玻璃衬底、陶瓷衬底、石英衬底、蓝宝石衬底的衬底。另外，只要衬底100具有绝缘表面，就也可以应用硅或碳化硅等的单晶半导体衬底或多晶半导体衬底、硅锗等的化合物半导体衬底、SOI衬底等作为衬底100，并且也可以在衬底上设置有半导体元件。另外，在衬底100上也可以设置有基底膜。
第一导电膜可以通过诸如溅射法的PVD法或诸如等离子体CVD法的CVD法形成。作为第一导电膜的材料，可以使用选自铝、铬、铜、钽、钛、钼和钨中的元素、上述元素的氮化物或包含任意以上元素作为成分的合金等。也可以使用选自锰、镁、锆、铍中的任一种，或包括任意这些元素的组合的材料。另外，也可以使用与选自钛、钽、钨、钼、铬、钕和钪中的一种元素组合的铝，或包括任意这些元素的组合的材料。
第一导电层可具有单层结构，或者两层或更多层的叠层结构。例如，第一导电膜可具有钛层的单层结构、包含硅的铝膜的单层结构、在铝膜上层叠有钛膜的两层结构或依次层叠有钛膜、铝膜和钛膜的三层结构等。注意，当第一导电层为单层结构时，有容易将第一导电层加工成各具有锥形形状的源电极及漏电极的优点。
另外，第一导电膜也可以使用导电金属氧化物形成。作为导电金属氧化物，可以使用氧化铟（In2O3）、氧化锡（SnO2）、氧化锌(ZnO)、氧化铟氧化锡合金（In2O3-SnO2，有时缩写为ITO）、氧化铟氧化锌合金（In2O3-ZnO）或在任意这些金属氧化物材料中含有硅或氧化硅的材料。
优选以第一导电层142a及第一导电层142b的端部为锥形的方式进行第一导电膜的蚀刻。在此，锥形角α1是衬底面与第一导电层142a的端部的侧面成的角度，并且锥形角β1是衬底面与第一导电层142b的端部的侧面成的角度。例如锥形角α1及锥形角β1的每个优选大于或等于30°且小于或等于60°（参照图2A）。
接着，以覆盖第一导电层142a和142b以及衬底100的方式形成第二导电膜145。第二导电膜145的厚度为3nm至30nm，优选为5nm至15nm。
第二导电膜145可以使用与第一导电膜类似的材料和方法形成。换言之，作为第二导电膜的材料，可以使用选自铝、铬、铜、钽、钛、钼和钨中的元素、上述元素的氮化物、包括任意上述元素作为其成分的合金等。也可以使用选自锰、镁、锆、铍中的任一种，或包括任意这些元素的组合的材料。另外，也可以使用与选自钛、钽、钨、钼、铬、钕和钪中的一种元素组合的铝，或包括任意这些元素的组合的材料。另外备选地，也可以使用导电金属氧化物，诸如氧化铟（In2O3）、氧化锡（SnO2）、氧化锌(ZnO)、氧化铟氧化锡合金（In2O3-SnO2，有时缩写为ITO）、氧化铟氧化锌合金（In2O3-ZnO）或含有硅或氧化硅的任意这些金属氧化物材料。
另外，作为第二导电膜145的材料，优选使用具有比第一导电层142a和142b高的电阻的材料。这是因为，在所制造的晶体管160的源电极及漏电极中，与氧化物半导体层的沟道形成区接触的区域的电阻比其他区域高，由此可以使在源电极和漏电极之间的电场缓和，并可以控制短沟道效应。作为用于第二导电膜145的导电材料，例如可以优选使用诸如氮化钛、氮化钨、氮化钽或氮化钼的金属氮化物。第二导电膜145成为源电极或漏电极的一部分并与氧化物半导体层接触，所以优选使用不通过与氧化物半导体层接触而引起化学反应的材料。上述金属氮化物从这方面来看是优选的。
接着，在第二导电膜145上形成厚度为50nm至300nm、优选为100nm至200nm的绝缘膜143（参照图2A）。在本实施例中，形成氧化硅膜作为绝缘膜143。另外，如图1B的晶体管170所示那样，不一定必须要形成绝缘膜143。然而，当设置绝缘膜143时，容易控制后面形成的源电极或漏电极的每个与氧化物半导体层之间的接触区域（接触面积等）。换言之，容易控制源电极或漏电极的电阻，且可以高效地控制短沟道效应。另外，通过设置绝缘膜143，可以降低在后面形成的栅电极与源电极和漏电极的每个之间的寄生电容。
接着，在绝缘膜143上形成掩模，使用该掩模对绝缘膜143进行蚀刻，从而形成绝缘层143a和143b（参照图2B）。作为绝缘膜143的蚀刻可以使用湿法蚀刻或干法蚀刻。备选地，也可以组合湿法蚀刻和干法蚀刻使用。根据材料适当地设定蚀刻条件（蚀刻气体、蚀刻剂、蚀刻时间和温度等），以能够将绝缘膜蚀刻成所希望的形状。但是，为了对晶体管的沟道长度（L）进行微制造，优选使用干法蚀刻。作为用于干法蚀刻的蚀刻气体，例如可以使用诸如六氟化硫（SF6）、三氟化氮（NF3）或三氟甲烷（CHF3）的含氟的气体，或四氟化碳（CF4）和氢的混合气体等，也可以对用于干法蚀刻的蚀刻气体添加稀有气体（氦（He）、氩（Ar）、氙（Xe））、一氧化碳或二氧化碳等。
接着，通过使用用于绝缘膜143的蚀刻的掩模，对第二导电膜145进行蚀刻，从而形成第二导电层145a和145b（参照图2C）。在第二导电膜145被蚀刻之前去除掩模，并且将绝缘层143a及绝缘层143b用作掩模来对第二导电膜145进行蚀刻。另外，如图1B的晶体管170所示那样，在不设置绝缘层的情况下，在第二导电膜145上直接形成掩模并可对第二导电膜进行蚀刻。另外，第二导电膜145的蚀刻优选以第二导电层145a及第二导电层145b的端部为锥形的方式进行。在设置绝缘膜143的情况下，优选以绝缘层143a及绝缘层143b的端部同样为锥形的方式进行。在此，锥形角α2是衬底面与第二导电层145a及绝缘层143a的端部的侧面成的角度，并且锥形角β2是衬底与第二导电层145b及绝缘层143b的端部的侧面成的角度。例如锥形角α2及锥形角β2的每个优选为大于或等于30°且小于或等于60°。
作为第二导电膜145的蚀刻可以使用湿法蚀刻或干法蚀刻，备选地，可以组合湿法蚀刻和干法蚀刻使用。根据材料适当地设定蚀刻条件（蚀刻气体、蚀刻剂、蚀刻时间和温度等），以将第二导电膜145蚀刻成所希望的形状。但是，为了对晶体管的沟道长度（L）进行微制造，优选使用干法蚀刻。作为用于第二导电膜145的蚀刻的蚀刻气体，例如可以使用氯(Cl2)、三氯化硼(BCl3)、四氯化硅（SiCl4）、四氟化碳（CF4）、六氟化硫（SF6）、三氟化氮（NF3）等，或选自上述气体中的两种或更多种的混合气体。另外，也可以对用于干法蚀刻的蚀刻气体添加稀有气体（氦（He）或氩（Ar））、氧等。另外，第二导电膜145的蚀刻可以使用与绝缘膜143的蚀刻所用的气体相同的气体连续进行。
通过该蚀刻工序，形成层叠有第一导电层142a及第二导电层145a的源电极以及层叠有第一导电层142b及第二导电层145b的漏电极。适当地调整用于蚀刻的掩模，由此形成具有从第一导电层142a的端部向沟道长度方向延伸的区域的第二导电层145a，以及具有从第一导电层142b的端部向沟道长度方向延伸的区域的第二导电层145b。
注意，晶体管160的沟道长度（L）根据第二导电层145a的下端部和第二导电层145b的下端部之间的距离来决定。沟道长度（L）根据晶体管160的应用而不同，例如可以为10nm至1000nm，优选为20nm至400nm。
注意，在形成沟道长度（L）小于25nm的晶体管的情况下，对用于形成绝缘膜143及第二导电膜145的蚀刻所使用的掩模的曝光，优选使用波长短到几nm至几十nm的超紫外线（Extreme Ultraviolet）。在通过超紫外线的曝光中，分辨率高且焦深较大。因此，也可以使后面形成的晶体管的沟道长度（L）充分减小，而电路可以以更高的速度操作。另外，通过微细化，可以降低半导体装置的耗电量。
另外，在第二导电层中，从第一导电层的端部向沟道长度方向延伸的区域具有在后面形成氧化物半导体层及栅极绝缘层的步骤中提高覆盖率的效果。在第二导电层145a中，从第一导电层142a的端部向沟道长度方向延伸的区域的沟道长度方向上的长度（LS），以及从第一导电层142b的端部向沟道长度方向延伸的区域的沟道长度方向上的长度（LD）不一定相同。但是，例如在一个衬底上设置多个晶体管160时，LS和LD的总长度大致为常数。
接着，在绝缘层143a和143b以及衬底100上通过溅射法形成氧化物半导体层144（参照图2D）。氧化物半导体层144的厚度例如为3nm至30nm，优选为5nm至15nm。形成了的氧化物半导体层144至少在其沟道形成区中与第二导电层145a及第二导电层145b接触。
在此，第二导电层145a和145b分别具有从第一导电层142a和142b的端部向沟道长度方向延伸的区域；因此可以使源电极及漏电极的端部的阶差平缓。由此，可以提高氧化物半导体层144的覆盖率并防止从膜脱离。
注意，要制造的晶体管160中的源电极及漏电极仅分别在第二导电层145a及第二导电层145b的端部与氧化物半导体层144接触。由此，与晶体管160的源电极及漏电极的上表面也与氧化物半导体层144接触的情况相比，可以大幅度地减少接触面积。通过以这样的方式减少源电极及漏电极与氧化物半导体层144的接触面积，可以增大接触界面处的接触电阻，并可以缓和源电极和漏电极之间的电场。注意，所公开的发明的技术思想是在源电极及漏电极中形成高电阻区域。所以不一定确切地要求源电极及漏电极仅在第二导电层145a及第二导电层145b的端部与氧化物半导体层144接触。例如，也可以使第二导电层145a及第二导电层145b的上表面的一部分与氧化物半导体层144接触。
作为氧化物半导体层144，可以使用任意以下氧化物半导体：作为四元金属氧化物的In-Sn-Ga-Zn-O类氧化物半导体，作为三元金属氧化物的In-Ga-Zn-O类氧化物半导体、In-Sn-Zn-O类氧化物半导体、In-Al-Zn-O类氧化物半导体、Sn-Ga-Zn-O类氧化物半导体、Al-Ga-Zn-O类氧化物半导体、Sn-Al-Zn-O类氧化物半导体，作为二元金属氧化物的In-Zn-O类氧化物半导体、Sn-Zn-O类氧化物半导体、Al-Zn-O类氧化物半导体、Zn-Mg-O类氧化物半导体、Sn-Mg-O类氧化物半导体、In-Mg-O类氧化物半导体，以及作为一元类金属氧化物的In-O类氧化物半导体、Sn-O类氧化物半导体、Zn-O类氧化物半导体。
具体地，In-Ga-Zn-O类的氧化物半导体材料在无电场时具有充分高的电阻，因而可以充分降低截止电流，并且，具有较高电场效应迁移率，优选In-Ga-Zn-O类氧化物半导体材料作为半导体材料。
作为In-Ga-Zn-O类的氧化物半导体材料的典型示例，给出表示为InGaO3（ZnO）m（m>0、m为非自然数）的一种氧化物半导体材料。此外，使用M代替Ga，存在表达为InMO3（ZnO）m（m>0、m为非自然数）的氧化物半导体材料。在此，M表示选自镓（Ga）、铝（Al）、铁（Fe）、镍（Ni）、锰（Mn）、钴（Co）等中的一种或多种金属元素。例如，M可以是Ga、Ga和Al、Ga和Fe、Ga和Ni、Ga和Mn、Ga和Co等。注意，上述组成根据氧化物半导体材料的结晶结构得出，并且只是示例而已。
作为通过溅射法形成氧化物半导体层144的靶，优选使用具有In：Ga：Zn=1：x：y（x是0或更大、y大于或等于0.5且小于或等于5）的组成比的靶。例如，可以使用具有In2O3：Ga2O3：ZnO=1：1：2[摩尔比]的组成比的金属氧化物靶等。备选地，也可以使用具有In2O3：Ga2O3：ZnO=1：1：1[摩尔比]的组成比的金属氧化物靶、具有In2O3：Ga2O3：ZnO=1：1：4[摩尔比]的组成比的金属氧化物靶、具有In2O3：Ga2O3：ZnO=1：0：2[摩尔比]的组成比的金属氧化物靶。
在本实施例中，通过使用In-Ga-Zn-O类的金属氧化物靶的溅射法形成具有非晶结构的氧化物半导体层144。
金属氧化物靶中的金属氧化物的相对密度为大于或等于80%，优选为大于或等于95%，更优选为大于或等于99.9%。通过使用具有较高相对密度的金属氧化物靶，可以形成具有致密的结构的氧化物半导体层144。
形成氧化物半导体层144的气氛优选为稀有气体（典型为氩）气氛、氧气氛或稀有气体（典型为氩）和氧的混合气氛。具体而言，例如，优选从其中去除了诸如氢、水、羟基或氢化物的杂质使得浓度为1ppm或更低（优选为10ppb或更低）的高纯度气体气氛。
当形成氧化物半导体层144时，例如在保持为减压状态的处理室内保持对象（在此，包括衬底100的结构），并且以使对象的温度为高于或等于100℃且低于550℃、优选为高于或等于200℃且低于或等于400℃的方式对对象进行加热。或者，形成氧化物半导体层144时的对象的温度也可以是室温。然后，边去除处理室内的剩余水分，边引入氢、水分等被去除的溅射气体，并使用上述靶形成氧化物半导体层144。边对对象进行加热边形成氧化物半导体层144，可以减少包含在氧化物半导体层144中的杂质。另外，可以减轻由溅射导致的损伤。优选使用捕集真空泵以去除处理室内的水分。例如，可以使用低温泵、离子泵或钛升华泵等。另外，也可以使用设置有冷阱的涡轮泵。通过使用低温泵等排空，可以从处理室去除氢或水等，所以可以降低氧化物半导体层144中的杂质浓度。
氧化物半导体层144例如可以在如下条件下形成：对象和靶之间的距离为170mm，压力为0.4Pa，直流（DC）功率为0.5kW，并且气氛为氧（100%氧）气氛或氩（100%氩）气氛或氧和氩的混合气氛。另外，优选使用脉冲直流（DC）电源，因为可以减少在膜形成时产生的粉状物质（也称为微粒、尘屑等），并且可使膜厚均匀。氧化物半导体层144的厚度例如为3nm至30nm，优选为5nm至15nm。通过使用具有这样的厚度的氧化物半导体层144，可以抑制因微细化导致的短沟道效应。注意，适当的厚度根据使用的氧化物半导体材料或半导体装置的用途等而不同；因此，可以根据要使用的材料、用途等适当地设定其厚度。
注意，在通过溅射法形成氧化物半导体层144之前，优选通过进行引入氩气体并产生等离子体的反溅射，以去除附着在其上形成有氧化物半导体层144的表面（例如绝缘层143a和143b的表面）的材料。在此，与其中离子碰撞到溅射靶的通常溅射相反，反溅射是其中离子碰撞到待处理表面来修正表面的方法。用于使离子碰撞到待处理表面的方法的示例，有在氩气氛下将高频电压施加到待处理表面以在对象附近生成等离子体的方法。注意，也可以使用氮气氛、氦气氛、氧气氛等代替氩气氛。
然后，优选对氧化物半导体层144进行热处理（第一热处理）。通过该第一热处理可以去除包含在氧化物半导体层144中的过剩的氢（包含水或羟基）；因此可改善氧化物半导体层的结构，并可降低能隙中的缺陷能级。第一热处理的温度例如为高于或等于300℃且低于550℃，优选为高于或等于400℃且低于或等于500℃。
例如，可以这样的方式进行热处理：将对象引入到使用电阻加热元件等的电炉中，并在氮气氛下以450℃加热1小时。在加热处理期间，不使氧化物半导体层144暴露于大气，从而防止水或氢的进入。
热处理装置不局限于电炉，也可以为通过来自诸如加热的气体的介质的热传导或热辐射来加热对象的装置。例如，可以使用诸如LRTA（灯快速热退火）装置或GRTA（气体快速热退火）装置的RTA（快速热退火）装置。LRTA装置是通过诸如卤素灯、金属卤化物灯、氙弧灯、碳弧灯、高压钠灯或高压汞灯的灯发出的光（电磁波）的辐射来加热对象的装置。GRTA装置是利用高温气体进行热处理的装置。作为气体，使用不通过热处理与对象起反应的惰性气体，例如，诸如氩的稀有气体或氮。
例如，作为第一热处理，也可以如下地进行GRTA工序。将对象引入到被加热的惰性气体气氛中，进行加热几分钟，然后从该惰性气体气氛中取出对象。GRTA工序使得能够在短时间内进行高温热处理。另外，即使在温度超过对象的温度上限时也可以采用GRTA工序。注意，在工序期间，可以将惰性气体转换为包含氧的气体。这是因为通过在包含氧的气氛下进行第一热处理，可以降低起因于氧缺陷的能隙中的缺陷能级。
另外，作为惰性气体气氛，优选使用包含氮或稀有气体（氦、氖或氩）作为其主要成分且不包含水、氢等的气氛。例如，引入热处理装置中的氮或诸如氦、氖、氩的稀有气体的纯度为大于或等于6N（99.9999%），优选为大于或等于7N（99.99999%）（即，杂质浓度为小于或等于1ppm，优选为小于或等于0.1ppm）。
在任何情况下，形成通过第一热处理降低了杂质的i型（本征的）或实质上i型的氧化物半导体层144，这能够实现具有非常优良的特性的晶体管。
由于上述热处理（第一热处理）具有去除氢、水等的效果，所以可以将该热处理称为脱水化处理、脱氢化处理等。该脱水化处理、脱氢化处理可以在如下时机进行：例如，在氧化物半导体层的形成后；在栅极绝缘层的形成后；或在栅电极的形成后。另外，这样的脱水化处理、脱氢化处理可以进行一次或多次。
接着，形成与氧化物半导体层144接触的栅极绝缘层146（参照图2E）。在此，第二导电层145a和145b分别具有从第一导电层142a和142b的端部向沟道长度方向延伸的区域；因此，可以使源电极及漏电极的端部的阶差平缓。由此，可以提高栅极绝缘层146的覆盖率并防止从膜脱离。
栅极绝缘层146可以通过CVD法、溅射法等形成。栅极绝缘层146优选形成为包含氧化硅、氮化硅、氧氮化硅、氧化铝、氧化钽、氧化铪、氧化钇、硅酸铪（HfSixOy（x>0、y>0））、添加有氮的硅酸铪（HfSixOyNz（x>0、y>0、z>0））、添加有氮的铝酸铪（HfAlxOyNz（x>0、y>0、z>0））等形成。栅极绝缘层146可以具有单层结构或者叠层结构。另外，对其厚度没有特别的限制；但是当使半导体装置微细化时，为了确保晶体管的操作优选厚度小。例如，当使用氧化硅时，可以将其厚度设定大于或等于1nm且小于或等于100nm，优选为大于或等于10nm且小于或等于50nm。
如上述那样，在使栅极绝缘层146较薄时，则出现起因于隧道效应等的栅极泄露的问题。为了解决栅极泄露的问题，作为栅极绝缘层146，优选使用诸如氧化铪、氧化钽、氧化钇、硅酸铪（HfSixOy（x>0、y>0））、添加有氮的硅酸铪（HfSixOyNz（x>0、y>0、z>0））或添加有氮的铝酸铪（HfAlxOyNz（x>0、y>0、z>0））的高介电常数（高-k）材料。通过将高-k材料用于栅极绝缘层146，可以确保电特性，并可以使厚度增大以防止栅极泄露。注意，也可以采用包含高-k材料的膜和包含氧化硅、氮化硅、氧氮化硅、氮氧化硅、氧化铝等的任一个的膜的叠层结构。
在形成栅极绝缘层146之后，期望在惰性气体气氛下或在氧气氛下进行第二热处理。热处理的温度设定为高于或等于200℃且低于或等于450℃，优选为高于或等于250℃且低于或等于350℃。例如，在氮气氛下以250℃进行1小时的热处理。第二热处理可以减少晶体管的电特性的偏差。另外，当栅极绝缘层146包含氧时，对氧化物半导体层144供应氧，而补偿该氧化物半导体层144的氧缺陷，从而可以形成i型（本征半导体）或实质上i型的氧化物半导体层。
注意，虽然在本实施例中在形成栅极绝缘层146之后进行第二热处理，但是第二热处理的时机不局限于此。例如，也可以在形成栅电极之后进行第二热处理。备选地，也可以在第一热处理随后进行第二热处理，第一热处理也可充当第二热处理，或第二热处理也可充当第一热处理。
如上述那样，应用第一热处理和第二热处理中的至少一个，由此可以使氧化物半导体层144高度纯化以最小化非氧化物半导体的主要成分的杂质的量。氧化物半导体层144中的氢浓度可以为5×1019atoms/cm3或更小，优选为5×1018atoms/cm3或更小，更优选为5×1017atoms/cm3或更小。因此，截止电流充分变小。例如，晶体管160的室温下的截止电流（在此，每单位沟道宽度（1μm）的值）为100zA/μm（1zA（仄普托安培：zeptoampere）是1×10-21A）或更小，优选为10zA/μm或更小。
接着，在栅极绝缘层146上的重叠于氧化物半导体层144的沟道形成区的区域中形成栅电极148（参照图2F）。栅电极148可以按这样的方式形成：在栅极绝缘层146上形成导电膜之后对该导电膜选择性地进行蚀刻。成为栅电极148的导电膜可以使用以溅射法为典型的PVD法或诸如等离子体CVD法的CVD法而形成。细节与源电极或漏电极等的情况相同；可以参考其描述。但是，如果栅电极148的材料的功函数与氧化物半导体层144的电子亲和力相同或比该电子亲和力更小，则当使晶体管微细化时，该阈值电压有时向负方向偏移。由此，优选使用具有比氧化物半导体层144的电子亲和力大的功函数的材料。作为这种材料例如能够给出钨、铂、金、赋予p型的导电性的硅等。
通过上述步骤，完成包括氧化物半导体层144的晶体管160。
<晶体管180或晶体管190的制造工序>
接着，将参照图3A至3F说明图1C所示的晶体管180的制造工序的一个示例。注意，图1D所示的晶体管190除了没有设置绝缘层143a和143b以外，可以参考晶体管180的制造工序，所以可以省略详细说明。
在衬底100上形成第二导电膜145。第二导电膜145的厚度例如为3nm至30nm，优选为5nm至15nm。接着，在第二导电膜145上形成第一导电膜，对该第一导电膜选择性地进行蚀刻，从而形成第一导电层142a和142b。然后，在第一导电层142a和142b及第二导电膜145上形成绝缘膜143（参照图3A）。
注意，在第二导电膜上形成第一导电膜的情况下，第二导电膜和第一导电膜选择能够获得蚀刻选择性的材料。另外，第二导电膜优选使用其电阻比第一导电膜高的材料。在本实施例中，作为第二导电膜145形成氮化钛膜，作为第一导电膜形成钨膜或钼膜，且使用四氟化碳（CF4）、氯（Cl2）和氧（O2）的混合气体，四氟化碳（CF4）和氧（O2）的混合气体，六氟化硫（SF6）、氯（Cl2）和氧（O2）的混合气体，或六氟化硫（SF6）和氧（O2）的混合气体对第一导电膜进行蚀刻，从而形成第一导电层142a、142b。
如图1D中晶体管190所示那样，不一定必须要形成绝缘膜143。但是通过设置绝缘膜143，可以减少在后面形成的栅电极与源电极及漏电极的每个之间的寄生电容。
接着，以与图2B所示的步骤同样的方式，在绝缘膜143上形成掩模，使用该掩模对绝缘膜143进行蚀刻，从而形成绝缘层143a和143b（参照图3B）。
接着，以与图2C所示的步骤同样的方式，使用用于绝缘层143a及绝缘层143b的蚀刻的掩模，对第二导电膜145进行蚀刻，从而形成第二导电层145a和145b（参照图3C）。注意，可以在对第二导电膜145进行蚀刻之前去除掩模，并且然后使用绝缘层143a及绝缘层143b作为掩模对第二导电膜145进行蚀刻。作为用于第二导电膜145的蚀刻的蚀刻气体，例如可以使用氯(Cl2)、三氯化硼(BCl3)、四氯化硅（SiCl4）、四氟化碳（CF4）、六氟化硫（SF6）、三氟化氮（NF3）等，或选自两种或更多种以上气体的混合气体。另外，可以对蚀刻气体添加稀有气体（氦（He）或氩（Ar））。另外，如图1D的晶体管190所示那样，当不设置绝缘层时，在第二导电膜145上直接形成掩模并对第二导电膜进行蚀刻。
接着，以与图2D所示的步骤同样的方式，在绝缘层143a和143b以及衬底100上形成氧化物半导体层144（参照图3D）。形成了的氧化物半导体层144至少在其沟道形成区中与第二导电层145a及第二导电层145b接触。另外，期望对氧化物半导体层144进行热处理（第一热处理）。
接着，以与图2E所示的步骤同样的方式，形成栅极绝缘层146（参照图3E）。在形成栅极绝缘层146之后，期望进行热处理（第二热处理）。
接着，以与图2F所示的步骤同样的方式，在栅极绝缘层146上的重叠于氧化物半导体层144的沟道形成区的区域中形成栅电极148（参照图3F）。
通过上述步骤，完成包括氧化物半导体层144的晶体管180。
本实施例所示的晶体管160、170、180和190各包括层叠有第一电极及第二电极的源电极及漏电极。在每个晶体管中，第二导电层145a和145b具有从第一导电层142a和142b的端部向沟道长度方向延伸的区域。由此，可以使源电极及漏电极的端部的阶差平缓。因此可以提高氧化物半导体层144及栅极绝缘层146的覆盖率并防止不良连接的发生。
另外，在本实施例所示的晶体管160、170、180和190的每个中，在源电极或漏电极中，与沟道形成区接触的区域附近可为高电阻区域，由此可以缓和源电极和漏电极之间的电场。因此可以控制晶体管尺寸的减小所引起的短沟道效应。
如上所述，根据所公开的发明的一个实施例，可以解决微细化所导致的问题。其结果是，可以使晶体管的尺寸充分地减小。通过使晶体管的尺寸充分地减小，包括晶体管的半导体装置的面积减小，且利用一个衬底得到的半导体装置的数量增大。由此，可以降低半导体装置的制造成本。另外，由于使半导体装置小型化，所以可以实现几乎相同尺寸的、功能增加的半导体装置。另外，通过沟道长度的减小也可以得到晶体管的高速操作、低耗电量等。因此，根据所公开的发明的一个实施例，可实现包括氧化物半导体的晶体管的微细化，可以得到微细化带来的各种各样的效果。
本实施例所描述的结构、方法等可以与其他实施例所描述的结构、方法等适当地组合而使用。
实施例2
在本实施例中，参照图4及图5A至图5F说明与实施例1不同的、根据所公开的发明的一个实施例的半导体装置的结构及其制造工序。
<半导体装置的结构示例>
图4所示的晶体管280是半导体装置的结构示例。晶体管280的叠层顺序对应于图1C所示的晶体管180的叠层顺序。晶体管280和晶体管180的不同之处在于，在第二导电层245a中的从第一导电层242a的端部向沟道长度方向延伸的区域上设置有侧壁绝缘层252a，并且在第二导电层245b中的从第一导电层242b的端部向沟道长度方向延伸的区域上设置有侧壁绝缘层252b。
图4所示的晶体管280在衬底200上包括：依次层叠有第二导电层245a及第一导电层242a的源电极；依次层叠有第二导电层245b及第一导电层242b的漏电极；设置在源电极上的绝缘层243a；设置在漏电极上的绝缘层243b；设置在绝缘层243a及绝缘层243b上的氧化物半导体层244；设置在氧化物半导体层244上的栅极绝缘层246；以及设置在栅极绝缘层246上的栅电极248。
在图4所示的晶体管280中，第二导电层245a具有从第一导电层242a的端部向沟道长度方向延伸的区域，并且第二导电层245a至少与氧化物半导体层244的沟道形成区接触。另外，第二导电层245b具有从第一导电层242b的端部向沟道长度方向延伸的区域，并且第二导电层245b至少与氧化物半导体层244的沟道形成区接触。
更具体而言，第二导电层245a具有在沟道长度方向（载流子流过的方向）上从第一导电层242a的端部向漏电极延伸的区域。另外，第二导电层245b具有在沟道长度方向上从第一导电层242b的端部向源电极延伸的区域。
再者，图4所示的晶体管280，在第二导电层245a中的从第一导电层242a的端部向沟道长度方向延伸的区域上具有侧壁绝缘层252a，并且在第二导电层245b中的从第一导电层242b的端部向沟道长度方向延伸的区域上具有侧壁绝缘层252b。设置侧壁绝缘层252a使其与氧化物半导体层244（至少其沟道形成区）、第二导电层245a、第一导电层242a以及绝缘层243a接触。此外，在侧壁绝缘层252a中，与氧化物半导体层244接触的区域的一部分具有弯曲形状。侧壁绝缘层252b设置成使其与氧化物半导体层244（至少其沟道形成区）、第二导电层245b、第一导电层242b以及绝缘层243b接触。此外，在侧壁绝缘层252b中，与氧化物半导体层244接触的区域的一部分具有弯曲形状。
<晶体管280的制造工序的示例>
下面，参照图5A至5F说明上述晶体管280的制造工序的示例。
首先，在衬底200上形成第二导电膜245。接着，在第二导电膜245上形成第一导电膜242，并在该第一导电膜242上形成绝缘膜243（参照图5A）。
在此，衬底200可以使用与实施例1所示的衬底100类似的材料。另外，第二导电膜245可以使用与实施例1所示的第二导电膜145类似的材料和方法形成。另外，第一导电膜242可以使用与实施例1所示的第一导电膜类似的材料和方法形成。细节可以参考实施例1。
但是，第一导电膜242和第二导电膜245使用能够获得蚀刻选择性的材料。在本实施例中，作为第二导电膜245形成氮化钛膜，作为第一导电膜242形成钨膜或钼膜。
接着，在绝缘膜243上形成掩模，并使用该掩模对绝缘膜243进行蚀刻，从而形成绝缘层243a和243b。对于绝缘膜243的蚀刻，可以使用湿法蚀刻或干法蚀刻。备选地，可以组合湿法蚀刻和干法蚀刻使用。根据材料适当地设定蚀刻条件（例如，蚀刻气体、蚀刻剂、蚀刻时间和温度），以便绝缘膜能够蚀刻成所希望的形状。但是，为了对晶体管的沟道长度（L）进行微制造，优选使用干法蚀刻。作为用于干法蚀刻的蚀刻气体，例如可以使用诸如六氟化硫（SF6）、三氟化氮（NF3）、三氟甲烷（CHF3）的含氟的气体，或四氟化碳（CF4）和氢的混合气体。也可以对用于干法蚀刻的蚀刻气体添加稀有气体（氦（He）、氩（Ar）或氙（Xe））、一氧化碳或二氧化碳等。
接着，使用用于绝缘膜243的蚀刻的掩模，对第一导电膜242进行蚀刻，由此形成第一导电层242a和242b（参照图5B）。注意，当对第一导电膜242进行蚀刻时，使用能够获得关于第二导电膜245的蚀刻选择性的材料。注意，也可以在对第一导电膜242进行蚀刻之前去除掩模，并可使用绝缘层243a及绝缘层243b作为掩模对第一导电膜242进行蚀刻。
在本实施例中，作为用来对第一导电膜242进行蚀刻的蚀刻气体，使用四氟化碳（CF4）、氯（Cl2）和氧（O2）的混合气体，四氟化碳（CF4）和氧（O2）的混合气体，六氟化硫（SF6）、氯（Cl2）和氧（O2）的混合气体，或六氟化硫（SF6）和氧（O2）的混合气体。
通过设置绝缘层243a和绝缘层243b，可容易地控制后面形成的源电极及漏电极的每个与氧化物半导体层之间的接触区域（接触面积等）。换言之，容易控制源电极及漏电极的电阻，并且可以有效地控制短沟道效应。另外，通过设置绝缘层243a和绝缘层243b，可以降低在后面形成的栅电极与源电极及漏电极的每个之间的寄生电容。
接着，以覆盖绝缘层243a、243b以及露出的第二导电膜245的方式形成绝缘膜252（参照图5C）。绝缘膜252可以通过CVD法或溅射法形成。另外，绝缘膜252优选包含氧化硅、氮化硅、氧氮化硅、氧化铝等。另外，绝缘膜252可以具有单层结构或叠层结构。
接着，在第二导电膜245露出的区域（在第一导电层242a和第一导电层242b之间的区域）上形成侧壁绝缘层252a和252b（参照图5D）。绝缘膜252经受各向异性高的蚀刻处理，由此侧壁绝缘层252a和252b能以自对准的方式形成。在此，作为各向异性高的蚀刻工序，优选使用干法蚀刻。作为蚀刻气体的示例，可以使用诸如三氟甲烷（CHF3）的含氟气体，或者可以添加诸如氦（He）或氩（Ar）的稀有气体。再者，作为干法蚀刻，优选使用对衬底施加高频电压的反应离子刻蚀法（RIE法）。
接着，使用侧壁绝缘层252a和252b作为掩模对第二导电膜245选择性地进行蚀刻（参照图5E）。通过该蚀刻工序，形成层叠有第二导电层245a及第一导电层242a的源电极，以及层叠有第二导电层245b及第一导电层242b的漏电极。另外，第二导电膜245的蚀刻除了将侧壁绝缘层252a和252b用作掩模以外，可以参照图2C与实施例1所示的方法类似的方法进行。
注意，晶体管280的沟道长度（L）根据第二导电层245a的下端部和第二导电层245b的下端部之间的距离来决定。沟道长度（L）依赖于晶体管280的应用；例如可以为10nm至1000nm，优选为20nm至400nm。
注意，在本实施例所示的晶体管的制造工序中，使用侧壁绝缘层252a或侧壁绝缘层252b对第二导电膜245进行蚀刻。由此，在第二导电层245a中，从第一导电层242a的端部向沟道长度方向延伸的区域的沟道长度方向上的长度（LS），和侧壁绝缘层252a的底面的沟道长度方向上的长度大致一致。同时，在第二导电层245b中，从第一导电层242b的端部向沟道长度方向延伸的区域的沟道长度方向上的长度（LD），和侧壁绝缘层252b的底面的沟道长度方向上的长度大致一致。由于侧壁绝缘层252a和252b通过对绝缘膜252进行蚀刻处理以自对准的方式形成，所以根据绝缘膜252的膜厚决定（LS）或（LD）。因此，通过控制绝缘膜252的厚度，可以微细调整晶体管280的沟道长度（L）。例如，可以将晶体管280的沟道长度（L）调整为比用来形成掩模的曝光装置的最小加工尺寸更微细。由此，根据晶体管280所希望的沟道长度（L）及用于第一导电层242a和242b的加工的曝光装置的分辨率等决定绝缘膜252的厚度。
接着，以覆盖绝缘层243a和243b以及侧壁绝缘层252a和252b、且与第二导电层245a及第二导电层245b接触的方式形成氧化物半导体层244，并且在氧化物半导体层244上形成栅极绝缘层246。然后，在栅极绝缘层246上的与晶体管280的沟道形成区重叠的区域中形成栅电极248（参照图5F）。
氧化物半导体层244可以使用与实施例1所示的氧化物半导体层144类似的材料和方法形成。另外，期望对氧化物半导体层244进行热处理（第一热处理）。细节可以参考实施例1。
栅极绝缘层246可以使用与实施例1所示的栅极绝缘层146类似的材料和方法形成。另外，期望在惰性气体气氛下或在氧气氛下对形成的栅极绝缘层246进行热处理（第二热处理）。细节可以参考实施例1。
栅电极248可以按这样的方式来形成：在栅极绝缘层246上形成导电膜之后对该导电膜选择性地进行蚀刻。栅电极248可以使用与实施例1所示的栅电极148类似的材料和方法形成。
注意，晶体管280的源电极在第二导电层245a中的从第一导电层242a的端部向沟道长度方向延伸的区域的端部与氧化物半导体层244接触。另一方面，晶体管280的漏电极在第二导电层245b中的从第一导电层242b的端部向沟道长度方向延伸的区域的端部与氧化物半导体层244接触。如上所述，晶体管280的源电极及漏电极在具有比第一导电层242a和242b小的膜厚的第二导电层245a和245b的端部与氧化物半导体层244接触，由此可以减少其接触面积，并且可以增大接触界面的接触电阻。由此，即使使晶体管280的沟道长度（L）缩短，也可以缓和源电极和漏电极之间的电场并可以控制短沟道效应。另外，当第二导电层使用其电阻比第一导电层高的材料形成时，可以更有效地提高接触电阻，这是优选的。注意，所公开的发明的技术思想在于在源电极及漏电极中形成高电阻区域；因此，源电极及漏电极不需要确切地仅在第二导电层245a及第二导电层245b的端部接触于氧化物半导体层244。
因此，可以制造包括氧化物半导体层244的晶体管280。
本实施例所示的晶体管280的沟道长度（L）可以通过用来形成侧壁绝缘层252a和252b的绝缘膜252的膜厚微细调整。由此，通过适当地设定该绝缘膜252的膜厚，缩短晶体管280的沟道长度（L），因而容易实现半导体装置的微细化。
在本实施例所示的晶体管280中，在第二导电层245a中的从第一导电层242a的端部向沟道长度方向延伸的区域上设置侧壁绝缘层252a，以及在第二导电层245b中的从第一导电层242b的端部向沟道长度方向延伸的区域上侧壁绝缘层252b。由此，可以提高氧化物半导体层244、栅极绝缘层246的覆盖率，并可以防止不良连接的发生。
再者，本实施例所示的晶体管280包括：在第二导电层245a中从第一导电层242a的端部向沟道长度方向延伸的区域，以及在第二导电层245b中从第一导电层242b的端部向沟道长度方向延伸的区域，并且使与氧化物半导体层244的沟道形成区接触的区域附近为高电阻区。由此，可以缓和源电极和漏电极之间的电场，并且可以控制诸如阈值电压的降低的短沟道效应。
如上所述，根据所公开的发明的实施例中，可以解决因微细化所导致的问题。其结果是，可以使晶体管的尺寸充分地减小。通过使晶体管的尺寸充分地减小，包括晶体管的半导体装置的面积减小，利用一个衬底得到的半导体装置的数量增大。由此，可以降低半导体装置的制造成本。另外，由于使半导体装置小型化，所以可以实现几乎相同的尺寸的、功能增加的半导体装置。另外，通过沟道长度的减小也可以得到晶体管的高速操作、低耗电量等。因此，根据所公开的发明的一个实施例可实现包括氧化物半导体的晶体管的微细化，并且可以得到微细化带来的各种各样的效果。
本实施例所示的结构、方法等可以与其他实施例所示的任意结构、方法等适当地组合。
实施例3
在本实施例中，参照图6A-1及6A-2和6B说明根据所公开的发明的一个实施例的半导体装置的应用示例。这里，说明存储器装置的一个示例。注意，在电路图中，有时标注“OS”以表示包括氧化物半导体的晶体管。
在图6A-1所示的半导体装置中，第一布线（1st Line）与晶体管300的源电极电连接。第二布线（2nd Line）与晶体管300的漏电极电连接。另外，第三布线（3rd Line）与晶体管310的源电极和漏电极中的一个电连接，且第四布线（4th Line）与晶体管310的栅电极电连接。晶体管300的栅电极以及晶体管310的源电极和漏电极中的另一个与电容器320的电极的一个电连接。第五布线（5th Line）与电容器320的电极的另一个电连接。
这里，将实施例1及实施例2所示的包括氧化物半导体的晶体管用于晶体管310。包括氧化物半导体的晶体管具有截止电流极小的特征。因此，通过使晶体管310截止，可以在极长时间内保持晶体管300的栅电极的电位。另外，通过提供电容器320，有助于保持供给到晶体管300的栅电极的电荷并读出存储的数据。
注意，对晶体管300没有特别的限制。从提高读出数据的速度的方面来看，例如，优选诸如使用单晶硅形成的晶体管的具有高开关速度的晶体管。
另外，如图6B所示，也可以采用不设置电容器320的结构。
图6A-1所示的半导体装置利用可以保持晶体管300的栅电极的电位的优点，由此如下所述那样可以进行数据的写入、保持以及读出。
首先，说明数据的写入及保持。首先，通过将第四布线的电位设定为使晶体管310导通的电位，使晶体管310导通。由此，第三布线的电位供应到晶体管300的栅电极和电容器320。就是说，将预定的电荷供给到晶体管300的栅电极（写入）。这里，用于供应两种不同的电位的电荷（以下，用于供应低电位的电荷称为电荷QL，而用于供应高电位的电荷称为电荷QH）之一被供应到晶体管300的栅电极。注意，也可以施加供给三个或三个以上不同的电位的电荷以提高存储容量。然后，将第四布线的电位设定为使晶体管310截止的电位，使晶体管310截止。因此，保持（存储）供给到晶体管300的栅电极的电荷。
因为晶体管310的截止电流极小，所以在长时间内保持晶体管300的栅电极的电荷。
下面，说明数据的读出。通过在对第一布线供应了预定的电位（恒定电位）的状态下将适当的电位（读出电位）供应到第五布线，第二布线的电位根据保持在晶体管300的栅电极中的电荷量而变化。一般来说，这是因为如下缘故：在晶体管300为n沟道晶体管时，对晶体管300的栅电极供给了QH的情况下的表观（apparent）阈值电压Vth_H低于对晶体管300的栅电极供给了QL的情况下的表观阈值电压Vth_L。这里，表观阈值电压是指使晶体管300导通时需要的第五布线的电位。因此，将第五布线的电位设定为Vth_H与Vth_L的中间的电位V0，由此可以确定供给到晶体管300的栅电极的电荷。例如，在写入时供给了QH的情况下，在第五布线的电位设定为V0（>Vth_H）时，晶体管300导通。在供给了QL的情况下，即使在第五布线的电位设定为V0（<Vth_L）时，晶体管300也处于截止状态。因此，可以通过第二布线的电位读出存储的数据。
注意，在将存储器单元配置为阵列待用的情况下，只需要读出所希望的存储器单元的数据。因此，为了读出预定的存储器单元的数据，而不读出其他的存储器单元的数据，在晶体管300并联连接于存储器单元间的情况下，可以对其数据不要读出的存储器单元的第五布线施加无论栅电极的状态如何都允许晶体管300截止的电位，即小于Vth_H的电位。另一方面，在晶体管300分别串联连接于存储器单元间的情况下，可以对其数据不要读出的存储器单元的第五布线施加无论栅电极的状态如何都使晶体管300导通的电位，即大于Vth_L的电位。
下面，说明数据的重写。与数据的写入及保持类似地进行数据的重写。就是说，将第四布线的电位设定为使晶体管310导通的电位，使晶体管310导通。由此，将第三布线的电位（与新数据相关的电位）供应到晶体管300的栅电极和电容器320。然后，通过将第四布线的电位设定为允许晶体管310截止的电位，由此使晶体管310截止。因此，对晶体管300的栅电极供给了与新数据有关的电荷。
如上所述，在根据本文所公开的发明的半导体装置中，可以通过另一数据写入而直接重写数据。由此，不需要利用闪速存储器等所需要的高电压从浮动栅极抽出电荷，因而可以抑制起因于擦除操作的操作速度的降低。就是说，可以实现半导体装置的高速操作。
另外，将晶体管310的源电极或漏电极电连接于晶体管300的栅电极，由此具有与用作非易失性存储器元件的浮动栅极型晶体管的浮动栅极类似的效果。因此，在附图中，有时将晶体管310的源电极或漏电极与晶体管300的栅电极电连接的部分称为浮动栅极部分FG。在晶体管310处于截止时，该浮动栅极部分FG可看作嵌入在绝缘体中，因而在浮动栅极部分FG中保持电荷。包括氧化物半导体的晶体管310的截止电流量小于或等于包括硅半导体的晶体管的截止电流量的十万分之一；因此可以忽视由晶体管310的泄漏电流导致的积聚在浮动栅极部分FG中的电荷的损失。就是说，利用包括氧化物半导体的晶体管310，可以实现没有电力供应也能够存储数据的非易失性存储器装置。
例如，在晶体管310的室温下的截止电流为10zA（1zA（仄普托安培）为1×10-21A）以下，并且电容器320的电容值为10fF左右的情况下，可以持续104秒或更长地存储数据。当然，该存储时间依赖于晶体管特性或电容值。
另外，在此情况下，不存在现有的浮动栅极型晶体管中被指出的栅极绝缘膜（隧道绝缘膜）的退化的问题。就是说，可以忽略现有问题，即将电子注入到浮动栅极时栅极绝缘膜退化的问题。这意味着不存在原理上的写入次数的限制。另外，不需要现有的浮动栅极型晶体管中的写入或擦除所需要的高电压。
诸如图6A-1中的半导体装置中的晶体管的组件可以认为如图6A-2所示那样包括电阻器和电容器。就是说，在图6A-2中，晶体管300和电容器320分别视为包括电阻器和电容器。R1和C1分别表示电容器320的电阻值和电容值。其中电阻值R1对应于依赖于包括在电容器320中的绝缘层的电阻值。R2和C2分别表示晶体管300的电阻值和电容值，其中电阻值R2对应于依赖于晶体管300导通时的栅极绝缘层的电阻值，电容值C2对应于所谓的栅极电容（形成在栅电极与源电极或漏电极的每个之间的电容，以及形成在栅电极与沟道形成区域之间的电容）的电容值。
如果以晶体管310处于截止状态时的源电极与漏电极之间的电阻值（也称为有效电阻）为ROS，在晶体管310的栅极泄漏十分小、且满足R1≥ROS（R1为ROS或更大）、R2≥ROS（R2为ROS或更大）的条件下，则电荷的保持期间（可以说是数据的保持期间）主要由晶体管310的截止电流确定。
另一方面，在不满足该条件的情况下，即使晶体管310的截止电流十分小，也难以确保充分的保持期间。这是因为晶体管310的截止电流以外的泄漏电流（例如，发生在源电极与栅电极之间的泄漏电流）大的缘故。因此，可以说期望本实施例所公开的半导体装置满足上述关系。
另一方面，期望C1和C2满足C1≥C2（C1为C2或更大）。如果C1较大，则可以在由第五布线控制浮动栅极部分FG的电位时（例如，读出时）抑制第五布线的电位的变动。
在满足上述关系时，可以实现更优选的半导体装置。注意，R1及R2由晶体管300的栅极绝缘层或电容器320的绝缘层控制。同样的关系适用于C1及C2。因此，期望适当地设定栅极绝缘层的材料、厚度等以满足上述关系。
在本实施例所示的半导体装置中，浮动栅极部分FG具有与闪速存储器等的浮动栅极型晶体管的浮动栅极类似的效果，但是，本实施例的浮动栅极部分FG具有与闪速存储器等的浮动栅极本质上不同的特征。在闪速存储器的情况下，因为施加到控制栅极的电压高，所以为了防止电位影响到相邻的单元的浮动栅极，需要保持单元之间的合适间隔。这是半导体装置的高集成化的妨碍因素之一。该因素起因于施加高电场而发生隧道电流这一闪速存储器的根本原理。
另外，由闪速存储器的上述原理导致绝缘膜的退化的进展，而还导致对重写次数的限制（大约104至105次）的另一问题。
根据所公开的发明的半导体装置通过包括氧化物半导体的晶体管的开关而操作，而不使用如上所述的由隧道电流而起的电荷注入的原理。就是说，不需要如闪速存储器那样的用来注入电荷的高电场。由此，不需要考虑到控制栅极带给相邻的单元的高电场的影响，这有助于高集成化。
另外，不利用由隧道电流而起的电荷注入，这意味着不存在存储器单元的退化的原因。就是说，与闪速存储器相比，根据本公开的发明的半导体装置具有更高的耐久性和可靠性。
另外，不需要高电场、不需要大型***电路（诸如升压电路），与闪速存储器相比，这也是有利的。
另外，在使包括在电容器320中的绝缘层的介电常数εr1与包括在晶体管300的栅极电容器中的绝缘层的介电常数εr2不同的情况下，在包括在电容器320中的绝缘层的面积S1和包括在晶体管300的栅极电容器中的绝缘层的面积S2满足2·S2≥S1（2·S2为S1或更大）（期望为S2≥S1（S2为S1或更大））的同时，容易满足C1≥C2（C1为C2或更大）。换言之，边减小S1，边容易满足C1为C2或更大。具体地说，例如，在包括在电容器320中的绝缘层中，采用由诸如氧化铪的高-k（High-k）材料形成的膜，或由诸如氧化铪的高-k材料形成的膜与由氧化物半导体形成的膜的叠层结构，可以将εr1设定为10或更大，优选为15或更大，且包括在晶体管300的栅极电容器的绝缘层采用氧化硅，可以将εr2设定为3至4。
组合这种结构使得能够进行根据所公开的发明的半导体装置的更高集成化。
注意，在上述说明中使用以电子为多数载流子的n沟道晶体管，但是，当然可以使用以空穴为多数载流子的p沟道晶体管代替n沟道晶体管。
如上所述，根据所公开的发明的一个实施例的半导体装置具有非易失性存储器单元，该非易失性存储器单元包括截止状态下的源电极与漏电极之间的泄漏电流（截止电流）较小的写入晶体管，使用与该写入晶体管不同的半导体材料形成的读出晶体管，以及电容器。
写入晶体管的截止电流在使用存储器单元时的温度（例如，25℃）下优选为100zA（1×10-19A）或更小，更优选为10zA（1×10-20A）或更小，进一步优选为1zA（1×10-21A）或更小。在通常的硅半导体中难以得到这样的低截止电流，但是在以适当的条件加工氧化物半导体而得到的晶体管中能够实现。因此，作为写入晶体管，优选使用包含氧化物半导体的晶体管。
再者，包括氧化物半导体的晶体管的亚阈值摆幅值（S值）小，所以即使迁移率比较低，也可以使开关速度十分高。因此，通过将该晶体管用于写入晶体管，可以使供给到浮动栅极部分FG的写入脉冲的上升极为陡峭。另外，截止电流小，所以可以减少在浮动栅极部分FG中保持的电荷量。就是说，通过使用包括氧化物半导体的晶体管，可以进行高速的数据重写。
虽然对读出晶体管的截止电流没有限制，但是优选使用进行高速操作的晶体管作为读出晶体管，以提高读出速度。例如，作为读出晶体管，优选使用开关速度为1纳秒以下的晶体管。
对存储器单元的数据写入使用如下方法：使写入晶体管导通，将电位供应给与写入晶体管的源电极和漏电极中的一个、电容器的电极中的一个以及读出晶体管的栅电极电连接的浮动栅极部分FG，然后，使写入晶体管截止，使浮动栅极部分FG保持预定量的电荷。这里，写入晶体管的截止电流极小；所以在长时间内保持供应给浮动栅极部分FG的电荷。例如，在截止电流实际上为0时，不需要进行现有的DRAM所需要的刷新操作，或者，可以将刷新操作的频度降到极低（例如，大约一个月或一年一次）。因此可以充分降低半导体装置的耗电量。
另外，通过对存储器单元覆盖新数据可以直接重写数据。由此，不需要闪速存储器等所需要的擦除操作，从而可以抑制起因于擦除操作的操作速度的降低。就是说，可以实现半导体装置的高速操作。另外，不需要现有的浮动栅极型晶体管在写入和擦除时需要的高电压；所以可以进一步降低半导体装置的耗电量。在写入两个阶段（1位）的数据的情况下，在每个存储器单元中，施加到根据本实施例的存储器单元的最高电压（同时施加到存储器单元的相应端子的最高电位与最低电位之间的差异）可以为5V或更低或3V或更低，优选为3V或更低。
设置在根据所公开的发明的半导体装置中的存储器单元可至少包括写入晶体管、读出晶体管以及电容器，另外，即使电容器的面积小，存储器单元也可以进行操作。因此，例如，与每个存储器单元需要六个晶体管的SRAM相比，可以充分减小每个存储器单元的面积；因此，可以在半导体装置中以高密度配置存储器单元。
另外，在现有的浮动栅极型晶体管中，在写入操作期间电荷在栅极绝缘膜（隧道绝缘膜）中迁移，所以不可避免该栅极绝缘膜（隧道绝缘膜）的退化。但是，在根据本发明的一个实施例的存储器单元中，通过写入晶体管的开关操作而写入数据，所以不存在栅极绝缘膜的退化。这意味着不存在原理上的写入次数的限制，并且写入耐性极高。例如，在根据本发明的一个实施例的存储器单元中，即使在数据被写入1×109次或更多次（10亿次或更多次）之后，电流-电压特性也未退化。
再者，在将使用氧化物半导体的晶体管应用于存储器单元的写入晶体管的情况下，因为通常氧化物半导体具有较宽能隙（例如，In-Ga-Zn-O类氧化物半导体的能隙为3.0eV至3.5eV），热激发载流子也极少，所以例如即使在150℃的高温环境下，存储器单元的电流-电压特性也不退化。
本发明人在进行深入研究后，首次成功发现包括氧化物半导体的晶体管具有如下优良特性：即使在150℃的高温下其特性也不退化，并且截止电流极小，小于或等于100zA。根据本实施例，将具有这种优良特性的晶体管应用于存储器单元的写入晶体管，而提供一种具有新的特征的半导体装置。
根据所公开的发明的一个实施例，可实现包括氧化物半导体的晶体管的微细化，而同时抑制缺陷并维持良好特性。通过使用这种晶体管，可以对上述优良的存储器装置进行高度的集成化。
如上所述，本实施例所示的结构、方法等可以与其他实施例所示的任意结构、方法等适当地组合。
实施例4
在本实施例中，参照图7A和7B、图8A至8C说明根据所公开的发明的一个实施例的半导体装置的应用例。
图7A和7B是各包括图6A-1所示的多个半导体装置（以下，也称为存储器单元400）的半导体装置的电路图。图7A是存储器单元400串联连接的所谓的NAND半导体装置的电路图，而图7B是存储器单元400并联连接的所谓的NOR半导体装置的电路图。
图7A所示的半导体装置包括：源极线SL、位线BL、第一信号线S1、m个第二信号线S2、m个字线WL以及配置为纵向m（行）×横向1（列）的多个存储器单元400（1，1）至400（m，1）。注意，图7A中，半导体装置中设置有一个源极线SL及一个位线BL；但是所公开的发明的一个实施例不局限于此。可设置n个源极线SL及n个位线BL，从而形成存储器单元配置成纵向m（行）×横向n（列）的存储器单元阵列。
在各存储器单元400中，晶体管300的栅电极、晶体管310的源电极和漏电极中的一个以及电容器320的电极中的一个彼此电连接。另外，第一信号线S1与晶体管310的源电极和漏电极中的另一个相互电连接，并且第二信号线S2与晶体管310的栅电极相互电连接。另外，字线WL与电容器320的电极中的另一个相互电连接。
另外，存储器单元400中的晶体管300的源电极与相邻的存储器单元400中的晶体管300的漏电极电连接。包括在存储器单元400中的晶体管300的漏电极与另一相邻的存储器单元400中的晶体管300的源电极电连接。注意，串联连接的多个存储器单元中的设置在一端的存储器单元400所具有的晶体管300的漏电极与位线电连接。另外，串联连接的多个存储器单元中的设置在另一端的存储器单元400所具有的晶体管300的源电极与源极线电连接。
在图7A所示的半导体装置中，按每个行进行写入操作及读出操作。使用如下方法进行写入操作。通过将使晶体管310导通的电位施加到被进行写入的行的第二信号线S2，使被进行写入的行的晶体管310导通。由此，将第一信号线S1的电位施加到指定的行的晶体管300的栅电极，从而将预定的电荷供给到该晶体管300的栅电极。因此，可以将数据写入到指定的行的存储器单元。
另外，使用如下方法进行读出操作。首先，通过将无论晶体管300的栅电极的电荷如何都使晶体管300导通的电位施加到被进行读出的行以外的字线WL，由此使被进行读出的行以外的行的晶体管300导通。接着，将根据晶体管300的栅电极中的电荷而确定晶体管300的导通状态或截止状态的电位（读出电位）施加到被进行读出的行的字线WL。然后，将恒定电位供应到源极线SL，并操作连接于位线BL的读出电路（未图示）。这里，因为源极线SL和位线BL之间的多个晶体管300除了在被进行读出的行中的晶体管300以外都处于导通状态，所以源极线SL和位线BL之间的导电率由被进行读出的行的晶体管300的状态（导通状态或截止状态）确定。因为晶体管的导电率依赖于晶体管300的栅电极中的电荷，所以位线BL的电位相应地改变。通过由读出电路读出位线BL的电位，可以从指定的行的存储器单元读出数据。
图7B所示的半导体装置具有n个源极线SL、n个位线BL以及n个第一信号线S1、m个第二信号线S2、m个字线WL以及包括配置为纵向m（行）×横向n（列）的矩阵状的多个存储器单元400（1，1）至400（m，n）的存储器单元阵列410。晶体管300的栅电极、晶体管310的源电极和漏电极中的一个以及电容器320的电极中的一个相互电连接。另外，源极线SL与晶体管300的源电极相互电连接，并且位线BL与晶体管300的漏电极相互电连接。另外，第一信号线S1与晶体管310的源电极和漏电极中的另一个相互电连接，并且第二信号线S2与晶体管310的栅电极相互电连接。另外，字线WL与电容器320的电极中的另一个电连接。
在图7B所示的半导体装置中，按每行进行写入操作及读出操作。使用与上述图7A所示的半导体装置类似的方法进行写入操作。另外，使用如下方法进行读出操作。首先，通过将无论供给到晶体管300的栅电极的电荷如何都使晶体管300截止的电位供应到除被进行读出的行以外的行的字线WL，使除被进行读出的行以外的行的晶体管300截止。接着，将根据晶体管300的栅电极中的电荷而确定晶体管300的导通状态或截止状态的电位（读出电位）供应到被进行读出的行的字线WL。然后，将恒定电位供应到源极线SL，从而操作连接于位线BL的读出电路（未图示）。这里，因为源极线SL和位线BL之间的导电率由被进行读出的行的晶体管300的状态确定。就是说，由读出电路读出的位线BL的电位依赖于被进行读出的行的晶体管300的栅电极中的电荷。因此，可以从指定的行的存储器单元读出数据。
另外，虽然在上述说明中，各存储器单元400可存储的数据量为1位，但是，本实施例的存储器装置的结构不局限于此。通过准备三个以上的供应到晶体管300的栅电极的电位，可以增加各存储器单元400所存储的数据量。例如，在供应到晶体管300的栅电极的电位数量为四的情况下，可以在各存储器单元存储2位的数据。
接着，参照图8A至8C说明可以应用于图7A和7B所示的半导体装置等的读出电路的示例。
图8A示出读出电路的示意图。该读出电路具有晶体管和读出放大器电路。
在读出数据时，将端子A连接于连接有被进行数据读出的存储器单元的位线。另外，将偏置电位Vbias施加到晶体管的栅电极，而控制端子A的电位。
存储器单元400的电阻依赖于所存储的数据。具体地说，在所选择的存储器单元400中的晶体管300导通时，存储器单元具有低电阻，而在所选择的存储器单元400中的晶体管300截止时，存储器单元具有高电阻。
在存储器单元具有高电阻的情况下，端子A的电位高于参考电位Vref，且读出放大器输出对应于端子A的电位的电位。另一方面，在存储器单元具有低电阻的情况下，端子A的电位低于参考电位Vref，且读出放大器电路输出对应于端子A的电位的电位。
因此，通过使用读出电路，可以从存储器单元读出数据。注意，本实施例的读出电路是一个示例。可以使用其他电路。另外，读出电路可以进一步具有预充电电路。可以将参考位线代替参考电位Vref连接到读出放大器电路。
图8B示出作为读出放大器电路的示例的差分读出放大器。差分读出放大器具有输入端子Vin(+)、输入端子Vin(-)和输出端子Vout，并放大Vin(+)和Vin(-)之间的差异。在Vin(+)>Vin(-)时，Vout的输出大致为High，而在Vin(+)<Vin(-)时，Vout的输出大致为Low。在将该差分读出放大器应用于读出电路的情况下，Vin(+)和Vin(-)中的一个连接于输入端子A，且对Vin(+)和Vin(-)中的另一个施加参考电位Vref。
图8C示出作为读出放大器电路的一个示例的锁存读出放大器。锁存读出放大器具有输入/输出端子V1及V2、控制信号Sp的输入端子及控制信号Sn的输入端子。首先，分别将控制信号Sp和Sn设定为High和Low，切断电源电位（Vdd）。接着，将被进行比较的电位施加到V1及V2。然后，分别将信号Sp和Sn设定为Low和High，且施加电源电位（Vdd）。如果被进行比较的电位V1in和V2in满足V1in>V2in，则V1的输出为High且V2的输出成为Low，而如果该电位满足V1in<V2in，则V1的输出成为Low，V2的输出成为High。通过利用这种关系，可以放大V1in和V2in之间的差异。在将该锁存读出放大器应用于读出电路时，V1和V2中的一个通过开关连接于端子A和输出端子，并对V1和V2中的另一个施加参考电位Vref。
本实施例所示的结构、方法等可以与其他实施例所示的任意结构、方法等适当地组合。
实施例5
在本实施例中，参照图9A至9F说明将实施例1至实施例4所示的半导体装置应用于电子设备的情况。在本实施例中，说明将实施例1至实施例4的任一所示的半导体装置应用于诸如以下电子设备的情况：计算机；移动电话机（也称为移动电话、移动电话装置）；便携式信息终端（包括便携式游戏机、音频播放器等）；数码相机；数码摄像机；电子纸；或电视装置(也称为电视机或电视接收机)。
图9A是笔记本电脑，其包括框体601、框体602、显示部分603以及键盘604等。在框体601和602内设置有任意上述实施例所示的半导体装置。因此，实现被小型化的、具有高操作速度以及低耗电量的笔记本电脑。
图9B示出便携式信息终端（个人数字助理PDA）。在主体611中设置有显示部分613、外部接口615以及操作按钮614等。另外，还具备操作便携式信息终端等的触屏笔612。在主体611内设置有任意上述实施例所示的被微细化的半导体装置。因此，实现被小型化的、具有高操作速度以及低耗电量的便携式信息终端。
图9C示出安装有电子纸的电子书阅读器620，其由两个框体，即框体621及框体623构成。在框体621及框体623中分别设置有显示部分625及显示部分627。框体621及框体623由轴部637相连接，且可以沿轴部637进行开闭。另外，框体621具备电源开关631、操作键633以及扬声器635等。在框体621和框体623中的至少一个中设置有任意上述实施例所示的被微细化的半导体装置。因此，实现被小型化的、具有高操作速度以及低耗电量的电子书阅读器。
图9D是移动电话机，其由框体640和框体641这两个框体构成。再者，框体640和框体641滑动而可以处于如图9D那样的展开状态和重叠状态，这使得移动电话机适于携带。另外，框体641具备显示面板642、扬声器643、麦克风644、操作键645、定位装置646、照相用透镜647以及外部连接端子648等。此外，框体640具备对移动电话机进行充电的太阳能电池单元649和外部储存器槽650等。另外，将天线内置于框体641中。在框体640和框体641中的至少一个中设置有任意上述实施例所示的被微细化的半导体装置。因此，实现被小型化的、具有高操作速度以及低耗电量的移动电话机。
图9E是数码相机，其包括主体661、显示部分667、取景器663、操作开关664、显示部分665以及电池666等。在主体661内设置有任意上述实施例所示的被微细化的半导体装置。因此，实现被小型化的、具有高操作速度以及低耗电量的数码相机。
图9F是电视装置670，其包括框体671、显示部分673以及支架675等。可以通过利用框体671的操作开关或单独的遥控680进行电视装置670的操作。在框体671及遥控680内设置有任意上述实施例所示的被微细化的半导体装置。因此，实现被小型化的、具有高操作速度和低耗电量的电视装置。
因此，在本实施例所示的电子设备中安装有根据任意上述实施例的半导体装置。因此，实现被小型化的、具有高操作速度以及低耗电量的电子设备。
示例1
在本示例中，参照图10A和图10B、图11A和图11B、图12A和图12B以及图13，对使用计算机验证根据发明的一个实施例的半导体装置的特性的结果进行说明。具体而言，对各具有不同沟道长度L的晶体管的特性进行比较。另外，在计算中，使用器件仿真软件Atlas（由Silvaco公司制造）。
图10A和图10B示出用于计算的晶体管的结构。图10A示出根据本发明的一个实施例的结构（使源电极或漏电极的一部分延伸的结构），并且图10B示出用于比较的结构（不使源电极或漏电极的一部分延伸的结构）。
对用于计算的晶体管进行详细说明。图10A所示的晶体管包括：依次层叠有第一导电层742a（材料：钛、厚度：100nm）及第二导电层745a（材料：氮化钛、厚度：任意设定）的源电极；依次层叠有第一导电层742b（材料：钛、厚度：100nm）及第二导电层745b（材料：氮化钛、厚度：任意设定）的漏电极；设置在源电极上的绝缘层743a（材料：氧化硅、厚度：100nm）；设置在漏电极上的绝缘层743b（材料：氧化硅、厚度：100nm）；设置在绝缘层743a及绝缘层743b上的氧化物半导体层744（材料：In-Ga-Zn-O类氧化物半导体、厚度：10nm）；设置在氧化物半导体层744上的栅极绝缘层746（材料：氧化铪、厚度：10nm）；以及设置在栅极绝缘层746上的栅电极748（材料：钨）。
在图10A所示的晶体管中，第二导电层745a具有从第一导电层742a的端部向沟道长度方向延伸的区域（换言之，第二导电层745a的端部比第一导电层742a的端部更接近沟道形成区），并且第二导电层745a的端部与氧化物半导体层744的沟道形成区接触。同样地，第二导电层745b具有从第一导电层742b的端部向沟道长度方向延伸的区域（换言之，第二导电层745b的端部比第一导电层742b的端部更接近沟道形成区），并且第二导电层745b的端部与氧化物半导体层744的沟道形成区接触。
图10B所示的晶体管包括：包括导电层752a的源电极（材料：氮化钛、厚度：100nm）及包括导电层752b的漏电极（材料：氮化钛、厚度：100nm）；设置在源电极及漏电极上的氧化物半导体层744（材料：In-Ga-Zn-O类氧化物半导体、厚度：10nm）；设置在氧化物半导体层744上的栅极绝缘层746（材料：氧化铪、厚度：10nm）；以及设置在栅极绝缘层746上的栅电极748（材料：钨）。
图10A和图10B的不同之处在于是否存在：第二导电层745a中的从第一导电层742a的端部向沟道长度方向延伸的区域，第二导电层745b中的从第一导电层742b的端部向沟道长度方向延伸的区域，以及源电极上的绝缘层及漏电极上的绝缘层。
在图10A中，第二导电层745a中的从第一导电层742a的端部向沟道长度方向延伸的区域（由第二导电层形成的区域）的电极的厚度比与其他区域（由第一导电层和第二导电层的叠层形成的区域）薄。换言之，垂直于电荷的流动的截面的面积小。由于电阻和截面积成反比，所以第二导电层745a中的从第一导电层742a的端部向沟道长度方向延伸的区域的电阻比其他区域高。第二导电层745b也可以援用上述说明。以下，在本实施例中，将第二导电层745a中的从第一导电层742a的端部向沟道长度方向延伸的区域，以及第二导电层745b中的从第一导电层742b的端部向沟道长度方向延伸的区域记为高电阻区（HRR）。
在图10A中，绝缘层743a覆盖源电极的上部，绝缘层743b覆盖漏电极的上部，所以源电极及漏电极的每一个与氧化物半导体层744的接触面积非常小（在此，仅第二导电层的端部与氧化物半导体层744接触）。换言之，与接触于沟道形成区的区域附近的其他区域相比，可以说源电极及漏电极的电阻更高。
在上述结构（图10A及图10B）中，改变沟道长度L，而检验了晶体管的阈值电压（Vth）的动态。作为沟道长度（L），采用了20nm、30nm、50nm、100nm、200nm和400nm的六个条件。
另外，通过改变第二导电层的厚度，检验了晶体管的阈值电压（Vth）的动态。作为第二导电层的厚度（L），采用了以下四个条件：3nm、10nm、50nm和100nm。
将源电极和漏电极之间的电压Vds设定为1V。另外，将高电阻区域的沟道长度方向上的长度设定为0.3μm。
用于计算的参数给出如下。
1．In-Ga-Zn-O类的氧化物半导体（氧化物半导体层的材料），带隙Eg：3.15eV，电子亲和力χ：4.3eV，相对介电常数：15，电子迁移率：10cm2/Vs，以及导带的有效状态密度：5×1018cm-3。
2．氮化钛（源电极及漏电极的材料），功函数φM：3.9eV以及电阻率ρ：2.2×10-4Ω·cm。
3.氧化铪（栅极绝缘层的材料），以及相对介电常数：15。
4．钨（栅电极的材料），以及功函数φM：4.9eV。
图11A和11B、图12A和12B以及图13示出计算结果。在图11A和11B、图12A和12B以及图13中，横轴示出沟道长度L（nm），纵轴示出阈值电压的偏移量（ΔVth）。注意，ΔVth是以沟道长度L=400nm时的阈值电压为基准算出的。
图11A、图11B、图12A以及图12B示出图10A所示的结构的计算结果，图11A示出第二导电层的厚度为100nm时的计算结果，图11B示出第二导电层的厚度为50nm时的计算结果，图12A示出第二导电层的厚度为10nm时的计算结果，图12B示出第二导电层的厚度为3nm时的计算结果。另外，图13示出图10B所示的结构的计算结果。
对图11A、图11B、图12A以及图12B进行比较，可以发现第二导电层越薄，就越能抑制阈值电压的负偏移。另外，对图11A与图13进行比较，可以发现在设置覆盖源电极及漏电极的绝缘层时可以抑制Vth的负偏移。以上都表示通过使源电极及漏电极的每个与氧化物半导体层的接触面积减小，并增大在接触界面处的接触电阻，可以控制短沟道效应。
另外，根据上述结果，在与半导体层接触的区域附近，在源电极及漏电极的电阻增加时，可以得到控制短沟道效应的效果。
因此，可以理解，通过使源电极及漏电极的每个与沟道形成区接触的区域附近的电阻高（具体而言，例如，通过使源电极及漏电极的每个的一部分的截面积减小，并形成覆盖源电极及漏电极的每个的上部的绝缘层而使源电极或漏电极与氧化物半导体层144的接触面积减小），可以抑制阈值电压的负偏移。这是因为源电极和漏电极之间的电场强度被缓和的缘故。如上所述，可知根据本发明的一个实施例可以抑制诸如阈值电压降低的短沟道效应。
本申请基于2010年1月22日向日本专利局提交的日本专利申请序号2010-012540，通过引用将其完整内容结合于此。
标号说明
100：衬底，142a：第一导电层，142b：第一导电层，143：绝缘膜，143a：绝缘层，143b：绝缘层，144：氧化物半导体层，145：导电膜，145a：第二导电层，145b：第二导电层，146：栅极绝缘层，148：栅电极，160：晶体管，170：晶体管，180：晶体管，190：晶体管，200：衬底，242：导电膜，242a：第一导电层，242b：第一导电层，243：绝缘膜，243a：绝缘层，243b：绝缘层，244：氧化物半导体层，245：导电膜，245a：第二导电层，245b：第二导电层，246：栅极绝缘层，248：栅电极，252：绝缘膜，252a：侧壁绝缘层，252b：侧壁绝缘层，280：晶体管，300：晶体管，310：晶体管，320：电容器，400：存储器单元，410：存储器单元阵列，601：框体，602：框体，603：显示部分，604：键盘，611：主体，612：触屏笔，613：显示部分，614：操作按钮，615：外部接口，620：电子书阅读器，621：框体，623：框体，625：显示部分，627：显示部分，631：电源开关，633：操作键，635：扬声器，637：轴部，640：框体，641：框体，642：显示面板，643：扬声器，644：麦克风，645：操作键，646：定位装置，647：照相用透镜，648：外部连接端子，649：太阳能电池单元，650：外部储存器槽，661：主体，663：取景器，664：操作开关，665：显示部分，666：电池，667：显示部分，670：电视装置，671：框体，673：显示部分，675：支架，680：遥控，742a：第一导电层，742b：第一导电层，743a：绝缘层，743b：绝缘层，744：氧化物半导体层，745a：第二导电层，745b：第二导电层，746：栅极绝缘层，748：栅电极，752a：导电层。
Claims (10)
1.一种半导体装置，包括：
氧化物半导体层；
源电极，所述源电极包括：
第一导电层；以及
与所述氧化物半导体层接触的第二导电层；
漏电极，所述漏电极包括：
第三导电层；以及
与所述氧化物半导体层接触的第四导电层；
设置在所述氧化物半导体层和所述源电极和漏电极之间的绝缘膜，
与所述氧化物半导体层邻近的栅电极；以及
设置在所述氧化物半导体层和所述栅电极之间的栅极绝缘层，
其中，所述氧化物半导体层设置在所述源电极和所述漏电极上，
其中，所述栅电极与所述氧化物半导体层彼此重叠，
其中，所述第二导电层具有比所述第一导电层高的电阻，
其中，所述第四导电层具有比所述第三导电层高的电阻，
其中，所述第二导电层延伸超过所述第一导电层的端部，
其中，所述第四导电层延伸超过所述第三导电层的端部，
其中，所述第一导电层的端部与所述第三导电层的端部彼此相对，以及
其中，所述氧化物半导体层的材料包括In、Ga、Zn以及O。
2.根据权利要求1所述的半导体装置，其中所述第一导电层、所述第二导电层、所述第三导电层以及所述第四导电层各具有锥形形状。
3.根据权利要求2所述的半导体装置，其中所述第一导电层和所述第三导电层的所述锥形形状的锥角大于或等于30°并且小于或等于60°。
4.根据权利要求2所述的半导体装置，其中所述第二导电层和所述第四导电层的所述锥形形状的锥角大于或等于30°并且小于或等于60°。
5.根据权利要求1所述的半导体装置，其中所述第二导电层的厚度和所述第四导电层的厚度为3nm至30nm。
6.根据权利要求1所述的半导体装置，其中所述第一导电层的厚度和所述第三导电层的厚度为50nm至500nm。
7.根据权利要求1所述的半导体装置，其中所述第一导电层和所述第三导电层包括选自铝、铬、铜、钽、钛、钼以及钨的元素、所述元素的氮化物、或包含所述元素的合金。
8.根据权利要求1所述的半导体装置，其中所述第二导电层和所述第四导电层包括选自铝、铬、铜、钽、钛、钼以及钨的元素、所述元素的氮化物、或包含所述元素的合金。
9.根据权利要求1所述的半导体装置，其中所述氧化物半导体层设置在所述源电极和所述漏电极之上。
10.根据权利要求1所述的半导体装置，其中所述栅电极设置在所述氧化物半导体层之上。
Applications Claiming Priority (3)
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