JPH06104439A - 薄膜トランジスタおよびその製造方法 - Google Patents
薄膜トランジスタおよびその製造方法Info
- Publication number
- JPH06104439A JPH06104439A JP25026492A JP25026492A JPH06104439A JP H06104439 A JPH06104439 A JP H06104439A JP 25026492 A JP25026492 A JP 25026492A JP 25026492 A JP25026492 A JP 25026492A JP H06104439 A JPH06104439 A JP H06104439A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- active layer
- contact layer
- electrode
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】 コプレーナ型のTFT に関し，アモルファスシ
リコンから成る能動層上に形成されるコンタクト層の下
にチャネル領域を広げ, 相互の接触界面を大きくするこ
とによって良好なトランジスタ特性を確保可能とするこ
とを目的とする。 【構成】 能動層上に形成されたコンタクト層上に積層
されるソース・ドレイン電極の端部を後退させ, コンタ
クト層の一部がゲート絶縁膜を介してゲート電極に対向
する構造にする。ゲート電極の電界がコンタクト層下の
能動層に印加されるようになるため, 反転層がコンタク
ト層端部の下まで広がる。
リコンから成る能動層上に形成されるコンタクト層の下
にチャネル領域を広げ, 相互の接触界面を大きくするこ
とによって良好なトランジスタ特性を確保可能とするこ
とを目的とする。 【構成】 能動層上に形成されたコンタクト層上に積層
されるソース・ドレイン電極の端部を後退させ, コンタ
クト層の一部がゲート絶縁膜を介してゲート電極に対向
する構造にする。ゲート電極の電界がコンタクト層下の
能動層に印加されるようになるため, 反転層がコンタク
ト層端部の下まで広がる。
Description
【０００１】
【産業上の利用分野】本発明は, いわゆるコプレーナ型
の薄膜トランジスタ(TFT) に関する。
の薄膜トランジスタ(TFT) に関する。
【０００２】
【従来の技術】液晶ディスプレイ等に使用されるTFT マ
トリックスのうち, コプレーナ型と称される構造には,
図４に示すような二つがある。両者ともに, 絶縁性基板
１の一表面に半導体能動層２が形成されている。図４
(a) の構造では, 熱拡散またはイオン注入によって能動
層２に不純物を導入することにより, ソース・ドレイン
電極３とのコンタクト層を形成している。符号４はゲー
ト絶縁膜, 符号５はゲート電極である。
トリックスのうち, コプレーナ型と称される構造には,
図４に示すような二つがある。両者ともに, 絶縁性基板
１の一表面に半導体能動層２が形成されている。図４
(a) の構造では, 熱拡散またはイオン注入によって能動
層２に不純物を導入することにより, ソース・ドレイン
電極３とのコンタクト層を形成している。符号４はゲー
ト絶縁膜, 符号５はゲート電極である。
【０００３】上記のようなコンタクト層の形成において
は, 不純物を熱拡散やイオン注入後の活性化させるため
に, 高温での熱処理が行われる。その結果, 基板１とし
ては石英板のような高価な耐熱性基板が必要とされる。
また, イオン注入装置も高価である。したがって, TFT
マトリックスの低コスト化にとって好ましくない。
は, 不純物を熱拡散やイオン注入後の活性化させるため
に, 高温での熱処理が行われる。その結果, 基板１とし
ては石英板のような高価な耐熱性基板が必要とされる。
また, イオン注入装置も高価である。したがって, TFT
マトリックスの低コスト化にとって好ましくない。
【０００４】
【発明が解決しようとする課題】一方, 図４(b) の構造
では, 能動層２に不純物を導入することなく, 能動層２
とソース・ドレイン電極３との間に, 不純物をドープし
た半導体から成るコンタクト層６を介在させる。したが
って, 高温熱処理を行う必要がなく, また, 高価なイオ
ン注入装置も必要としない。
では, 能動層２に不純物を導入することなく, 能動層２
とソース・ドレイン電極３との間に, 不純物をドープし
た半導体から成るコンタクト層６を介在させる。したが
って, 高温熱処理を行う必要がなく, また, 高価なイオ
ン注入装置も必要としない。
【０００５】しかし, ゲート電極５の電界がソース・ド
レイン電極３によって遮蔽されるために, ソース・ドレ
イン電極３の下の能動層２にチャネルが広がり難い。し
たがって, チャネル領域とコンタクト層６との接触界面
が充分に大きくならない。その結果, トランジスタ特性
が劣化し, 液晶ディスプレイの表示品質を低下する原因
となる。
レイン電極３によって遮蔽されるために, ソース・ドレ
イン電極３の下の能動層２にチャネルが広がり難い。し
たがって, チャネル領域とコンタクト層６との接触界面
が充分に大きくならない。その結果, トランジスタ特性
が劣化し, 液晶ディスプレイの表示品質を低下する原因
となる。
【０００６】本発明は, コプレーナ型のTFT における上
記従来の問題点を解決することを目的とする。
記従来の問題点を解決することを目的とする。
【０００７】
【課題を解決するための手段】上記目的は, 絶縁性基板
の一表面に形成され且つ半導体から成る能動層と, 該能
動層に画定されたチャネル領域を挟んで対向するように
該能動層上に形成されたソース・ドレイン電極と, 一導
電型の半導体から成り且つ該ソース・ドレイン電極と該
半導体層との間に介在するコンタクト層と, 該チャネル
領域に対向して設けられたゲート電極と, 該ゲート電極
と該能動層との間に介在するゲート絶縁膜とから成るコ
プレーナ型薄膜トランジスタであって, 前記ゲート電極
直下において前記ソース・ドレイン電極が後退して前記
コンタクト層の一部が該ゲート絶縁膜を介して該ゲート
電極に対して直接に対向していることを特徴とする本発
明に係る薄膜トランジスタ, または, 絶縁性基板の一表
面に半導体から成る能動層と一導電型の半導体から成る
コンタクト層と導電性物質から成る第１の電極層を順次
堆積し, 該能動層に画定されたソース領域およびドレイ
ン領域を覆うマスクを該第１の電極層上に形成し, 該マ
スクから表出する該第１の電極層と該コンタクト層とを
エッチングにより順次除去して該能動層を表出し, 該エ
ッチングののちに該マスクの下に残存する該第１の電極
層に対してサイドエッチングを施してその端部を後退さ
せて該コンタクト層の一部を表出し, 該ソース領域とド
レイン領域との間に表出する該能動層と前記表出した一
部のコンタクト層とを少なくとも覆うゲート絶縁膜と該
ゲート絶縁膜を介して該能動層と前記表出した一部のコ
ンタクト層に対向するゲート電極を形成する諸工程を含
むことを特徴とする本発明に係る薄膜トランジスタの製
造方法によって達成される。
の一表面に形成され且つ半導体から成る能動層と, 該能
動層に画定されたチャネル領域を挟んで対向するように
該能動層上に形成されたソース・ドレイン電極と, 一導
電型の半導体から成り且つ該ソース・ドレイン電極と該
半導体層との間に介在するコンタクト層と, 該チャネル
領域に対向して設けられたゲート電極と, 該ゲート電極
と該能動層との間に介在するゲート絶縁膜とから成るコ
プレーナ型薄膜トランジスタであって, 前記ゲート電極
直下において前記ソース・ドレイン電極が後退して前記
コンタクト層の一部が該ゲート絶縁膜を介して該ゲート
電極に対して直接に対向していることを特徴とする本発
明に係る薄膜トランジスタ, または, 絶縁性基板の一表
面に半導体から成る能動層と一導電型の半導体から成る
コンタクト層と導電性物質から成る第１の電極層を順次
堆積し, 該能動層に画定されたソース領域およびドレイ
ン領域を覆うマスクを該第１の電極層上に形成し, 該マ
スクから表出する該第１の電極層と該コンタクト層とを
エッチングにより順次除去して該能動層を表出し, 該エ
ッチングののちに該マスクの下に残存する該第１の電極
層に対してサイドエッチングを施してその端部を後退さ
せて該コンタクト層の一部を表出し, 該ソース領域とド
レイン領域との間に表出する該能動層と前記表出した一
部のコンタクト層とを少なくとも覆うゲート絶縁膜と該
ゲート絶縁膜を介して該能動層と前記表出した一部のコ
ンタクト層に対向するゲート電極を形成する諸工程を含
むことを特徴とする本発明に係る薄膜トランジスタの製
造方法によって達成される。
【０００８】
【作用】図１は本発明の原理説明図であって，ガラスの
ような基板１の一表面にはアモルファスシリコンから成
る島状の能動層２が形成されている。能動層２上には,
チャネル領域を挟んで対向するソース・ドレイン電極３
が形成されており, ソース・ドレイン電極３と能動層２
との間には, ｎ型のアモルファスシリコンから成るコン
タクト層６が形成されている。本発明においては, チャ
ネル領域上のソース・ドレイン電極３の端部が後退して
いる。すなわち，領域Ｈにはコンタクト層６が表出して
いる。その結果，ゲート電極５による電界が領域Ｈの下
の能動層２に達し，能動層２表面の反転層がコンタクト
層６下に広がる。このために，チャネル領域とコンタク
ト層６との接触界面が広くなり，良好なトランジスタ特
性を得ることができる。
ような基板１の一表面にはアモルファスシリコンから成
る島状の能動層２が形成されている。能動層２上には,
チャネル領域を挟んで対向するソース・ドレイン電極３
が形成されており, ソース・ドレイン電極３と能動層２
との間には, ｎ型のアモルファスシリコンから成るコン
タクト層６が形成されている。本発明においては, チャ
ネル領域上のソース・ドレイン電極３の端部が後退して
いる。すなわち，領域Ｈにはコンタクト層６が表出して
いる。その結果，ゲート電極５による電界が領域Ｈの下
の能動層２に達し，能動層２表面の反転層がコンタクト
層６下に広がる。このために，チャネル領域とコンタク
ト層６との接触界面が広くなり，良好なトランジスタ特
性を得ることができる。
【０００９】
【実施例】図２および図３は本発明に係るTFT 製造方法
の実施例を説明図である。図２(a) に示すように, 例え
ばガラスから成る透明かつ絶縁性の基板１の一表面に,
ノンドープのアモルファスシリコン層20（厚さ約20nm）
と, ｎ型不純物をドープしたアモルファスシリコン層60
（厚さ約50nm, 比抵抗100 Ωcm）とを順次堆積し, さら
に, アモルファスシリコン層60上にクロム層30（厚さ約
100nm ）を堆積する。これらのアモルファスシリコン層
20および60の堆積は周知のプラズマ化学気相成長(P-CV
D) 法を用いて行えばよく, クロム層30の堆積は周知の
スパッタリング法を用いて行えばよい。
の実施例を説明図である。図２(a) に示すように, 例え
ばガラスから成る透明かつ絶縁性の基板１の一表面に,
ノンドープのアモルファスシリコン層20（厚さ約20nm）
と, ｎ型不純物をドープしたアモルファスシリコン層60
（厚さ約50nm, 比抵抗100 Ωcm）とを順次堆積し, さら
に, アモルファスシリコン層60上にクロム層30（厚さ約
100nm ）を堆積する。これらのアモルファスシリコン層
20および60の堆積は周知のプラズマ化学気相成長(P-CV
D) 法を用いて行えばよく, クロム層30の堆積は周知の
スパッタリング法を用いて行えばよい。
【００１０】次いで, 図２(b) に示すように, 前記コン
タクト層６（図１参照）に対応するレジストマスク10を
クロム層30上に形成したのち，レジストマスク10から表
出するクロム層30とアモルファスシリコン層60とを順次
選択的にエッチングする。クロム層30のエッチングは，
硝酸セリウムアンモニウムと過塩素酸の混合溶液中に基
板１を浸漬して行う。また，ｎ型ドープのアモルファス
シリコン層60のエッチングは，下地のノンドープのアモ
ルファスシリコン層20に対して大きな選択比が得られる
混合比の弗酸と硝酸と酢酸の溶液に基板１を浸漬して行
う。
タクト層６（図１参照）に対応するレジストマスク10を
クロム層30上に形成したのち，レジストマスク10から表
出するクロム層30とアモルファスシリコン層60とを順次
選択的にエッチングする。クロム層30のエッチングは，
硝酸セリウムアンモニウムと過塩素酸の混合溶液中に基
板１を浸漬して行う。また，ｎ型ドープのアモルファス
シリコン層60のエッチングは，下地のノンドープのアモ
ルファスシリコン層20に対して大きな選択比が得られる
混合比の弗酸と硝酸と酢酸の溶液に基板１を浸漬して行
う。
【００１１】次いで，再び硝酸セリウムアンモニウムと
過塩素酸の混合溶液中に基板１を浸漬する。これによ
り，図３(c) に示すように, クロム層30がサイドエッチ
ングされ, その端部が後退する。このサイドエッチング
量は0.3 〜3 μm 程度であり,エッチング液中への浸漬
時間および液温をによって制御可能である。上記のエッ
チングにより, クロム層30から成るソース・ドレイン電
極３およびアモルファスシリコン層60から成るコンタク
ト層６が形成される。
過塩素酸の混合溶液中に基板１を浸漬する。これによ
り，図３(c) に示すように, クロム層30がサイドエッチ
ングされ, その端部が後退する。このサイドエッチング
量は0.3 〜3 μm 程度であり,エッチング液中への浸漬
時間および液温をによって制御可能である。上記のエッ
チングにより, クロム層30から成るソース・ドレイン電
極３およびアモルファスシリコン層60から成るコンタク
ト層６が形成される。
【００１２】次いで, レジストマスク10を除去したの
ち, 図３(d) に示すように, Si3N4 から成る厚さ約300n
m のゲート絶縁膜４と厚さ約100nm のアルミニウム(Al)
膜50を順次堆積する。Si3N4 ゲート絶縁膜４およびAl膜
50の堆積はそれぞれ周知のプラズマCVD 法およびスパッ
タリング法を用いて行えばよい。
ち, 図３(d) に示すように, Si3N4 から成る厚さ約300n
m のゲート絶縁膜４と厚さ約100nm のアルミニウム(Al)
膜50を順次堆積する。Si3N4 ゲート絶縁膜４およびAl膜
50の堆積はそれぞれ周知のプラズマCVD 法およびスパッ
タリング法を用いて行えばよい。
【００１３】次いで, 図３(e) に示すように, Al膜50と
ゲート絶縁膜４とを所定のリソグラフ工程によってゲー
ト電極５およびゲート絶縁膜４にパターニングする。さ
らに, アモルファスシリコン層20をエッチングして, 分
離された能動層２を形成する。このエッチングは, ゲー
ト絶縁膜４のレジストパターンおよびソース・ドレイン
電極３をマスクとし, CF4 とO2との混合ガスをエッチャ
ントとするプラズマエッチングにより行えばよい。
ゲート絶縁膜４とを所定のリソグラフ工程によってゲー
ト電極５およびゲート絶縁膜４にパターニングする。さ
らに, アモルファスシリコン層20をエッチングして, 分
離された能動層２を形成する。このエッチングは, ゲー
ト絶縁膜４のレジストパターンおよびソース・ドレイン
電極３をマスクとし, CF4 とO2との混合ガスをエッチャ
ントとするプラズマエッチングにより行えばよい。
【００１４】上記のようにして, 本発明の薄膜トランジ
スタが完成する。なお, 図２(a) において, アモルファ
スシリコン層20およびアモルファスシリコン層60の代わ
りに, 多結晶シリコン層を堆積してもよい。また, 図２
(b) を参照して説明した工程において, アモルファスシ
リコン層60のエッチングをリアクティブイオンエッチン
グ(RIE) により行ってもよいが, ノンドープのアモルフ
ァスシリコン層20との選択比が大きくとれないので, こ
の場合には, アモルファスシリコン層20の厚さを50〜10
0nm とあらかじめ大きくしておく必要がある。さらに,
図３(c) の工程においてクロム層30の端部をサイドエッ
チングによって後退させる代わりに, アモルファスシリ
コン層60とクロム層30とを別々のマスクによって選択的
にエッチングすることによって, コンタクト層６の端部
を表出させる方法を採ってもよいことはいうまでもな
い。
スタが完成する。なお, 図２(a) において, アモルファ
スシリコン層20およびアモルファスシリコン層60の代わ
りに, 多結晶シリコン層を堆積してもよい。また, 図２
(b) を参照して説明した工程において, アモルファスシ
リコン層60のエッチングをリアクティブイオンエッチン
グ(RIE) により行ってもよいが, ノンドープのアモルフ
ァスシリコン層20との選択比が大きくとれないので, こ
の場合には, アモルファスシリコン層20の厚さを50〜10
0nm とあらかじめ大きくしておく必要がある。さらに,
図３(c) の工程においてクロム層30の端部をサイドエッ
チングによって後退させる代わりに, アモルファスシリ
コン層60とクロム層30とを別々のマスクによって選択的
にエッチングすることによって, コンタクト層６の端部
を表出させる方法を採ってもよいことはいうまでもな
い。
【００１５】
【発明の効果】本発明によれば, コプレーナ型のTFT に
おけるコンタクト層の端部の上からソース・ドレイン電
極が後退し, コンタクト層がゲート絶縁膜を介してゲー
ト電極に対向した構造となる。したがって, この端部下
の能動層にゲート電極の電界が印加されるようになり,
チャネル領域とコンタクト層との接触界面がひろがる。
その結果, 石英基板を必要とする熱拡散や高価な装置を
用いるイオン注入によりソース・ドレイン不純物を導入
する製造方法によらずとも, 良好なトランジスタ特性を
得ることができる。また, 本発明はマスク工程を増加す
ることなく実施できる。したがって, 低コストで高品質
のTFT を提供可能とする効果がある。
おけるコンタクト層の端部の上からソース・ドレイン電
極が後退し, コンタクト層がゲート絶縁膜を介してゲー
ト電極に対向した構造となる。したがって, この端部下
の能動層にゲート電極の電界が印加されるようになり,
チャネル領域とコンタクト層との接触界面がひろがる。
その結果, 石英基板を必要とする熱拡散や高価な装置を
用いるイオン注入によりソース・ドレイン不純物を導入
する製造方法によらずとも, 良好なトランジスタ特性を
得ることができる。また, 本発明はマスク工程を増加す
ることなく実施できる。したがって, 低コストで高品質
のTFT を提供可能とする効果がある。
【図１】 本発明の原理的構造説明図
【図２】 本発明の実施例の工程説明図（その１）
【図３】 本発明の実施例の工程説明図（その２）
【図４】 従来の問題点説明図
１ 基板 ２ 能動層 20, 60 アモルファスシリコン層 ３ ソース・ドレイン電極 30 クロム層 ４ ゲート絶縁膜 ５ ゲート電極 50 Al膜 ６ コンタクト層 10 レジストマスク
Claims (4)
- 【請求項１】 絶縁性基板の一表面に形成され且つ半導
体から成る能動層と, 該能動層に画定されたチャネル領
域を挟んで対向するように該能動層上に形成されたソー
ス・ドレイン電極と, 一導電型の半導体から成り且つ該
ソース・ドレイン電極と該半導体層との間に介在するコ
ンタクト層と, 該チャネル領域に対向して設けられたゲ
ート電極と, 該ゲート電極と該能動層との間に介在する
ゲート絶縁膜とから成るコプレーナ型薄膜トランジスタ
であって,前記ゲート電極直下において前記ソース・ド
レイン電極が後退して前記コンタクト層の一部が該ゲー
ト絶縁膜を介して該ゲート電極に対して直接に対向して
いることを特徴とする薄膜トランジスタ。 - 【請求項２】 前記コンタクト層は１×10-4Ωcmより大
きい比抵抗を有することを特徴とする請求項１記載の薄
膜トランジスタ。 - 【請求項３】 前記コンタクト層は200nm より小さい厚
さを有することを特徴とする請求項１記載の薄膜トラン
ジスタ。 - 【請求項４】 絶縁性基板の一表面に半導体から成る能
動層と一導電型の半導体から成るコンタクト層と導電性
物質から成る第１の電極層を順次堆積する工程と,該能
動層に画定されたソース領域およびドレイン領域を覆う
マスクを該第１の電極層上に形成する工程と,該マスク
から表出する該第１の電極層と該コンタクト層とをエッ
チングにより順次除去して該能動層を表出する工程と,
該エッチングののちに該マスクの下に残存する該第１の
電極層に対してサイドエッチングを施してその端部を後
退させて該コンタクト層の一部を表出する工程と,該ソ
ース領域とドレイン領域との間に表出する該能動層と前
記表出した一部のコンタクト層とを少なくとも覆うゲー
ト絶縁膜と該ゲート絶縁膜を介して該能動層と前記表出
した一部のコンタクト層に対向するゲート電極を形成す
る工程とを含むことを特徴とする薄膜トランジスタの製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25026492A JPH06104439A (ja) | 1992-09-18 | 1992-09-18 | 薄膜トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25026492A JPH06104439A (ja) | 1992-09-18 | 1992-09-18 | 薄膜トランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06104439A true JPH06104439A (ja) | 1994-04-15 |
Family
ID=17205307
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25026492A Withdrawn JPH06104439A (ja) | 1992-09-18 | 1992-09-18 | 薄膜トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06104439A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7084428B2 (en) | 2002-12-03 | 2006-08-01 | Seiko Epson Corporation | Transistor, integrated circuit, electro-optic device, electronic instrument and method of manufacturing a transistor |
| JP2006324655A (ja) * | 2005-04-22 | 2006-11-30 | Semiconductor Energy Lab Co Ltd | 半導体素子、有機トランジスタ、発光装置及び電気機器 |
| US8592821B2 (en) | 2005-04-22 | 2013-11-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor element, organic transistor, light-emitting device, and electronic device |
| CN104103696A (zh) * | 2013-04-15 | 2014-10-15 | 清华大学 | 双极性薄膜晶体管 |
| JP2016028441A (ja) * | 2013-03-14 | 2016-02-25 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP2019186586A (ja) * | 2010-01-22 | 2019-10-24 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2019204972A (ja) * | 2009-02-25 | 2019-11-28 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1992
- 1992-09-18 JP JP25026492A patent/JPH06104439A/ja not_active Withdrawn
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7084428B2 (en) | 2002-12-03 | 2006-08-01 | Seiko Epson Corporation | Transistor, integrated circuit, electro-optic device, electronic instrument and method of manufacturing a transistor |
| JP2006324655A (ja) * | 2005-04-22 | 2006-11-30 | Semiconductor Energy Lab Co Ltd | 半導体素子、有機トランジスタ、発光装置及び電気機器 |
| US8592821B2 (en) | 2005-04-22 | 2013-11-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor element, organic transistor, light-emitting device, and electronic device |
| JP2019204972A (ja) * | 2009-02-25 | 2019-11-28 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2019186586A (ja) * | 2010-01-22 | 2019-10-24 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2016028441A (ja) * | 2013-03-14 | 2016-02-25 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US9991395B2 (en) | 2013-03-14 | 2018-06-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| CN104103696A (zh) * | 2013-04-15 | 2014-10-15 | 清华大学 | 双极性薄膜晶体管 |
| JP2014207439A (ja) * | 2013-04-15 | 2014-10-30 | ツィンファ ユニバーシティ | バイポーラ薄膜トランジスタ |
| US9548391B2 (en) | 2013-04-15 | 2017-01-17 | Tsinghua University | Thin film transistor |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5032531A (en) | Method of manufacturing active matrix panel | |
| US4633284A (en) | Thin film transistor having an annealed gate oxide and method of making same | |
| KR100231936B1 (ko) | 박막트랜지스터 및 그의 제조방법 | |
| US6083779A (en) | Method for fabricating a thin film transistor of a liquid crystal device | |
| JPH05235034A (ja) | 薄膜トランジスタの製造方法 | |
| JP4169811B2 (ja) | 薄膜トランジスタの製造方法 | |
| US20070218576A1 (en) | Method for fabricating polysilicon liquid crystal display device | |
| JPH06104439A (ja) | 薄膜トランジスタおよびその製造方法 | |
| JP2678044B2 (ja) | アクティブマトリクス基板の製造方法 | |
| JPH05304171A (ja) | 薄膜トランジスタ | |
| KR100748857B1 (ko) | 박막트랜지스터와 이를 포함하는 어레이기판 제조방법 | |
| JP4034376B2 (ja) | アクティブマトリクス方式液晶表示装置の製造方法 | |
| JPH0587029B2 (ja) | ||
| JPH06169086A (ja) | 多結晶シリコン薄膜トランジスタ | |
| KR100495804B1 (ko) | 액정표시장치용박막트랜지스터기판및그제조방법 | |
| JPH07122718B2 (ja) | 液晶表示装置 | |
| KR100683143B1 (ko) | 에프에프에스 모드의 다결정질 실리콘 박막 트랜지스터제조방법 | |
| JP3216173B2 (ja) | 薄膜トランジスタ回路の製造方法 | |
| JPH07263704A (ja) | 薄膜トランジスタおよびその製造方法 | |
| KR970010688B1 (ko) | 박막트랜지스터 및 그 제조방법 | |
| KR100254924B1 (ko) | 화상표시장치의 제조방법 | |
| JP3312541B2 (ja) | 薄膜半導体装置の製造方法 | |
| JP2002523898A (ja) | 薄膜トランジスタおよびその製造方法 | |
| JPH07176747A (ja) | 液晶表示装置用アレイ基板のｔｆｔ構造及びその製造方法 | |
| JPH0732255B2 (ja) | 薄膜トランジスタの製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991130 |