JP5228295B2 - 半導体装置の製造方法 - Google Patents
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Description
請求項2に記載の発明は、成膜された半導体薄膜形成用膜上の全体に保護膜形成用膜および前記半導体薄膜形成用膜と同一の材料からなる犠牲膜形成用膜を連続して成膜する工程と、前記犠牲膜形成用膜上にレジスト膜をパターン形成する工程と、前記レジスト膜をマスクとして前記犠牲膜形成用膜をエッチングし、前記レジスト膜下にサイドエッチング部を有する犠牲膜を形成する工程と、前記レジスト膜をマスクとして前記保護膜形成用膜をエッチングして、前記レジスト膜下に保護膜を形成する工程と、前記保護膜をマスクとして前記半導体薄膜形成用膜をエッチングし、前記保護膜下にサイドエッチング部を有する半導体薄膜を形成し、且つ、前記レジスト膜下の前記犠牲膜をさらにサイドエッチングする工程と、前記レジスト膜を剥離する工程と、前記犠牲膜をマスクとして前記保護膜をエッチングする工程と、前記犠牲膜をエッチングして除去し、且つ、前記保護膜下以外の領域における前記半導体薄膜の少なくとも一部をエッチングして除去する工程と、前記半導体薄膜形成用膜を成膜する前に、絶縁基板上にソース・ドレイン電極を形成し、少なくとも前記ソース・ドレイン電極上にオーミックコンタクト層を形成し、この後、少なくとも前記オーミックコンタクト層を含む前記絶縁基板上に前記半導体薄膜形成用膜を成膜する工程と、を有することを特徴とするものである。
図1はこの発明の第1実施形態としての製造方法により製造された薄膜トランジスタの一例の断面図を示す。この薄膜トランジスタでは、ガラス基板(絶縁基板)1の上面の各所定の箇所に設けられたアルミニウム、クロム、ITO等からなるソース・ドレイン電極2、3を備えている。ソース・ドレイン電極2、3の各上面およびその各近傍のガラス基板1の上面にはITOからなるオーミックコンタクト層4、5が設けられている。
この第2実施形態で製造される薄膜トランジスタの構造は図1に示す場合と同じである。さて、この第2実施形態では、図2に示す工程後に、図8に示すように、オーミックコンタクト層4、5等を含むガラス基板1の上面に、プラズマCVD法により、真性酸化亜鉛からなる半導体薄膜形成用膜6a、窒化シリコンからなる保護膜形成用膜7aおよび犠牲膜形成用膜21aを連続して成膜する。犠牲膜形成用膜21aは半導体薄膜形成用膜6aと同一の材料によって形成する。犠牲膜形成用膜21aの膜厚は半導体薄膜形成用膜6aの膜厚と同じかそれ未満とする。
図14はこの発明の第3実施形態としての製造方法により製造された薄膜トランジスタの一例の断面図を示す。この薄膜トランジスタにおいて、図1に示す薄膜トランジスタと異なる点は、保護膜7の平面サイズを半導体薄膜6の平面サイズよりもある程度小さくした点である。
2、3 ソース・ドレイン電極
4、5 オーミックコンタクト層
6 半導体薄膜
7 保護膜
8 絶縁膜
9 ゲート電極
6a 半導体薄膜形成用膜
7a 保護膜形成用膜
7b ひさし
11、12 レジスト膜
21 犠牲膜
21a 犠牲膜形成用膜
22 レジスト膜
Claims (5)
- 成膜された半導体薄膜形成用膜上にパターン形成された保護膜をマスクとして前記半導体薄膜形成用膜をエッチングし、前記保護膜下にサイドエッチング部を有する半導体薄膜を形成する工程と、
前記保護膜上に前記半導体薄膜の端面と同一形状または当該端面よりも内側に位置する端面を有するレジスト膜を形成する工程と、
前記レジスト膜をマスクとして前記保護膜をエッチングする工程と、
前記レジスト膜を剥離する工程と、
前記半導体薄膜形成用膜を成膜する前に、絶縁基板上にソース・ドレイン電極を形成し、少なくとも前記ソース・ドレイン電極上にオーミックコンタクト層を形成し、この後、少なくとも前記オーミックコンタクト層を含む前記絶縁基板上に前記半導体薄膜形成用膜を成膜する工程と、
を有することを特徴とする半導体装置の製造方法。 - 成膜された半導体薄膜形成用膜上の全体に保護膜形成用膜および前記半導体薄膜形成用膜と同一の材料からなる犠牲膜形成用膜を連続して成膜する工程と、
前記犠牲膜形成用膜上にレジスト膜をパターン形成する工程と、
前記レジスト膜をマスクとして前記犠牲膜形成用膜をエッチングし、前記レジスト膜下にサイドエッチング部を有する犠牲膜を形成する工程と、
前記レジスト膜をマスクとして前記保護膜形成用膜をエッチングして、前記レジスト膜下に保護膜を形成する工程と、
前記保護膜をマスクとして前記半導体薄膜形成用膜をエッチングし、前記保護膜下にサイドエッチング部を有する半導体薄膜を形成し、且つ、前記レジスト膜下の前記犠牲膜をさらにサイドエッチングする工程と、
前記レジスト膜を剥離する工程と、
前記犠牲膜をマスクとして前記保護膜をエッチングする工程と、
前記犠牲膜をエッチングして除去し、且つ、前記保護膜下以外の領域における前記半導体薄膜の少なくとも一部をエッチングして除去する工程と、
前記半導体薄膜形成用膜を成膜する前に、絶縁基板上にソース・ドレイン電極を形成し、少なくとも前記ソース・ドレイン電極上にオーミックコンタクト層を形成し、この後、少なくとも前記オーミックコンタクト層を含む前記絶縁基板上に前記半導体薄膜形成用膜を成膜する工程と、
を有することを特徴とする半導体装置の製造方法。 - 請求項1または2に記載の発明において、前記半導体薄膜形成用膜は真性酸化亜鉛によって形成することを特徴とする半導体装置の製造方法。
- 請求項1に記載の発明において、前記オーミックコンタクト層はITOによって形成することを特徴とする半導体装置の製造方法。
- 請求項1に記載の発明において、さらに、前記保護膜を覆う絶縁膜を成膜する工程と、前記半導体薄膜上における前記絶縁膜上にゲート電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
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