CN103681779A - 一种场效应晶体管结构及其制作方法 - Google Patents

一种场效应晶体管结构及其制作方法 Download PDF

Info

Publication number
CN103681779A
CN103681779A CN201210333874.XA CN201210333874A CN103681779A CN 103681779 A CN103681779 A CN 103681779A CN 201210333874 A CN201210333874 A CN 201210333874A CN 103681779 A CN103681779 A CN 103681779A
Authority
CN
China
Prior art keywords
epitaxial loayer
substrate
groove
effect transistor
epitaxial
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201210333874.XA
Other languages
English (en)
Inventor
周宏伟
阮孟波
吴宗宪
孙晓儒
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Wuxi CSMC Semiconductor Co Ltd
Original Assignee
Wuxi CSMC Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Wuxi CSMC Semiconductor Co Ltd filed Critical Wuxi CSMC Semiconductor Co Ltd
Priority to CN201210333874.XA priority Critical patent/CN103681779A/zh
Priority to PCT/CN2013/082821 priority patent/WO2014040507A1/zh
Publication of CN103681779A publication Critical patent/CN103681779A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

本发明揭示了一种场效应晶体管的外延结构，它包括：N+衬底、形成在衬底上的N-外延层、形成在N-外延层中并且填充有P－外延层的倾斜沟槽、形成在P-外延层中的P+阱、形成在P+阱中的N+源区；以及形成在P-沟槽以外区域的N-外延层上的多晶硅栅极。其中，N-外延层的掺杂浓度从N+衬底向着远离衬底的方向是缓变的。本发明的场效应晶体管的外延结构击穿电压较高而导通电阻同时较小。

Description

一种场效应晶体管结构及其制作方法
技术领域
本发明涉及半导体技术，本发明尤其涉及一种场效应晶体管结构及其制作方法。
背景技术
众所周知，功率场效应晶体管的漂移层击穿电压是受制于漂移层的掺杂浓度和漂移层的厚度的。而在通常情况下，人们希望功率场效应晶体管具有较高的击穿电压和较低的漂移层导通电阻。较高的击穿电压要求漂移层的厚度较大，但较大的厚度却使得漂移层的电阻较大。
为了解决这一矛盾，使得功率场效应晶体管即具有较高的击穿电压，又使得漂移层电阻尽可能较低，人们开展了大量的研究、开发工作，力图研制出一种即具有较高的击穿电压，又使得漂移层的导通电阻较低的功率场效应晶体管。
本发明揭示了一种满足这种需求的沟槽填充型超结功率场效应晶体管的外延结构。
采用本发明的沟槽填充型超结功率场效应晶体管的外延结构，可以使得制成的场效应晶体管具有较高的击穿电压，同时其导通电阻也较低。
发明内容
本发明的一个目的是提供一种击穿电压较高而导通电阻同时较小的沟槽填充超结场效应晶体管结构。
本发明的另一个目的是提供一种击穿电压较高而导通电阻同时较小的沟槽填充超结场效应晶体管的制作方法。
按照本发明的一个方面，本发明提供了一种场效应晶体管的外延结构，其它包括：N+衬底，作为场效应晶体管的漏极；形成在衬底上的N-外延层；形成在N-外延层中沟槽，并且沟槽中填充有P－外延层；形成在P-外延层中的P+阱；形成在P+阱中的N+源区；以及形成在P-沟槽以外区域的N-外延层上的多晶硅栅极，其中，N-外延层的掺杂浓度从N+衬底向着远离衬底的方向是缓变的。
在按照本发明的第一个方面中的场效应晶体管的外延结构中，N-外延层的厚度可以是30μm－60μm，并且N-外延层的掺杂浓度在30μm－60μm的厚度范围内，从N+衬底向着远离衬底的方向，从4.9e15-9.5e15的起始浓度线性缓变到起始浓度的1.15倍。
在按照本发明第一个方面中的场效应晶体管的外延结构中，填充有P-外延层的沟槽的边缘相对于垂直于衬底顶面有一个倾斜角，并且倾斜角使得沟槽呈现位于N+衬底的一侧较窄而远离N+衬底的一侧较宽的形状。
在按照本发明第一个方面中的场效应晶体管的外延结构中，沟槽的倾斜角是85－89度。
在按照本发明第一个方面中的场效应晶体管的外延结构中，在N－外延层和多晶硅栅极之间，还形成有一层栅氧化层，栅氧化层的厚度是800－1200?。
在按照本发明第一个方面中的场效应晶体管的外延结构中，沟槽的深度为30μm－50μm。
按照本发明的第二个方面，提供了一种制作场效应晶体管结构的外延工艺，它包含下述步骤：步骤a）：在N+衬底上生长一层N-外延层；步骤b)：在N-外延层中刻蚀沟槽；步骤c）：在沟槽中填充P－外延层；步骤d）：在由步骤c）形成的填充有P-外延层的沟槽以外区域的N-外延层表面上，形成一层栅氧化层；步骤e）：在由步骤c）形成的栅氧化层上生长一层重掺杂的N+多晶硅层，或者在淀积一层非掺杂的多晶硅之后在非掺杂的多晶硅中注入杂质以形成N+多晶硅栅极；步骤f）：在形成的P-外延层中进行P＋阱的注入和退火；步骤g）：在形成的P＋阱中进行N+源区的注入和退火；以及步骤h）：在所形成的P＋阱上方形成金属源极，并在N+衬底上进行金属铝的淀积以形成漏极，其中，N-外延层中的掺杂浓度从N+衬底向着远离衬底的方向是缓变的。
在按照本发明第二个方面的制作场效应晶体管结构的外延工艺中，N-外延层的厚度是30μm－60μm，并且N-外延层的掺杂浓度在30μm－60μm的厚度范围内，从N+衬底向着远离衬底的方向，从4.9e15-9.5e15的起始浓度线性缓变到该起始浓度的1.15倍。
在按照本发明第二个方面的制作场效应晶体管结构的外延工艺中，在步骤b）对N-外延层进行沟槽刻蚀之前，还包括首先在N-外延层上生长一层氧化层，然后再以所形成的氧化层为掩膜板，进行沟槽的刻蚀。
在按照本发明第二个方面的制作场效应晶体管结构的外延工艺中，在完成步骤c）对沟槽进行了P-外延层的填充之后和在进行步骤d）形成栅氧化层之前，还包括下述步骤：
步骤c－1）：采用CMP即化学机械平坦化技术或硅回刻技术，对经P-外延层填充后的衬底表面进行平坦化处理；以及
步骤c－2）：生长一层牺牲氧化层，然后再去除所生长的牺牲氧化层，以便使器件表面更清洁。
在按照本发明第二个方面的制作场效应晶体管结构的外延工艺中，栅氧化层的厚度是800－1200?。
在按照本发明第二个方面的制作场效应晶体管结构的外延工艺中，填充有P-外延层的沟槽的边缘相对于垂直于衬底顶面有一个倾斜角，并且倾斜角使得沟槽呈现位于N+衬底的一侧较窄而远离N+衬底的一侧较宽的形状。
在按照本发明第二个方面的制作场效应晶体管结构的外延工艺中，沟槽的倾斜角是85－89度。
附图说明
图1是高压平面功率场效应晶体管的纵向双扩散结构示意图；
图2示出是的所谓超结器件结构的示意图；
图3a至3e示出的是通过多次外延和注入方式来实现图2所示超结器件结构的工艺过程原理示意图；
图4a至4c示出的是通过沟槽刻蚀再填充工艺，来制成超结器件结构的工艺过程的原理示意图；
图5a和5b是说明P区掺杂浓度缓变情况下进一步提高击穿电压的原理图；
图6a至6h是举例说明本发明实施例的形成变掺杂沟槽填充超结场效应晶体管结构的具体工艺过程示意图；
图7a和7b示出的是在N型外延层掺杂浓度恒定而深沟槽侧壁是90度直角的情况下，电场在击穿时N型外延层掺杂浓度的纵向分布图；
图8a和8b示出的是在N型外延层掺杂浓度恒定而深沟槽侧壁是89度倾角的情况下，电场在击穿时N型外延层掺杂浓度的纵向分布图；而
图9a和9b示出的是在N型外延层掺杂浓度缓变而深沟槽侧壁是89度倾角的情况下，电场在击穿时N型外延层掺杂浓度的纵向分布图。
具体实施方式
如图1中示出的高压平面功率场效应晶体管被设计成是一种纵向双扩散结构。
所谓的纵向双扩散结构，就是利用多晶硅的边缘作为掩膜来实现纵向的双扩散，以形成p+区和n+区。击穿电压主要体现在p+区与漂移层（即n-外延层）所形成的PN结上。
从图1中可以看出，击穿电压主要是由漂移层决定的。为了得到较高的击穿电压，一种考虑是使漂移层的掺杂浓度较低，并同时增大漂移层的厚度。
但是，为了提高击穿电压的目的而不断降低漂移层的掺杂浓度和不断增大厚度，会使得作为电流通路的漂移层电阻升高，从而导致导通电阻的增加，进而使得通态功耗增大。因此，击穿电压的提高和导通电阻的降低是一对矛盾。
对于理想的N沟道功率场效应晶体管，即在导通电阻R ON 只考虑漂移层电阻RD的情况下，导通电阻R ON 和击穿电压                                                 之间存在如下的关系：
Figure 47722DEST_PATH_IMAGE002
                            （式1）
从上式1中可以看到，导通电阻因受击穿电压的限制而存在一个称之为“硅限(silicon limit)”的极限。因而，导通电阻是无法继续降低的。
为了突破这一极限，可以采用图2所示的超结器件结构。
图2所示的所谓超结器件结构，是其导通过程中只有多数载流子（即电子）而没有少数载流子参与的过程。
这种超结结构的开关损耗和其它的金属氧化物场效应晶体管相同，并且这种超结结构的电压支持层的掺杂浓度对于相同的击穿电压来说可以提高将近一个数量级。
此外，由于垂直方向上***了p型区，可以补偿过量的电流导通电荷。在向漂移层施加反向偏置电压时，将产生一个横向电场，使得p－n结耗尽。当电压加大到一定值时，漂移层将完全耗尽，起到电压支持层的作用。
由于这种超结结构可以使得掺杂浓度大大提高，从而在相同的击穿电压下，可以大大降低导通电阻RON，使之突破硅限值。
同时，在相同击穿电压、相同导通电阻RON的情况下，可以使管芯面积做得更小，从而减小栅电荷、提高开关频率。
另外，由于超结结构的器件是多数载流子器件，器件不会有双极型晶体管的电流拖尾现象。因此，超结结构的器件具有较低的通态功耗和较高的开关速度。
在超结结构的器件中，由于N区和P区中的电荷相互平衡，使得电场分布和传统的金属氧化物场效应晶体管中的电场分布不同。超结结构的器件中，临界场强几乎是恒定的。这就使得击穿电压仅仅依赖于外延层的厚度，而与掺杂浓度无关，从而使得导通电阻RON与击穿电压VB之间的关系由传统的平方关系变为线性关系：
Figure 827459DEST_PATH_IMAGE003
                                          （式2）
上式中，cp是原胞的宽度，μn是电子迁移率，Ec是临界电场，Q代表电荷量，εSi是硅Si的电介质常数。
下面参照图3a至图3e，描述通过多次外延和注入方式来实现超结结构的过程。
首先，在N＋衬底上，第一次外延生长N－层；
在所生长的N-层上的特定区域中，涂抹光刻胶，并在留下的窗口中进行硼注入；
去除光刻胶并进行退火，退火后，进行第二次外延生长N-层；
然后，在第二次外延生长的N-层上，如同前一次步骤那样，涂抹光刻胶，并进行第二次硼注入，随后进行光刻胶的去除和退火。
重复上述步骤，直至形成所需的超结结构器件。
也可以通过如同4a和4b所示的沟槽刻蚀再填充工艺，来制成超结结构器件。
首先，在N+衬底上，外延生长N-层；
然后，采用如同多次外延、注入方式相同的步骤，在N-层上无需作进一步刻蚀的区域上涂抹光刻胶；
接着，在没有涂抹光刻胶的区域处，进行深沟槽刻蚀，对于击穿电压600V的超结结构器件，深沟槽的深度是30 － 50μm；
接着，在沟槽中，外延生长经硼掺杂的P－区；
完成P－区生长后，采用回刻或CMP（化学机械平坦化）工艺，对经P－区生长后的N-层进行抛光，并经后续工艺后形成超结结构器件。
在上述第二种沟槽刻蚀再填充工艺中，在深沟槽中进行P－外延层生长的硼掺杂浓度是恒定的。在填充硼掺杂时，如果处理不当，容易有空洞产生，从而影响器件源、漏极的漏电，并从而影响击穿电压。因此，为了减少空洞产生，要求执行非常苛刻的工艺条件，以确保在沟槽中进行P－外延层填充时不会有空洞产生，从而确保超结结构器件的质量。
为了确保在超结结构器件的沟槽填充时尽可能地不会有空洞产生，可以考虑将沟槽做成如图4c所示的截面呈上宽下窄的形状。实验证明，当把沟槽侧壁做成一个相对于垂直方向有小倾角的情况下，沟槽内P－区的掺杂质量会大大提高。
为了进一步提高在斜沟槽情况下，超结结构器件的击穿电压，我们可以进一步考虑使得沟槽外的N-区掺杂浓度呈缓变状态。
下面结合图5a和5b，说明N-区掺杂浓度缓变情况下进一步提高击穿电压的原理。
参照图5a所示。超结结构器件的理想击穿电压是在电荷平衡情况下得到的。当偏离电荷平衡的情况下，击穿电压会明显降低。
在理想情况下，假设P－区的电荷浓度为恒定值NP，而P－区的宽度为恒定值WP。同时，假设N－区的电荷浓度为恒定值Nn，而N－区的宽度为恒定值Wn。那么，当达到电荷平衡时，应该有
                                          （式3）
这意味着，在图5a所示的上、下各截面中，击穿电压仅仅由P－区和N－区的宽度和各自的掺杂浓度决定，是恒定的。
下面，让我们来看看如果是在沟槽带有倾角并且N－区浓度是恒定时的情况。
如图5b所示。当采用如图5b所示带有倾角的沟槽并且N－区浓度是恒定的结构时，如果P－区的掺杂浓度是恒定的，则在截面不同的位置处，电荷的平衡情况是不同的。
假设在图5b所示的位置（ii）处满足等式3，但在位置（iii）处，等式3就不能被满足了。
为此，可以采用使N－区外延层的掺杂浓度从衬底一侧向远离衬底的方向逐渐增大而作线性缓变的方式，来使得在如图5b所示的各个截面位置处都满足等式3。
实验表明，采用这种使N－区外延层掺杂浓度呈线性缓变的方式，在斜沟槽的情况下，可以满足等式3，并且所制得的超结结构器件具有较高的击穿电压。
为了更清楚地描述本发明，下面参照图6a至6h，举例描述本发明的一种具体实施方式。
如图6a所示。首先，在N+衬底上生长一定厚度的N-外延层。该外延层的掺杂浓度从N+衬底开始向着远离N+衬底的方向呈线性缓变。举例来说，生长的N-外延层的厚度是30－60μm，起始浓度是4.9e15至9.5e15，以这个浓度线性递增至起始浓度的1.15倍左右。
接着，如图6b所示，在所生长的N-掺杂浓度线性缓变的外延层上生长一定厚度的氧化层，例如，厚度为1－2μm的氧化层。
以该氧化层为掩膜板进行深沟槽的刻蚀，例如，刻蚀出30－50μm的沟槽。所形成的沟槽呈上宽下窄的形状。所形成的上宽下窄形状与垂直立面的倾斜角为85度－89度。
然后，如图6c所示，在刻蚀所形成的沟槽中，进行P－型外延层的填充。
在完成沟槽中的P－型外延层的填充之后，采用CMP（Chemical-Mechanical Planarization，化学机械平坦化）技术或硅回刻技术，对进行了P－型外延层填充后的衬底表面进行平坦化处理。
所谓的CMP技术，是一种使用化学腐蚀及机械力对经加工过程中的半导体材料的表面进行平坦化处理的技术。
而硅回刻技术是在完成沟槽的刻蚀后，由于P－型外延层不仅会在沟槽内生长，也会在沟槽外生长，此时，可以采用化学方法（例如试剂）或等离子气体把沟槽外的硅刻蚀掉的一种技术。
由于CMP技术和硅回刻技术是半导体技术中人们所熟知的，所以，本文中不再赘述。
在完成CMP工艺或硅回刻工艺使经P－型外延层填充后的表面平坦化之后，接着进行SiO2牺牲氧化层的生长。在完成牺牲氧化层的生长之后，再去掉所生长的牺牲氧化层。这样做的目的，是因为在经过CMP工艺或者硅回刻工艺后，在器件的表面可能会有损伤或留有杂质。而在生长了牺牲氧化层后，再去掉所生长的牺牲氧化层，然后在进行后续工艺，可以使器件的表面更清洁。
接着，如图6d所示，在去掉了牺牲氧化层的器件表面上，热生长栅氧化层，例如厚度是800－1200?。
在热生长所形成的栅氧化层表面上，再接着生长一层重掺杂的N＋多晶硅层。或者在淀积了一层非掺杂的多晶硅后，在非掺杂的多晶硅中注入杂质以形成N+多晶硅栅极。
然后，对所形成的重掺杂的多晶硅栅极层和栅氧化层进行光刻，形成如图6e所示的器件结构。
接着，如图6f所示，在所述填充的P-外延层中进行P＋阱的注入和退火。并且如图6g所示，在所形成的P＋阱中进行N＋源区的注入和退火。
在完成上述工艺后，接着进行金属源极和栅极的光刻，以及P＋阱接触的注入，并进行金属铝的淀积和光刻以形成漏极。最终得到如图6h的器件结构。
下文中，将参照附图7a至9b，描述在沟槽截面是90度和89度时，以及掺杂浓度是恒定和缓变情况下，沟槽型填充超结功率场效应管的击穿电压和特征电阻的情况。
图7a和7b示出的是在N－型外延层掺杂浓度恒定而深沟槽侧壁是90度直角的情况下，电场在击穿时N－型外延层掺杂浓度的纵向分布图。
图7a中，横坐标示出的是器件的纵向距离，而纵坐标示出的是电场强度。
图7b中，横坐标示出的是器件的纵向距离，而纵坐标示出的是磷掺杂的浓度。
图8a和8b示出的是在N－型外延层掺杂浓度恒定而深沟槽侧壁是89度倾角的情况下，电场在击穿时N－型外延层掺杂浓度的纵向分布图。
图8a中，横坐标示出的是器件的纵向距离，而纵坐标示出的是电场强度。
图8b中，横坐标示出的是器件的纵向距离，而纵坐标示出的是磷掺杂的浓度。
图9a和9b示出的是在N－型外延层掺杂浓度缓变而深沟槽侧壁是89度倾角的情况下，电场在击穿时N－型外延层掺杂浓度的纵向分布图。
图9a中，横坐标示出的是器件的纵向距离，而纵坐标示出的是电场强度。
图9b中，横坐标示出的是器件的纵向距离，而纵坐标示出的是磷掺杂的浓度。
从7a至9b中可以看到，当N－型外延层的掺杂浓度是恒定的时候，如果沟槽壁是直角的，由于P－型外延层和N－型外延层能够很好地在如图5a和5b所示的水平方向上充分耗尽，因此，击穿电压也较高。
但是，当侧壁具有一个小倾角时，由于在如图5a和5b所示的水平方向上很好地充分耗尽，因此，击穿电压较低。
然而，从图9a和9b可以看到，在N－型外延层采用掺杂浓度缓变的情况下，即使沟槽的侧壁不是直角的，在水平方向上，随着漏极电压的增加，由于P－型外延层和N－型外延层的掺杂浓度和宽度是不同的，也能够很好地在如图5a和5b所示的水平方向上做到电荷充分耗尽。因此，击穿电压也较高。
模拟实验表明，在有沟槽倾角的情况下，如果采用N－型外延层掺杂浓度缓变技术，可以使得击穿电压较高，同时导通电阻较低，如下表1所示。
表1
沟槽侧壁倾角 N外延层浓度（cm-3） 击穿电压值(V) 导通电阻(mOhm·cm2)
90o 恒定 845 19.5
89o 恒定 73 23
89o 缓变 802 19
从上文的描述中可以看到，在本发明中，由于采用了掺杂浓度缓变并且沟槽侧壁具有小的倾角这种技术，使得N－型外延层和P－型外延层能够在水平方向上很好地充分耗尽，从而在使击穿电压提高的同时，器件的导通电阻也较小。
上文中，参照附图描述了本发明的具体实施例。但是，本领域中的普通技术人员能够理解，在不偏离本发明的原理和精神的情况下，还可以对本发明的上述实施例作某些修改和变更。上文中所提及的特定角度值、特定外延层厚度以及特定的掺杂浓度等等参数只是为了描述本发明的方便而举的例子，不能将其理解为是对本发明的限制。本领域中的普通技术人员能够理解，这些数值实际上是可以根据具体使用情况另外进行设定的。实施例的描述仅仅是为了使本领域中的普通技术人员能够理解、实施本发明，不应当将本发明理解仅仅限于这些实施例。本发明的保护范围由权利要求书所限定。

Claims (13)

1.一种场效应晶体管的外延结构，其特征在于，它包括：
N+衬底，作为所述场效应晶体管的漏极；
形成在所述衬底上的N-外延层；
形成在所述N-外延层中沟槽，并且所述沟槽中填充有P－外延层；
形成在所述P-外延层中的P+阱；
形成在所述P+阱中的N+源区；以及
形成在所述P-沟槽以外区域的所述N-外延层上的多晶硅栅极，
其中，所述N-外延层的掺杂浓度从所述N+衬底向着远离所述衬底的方向是缓变的。
2.如权利要求1所述的场效应晶体管的外延结构，其特征在于，所述N-外延层的厚度是30μm－60μm，并且所述N-外延层的掺杂浓度在所述30μm－60μm的厚度范围内，从所述N+衬底向着远离所述衬底的方向，从4.9e15-9.5e15的起始浓度线性缓变到所述起始浓度的1.15倍。
3.如权利要求1所述的场效应晶体管的外延结构，其特征在于，填充有所述P-外延层的沟槽的边缘相对于垂直于所述衬底顶面有一个倾斜角，并且所述倾斜角使得所述沟槽呈现位于所述N+衬底的一侧较窄而远离所述N+衬底的一侧较宽的形状。
4.如权利要求2所述的场效应晶体管的外延结构，其特征在于，所述沟槽的倾斜角是85－89度。
5.如权利要求1所述的场效应晶体管的外延结构，其特征在于，在所述N－外延层和所述多晶硅栅极之间，还形成有一层栅氧化层，所述栅氧化层的厚度是800－1200?。
6.如权利要求1至5中任一权利要求所述的场效应晶体管的外延结构，其特征在于，所述沟槽的深度为30μm－50μm。
7.一种制作如权利要求1所述的场效应晶体管结构的外延工艺，其特征在于，它包含下述步骤：
步骤a）：在N+衬底上生长一层N-外延层；
步骤b)：在所述N-外延层中刻蚀沟槽；
步骤c）：在所述沟槽中填充P－外延层；
步骤d）：在由步骤c）形成的填充有P-外延层的所述沟槽以外区域的N-外延层表面上，形成一层栅氧化层；
步骤e）：在由步骤c）形成的所述栅氧化层上生长一层重掺杂的N+多晶硅层，或者在淀积一层非掺杂的多晶硅之后在非掺杂的多晶硅中注入杂质以形成N+多晶硅栅极；
步骤f）：在形成的所述P-外延层中进行P＋阱的注入和退火；
步骤g）：在形成的所述P＋阱中进行N+源区的注入和退火；以及
步骤h）：在所形成的P＋阱上方形成金属源极，并在所述N+衬底上进行金属铝的淀积以形成漏极，
其中，所述N-外延层中的掺杂浓度从所述N+衬底向着远离所述衬底的方向是缓变的。
8.如权利要求7所述的外延工艺，其特征在于，所述N-外延层的厚度是30μm－60μm，并且所述N-外延层的掺杂浓度在所述30μm－60μm的厚度范围内，从所述N+衬底向着远离所述衬底的方向，从4.9e15-9.5e15的起始浓度线性缓变到所述起始浓度的1.15倍。
9.如权利要求7所述的外延工艺，其特征在于，在步骤b）对所述N-外延层进行沟槽刻蚀之前，还包括首先在所述N-外延层上生长一层氧化层，然后再以所形成的氧化层为掩膜板，进行所述沟槽的刻蚀。
10.如权利要求7所述的外延工艺，其特征在于，在完成步骤c）对所述沟槽进行了P-外延层的填充之后和在进行步骤d）形成所述栅氧化层之前，还包括下述步骤：
步骤c－1）：采用CMP即化学机械平坦化技术或硅回刻技术，对所述经P-外延层填充后的衬底表面进行平坦化处理；以及
步骤c－2）：生长一层牺牲氧化层，然后再去除所生长的牺牲氧化层。
11.如权利要求7所述的外延工艺，其特征在于，所述栅氧化层的厚度是800－1200?。
12.如权利要求7至11中任一权利要求所述的外延工艺，其特征在于，填充有所述P-外延层的沟槽的边缘相对于垂直于所述衬底顶面有一个倾斜角，并且所述倾斜角使得所述沟槽呈现位于所述N+衬底的一侧较窄而远离所述N+衬底的一侧较宽的形状。
13.如权利要求12所述的外延工艺，其特征在于，所述沟槽的倾斜角是85－89度。
CN201210333874.XA 2012-09-11 2012-09-11 一种场效应晶体管结构及其制作方法 Pending CN103681779A (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201210333874.XA CN103681779A (zh) 2012-09-11 2012-09-11 一种场效应晶体管结构及其制作方法
PCT/CN2013/082821 WO2014040507A1 (zh) 2012-09-11 2013-09-02 一种场效应晶体管的外延结构、外延工艺及场效应晶体管的制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201210333874.XA CN103681779A (zh) 2012-09-11 2012-09-11 一种场效应晶体管结构及其制作方法

Publications (1)

Publication Number Publication Date
CN103681779A true CN103681779A (zh) 2014-03-26

Family

ID=50277610

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210333874.XA Pending CN103681779A (zh) 2012-09-11 2012-09-11 一种场效应晶体管结构及其制作方法

Country Status (2)

Country Link
CN (1) CN103681779A (zh)
WO (1) WO2014040507A1 (zh)

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104517853A (zh) * 2014-05-15 2015-04-15 上海华虹宏力半导体制造有限公司 超级结半导体器件制造方法
CN105244369A (zh) * 2015-09-16 2016-01-13 重庆平伟实业股份有限公司 一种超结vdmosfet制备方法及利用该方法形成的器件
CN107134492A (zh) * 2016-02-26 2017-09-05 苏州东微半导体有限公司 超级结功率器件及其制造方法
CN109346524A (zh) * 2018-09-30 2019-02-15 重庆大学 一种具有阶梯浓度多晶硅侧墙结构的超结vdmos器件
CN109545853A (zh) * 2017-09-21 2019-03-29 新唐科技股份有限公司 半导体基底结构及半导体装置
CN112038391A (zh) * 2019-06-03 2020-12-04 上海先进半导体制造股份有限公司 超结场效应晶体管的制作方法
CN112117330A (zh) * 2020-09-21 2020-12-22 南京华瑞微集成电路有限公司 一种改善深槽超结mosfet耐压的器件结构及其工艺方法
CN113540204A (zh) * 2020-04-13 2021-10-22 上海新微技术研发中心有限公司 半导体器件结构的制备方法
CN113540205A (zh) * 2020-04-13 2021-10-22 上海新微技术研发中心有限公司 半导体器件结构
CN117912958A (zh) * 2024-03-19 2024-04-19 芯联越州集成电路制造（绍兴）有限公司 超结结构的制备方法及超结器件的制备方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230008858A1 (en) * 2021-07-08 2023-01-12 Applied Materials, Inc. Gradient doping epitaxy in superjunction to improve breakdown voltage

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050045922A1 (en) * 2003-08-28 2005-03-03 Infineon Technologies Ag Semiconductor power device with charge compensation structure and monolithic integrated circuit, and method for fabricating it
US20080048175A1 (en) * 2006-08-25 2008-02-28 De Fresart Edouard D Semiconductor superjunction structure
CN102403354A (zh) * 2010-09-15 2012-04-04 无锡华润上华半导体有限公司 Coo1MOS器件及其制造方法
CN102456715A (zh) * 2010-10-25 2012-05-16 上海华虹Nec电子有限公司 一种半导体器件结构及其制作方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050045922A1 (en) * 2003-08-28 2005-03-03 Infineon Technologies Ag Semiconductor power device with charge compensation structure and monolithic integrated circuit, and method for fabricating it
US20080048175A1 (en) * 2006-08-25 2008-02-28 De Fresart Edouard D Semiconductor superjunction structure
CN102403354A (zh) * 2010-09-15 2012-04-04 无锡华润上华半导体有限公司 Coo1MOS器件及其制造方法
CN102456715A (zh) * 2010-10-25 2012-05-16 上海华虹Nec电子有限公司 一种半导体器件结构及其制作方法

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104517853A (zh) * 2014-05-15 2015-04-15 上海华虹宏力半导体制造有限公司 超级结半导体器件制造方法
CN105244369A (zh) * 2015-09-16 2016-01-13 重庆平伟实业股份有限公司 一种超结vdmosfet制备方法及利用该方法形成的器件
CN107134492A (zh) * 2016-02-26 2017-09-05 苏州东微半导体有限公司 超级结功率器件及其制造方法
CN107134492B (zh) * 2016-02-26 2020-01-14 苏州东微半导体有限公司 超级结功率器件及其制造方法
CN109545853A (zh) * 2017-09-21 2019-03-29 新唐科技股份有限公司 半导体基底结构及半导体装置
CN109346524A (zh) * 2018-09-30 2019-02-15 重庆大学 一种具有阶梯浓度多晶硅侧墙结构的超结vdmos器件
CN112038391A (zh) * 2019-06-03 2020-12-04 上海先进半导体制造股份有限公司 超结场效应晶体管的制作方法
CN112038391B (zh) * 2019-06-03 2024-05-24 上海先进半导体制造有限公司 超结场效应晶体管的制作方法
CN113540204A (zh) * 2020-04-13 2021-10-22 上海新微技术研发中心有限公司 半导体器件结构的制备方法
CN113540205A (zh) * 2020-04-13 2021-10-22 上海新微技术研发中心有限公司 半导体器件结构
CN112117330A (zh) * 2020-09-21 2020-12-22 南京华瑞微集成电路有限公司 一种改善深槽超结mosfet耐压的器件结构及其工艺方法
CN112117330B (zh) * 2020-09-21 2024-05-07 南京华瑞微集成电路有限公司 一种改善深槽超结mosfet耐压的器件结构及其工艺方法
CN117912958A (zh) * 2024-03-19 2024-04-19 芯联越州集成电路制造（绍兴）有限公司 超结结构的制备方法及超结器件的制备方法
CN117912958B (zh) * 2024-03-19 2024-06-07 芯联越州集成电路制造（绍兴）有限公司 超结结构的制备方法及超结器件的制备方法

Also Published As

Publication number Publication date
WO2014040507A1 (zh) 2014-03-20

Similar Documents

Publication Publication Date Title
CN103681779A (zh) 一种场效应晶体管结构及其制作方法
CN102263133B (zh) 低栅极电荷低导通电阻深沟槽功率mosfet器件及其制造方法
CN102280486B (zh) 半导体器件及其制作方法
US20150325640A1 (en) Process for manufacturing a semiconductor power device comprising charge-balance column structures and respective device
CN104134688B (zh) 制造双极晶体管的方法、双极晶体管和集成电路
CN103311299A (zh) 具有漏斗形沟槽的屏蔽栅极mosfet装置
CN101872724A (zh) 超级结mosfet的制作方法
CN105097914B (zh) 横向扩散金属氧化物半导体器件及其制造方法
CN104465767B (zh) 半导体器件、集成电路及半导体器件的制造方法
CN1731569A (zh) 一种源漏位于绝缘层上的mos晶体管的制作方法
CN104103519A (zh) 半导体功率器件的制作方法
CN106356401B (zh) 一种功率半导体器件的场限环终端结构
EP1056134A2 (en) Trench-gated device having trench walls formed by selective epitaxial growth and process for forming the device
CN112103186A (zh) 一种提高沟槽mosfet元胞密度的工艺方法及沟槽mosfet结构
CN103681315A (zh) 埋层的形成方法
CN102157377B (zh) 超结vdmos器件及其制造方法
CN106129126A (zh) 一种沟槽肖特基二极管及其制备方法
CN104103518A (zh) 半导体功率器件的制作方法
CN114597130B (zh) 一种基于***栅的碳化硅mosfet器件及其制造方法
CN115911097A (zh) 一种用于SiC功率器件的复合终端结构及其制造方法
CN103730355B (zh) 一种超结结构的制造方法
CN206059399U (zh) 一种沟槽肖特基二极管
CN105826195A (zh) 一种超结功率器件及其制作方法
CN202205757U (zh) 低栅极电荷低导通电阻深沟槽功率mosfet器件
CN211017082U (zh) 一种超结型mosfet器件

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20140326