CN1731569A - 一种源漏位于绝缘层上的mos晶体管的制作方法 - Google Patents
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Abstract
本发明公开了一种制备源漏位于绝缘层上的MOSFET晶体管的方法，是在衬底材料上按照常规MOSFET工艺形成栅电极图形后，以栅电极图形为掩模进行离子注入掺杂，在源漏处形成表面低掺杂的表面层和内部高掺杂的隐埋层。再在栅电极两侧形成侧墙，并以该侧墙为掩模分别在源漏两侧开槽以露出高掺杂的隐埋层，然后利用对掺杂的选择腐蚀技术将源漏底下的高掺杂层腐蚀掉，之后用介质填充腐蚀后留下的孔洞，形成源漏下的绝缘层，从而实现源漏位于绝缘层上的MOSFET晶体管。
Description
技术领域：
本发明属于半导体集成电路及其制造技术领域，尤其涉及一种源漏位于绝缘层上的MOSFET晶体管的制作方法。
背景技术：
当今集成电路的主流技术是互补金属氧化物半导体(CMOS)技术。而CMOS技术的发展一直遵从摩尔定律和按比例缩小理论。随着器件尺寸的不断缩小，MOS器件的性能和集成电路的集成密度不断提高，使得集成电路产品功能越来越强大，而产品价格不断减小。目前，MOS器件的特征尺寸已经进入纳米尺度。新的物理效应对纳米尺度的MOS器件产生越来越大的影响，与此同时传统的器件制备工艺也遇到新的挑战。为了保持摩尔定律的有效性，在器件尺寸按比例缩小的同时，提高器件的性能，新的器件结构和制备方法被不断提出。绝缘体上的硅(SOI)技术就是其中的一种，SOI尤其是UTB能够很好的抑制短沟效应，提高器件的性能。但是由于绝缘层的存在，使器件工作区与衬底之间不仅电学隔离同时也热隔离，这样产生了SOI器件特有的浮体效应和自加热效应。一种源漏位于绝缘层上而沟道与衬底相连的MOSFET晶体管被提出来用于解决SOI器件的浮体和自加热问题。由于沟道区与衬底直接相连，因此不再有载流子积累存在的浮体问题，而热量也可以通过衬底耗散出去。
发明内容：
本发明的目的是提供一种制备源漏位于绝缘层上的MOSFET晶体管的方法。
本发明的技术方案如下：
一种源漏在绝缘层上的MOS晶体管的制作方法，包括以下步骤：
(1)在半导体衬底上形成浅槽隔离场区；
(2)生长栅介质层；
(3)淀积栅电极层和牺牲介质层，接着光刻和刻蚀所淀积的牺牲介质层、栅电极层形成栅电极图形；
(4)以栅电极图形为掩模进行离子注入，在源漏处形成表面低体内高的掺杂浓度分布；
(5)淀积牺牲侧墙介质层，回刻后在栅电极两侧形成侧墙，以形成的栅电极和侧墙图形为掩膜腐蚀掉栅介质层，且使两侧衬底表面露出；
(6)腐蚀所露出的衬底，到高掺杂层时停止腐蚀；
(7)选择腐蚀高掺杂区，该腐蚀在到达低掺杂的沟道区时自停止；
(8)淀积绝缘介质，以填充刻蚀形成的空洞，回刻去除表面的绝缘介质；
(9)腐蚀掉栅电极两侧和顶部的牺牲介质层，然后再淀积或热氧化生长形成另一薄介质层；
(10)离子注入掺杂源漏区和栅电极，然后回刻上述薄介质层以形成新的栅电极侧墙；
(11)最后进入常规CMOS后道工序，包括淀积钝化层、开接触孔以及金属化等，即可制得所述的MOS晶体管。
上述的制作方法中，所述步骤(1)中的衬底材料选自Si、Ge、SiGe、GaAs或其它II-VI，III-V和IV-IV族的二元和三元化合物半导体。
上述的制作方法，所述步骤(2)中的栅介质层材料为二氧化硅。
上述的制作方法，所述步骤(2)生长栅介质层的方法选自下列方法之一：常规热氧化、掺氮热氧化、化学气相淀积、物理气相淀积。
上述的制作方法，所述步骤(3)中牺牲介质层材料为氮化硅，或者其它与硅和氧化硅均有高腐蚀选择比的薄膜材料。
上述的制作方法，所述步骤(5)中牺牲侧墙介质层材料为氮化硅，或者其它与硅和氧化硅均有高腐蚀选择比的薄膜材料。
上述的制作方法，所述步骤(7)中腐蚀溶液为氢氟酸和硝酸***，或者其它对掺杂硅等半导体材料有高腐蚀选择比的腐蚀溶液配方。
上述的制作方法，所述步骤(8)中的绝缘介质为二氧化硅或者氮化硅。
上述的制作方法，所述的衬底上生长的栅介质层的厚度为1-1.5nm；栅电极层的厚度为80-150nm；牺牲介质层的厚度为20-40nm；牺牲侧墙介质层的厚度为30-150nm；栅电极两侧形成的侧墙宽度为25-150nm；薄介质层的厚度为5-20nm。
本发明的源漏位于绝缘层上的MOSFET晶体管的制作方法，是在衬底材料上按照常规MOSFET工艺形成栅电极图形后，以栅电极图形为掩模进行离子注入掺杂，在源漏处形成表面低掺杂的表面层和内部高掺杂的隐埋层。再在栅电极两侧形成侧墙，并以该侧墙为掩模分别在源漏两侧开槽以露出高掺杂的隐埋层，然后利用对掺杂的选择腐蚀技术将源漏底下的高掺杂层腐蚀掉，之后用介质填充腐蚀后留下的孔洞，形成源漏下的绝缘层，从而实现源漏位于绝缘层上的MOSFET晶体管。
本发明的优点和积极效果：本发明的MOSFET晶体管工艺制备方法和传统的CMOS工艺相兼容，利用从源漏两端开槽对掺杂硅进行选择腐蚀，这个工艺过程是自对准的。相对于注氧隔离工艺的制作方法，本发明的工艺制备过程利用选择腐蚀技术，有着较小的热预算，同时不会对源漏的硅膜造成损伤，可以保证器件有着较小的源漏寄生电阻和很好的短沟道特性，有利于提高器件的性能。同时，本发明的制作方法中由于源漏的高掺杂是以栅图形为掩模的，因而选择腐蚀到达低掺杂的栅覆盖区时能够自停止，这样工艺过程变得简单易控。
本发明的MOSFET晶体管制作方法，工艺简单，易于控制，具有较高的实用价值，有望在未来的纳米集成电路中得到应用。
附图说明：
图1示意了浅槽隔离的工艺步骤；
图2示意了生长栅介质层的工艺步骤；
图3示意了栅电极形成的工艺步骤；
图4示意了离子注入形成源漏掺杂的工艺步骤；
图5示意了栅电极牺牲侧墙形成的工艺步骤；
图6示意了体硅腐蚀形成硅槽的工艺步骤；
图7示意了选择腐蚀高掺杂硅层的工艺步骤；
图8示意了硅槽填充的工艺步骤；
图9示意了第二次栅电极侧墙形成和源漏注入的工艺步骤；
图中：
1—硅衬底 2—浅槽隔离
3—栅氧化层 4—多晶硅栅
5—氮化硅 6—离子注入形成源漏高掺杂层
7—RIE刻蚀形成硅槽 8—选择刻蚀形成硅槽
9—填充硅槽的二氧化硅 10—二氧化硅侧墙
11—器件的漏区 12—器件的源区
具体实施方式：
本发明制作方法的一具体实施例包括图1至图9所示的工艺步骤：
所用单晶硅衬底的晶向为(100)，体区初始为轻掺杂，在硅衬底上采用常规CMOS浅槽隔离技术制作有源区隔离层，如图1所示。
接着生长栅介质层，栅介质层为二氧化硅，其厚度为1-1.5nm。栅介质的形成方法还可以为下列方法之一：常规热氧化、掺氮热氧化、化学气相淀积(CVD)、物理气相淀积(PVD)，如图2所示。
淀积栅电极层多晶硅层和牺牲介质层氮化硅，多晶硅层的厚度为80-150nm，氮化硅层的厚度为20-40nm。接着采用常规CMOS工艺光刻和刻蚀所淀积的多晶硅层和牺牲介质层氮化硅。所淀积的栅电极材料还可以为多晶锗硅合金，如图3所示。
以形成的栅电极为掩模，通过离子注入形成栅电极两侧源漏高低掺杂的两层结构，离子注入杂质为磷，注入剂量为5e+14/cm-2，注入能量为40KeV，如图4所示。
用LPCVD淀积30-150nm的牺牲侧墙介质层氮化硅，接着用回刻(etch-back)技术在栅电极两侧形成宽度为25-150nm的氮化硅侧墙。然后以形成的栅电极和侧墙图形为掩膜腐蚀掉栅二氧化硅层的裸露部分，如图5所示。
以牺牲介质层氮化硅掩膜腐蚀半导体体区所显露的部分以形成硅槽，如图6所示。硅槽的深度为20-50nm。由于硅槽使以栅电极两侧的介质层氮化硅为掩膜而形成，故其结构与栅电极是自对准的。
采用选择腐蚀技术腐蚀高掺杂硅层，腐蚀溶液为HF∶HNO3∶CH3COOH，体积比为1(40％)∶3(70％)∶8(100％)，当到达栅边界处，由于高掺杂区域以栅电极为掩模，腐蚀完高掺杂区域后反应自停止，如图7所示。
采用CVD淀积一层二氧化硅，用以填充腐蚀带来的源漏底下的硅槽，形成源漏底下的绝缘层，回刻去除表面的二氧化硅。如图8所示。用热磷酸腐蚀掉所有栅电极顶部和两侧的牺牲介质氮化硅层，并热生长另一厚度为5-20nm的二氧化硅介质层，并以此为缓冲层，低能离子注入掺杂栅电极和栅电极两侧的体区部分，掺杂剂为砷。
接着各向异性干法刻蚀所述离子注入缓冲层以形成栅电极侧墙并使体区在栅电极两侧的表面暴露，如图9所示。
最后进入常规CMOS后道工序，包括淀积钝化层、开接触孔以及金属化等，即可制得所述的源漏位于绝缘层上的MOS晶体管。
Claims (10)
1.一种源漏在绝缘层上的MOS晶体管的制作方法，包括以下步骤：
(1)在半导体衬底上形成浅槽隔离场区；
(2)生长栅介质层；
(3)淀积栅电极层和牺牲介质层，接着光刻和刻蚀形成栅电极图形；
(4)以栅电极图形为掩模进行离子注入，在源漏处形成表面低体内高的掺杂浓度分布；
(5)淀积牺牲侧墙介质层，回刻后在栅电极两侧形成侧墙，且使两侧衬底表面露出；
(6)腐蚀所露出的衬底，到高掺杂层时停止腐蚀；
(7)选择腐蚀高掺杂区，该腐蚀在到达低掺杂的沟道区时自停止；
(8)淀积绝缘介质以填充刻蚀形成的空洞，回刻去除表面的绝缘介质；
(9)腐蚀掉栅电极两侧和顶部的牺牲介质层，然后再淀积或热氧化生长形成另一薄介质层；
(10)离子注入掺杂源漏区和栅电极，然后回刻上述薄介质层以形成新的栅电极侧墙；
(11)最后进入常规CMOS后道工序，即可制得所述的MOS晶体管。
2.如权利要求1所述的制作方法，其特征在于，所属步骤(1)中的半导体衬底材料选自Si、Ge、SiGe、GaAs，或其它II-VI，III-V和IV-IV族的二元和三元化合物半导体。
3.如权利要求1所述的制作方法，其特征在于，所述步骤(2)中的栅介质层为二氧化硅。
4.如权利要求1所述的制作方法，其特征在于，所述步骤(2)生长栅介质层的方法选自下列方法之一：常规热氧化、掺氮热氧化、化学气相淀积、物理气相淀积。
5.如权利要求1所述的制作方法，其特征在于，所述步骤(3)中的栅电极层材料为多晶硅。
6.如权利要求1所述的制作方法，其特征在于，所述步骤(3)中的牺牲介质层材料为氮化硅。
7.如权利要求1所述的制作方法，其特征在于，所述步骤(5)中的牺牲侧墙介质层材料为氮化硅。
8.如权利要求1所述的制作方法，其特征在于，所述步骤(7)中的腐蚀溶液为氢氟酸和硝酸***。
9.如权利要求1所述的制作方法，其特征在于，所述步骤(8)中淀积的绝缘介质为二氧化硅或者氮化硅。
10.如权利要求1所述的制作方法，其特征在于，所述的衬底上生长的栅介质层的厚度为1-1.5nm；栅电极层的厚度为80-150nm；牺牲介质层的厚度为20-40nm；牺牲侧墙介质层的厚度为30-150nm；栅电极两侧形成的侧墙宽度为25-150nm；薄介质层的厚度为5-20nm。
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|---|---|
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Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100414714C (zh) * | 2006-07-21 | 2008-08-27 | 北京大学深圳研究生院 | 一种部分耗尽soi结构的mos晶体管及其制作方法 |
| CN100440537C (zh) * | 2006-04-11 | 2008-12-03 | 北京大学深圳研究生院 | 一种部分耗尽的soi mos晶体管及其制作方法 |
| CN101986435A (zh) * | 2010-06-25 | 2011-03-16 | 中国科学院上海微***与信息技术研究所 | 防止浮体及自加热效应的mos器件结构及其制造方法 |
| CN102468147A (zh) * | 2010-11-01 | 2012-05-23 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的栅极形成方法 |
| CN102820320A (zh) * | 2011-06-09 | 2012-12-12 | 中芯国际集成电路制造(北京)有限公司 | 半绝缘体上硅半导体器件及其制造方法 |
| CN103035530A (zh) * | 2012-06-08 | 2013-04-10 | 上海华虹Nec电子有限公司 | Nmos开关器件的制作方法 |
| CN103151269A (zh) * | 2013-03-28 | 2013-06-12 | 北京大学 | 制备源漏准soi多栅结构器件的方法 |
| WO2015051561A1 (zh) * | 2013-10-13 | 2015-04-16 | 中国科学院微电子研究所 | 一种mosfet结构及其制造方法 |
| CN105261647A (zh) * | 2014-07-16 | 2016-01-20 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
| CN105280697A (zh) * | 2014-07-16 | 2016-01-27 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
| CN105322011A (zh) * | 2014-07-16 | 2016-02-10 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
| CN111081764A (zh) * | 2019-12-30 | 2020-04-28 | 深圳第三代半导体研究院 | 一种具有嵌入式源漏的晶体管及其制备方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100457225B1 (ko) * | 2002-07-25 | 2004-11-16 | 동부전자 주식회사 | 모스펫의 제조 방법 |
| KR100488099B1 (ko) * | 2002-11-18 | 2005-05-06 | 한국전자통신연구원 | 쇼오트 채널 모오스 트랜지스터 및 그 제조 방법 |
| DE10335101B4 (de) * | 2003-07-31 | 2010-02-04 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren zur Herstellung einer Polysiliziumleitung mit einem Metallsilizidgebiet, das eine Linienbreitenreduzierung ermöglicht |
| DE10351006B4 (de) * | 2003-10-31 | 2010-01-21 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren zur Herstellung eines Transistors mit erhöhten Drain- und Source-Gebieten, wobei eine reduzierte Anzahl von Prozessschritten erforderlich ist |
| KR100597460B1 (ko) * | 2003-12-31 | 2006-07-05 | 동부일렉트로닉스 주식회사 | 반도체 소자의 트랜지스터 및제조방법 |
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2005
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Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100440537C (zh) * | 2006-04-11 | 2008-12-03 | 北京大学深圳研究生院 | 一种部分耗尽的soi mos晶体管及其制作方法 |
| CN100414714C (zh) * | 2006-07-21 | 2008-08-27 | 北京大学深圳研究生院 | 一种部分耗尽soi结构的mos晶体管及其制作方法 |
| CN101986435A (zh) * | 2010-06-25 | 2011-03-16 | 中国科学院上海微***与信息技术研究所 | 防止浮体及自加热效应的mos器件结构及其制造方法 |
| CN102468147B (zh) * | 2010-11-01 | 2017-11-28 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的栅极形成方法 |
| CN102468147A (zh) * | 2010-11-01 | 2012-05-23 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的栅极形成方法 |
| CN102820320A (zh) * | 2011-06-09 | 2012-12-12 | 中芯国际集成电路制造(北京)有限公司 | 半绝缘体上硅半导体器件及其制造方法 |
| CN102820320B (zh) * | 2011-06-09 | 2015-03-04 | 中芯国际集成电路制造(北京)有限公司 | 半绝缘体上硅半导体器件及其制造方法 |
| US9099323B2 (en) | 2011-06-09 | 2015-08-04 | Semiconductor Manufacturing International (Beijing) Corporation | Semiconductor device and manufacturing method thereof |
| CN103035530A (zh) * | 2012-06-08 | 2013-04-10 | 上海华虹Nec电子有限公司 | Nmos开关器件的制作方法 |
| CN103035530B (zh) * | 2012-06-08 | 2015-12-02 | 上海华虹宏力半导体制造有限公司 | Nmos开关器件的制作方法 |
| CN103151269A (zh) * | 2013-03-28 | 2013-06-12 | 北京大学 | 制备源漏准soi多栅结构器件的方法 |
| CN103151269B (zh) * | 2013-03-28 | 2015-08-12 | 北京大学 | 制备源漏准soi多栅结构器件的方法 |
| WO2015051561A1 (zh) * | 2013-10-13 | 2015-04-16 | 中国科学院微电子研究所 | 一种mosfet结构及其制造方法 |
| US9608064B2 (en) | 2013-10-13 | 2017-03-28 | Institute of Microelectronics, Chinese Academy of Sciences | MOSFET structure and method for manufacturing same |
| CN105280697A (zh) * | 2014-07-16 | 2016-01-27 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
| CN105322011A (zh) * | 2014-07-16 | 2016-02-10 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
| CN105261647A (zh) * | 2014-07-16 | 2016-01-20 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
| CN111081764A (zh) * | 2019-12-30 | 2020-04-28 | 深圳第三代半导体研究院 | 一种具有嵌入式源漏的晶体管及其制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN100356527C (zh) | 2007-12-19 |
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