TWI576995B - 非揮發性半導體記憶裝置及其製造方法 - Google Patents

非揮發性半導體記憶裝置及其製造方法 Download PDF

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Description

非揮發性半導體記憶裝置及其製造方法
本發明係關於一種非揮發性半導體記憶裝置及其一製造方法，其中複數個絕緣膜及複數個電極膜係交替地堆疊。
本申請案係基於且主張2008年8月18日申請之先前日本專利申請案第2008-210109號之優先權之利益，該申請案之全部內容以引用方式併入本文中。
照慣例，具有快閃記憶體及類似物之非揮發性半導體記憶裝置係藉由在一矽基板之一表面上按二維方式整合元件構造而成。在此一快閃記憶體中，為縮小大小，必須減小每一元件之尺寸以減小每一位元之成本且增加記憶體容量。然而，近年來，關於成本及技術兩方面此縮小已變得困難。
提供按三維方式整合之元件之許多想法作為突破增加整合之限制之技術。然而，三維裝置通常每一層需要至少三個微影步驟。因此，伴隨微影步驟增加之成本增加令人遺憾地抵消由矽基板之表面積減小所取得之成本減小；且甚至難以使用三維減小成本。
考量此等問題，本發明者已提出一經一個遮罩圖案化之三維堆疊式記憶體(例如，參照JP-A 2007-266143(Kokai))。在此技術中，一堆疊式本體藉由交替地堆疊電極膜與絕緣膜形成於一矽基板上，且然 後藉由一個遮罩圖案化在該堆疊式本體中形成通孔。一電荷儲存層形成於每一通孔之一側面上，且將矽填充至該通孔中以形成一矽柱。一記憶體單元藉此形成於每一電極膜與每一矽柱之間的一交叉處。
在此一經一個遮罩圖案化之三維堆疊式記憶體中，可藉由控制每一電極膜及每一矽柱之一電位將電荷自該電荷儲存層拉出至該矽柱且可將電荷自該矽柱放入至該電荷儲存層中來記錄資訊。根據此技術，複數個電極膜堆疊於該矽基板上。藉此，可減小每一位元之晶片表面積及成本。此外，該三維堆疊式記憶體可由該堆疊式本體之一個遮罩圖案化構造而成。因此，微影步驟數目不增加，且甚至可在其中堆疊數目增加之情形下防止成本增加。
根據本發明之一態樣，提供一種非揮發性半導體記憶裝置，其包含：一堆疊式本體，其中複數個絕緣膜與複數個電極膜交替地堆疊且一通孔經形成以在堆疊方向上延伸；一半導體柱，其填充至該通孔中；及一電荷儲存層，其提供於該電極膜與該半導體柱之間，一間隙係形成於該等電極膜之間以與該通孔連接，且該電荷儲存層係沿該間隙之一內面形成。
根據本發明之另一態樣，提供一種用於製造一非揮發性半導體記憶裝置之方法，其包含：藉由交替地堆疊複數個絕緣膜與複數個電極膜來形成一堆疊式本體；在該堆疊式本體中形成一通孔以在一堆疊方向上延伸；藉由經由該通孔蝕刻該絕緣膜來在該等電極膜之間形成一間隙；沿該通孔之一側面及該間隙之一內面形成一電荷儲存層；及將一半導體柱填充至該通孔中。
1‧‧‧非揮發性半導體記憶裝置
2‧‧‧非揮發性半導體記憶裝置
3‧‧‧非揮發性半導體記憶裝置
11‧‧‧矽基板
12‧‧‧絕緣膜
17‧‧‧通孔
17a‧‧‧通孔
17b‧‧‧通孔
17c‧‧‧通孔
18‧‧‧間隙
24‧‧‧ONO膜
25‧‧‧阻擋層
26‧‧‧電荷儲存層
26a‧‧‧部分
26b‧‧‧部分
27‧‧‧隧道絕緣層
31‧‧‧絕緣膜
41‧‧‧隔離膜
42‧‧‧氧化矽膜
43‧‧‧多晶矽膜
44‧‧‧氧化矽膜
45‧‧‧頂蓋SiN膜
46‧‧‧擴散層
47‧‧‧間隔物/側壁
48‧‧‧障壁SiN膜
49‧‧‧層間絕緣膜
51‧‧‧閘極絕緣膜
52‧‧‧非晶矽膜
53‧‧‧止塊氮化矽膜
54‧‧‧層間絕緣膜
55‧‧‧氧化矽膜
56‧‧‧多晶矽膜
57‧‧‧TEOS膜
58‧‧‧氮化矽膜
59‧‧‧層間絕緣膜
61‧‧‧閘極絕緣膜
62‧‧‧非晶矽膜
63‧‧‧層間絕緣膜
63a‧‧‧孔口
63b‧‧‧孔口
64‧‧‧接觸孔
圖1係圖解說明根據本發明之一第一實施例之一非揮發性半導體記憶裝置之一透視圖； 圖2係圖解說明根據該第一實施例之該非揮發性半導體記憶裝置之一平面圖；圖3係沿圖2之線A-A'之一橫截面圖；圖4係圖解說明根據一比較實例之一非揮發性半導體記憶裝置之一橫截面圖；圖5係圖解說明根據本發明之一第二實施例之一非揮發性半導體記憶裝置之一平面圖；圖6係沿圖5之線B-B'之一橫截面圖；圖7係圖解說明根據本發明之一第三實施例之一非揮發性半導體記憶裝置之一透視圖；圖8係圖解說明根據該第三實施例之該非揮發性半導體記憶裝置之一平面圖；圖9A至9C係圖解說明用於製造根據本發明之一第四實施例之一非揮發性半導體記憶裝置之一方法之步驟之橫截面圖；圖10A至10C係圖解說明用於製造根據該第四實施例之該非揮發性半導體記憶裝置之該方法之步驟之橫截面圖；圖11A及11B係圖解說明用於製造根據該第四實施例之該非揮發性半導體記憶裝置之該方法之步驟之橫截面圖；圖12A及12B係圖解說明用於製造根據該第四實施例之該非揮發性半導體記憶裝置之該方法之步驟之橫截面圖；圖13A及13B係圖解說明用於製造根據該第四實施例之該非揮發性半導體記憶裝置之該方法之步驟之橫截面圖；圖14A及14B係圖解說明用於製造根據該第四實施例之該非揮發性半導體記憶裝置之該方法之步驟之橫截面圖；圖15A及15B係圖解說明用於製造根據該第四實施例之該非揮發性半導體記憶裝置之該方法之步驟之橫截面圖； 圖16A及16B係圖解說明用於製造根據該第四實施例之該非揮發性半導體記憶裝置之該方法之步驟之橫截面圖；圖17A及17B係圖解說明用於製造根據該第四實施例之該非揮發性半導體記憶裝置之該方法之步驟之橫截面圖；圖18A及18B係圖解說明用於製造根據該第四實施例之該非揮發性半導體記憶裝置之該方法之步驟之橫截面圖；及圖19A及19B係圖解說明用於製造根據該第四實施例之該非揮發性半導體記憶裝置之該方法之步驟之橫截面圖。
將參照圖式闡述本發明之實施例。
首先，將闡述本發明之一第一實施例。
圖1係圖解說明根據此實施例之一非揮發性半導體記憶裝置之一透視圖。
圖2係圖解說明根據此實施例之該非揮發性半導體記憶裝置之一平面圖。
圖3係沿圖2之線A-A'之一橫截面圖。
為更清楚起見，圖1中僅圖解說明導電部分且省略了絕緣部分。
如圖1中所圖解說明，根據此實施例之一非揮發性半導體記憶裝置1(下文中亦簡稱為「裝置1」)係一三維堆疊式快閃記憶體。由(例如)單晶矽形成之一矽基板11提供於裝置1中。一下部堆疊式閘極本體藉由按次序堆疊一絕緣膜(未圖解說明)、一下部選擇閘極LSG及一絕緣膜(未圖解說明)提供於矽基板11上。下部選擇閘極LSG係由諸如(例如)多晶矽之一導電材料形成。
一堆疊式記憶體本體藉由交替地堆疊複數個絕緣膜12(參照圖3)及複數個電極膜WL而形成於該下部堆疊式閘極本體上方。舉例而言，電極膜WL係藉由引入受體(例如，硼及類似物)而由具有一P+型 導電性之非晶矽形成，且充當一字線。絕緣膜12係由氧化矽(SiO2)形成且充當使該等電極膜WL彼此絕緣之一層間絕緣膜。雖然在圖1中所圖解說明之實例中提供四層電極膜WL，但本發明並不限於此。
一上部堆疊式閘極本體藉由按次序堆疊一絕緣膜(未圖解說明)、一上部選擇閘極USG及一絕緣膜(未圖解說明)提供於該堆疊式記憶體本體上方。上部選擇閘極USG係由諸如(例如)非晶矽之一導電材料形成。
在本說明書中為下文中闡述方便起見而引入一XYZ正交座標系統。
在此座標系統中，將一X方向與一Y方向假定為平行於矽基板11之一上面之兩個互相正交方向；且將一Z方向假定為正交於X方向及Y方向兩者之一方向，亦即，上述膜之堆疊方向。
上部選擇閘極USG係由一個導電膜形成，其在該Y方向上經劃分以形成具有在X方向上延伸之導線組態之複數個導電構件。相反地，不劃分電極膜WL與下部選擇閘極LSG；且每一者皆係由平行於XY平面之一個導電膜形成。
然後，複數個通孔17(參照圖2及圖3)形成於該下部堆疊式閘極本體、該堆疊式記憶體本體及該上部堆疊式閘極本體(下文中通常稱為「堆疊式本體ML」)中以在堆疊方向(Z方向)上延伸。舉例而言，通孔17之組態具有一圓柱組態。每一通孔17皆穿過整個堆疊式本體ML。舉例而言，通孔17係沿X方向及Y方向以一矩陣組態配置。
一矽柱SP填充至每一通孔17之一內部中作為一半導體柱。矽柱SP係由諸如(例如)摻雜有雜質之非晶矽之一半導體形成。矽柱SP之組態係在Z方向上延伸之一柱狀組態且具有(例如)一圓柱形狀。矽柱SP在堆疊方向上提供於堆疊式本體ML之整個長度上方。矽柱SP之一下端部分連接至矽基板11。
複數個位元線BL提供於上部選擇閘極USG上之絕緣膜上方以在Y方向上延伸。位元線BL係由諸如(例如)鎢(W)、鋁(Al)或銅(Cu)之一金屬形成。除純銅之外，在本說明書中「金屬」包含合金。每一位元線BL皆經設置以穿過直接位於沿Y方向配置之每一串列矽柱SP上方之一區域，且連接至矽柱SP之上端部分。藉此，矽柱SP連接在位元線BL與矽基板11之間。每一位元線BL皆連接至沿Y方向配置之一不同串列矽柱SP。
如圖2及圖3中所圖解說明，凹陷及突出物形成於通孔17之一內側面上。由絕緣膜12形成之內側面之區域係位於自由電極膜WL形成之內側面之區域凹陷之位置處。換言之，當自通孔17之中心軸觀看時，絕緣膜12係位於比電極膜WL更遠的位置處。藉此，與通孔17連接之一間隙18界定於電極膜WL之間。間隙18之組態係封閉通孔17之一圓環組態。雖然形成於堆疊式本體ML中之通孔17中之每一者皆包含界定於電極膜ML之間的間隙18，但每一間隙18皆僅與一個通孔17連接。重新陳述，與一個通孔17連接之間隙18不與另一通孔17連接。
一ONO膜(氧化物氮化物氧化物膜)24提供於在定位於該堆疊式記憶體本體中之矽柱SP之一部分(下文中亦稱為「矽柱之中心部分」)與通孔17之側面之間具有一大致圓柱組態之一空間中。自外部(亦即，電極膜WL側)按次序堆疊電極膜WL側、一絕緣阻擋層25、一電荷儲存層26及一絕緣隧道絕緣層27以形成ONO膜24。阻擋層25係其中甚至在施加在裝置1之一驅動電壓之範圍中之一電壓時電流亦實質上不流動之一層。電荷儲存層26係能夠保持一電荷之一層，例如，(例如)包含電子捕獲點之一層。雖然隧道絕緣層27通常絕緣，但在施加在裝置1之驅動電壓之範圍中之一規定電壓時，隧道絕緣層27允許一隧道電流流動。阻擋層25接觸絕緣膜12及電極膜WL。隧道絕緣層27接觸矽柱SP。阻擋層25及隧道絕緣層27係由(例如)氧化矽(SiO2)形成。電荷 儲存層26係由(例如)氮化矽(SiN)形成。
在矽柱SP與電極膜WL之間形成ONO膜24之阻擋層25、電荷儲存層26及隧道絕緣層27係沿通孔17之內側面以一互相平行層組態形成。在間隙18中(亦即，在矽柱SP與絕緣膜12之間)，ONO膜24之阻擋層25及電荷儲存層26係沿間隙18之一內面形成且當自通孔17之中心軸觀看時係以一凹陷組態彎曲。「沿內面」不僅係指其中電荷儲存層26平行於間隙18之內面提供之情形，且亦包含其中電荷儲存層26遠離矽柱SP朝向間隙18之內部延伸且然後朝向矽柱SP向後延伸之情形。隧道絕緣層27經形成以填充間隙18。換言之，隧道絕緣層27在矽柱SP與絕緣膜12之間的一部分厚於隧道絕緣層27在矽柱SP與電極膜WL之間的一部分。
間隙18在Z方向上之一長度(亦即，電極膜WL之間的一距離)滿足以下公式(1)，其中S係電極膜WL之間的距離，tb係阻擋層25之一厚度，tc係電荷儲存層26之一厚度且tt係隧道絕緣層27之一厚度：(tb+tc)×2<S<(tb+tc+tt)×2 (1)
使電極膜之間的距離S大於阻擋層25之厚度tb與電荷儲存層26之厚度tc之總和的2倍使得阻擋層25及電荷儲存層26能夠在間隙18內部周圍延伸。另一方面，使電極膜之間的距離S小於阻擋層25之厚度tb、電荷儲存層26之厚度tc及隧道絕緣層27之厚度tt之總和的2倍防止矽柱SP進入至間隙18中。
現將闡述此實施例之一運作。
在根據此實施例之裝置1中，矽柱SP之中心部分充當通道；且電極膜WL充當控制閘極。藉此，形成一記憶體單元之一SGT(環繞閘極電晶體)形成於矽柱SP與電極膜WL之每一交叉處。SGT係指具有其中一閘電極封閉一通道之結一構之一電晶體。然後，在每一記憶體單元中，捕獲電子並將其儲存於電荷儲存層26中之電子捕獲中；且藉此儲 存資訊。
因此，與電極膜WL相同數目之記憶體單元係沿Z方向串聯配置於一個矽柱SP中且在其周圍以形成一個記憶體串。複數個矽柱SP係沿X方向及Y方向以矩陣組態配置。藉此，複數個記憶體單元係在堆疊式記憶體本體中沿X方向、Y方向及Z方向按三維方式配置。
在裝置1中，藉由選擇位元線BL來選擇一記憶體單元之一X座標；藉由選擇上閘極USG以將矽柱SP之一上部部分切換至一導電狀態或一不導電狀態來選擇該記憶體單元之一Y座標；且藉由選擇電極膜WL作為字線來選擇該記憶體單元之一Z座標。然後，藉由將電子植入至定位於該所選記憶體單元之電荷儲存層26中之一部分26a(亦即，設置於電極膜WL與矽柱SP之間的一部分)中來儲存資訊。藉由提供一感測電流至穿過該記憶體單元之矽柱SP來讀取儲存於該記憶體單元中之該資訊。
在此一情形下，由對應於一個記憶體單元之部分26a中累積之電子形成之一自場在遠離部分26a之一方向上對該等電子自身施加一力。該力導致跳躍導電及類似現象且促使電子擴散。然而，在裝置1中，間隙18係界定於電極膜WL之間；且電荷儲存層26係沿間隙18之內面形成。因此，電荷儲存層26之設置於絕緣膜12與矽柱SP之間的一部分26b之有效長度與其中不產生間隙18之情形下之長度相比較頗長。換言之，雖然電荷儲存層26之部分26b係提供於充當記憶體單元之浮動閘極之部分26a之間，但部分26b經彎曲以在部分26a之間的最短路徑周圍繞行。因此，部分26a之間的有效距離頗長。因此，抑制植入至對應於一個電極膜WL之部分26a中之電子經由部分26b擴散至對應於毗鄰於該一個電極膜之另一個電極膜WL之一部分26a中。
現將闡述此實施例之效應。
在根據如上述之此實施例之非揮發性半導體記憶裝置1中，間隙 18形成於電極膜WL之間以與通孔17連接；且電荷儲存層26係沿間隙18之內面形成。因此，有效距離在電荷儲存層26之儲存電荷之部分26a之間頗長。藉此，擴散距離對於植入至一個部分26a中以移動至另一部分26a之電荷而言頗長；且毗鄰記憶體單元之間的干擾得以抑制。因此，保持在該記憶體單元中之資料可靠性頗高。
此實施例中，電極膜WL之間的距離S之大小經設定以滿足以上陳述之公式(1)。藉由使該等電極膜之間的距離S大於阻擋層25之厚度tb與電荷儲存層26之厚度tc之總和的2倍，可將阻擋層25及電荷儲存層26在間隙18中之佈局路徑提供為遠離矽柱SP延伸且然後朝向矽柱SP向後延伸。因此，電荷儲存層26之部分26b可沿間隙18之內面可靠地彎曲以在最短路徑周圍繞行。另一方面，藉由使該等電極膜之間的距離S小於阻擋層25之厚度tb、電荷儲存層26之厚度tc及絕緣層27之厚度tt之總和的2倍間隙18僅由ONO膜24填充；且防止矽柱SP進入至間隙18中。因此，可防止電荷至電荷儲存層26之部分26b中之植入；且甚至可更多地增加資料保持之可靠性。
現將闡述此實施例之一比較實例。
圖4係圖解說明根據此比較實例之一非揮發性半導體記憶裝置之一橫截面圖。
在圖4中所圖解說明之此比較實例中，在電極膜WL之間不產生間隙18。通孔17之內面在平行於Z方向之一橫截面中具有一直線組態。因此，在此橫截面中，電荷儲存層26亦以一直線組態形成；且部分26b係沿部分26a之間的最短路徑提供。
如上所述，由在部分26a中累積之電子形成之一自場在遠離部分26a之一方向上對該等電子自身施加一力，且該等電子e往往因跳躍導電及類似現象而散射。在此比較實例中，電荷儲存層26之部分26b形成於部分26a之間的最短路徑中。因此，在一個部分26a中累積之電子 e容易擴散至毗鄰於其之一部分26a中；且所保持資料之可靠性頗低。
現將闡述本發明之一第二實施例。
圖5係圖解說明根據此實施例之一非揮發性半導體記憶裝置之一平面圖。
圖6係沿圖5之線B-B'之一橫截面圖。
在根據圖5及圖6中所圖解說明之此實施例之一非揮發性半導體記憶裝置2中，毗鄰通孔17經由間隙18彼此連接。阻擋層25及電荷儲存層26係沿間隙18之一上面及一下面形成且因此連續形成於毗鄰通孔17之間。間隙18在Z方向上之長度(亦即，電極膜WL之間的距離S)滿足以上陳述之公式(1)。否則，此實施例之組態類似於以上所述之第一實施例。
在此實施例中，與一個通孔17連接之間隙18與與毗鄰於其之一通孔17連接之間隙18連接。藉此，可與對應於直接位於一個記憶體單元下方之記憶體單元或直接位於該一個記憶體單元上方之記憶體單元之部分26a分開地有效地提供電荷儲存層26之對應於該一個記憶體單元之部分26a。因此，可可靠地抑制在Z方向上毗鄰之記憶體單元之間的干擾。
在此實施例中，電荷儲存層26連續形成於通孔17之間。因此，形成於毗鄰通孔17中之記憶體單元之間(亦即，X方向或Y方向上毗鄰之記憶體單元之間)的干擾提出一問題。然而，通孔17之配置間距通常大於電極膜WL之層壓間距。因此，記憶體單元在X方向及Y方向上之一配置週期大於記憶體單元在Z方向上之一配置週期。因此，X方向及Y方向上之記憶體單元之間的干擾不提出與Z方向上之記憶體單元之間的干擾一樣多的一問題。此外，在此情形下，可將通孔17之間的距離設定為大於一最小圖案化尺寸之一值以可靠地抑制配置於X方向及Y方向上之記憶體單元之間的干擾。否則，此實施例之運作及效 應類似於以上所述之第一實施例之彼等運作及效應。
現將闡述本發明之一第三實施例。
圖7係圖解說明根據此實施例之一非揮發性半導體記憶裝置之一透視圖。
圖8係圖解說明根據此實施例之該非揮發性半導體記憶裝置之一平面圖。
在根據圖7及圖8中所圖解說明之此實施例之一非揮發性半導體記憶裝置3中，在X方向上毗鄰之通孔17經由間隙18彼此連接，而在Y方向上毗鄰之通孔17不彼此連接。在Y方向上，針對每一上部選擇閘極USG劃分堆疊式本體ML。因此，亦針對每一上部選擇閘極USG劃分電極膜WL、絕緣膜12及下部選擇閘極LSG；且每一者皆係由在X方向上延伸之複數個部分形成。換言之，堆疊式本體ML之每一所劃分部分皆包含組件，例如一個上部選擇閘極USG、在X方向上延伸之複數個(例如，4個)電極膜WL、複數個絕緣膜12、在X方向上延伸之一個下部選擇閘極LSG及沿X方向按一個串列配置之複數個矽柱SP。然後，一絕緣膜31填充於堆疊式本體ML之部分之間。間隙18不到達絕緣膜31。否則，此實施例之組態類似於以上所述之第二實施例之組態。
根據此實施例，可為沿X方向配置之每一串列矽柱SP提供電極膜WL及下部選擇閘極LSG。藉此，用於驅動裝置3之自由度增加。雖然堆疊式本體ML係藉由一個遮罩圖案化移除以形成一凹槽組態且提供空間以在裝置3之製造期間填充絕緣膜31，但ONO膜24此時不延伸至該堆疊式本體ML之該圖案化區域中。因此，該圖案化頗容易。否則，此實施例之運作及效應類似於以上所述之第二實施例之彼等運作及效應。
現將闡述本發明之一第四實施例。
此實施例圖解說明一種用於製造一非揮發性半導體記憶裝置之方法。
圖9A至19B係圖解說明用於製造根據此實施例之該非揮發性半導體記憶裝置之方法之步驟之橫截面圖。
首先，如圖9A中所圖解說明，在矽基板11之一上層部分中於一記憶體陣列Rm與一週邊區域Rs之間的一邊界部分中形成一隔離膜41。然後，在矽基板11之整個上面上形成一氧化矽膜42。然後，使用按次序沈積一多晶矽膜43、一氧化矽膜44及一頂蓋SiN膜45形成一下部堆疊式閘極本體。然後，圖案化該下部堆疊式閘極本體。
然後，使用該下部堆疊式閘極本體作為一遮罩植入雜質以在矽基板11之上層部分中形成一擴散層46。使用TEOS(四乙氧基矽烷(Si(OC2H5)4)在該下部堆疊式閘極本體之側面上形成一間隔物(側壁)47。然後，在整個表面上形成一障壁SiN膜48。此時，在週邊區域Rs中形成形成一週邊電路之一電晶體。然後，沈積一層間絕緣膜49，且使用障壁SiN膜48作為一止塊來執行壓平處理。藉此，層間絕緣膜49保留於障壁SiN膜48上在下部堆疊式閘極本體周圍及之間。
繼續如圖9B中所圖解說明，施加一抗蝕劑(未圖解說明)。然後，執行微影以圖案化該抗蝕劑膜以便可以一矩陣組態產生複數個孔口。然後，使用該抗蝕劑圖案作為一遮罩來執行RIE(反應式離子蝕刻)以選擇性地移除障壁SiN膜48、頂蓋SiN膜45、氧化矽膜44、多晶矽膜43及氧化矽膜42從而產生穿過下部選擇閘極LSG(多晶矽膜43)到達矽基板11之通孔17a。然後，使用(例如)10keV之一加速電壓及5×1015cm-2之一劑量之條件經由通孔17a來離子植入磷(P)。
繼續如圖9C中所圖解說明，藉由LP-CVD(低壓化學氣相沈積)形成具有(例如)10nm之一厚度之一氧化矽膜。藉此，在該下部堆疊式閘極本體及層間絕緣膜49之上面上且在通孔17a之一內面上形成一閘 極絕緣膜51。
然後，如圖10A中所圖解說明，在整個表面上沈積具有(例如)15nm之一厚度之非晶矽。藉此，在閘極絕緣膜51上形成一非晶矽膜52。
然後，如圖10B中所圖解說明，執行RIE以自該下部堆疊式閘極本體及層間絕緣膜49之上面且自通孔17a之一底面移除非晶矽膜52。藉此，非晶矽膜52僅保留於通孔17a之側面上且被造型成具有一薄上部部分及一厚下部部分之一間隔物組態。然後，使用經圖案化之非晶矽膜52作為一遮罩來執行蝕刻以自該下部堆疊式閘極本體及層間絕緣膜49之上面且自通孔17a之底面移除閘極絕緣膜51。藉此，矽基板11曝露於通孔17a之底面處。
如圖10C中所圖解說明，再次沈積非晶矽且藉由使用障壁SiN膜48作為一止塊執行CMP(化學機械拋光)來將其壓平。藉此，將由非晶矽形成之矽柱SP之一下部部分填充至通孔17a之內部中。然後，使用(例如)220keV、250keV及280keV之加速電壓及5×1011cm-2之一劑量來離子植入磷(P)。然後，使用40keV之一加速電壓及3×1015cm-2之一劑量來離子植入砷(As)。藉此，在矽柱SP上形成一汲極擴散層(未圖解說明)。然後，以(例如)960℃之一溫度執行RTA(快速熱退火)達10秒以激活所植入之雜質。藉此，記憶體陣列區域Rm中之多晶矽膜43形成下部選擇閘極LSG；且形成一下部部分選擇電晶體。
繼續如圖11A中所圖解說明，在整個表面上形成一止塊氮化矽膜(未圖解說明)且然後由氧化矽形成之絕緣膜12。然後，交替地沈積非晶矽及氧化矽，藉此構造其中交替地堆疊由非晶矽形成之電極膜WL及由氧化矽形成之絕緣膜12之一堆疊式記憶體本體。
如圖11B中所圖解說明，由微影形成一抗蝕劑圖案(未圖解說明)以便可以一矩陣組態形成複數個孔口。此時，將每一孔口皆定位於直 接位於形成於下部選擇閘極LSG中之通孔17a上方之一區域中。然後，使用該抗蝕劑圖案作為一遮罩來執行RIE以在由電極膜WL及絕緣膜12形成之該堆疊式記憶體本體中產生通孔17b。藉此，每一通孔17b與每一通孔17a連接；且矽柱SP之下部部分之上面曝露於通孔17b之一底面處。在此階段，通孔17b之側面具有在平行於堆疊方向之一橫截面中相對於Z方向稍微傾斜之一直線組態，如圖12A中所圖解說明。
然後，如圖12B中所圖解說明，使用(例如)包含例如(例如)稀釋氫氟酸之一蝕刻劑經由通孔17b執行濕式蝕刻以移除絕緣膜12曝露在通孔17b之側面上之部分。藉此，絕緣膜12在電極膜WL之間凹陷以形成間隙18。此時，在每一通孔17b周圍以一圓環組態形成間隙18且使其不與其他通孔17b連接。
繼續如圖13A中所圖解說明，沈積氧化矽。藉此，在通孔17b之內面及間隙18之內面上形成由氧化矽形成之阻擋層25。此時，沿間隙18之內面形成阻擋層25以當自通孔17b之中心軸觀看時以一凹陷組態彎曲。
然後，如圖13B中所圖解說明，沈積氮化矽。藉此，在阻擋層25上形成由氮化矽形成之電荷儲存層26。此時，阻擋層25之厚度tb及電荷儲存層26之厚度tc與電極膜WL之間的距離S之關係經設定以滿足以下公式(2)；且藉此，電荷儲存層26沿間隙18之內面形成以當自通孔17b之中心軸觀看時以一凹陷組態彎曲。
(tb+tc)×2<S (2)
然後，沈積氧化矽。藉此，在電荷儲存層26上形成由氧化矽形成之隧道絕緣層27。在此一情形下，隧道絕緣層27之厚度tt、阻擋層25之厚度tb及電荷儲存層26之厚度tc與電極膜WL之間的距離S之關係經設定以滿足以下公式(3)；且藉此，隧道絕緣層27填充間隙18內部之未由阻擋層25及電荷儲存層26填充之一部分。因此，當自通孔17之 中心軸觀看時，隧道絕緣層27之表面係大致扁平。
S<(tb+tc+tt)x2 (3)
組合以上陳述之公式(2)及(3)給出以上陳述之公式(1)。ONO膜24係由阻擋層25、電荷儲存層26及隧道絕緣層27形成。
繼續如圖14A中所圖解說明，沈積非晶矽且然後將其壓平。藉此，將矽柱SP之中心部分填充至通孔17b之內部中。然後，由40keV之一加速電壓及5×1015cm-2之一劑量來離子植入砷(As)。藉此，在矽柱SP上形成一汲極擴散層(未圖解說明)。然後，以(例如)960℃之一溫度執行RTA達10秒以激活所植入之雜質。
然後，如圖14B中所圖解說明，藉由一塗佈方法形成具有(例如)3μm之一厚度之一抗蝕劑膜(未圖解說明)且然後將其圖案化。此時，該抗蝕劑膜之組態係電極膜WL之最下層之經圖案化之組態。藉由交替地重複使用該抗蝕劑膜作為一遮罩來執行RIE以圖案化絕緣膜12及電極膜WL中之每一者之一個層之一步驟及執行該抗蝕劑膜之用於細粒化其輪廓之一灰化之一步驟來將由電極膜WL及絕緣膜12形成之堆疊式記憶體本體之一端部分圖案化為一階梯組態。
然後，如圖15A中所圖解說明，舉例而言，藉由沈積氮化矽(SiN)在整個表面上形成一止塊氮化矽膜53。
繼續如圖15B中所圖解說明，舉例而言，在止塊氮化矽膜53之整個表面上沈積BPSG(硼磷矽酸鹽玻璃)。然後，使用止塊氮化矽膜53作為一止塊來執行CMP以形成一層間絕緣膜54。
然後，如圖16A中所圖解說明，藉由按次序沈積一氧化矽膜55、一多晶矽膜56、一TEOS膜57及一氮化矽膜58來在直接位於電極膜WL之最上層上方之一區域中形成一上部堆疊式本體。然後，將該上部堆疊式閘極本體圖案化為一線組態。然後，在該上部堆疊式閘極本體周圍形成一層間絕緣膜59。
如圖16B中所圖解說明，使用蝕刻氮化矽膜58、TEOS膜57、多晶矽膜56、氧化矽膜55及止塊氮化矽膜53來形成通孔17c。此時，在直接位於每一通孔17b上方之一區域中形成通孔17c中之每一者。藉此，通孔17a、17b及17c互相連接以界定在Z方向上連續延伸之通孔17。然後，藉由LP-CVD沈積具有(例如)10nm之一厚度之一氧化矽膜以形成一閘極絕緣膜61。
繼續如圖17A中所圖解說明，在整個表面上沈積具有(例如)15nm之一厚度之非晶矽以形成一非晶矽膜62。
然後，如圖17B中所圖解說明，執行RIE以僅在通孔17c之一側面上保留非晶矽膜62且將非晶矽膜62圖案化為一間隔物組態。使用非晶矽膜62作為一遮罩來執行蝕刻以自通孔17c之一底面移除閘極絕緣膜61。藉此，矽柱SP之中心部分曝露於通孔17c之底面處。
繼續如圖18A中所圖解說明，沈積非晶矽且將其壓平。藉此，將矽柱SP之一上部部分填充至通孔17c之一內部中。然後，在矽柱SP之該上部部分上執行通道離子植入。形成一汲極擴散層(未圖解說明)。然後，執行RTA以激活所植入之雜質。藉此，形成一上部部分選擇電晶體。此時，多晶矽膜56形成上部選擇閘極USG。
然後，如圖18B中所圖解說明，在層間絕緣膜59上形成一層間絕緣膜63。在包含直接位於矽柱SP上方之區域之一區域中之層間絕緣膜63中形成用於形成位元線BL之一孔口63a(參見圖1)。亦在層間絕緣膜63中形成用於形成接觸孔之孔口63b。此時，在直接位於係一個電極膜WL之一端部分之一部分上方之一區域中形成每一孔口63b，該一個電極膜WL不具有任何其他電極膜WL或具有上部選擇閘極USG提供於直接位於其上方之一區域中。
然後，如圖19A中所圖解說明，自層間絕緣膜63之孔口63b之底部部分選擇性地移除層間絕緣膜59、層間絕緣膜49及止塊氮化矽膜53 以形成複數個接觸孔64。此時，每一接觸孔64皆到達每一電極膜WL之一端部分。
繼續如圖19B中所圖解說明，將一金屬填充至孔口63a、孔口63b及接觸孔64中且然後將其壓平。藉此，在孔口63a中形成位元線BL，在孔口63b中形成閘極線GL且在接觸孔64中形成觸點C。藉此，製造非揮發性半導體記憶裝置。因此，所製造之非揮發性半導體記憶裝置之間隙18之結構、其內部及其週邊部分類似於根據上述之第一實施例之非揮發性半導體記憶裝置1之間隙18之結構、其內部及其週邊部分。
根據此實施例，可藉由在上述圖12B中所圖解說明之步驟中經由通孔17b濕式蝕刻絕緣膜12形成電極膜WL之間的間隙18。可藉由在圖13B中所圖解說明之步驟中形成電荷儲存層26而沿間隙18之內面形成電荷儲存層26以在最短路徑周圍繞行。藉此，可防止電荷儲存層26之對應於一個電極膜WL之部分26a中累積之電子擴散至對應於另一電極膜WL之一部分26a中；且可改良所保持資料之可靠性。在此情形下，形成阻擋層25及電荷儲存層26以滿足以上陳述之公式(2)。藉此，電荷儲存層26可沿間隙18之內面可靠地彎曲。此外，形成隧道絕緣層27以滿足以上陳述之公式(3)。藉此，防止矽柱SP進入間隙18。藉此，可防止電荷儲存層26之電子在電極膜WL之間的部分26b中累積。
此外，可藉由增加在圖12B中所圖解說明之步驟中之絕緣膜12之蝕刻量來形成毗鄰通孔17b以使其經由間隙18彼此連接。因此，可製造一如下裝置，其包含類似於根據上述之第二實施例之非揮發性半導體記憶裝置2之間隙18之結構、其內部及其週邊部分之間隙18之結構、其內部及其週邊部分。
此外，在將由氧化矽膜55、多晶矽膜56、TEOS膜57及氮化矽膜58形成之上部堆疊式閘極本體圖案化為圖16A中所圖解說明之步驟中 之線組態期間，可將該堆疊式記憶體本體及提供於該上部堆疊式閘極本體下方之下部堆疊式閘極本體同時圖案化為一線組態以劃分堆疊式本體ML。且然後，可在所劃分之堆疊式本體ML之間填充絕緣膜31。因此，可製造一如下裝置，其包含類似於根據上述之第三實施例之非揮發性半導體記憶裝置3之堆疊式記憶體本體結構之堆疊式記憶體本體結構。
此時，可藉由控制在圖12B中所圖解說明之步驟中之絕緣膜12之蝕刻量來容易地圖案化堆疊式本體ML，以使得ONO膜24不延伸至堆疊式本體ML之造型區域中。
上文中，參照該等實施例闡述了本發明。然而，本發明並不限於此等實施例。舉例而言，由熟習此項技術者關於上述實施例適當做出的組件之所有添加、刪除或設計修改或步驟之添加、省略或條件修改在出於包含本發明之要旨之意義上皆在本發明之範疇內。
1‧‧‧非揮發性半導體記憶裝置
11‧‧‧矽基板

Claims (6)

  1. 一種非揮發性半導體記憶裝置，其包含：一堆疊式本體，其係具有複數個第一絕緣膜及複數個第一矽膜，該等第一絕緣膜及該等第一矽膜交替地堆疊；一第二矽膜，其係延伸於該等第一絕緣膜及該等第一矽膜之堆疊方向，並穿過該堆疊式本體；一電荷儲存層，其係設置於該等第一矽膜與該第二矽膜之間；一第二絕緣膜，其係設置於該等第一矽膜與該電荷儲存層之間；及一第三絕緣膜，其係設置於該第二矽膜與該電荷儲存層之間；且公式(tb+tc)×2<S<(tb+tc+tt)×2被滿足，其中S係該等第一矽膜之間的距離，tb係該第二絕緣膜之厚度，tc係該電荷儲存層之厚度，及tt係該第三絕緣膜之厚度。
  2. 如請求項1之裝置，其中該等第一矽膜之每一者係在正交於該堆疊方向上被劃分。
  3. 如請求項1之裝置，其進一步包含基板，其中該堆疊式本體係設置於該基板；且該堆疊方向係正交於該基板之上面。
  4. 如請求項1之裝置，其中該等第一矽膜係為複數個記憶體單元之 控制閘極。
  5. 一種用於製造非揮發性半導體記憶裝置之方法，其包含：藉由交替地堆疊複數個第一絕緣膜及複數個第一矽膜來形成堆疊式本體；去除該堆疊式本體之一部分以沿該等第一絕緣膜及該等第一矽膜之堆疊方向穿過該堆疊式本體，並使該等第一絕緣膜之曝露側表面相對於該等第一矽膜之曝露側表面後退；形成第二絕緣膜於該等第一絕緣膜之曝露表面及該等第一矽膜之曝露表面之側面；形成電荷儲存層於該第二絕緣膜上；形成第三絕緣膜於該電荷儲存層上；及形成第二矽膜於該第三絕緣膜之至少一部分之區域；且公式(tb+tc)×2<S被滿足，其中S係該等第一矽膜之間的距離，tb係該第二絕緣膜之厚度，及tc係該電荷儲存層之厚度。
  6. 如請求項5之方法，其中公式S<(tb+tc+tt)×2被滿足，其中tt係該第三絕緣膜之厚度。
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