CN104124210A - 半导体结构的形成方法 - Google Patents
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Abstract
一种半导体结构的形成方法，包括：提供半导体衬底，所述半导体衬底的上形成有若干分立的堆叠结构，存储区域的堆叠结构中的第一氧化硅层作为闪存单元的隧穿氧化层、第一多晶硅层作为闪存单元的浮栅；以所述堆叠结构为掩膜，刻蚀所述半导体衬底，在半导体衬底的***区域和存储区域中形成第一凹槽，***区域中相邻的第一凹槽之间的半导体衬底构成第一鳍部；在半导体衬底上形成隔离层，刻蚀去除***区域的部分隔离层；去除***区域上的堆叠结构，暴露出第一鳍部的顶部表面；在***区域的第一鳍部的侧壁和顶部表面形成鳍式场效应管的第一栅极结构，在存储区域的浮栅上形成闪存单元的控制栅。形成闪存单元的工艺兼容鳍式场效应管的制作工艺。
Description
技术领域
本发明涉及半导体制造领域，特别涉及一种半导体结构的形成方法。
背景技术
在目前的半导体产业中，集成电路产品主要可分为三大类型：模拟电路、数字电路和数/模混合电路，其中存储器件是数字电路中的一个重要类型。近年来，在存储器件中，闪速存储器（flash memory，简称闪存单元）的发展尤为迅速。闪存单元的主要特点是在不加电的情况下能长期保持存储的信息；且具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。
可擦除可编程只读存储器（Electrically Erasable Programmable ROM，EEPROM）作为一种重要闪速存储器已得到非常广泛的应用。图1为现有技术形成的可擦除可编程只读存储器（EEPROM）的一个存储单元的剖面结构示意图，所述EEPROM存储单元，包括：半导体衬底100；位于所述半导体衬底100上的分立的存储晶体管10和选择晶体管20，所述存储晶体管10包括位于半导体衬底100表面的栅极堆叠和位于栅极堆叠两侧半导体衬底100内的漏区和源区109，所述选择晶体管20包括位于半导体衬底100表面的栅极堆叠和位于栅极堆叠两侧半导体衬底100内的漏区107和源区，所述存储晶体管10的漏区和选择晶体管20的源区相互交叠，形成共同掺杂区108，所述共同掺杂区108实现存储晶体管10和选择晶体管20之间的连接。所述存储晶体管10的栅极堆叠包括依次位于半导体衬底100表面的隧穿氧化层101、浮栅102、控制栅氧化层103和控制栅104，所述浮栅102用于存储电荷；所述选择晶体管20的栅极堆叠包括依次半导体衬底100表面的栅氧化层105和栅电极106。所述半导体衬底100还形成有N阱，所述漏区107、源区109和共同掺杂区108均为P型掺杂。
所述存储单元进行擦除操作的过程为：在选择晶体管20的栅电极106（与字线相连）和存储晶体管10的源区109（与源线相连）施加正电压，在存储晶体管10的控制栅施加负电压，同时将选择晶体管20的漏区107（与位线相连）设置为开路，存储晶体管10的浮栅102中存储的电子通过隧穿氧化层101转移到漏区109中，实现存储单元进行擦除操作过程。
现有的快闪存储器的制作工艺通常会与***电路中平面MOS晶体管的制作工艺相兼容，但是当半导体技术进入30纳米以下节点时，传统的平面式MOS晶体管对沟道电流的控制能力变弱，造成严重的漏电流。而鳍式场效应晶体管（FinFET）作为一种新兴的的多栅器件，与平面MOS晶体管相比，鳍式场效应晶体管能够在保持很低的截止电流的同时提高驱动电流，能够有效的抑制短沟道效应，因此鳍式场效应晶体管应用在快闪存储器的***电路中在将来也必然成为一种趋势。图2示出了现有技术的一种鳍式场效应晶体管的立体结构示意图。如图2所示，包括：半导体衬底10，所述半导体衬底10上形成有凸出的鳍部14，鳍部14一般是通过对半导体衬底10刻蚀后得到的；介质层11，覆盖所述半导体衬底10的表面以及鳍部14的侧壁的一部分；栅极结构12，横跨在所述鳍部14上，覆盖所述鳍部14的顶部和侧壁，栅极结构12包括栅介质层（图中未示出）和位于栅介质层上的栅电极（图中未示出）。
现有鳍式场效应晶体管的鳍部14通常是通过刻蚀半导体衬底10形成。
由于鳍式场效应晶体管的结构与快闪存储器的结构的巨大的差异性，因此，鳍式场效应晶体管与快闪存储器的两者兼容制作工艺面临极大的挑战。
发明内容
本发明解决的问题是提供一种制作鳍式场效应晶体管晶体管和快闪存储器的兼容工艺。
为解决上述问题，本发明技术方案提供了一种半导体结构的形成方法，半导体结构的形成方法，包括：提供半导体衬底，所述半导体衬底包括***区域和存储区域，所述半导体衬底的***区域和存储区域上形成有若干分立的第一氧化硅层、位于第一氧化层上的第一多晶硅层和位于第一多晶硅层上的第一掩膜层构成的堆叠结构，半导体衬底的存储区域的堆叠结构中的第一氧化硅层作为闪存单元的隧穿氧化层、第一多晶硅层作为闪存单元的浮栅；以所述若干分立的堆叠结构为掩膜，刻蚀所述半导体衬底，在半导体衬底的***区域和存储区域中形成若干分立的第一凹槽，半导体衬底的***区域中相邻的第一凹槽之间的半导体衬底构成第一鳍部，半导体衬底的存储区域中的相邻第一凹槽之间的半导体衬底构成第二鳍部；在所述半导体衬底上形成隔离层，所述隔离层覆盖所述堆叠结构并填充满第一凹槽，隔离层的表面与第一掩膜层的表面平齐；刻蚀去除半导体衬底的***区域的部分隔离层，暴露出半导体衬底的***区域上的堆叠结构和第一鳍部的部分侧壁表面；去除半导体衬底的***区域上的堆叠结构，暴露出第一鳍部的顶部表面；去除半导体衬底的存储区域上的第一掩膜层；在半导体衬底的***区域的第一鳍部的侧壁和顶部表面形成鳍式场效应晶体管的第一栅极结构，在所述半导体衬底的存储区域的浮栅上形成闪存单元的控制栅。
可选的，所述堆叠结构的形成方法为：在所述半导体衬底上形成有第一氧化硅薄膜、第一多晶硅薄膜和第一掩膜薄膜；依次刻蚀去除部分所述第一掩膜薄膜、第一多晶硅层薄膜和第一氧化硅薄膜，在半导体衬底的***区域和存储区域上形成若干分立的第一氧化硅层、第一多晶硅层和第一掩膜层构成的堆叠结构。
可选的，所述隔离层的材料为氧化硅。
可选的，所述隔离层的形成过程为：形成覆盖所述堆叠结构和半导体衬底的隔离材料层，所述隔离材料层填充满第一凹槽；平坦化所述隔离材料层，以第一掩膜层为停止层，形成隔离层。
可选的，刻蚀去除半导体衬底的***区域的部分隔离层之前，还包括：在所述隔离层上形成第二掩膜层，第二掩膜层中具有暴露半导体衬底的***区域隔离层表面以及堆叠结构表面的第一开口。
可选的，所述第二掩膜层材料为光刻胶。
可选的，所述第二掩膜层中具有暴露半导体衬底存储区域上的部分堆叠结构和所述部分堆叠结构两侧的隔离层的若干第二开口。
可选的，所述刻蚀去除半导体衬底的***区域的部分隔离层时，同时去除第二开口暴露的部分隔离层，第二开口底部剩余的隔离层的表面低于第二鳍部的顶部表面。
可选的，所述去除半导体衬底的***区域上的堆叠结构时，同时去除第二开口暴露的半导体衬底存储区域上的部分堆叠结构，露出部分第二鳍部的顶部表面。
可选的，所述第一栅极结构和控制栅的形成过程为：去除所述第二掩膜层；形成覆盖所述半导体衬底、隔离层、第一鳍部和半导体衬底的存储区域上的浮栅的第二氧化硅薄膜；在所述第二氧化硅薄膜上形成第二多晶硅薄膜；依次刻蚀去除部分所述第二多晶硅薄膜和第二氧化硅薄膜，在半导体衬底的***区域的第一鳍部的侧壁和顶部表面上形成第一栅介质层和位于第一栅介质层上的第一栅电极，在所述半导体衬底的存储区域的浮栅上形成隔离氧化硅层和位于隔离氧化硅层上的控制栅极，其中所述第一栅介质层和第一栅电极构成鳍式场效应晶体管的第一栅极结构，隔离氧化硅层和控制栅极构成闪存单元的控制栅。
可选的，在形成第一栅极结构和控制栅的同时，在半导体衬底存储区域的第二鳍部顶部表面形成闪存单元的选择MOS晶体管的第二栅极结构。
可选的，对所述半导体衬底进行离子注入，在第一栅极结构的两侧的第一鳍部内形成鳍式场效应晶体管的源/漏区，在第二栅极结构两侧的第二鳍部内形成选择MOS晶体管的源/漏区。
可选的，在形成第一栅极结构和控制栅的同时，在半导体衬底存储区域的第二鳍部侧壁和顶部表面形成闪存单元的选择鳍式场效应晶体管的第三栅极结构。
可选的，对所述半导体衬底进行离子注入，在第一栅极结构的两侧的第一鳍部内形成鳍式场效应晶体管的源/漏区，在第三栅极结构两侧的第二鳍部内形成选择鳍式场效应晶体管的源/漏区。
可选的，去除第一鳍部的上的第一栅极结构，形成第二凹槽，在所述第二凹槽的侧壁和底部形成高K栅介质层，在高K栅介质层上形成金属栅极。
可选的，所述金属栅极和高K栅介质层之间还形成有功函数层。
可选的，所述第一掩膜层的材料为氮化硅、氮氧化硅、碳氧化硅、无定形碳或碳氮氧化硅。
可选的，所述第一掩膜层的厚度为300～800埃。
可选的，所述第一氧化硅层的厚度为20～60埃。
可选的，所述第一多晶硅层的厚度为800～1200埃。
与现有技术相比，本发明技术方案具有以下优点：
在半导体衬底上形成若干分立的堆叠结构，半导体衬底的存储区域的堆叠结构中的第一氧化硅层作为闪存单元的隧穿氧化层、第一多晶硅层作为闪存单元的浮栅，半导体衬底的***区域的堆叠结构作为刻蚀半导体衬底形成第一鳍部的掩膜；然后，以所述若干分立的堆叠结构为掩膜，刻蚀所述半导体衬底，在半导体衬底的***区域和存储区域中形成若干分立的第一凹槽，半导体衬底的***区域中相邻的第一凹槽之间的半导体衬底构成第一鳍部，半导体衬底的存储区域中的相邻第一凹槽之间的半导体衬底构成第二鳍部；接着，在所述半导体衬底上形成隔离层，刻蚀去除半导体衬底的***区域的部分隔离层，暴露出半导体衬底的***区域上的堆叠结构和第一鳍部的部分侧壁表面；接着，去除半导体衬底的***区域上的堆叠结构，暴露出第一鳍部的顶部表面；在半导体衬底的***区域的第一鳍部的侧壁和顶部表面形成鳍式场效应晶体管的第一栅极结构，同时可以在所述半导体衬底的存储区域的浮栅上形成闪存单元的控制栅。本发明的半导体结构的形成方法，在形成闪存单元的同时可以兼容形成鳍式场效应晶体管，工艺过程简单方便。
进一步，在形成第一栅极结构和控制栅的同时，在半导体衬底存储区域暴露的第二鳍部侧壁和顶部表面形成闪存单元的选择鳍式场效应晶体管的第三栅极结构。由于鳍式场效应晶体管具有漏电流小驱动电流大特点，将鳍式场效应晶体管作为闪存单元的选择晶体管，极大的提升了整个闪存单元的性能，并且存储区域的选择鳍式场效应晶体管可以和***区域的鳍式场效应晶体管同时形成，工艺步骤较为简便。
附图说明
图1为现有技术形成的可擦除可编程只读存储器一个闪存单元的剖面结构示意图；
图2示出了现有技术的一种鳍式场效应晶体管的立体结构示意图；
图3～图17为本发明实施例半导体结构的形成方法的结构示意图。
具体实施方式
正如背景技术所言，现有的鳍式场效应晶体管的形成方法和快闪存储器的制作方法难以兼容。
本发明实施例提供了一种半导体结构的形成方法，在形成闪存单元的同时形成鳍式场效应晶体管，过程简单方便。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
图3～图17为本发明实施例半导体结构的形成方法的结构示意图。
首先，参考图3，提供半导体衬底300，所述半导体衬底300包括***区域31和存储区域32，***区域31与存储区域32可以相邻或不相邻，所述半导体衬底300的***区域31和存储区域32上形成有若干分立的第一氧化硅层301、位于第一氧化层301上的第一多晶硅层302和位于第一多晶硅层302上的第一掩膜层303构成的堆叠结构33，半导体衬底300的存储区域32的堆叠结构33中的第一氧化硅层301作为闪存单元的隧穿氧化层、第一多晶硅层302作为闪存单元的浮栅。
具体的，所述堆叠结构33形成过程为：依次在所述半导体衬底300上依次形成第一氧化硅薄膜、第一多晶硅薄膜、第一掩膜薄膜、图形化的光刻胶层；以所述图形化的光刻胶层为掩膜，依次刻蚀所述第一掩膜薄膜、第一多晶硅薄膜和第一氧化硅薄膜，形成第一氧化硅层301、第一多晶硅层302和第一掩膜层303构成的堆叠结构33。
所述存储区域32上形成的堆叠结构33的数量大于等于2个，堆叠结构33之间相互平行，并具有相等的间距和相同的长度和宽度，堆叠结构33后续用于形成阵列排布的闪存单元，堆叠结构33的宽度和长度根据具体的应用进行设定。
所述***区域31上形成的堆叠结构33的宽度与待形成的鳍式场效应晶体管的鳍部的宽度相关，***区域31上形成的堆叠结构33作为后续刻蚀半导体衬底300形成第一鳍部时的掩膜。***区域31上形成的堆叠结构33数量大于等于1个，***区域31上形成的相邻堆叠结构33之间可以相互平行或不平行，相邻堆叠结构33的宽度和长度可以相等或不相等。
***区域31上形成的堆叠结构33与***区域31上形成的堆叠结构33的宽度相等或不相等。
所述第一掩膜层303的材料为氮化硅、氮氧化硅、碳氧化硅、无定形碳或碳氮氧化硅，本实施例中，所述第一掩膜层303的材料为氮化硅，所述第一掩膜层303的厚度为300～800埃。
所述第一氧化硅层301的厚度为20～60埃。
所述第一多晶硅层303的厚度为800～1200埃。
接着，参考图4和图5，图5为图4沿切割线AB方向的剖面结构示意图，以所述若干分立的堆叠结构33为掩膜，刻蚀所述半导体衬底300，在半导体衬底300的***区域31和存储区域32中形成若干分立的第一凹槽304，半导体衬底300的***区域31中相邻的第一凹槽304之间的半导体衬底300构成第一鳍部305，半导体衬底300的存储区域32中的相邻第一凹槽304之间的半导体衬底300构成第二鳍部306。
本实施例中，采用***区域31的堆叠结构33为掩膜可以刻蚀半导体衬底300形成第一鳍部305和第一凹槽304时的掩膜，形成的第一鳍部305可以作为***电路中鳍式场效应晶体管的鳍部，第一鳍部305两侧的凹槽后续填充隔离材料形成浅沟槽隔离结构，用于电学隔离相邻的鳍式场效应晶体管以及***区域和存储器区域的电学隔离，在形成第一鳍部305的同时，以存储区域32的堆叠结构33为掩膜，形成第一凹槽304和第二鳍部306，所述第一凹槽304后续填充隔离材料形成隔离结构用于电学隔离相邻的行或者列的存储器阵列单元，所述第二鳍部306的一部分顶部表面上后续形成闪存单元的浮栅和控制栅，所述第二鳍部306的另一部分后续形成闪存单元的选择MOS晶体管或选择鳍式场效应晶体管。
刻蚀所述半导体衬底的方法为干法刻蚀，干法刻蚀采用的气体为HBr和/或Cl2。
所述第一凹槽304的形状为矩形或U型或V型，第一凹槽304的深度为50～500纳米。
参考图6和图7，图7为图6沿切割线AB方向的剖面结构示意图，在所述半导体衬底300上形成隔离层307，所述隔离层307覆盖所述堆叠结构33并填充满第一凹槽304（参考图4），隔离层307的表面与第一掩膜层303的表面平齐；在所述隔离层307上形成第二掩膜层308，第二掩膜层308中具有暴露半导体衬底的***区域31的隔离层307表面以及堆叠结构表面的第一开口34。
所述隔离层307的材料为氧化硅或其他合适的材料。
所述隔离层307的形成过程为：所述覆盖所述堆叠结构33和半导体衬底300的隔离材料层（图中未示出），所述隔离材料层填充满第一凹槽，隔离材料层的表面高于堆叠结构33顶部表面；采用化学机械研磨工艺平坦化所述隔离材料层，以第一掩膜层303为停止层，形成隔离层307。
所述隔离材料层为单层或双层堆叠结构，由于第一凹槽304深度和堆叠结构33之间的开口的深度之和较大，所述隔离材料层为单层结构时，形成所述隔离材料层的工艺优选为等离子体增强型化学气相沉积工艺（PECVD），能有效防止沉积过程中发生开口堵塞效应（overhang）。
所述隔离材料层为双层堆叠结构时，首选采用旋涂工艺形成第一隔离材料层（比如：氧化硅玻璃）；然后采用等离子体增强型化学气相沉积工艺在第一隔离材料层上形成第二隔离材料层。由于旋涂工艺具有较好的填孔性能，因此采用旋涂工艺和等离子体增强型化学气相沉积工艺在填充深度较深的第一凹槽304和堆叠结构33时，可以使形成的隔离材料层中空隙等缺陷较小，并且形成的隔离材料层的表面的均匀性较佳，化学机械研磨平坦化隔离材料层时，减少过研磨现象的发生。
本实施例中，所述第二掩膜层308的为光刻胶掩膜，第二掩膜层308中具有暴露***区域31的隔离层307表面以及堆叠结构表面的第一开口34，后续可以沿第一开口34刻蚀去除***区域31的部分厚度的隔离层307，在***区域31的第一凹槽304中形成隔离结构。
所述第二掩膜层308中还具有暴露半导体衬底存储区域32上的部分堆叠结构33和所述部分堆叠结构33两侧的隔离层307的若干第二开口35，若干第二开口35与第二掩膜层308沿第二鳍部306的长度方向间隔分布，即两相邻第二开口35之间为部分的第二掩膜层308，后续沿第二开口35刻蚀分割存储区域32可以形成若干闪存单元隧穿氧化层和浮栅。本实施例中，以一个第二开口35作为实施例，在后续的刻蚀工艺中，第二掩膜层308覆盖的存储区域32堆叠结构33中的第一氧化硅层301和第一多晶硅层302得以保留，作为闪存单元的隧穿氧化层和浮栅，并且第二掩膜层308覆盖的存储区域32的隔离层307也得以保留，作为闪存阵列的相邻列或行中闪存单元之间的隔离结构，第二开口35暴露的堆叠结构33在后续工艺中被去除，使得第二鳍部306的部分表面被暴露，从而在暴露的第二鳍部306上形成闪存单元的选择MOS晶体管或选择鳍式场效应晶体管以及闪存单元的源/漏极，并且去除第二开口35暴露的存储区域32部分厚度隔离层307，存储区域32的第一凹槽304中剩余的隔离层307作为闪存阵列的相邻列或行中选择MOS晶体管或选择鳍式场效应晶体管之间的隔离结构。
在本发明的其他实施例中，所述第二掩膜层308还可以为其他合适的材料，比如：氮化钛、无定形碳、氮化硅、氮化硼等硬掩膜层材料。
接着，参考图8和图9，图9为沿图8切割线AB方向的剖面结构示意图，沿第一开口34（参考图6）刻蚀去除半导体衬底的***区域31的部分隔离层307，暴露出半导体衬底的***区域31上的堆叠结构和第一鳍部305的部分侧壁表面，***区域31的第一凹槽304（参考图4）内剩余的部分隔离层307作为相邻鳍式场效应晶体管之间以及***区域31和存储区域32之间隔离结构，同时沿第二开口35（参考图6）去除第二开口35暴露的部分隔离层307，第二开口35底部剩余的隔离层307的表面低于第二鳍部306的顶部表面。
刻蚀所述隔离层307为干法刻蚀，干法刻蚀采用的CF4和CHF3，所述干法刻蚀采用的气体还可以为NF3和CHF3。
在本发明的其他实施例中，所述剩余的隔离层307的表面也可以高于第一鳍部305或第二鳍部306顶部表面，后续在去除第一开口34和第二开口35暴露的部分堆叠结构时，可以同时对剩余的隔离层307进行回刻蚀，使得剩余的隔离层307表面低于第一鳍部305或第二鳍部306顶部表面。
接着，参考图10、图11和图12，图11为图10沿AB方向的剖面结构示意图，图12为图11沿CD方向的剖面结构示意图，去除第一开口34（参考图6）暴露的半导体衬底的***区域31上的堆叠结构，暴露出第一鳍部305的顶部表面，同时去除第二开口35（参考图6）暴露的半导体衬底存储区域32上的部分堆叠结构，露出部分第二鳍部306的顶部表面。
去除所述堆叠结构为干法刻蚀，干法刻蚀采用的其他包括含氟和/或含氯的气体。
接着，请参考图13、图14和图15，图14为图13沿AB方向的剖面结构示意图，图15为图13沿CD方向的剖面结构示意图，去除半导体衬底的存储区域32上的第二掩膜层308（参考图8）以及堆叠结构中的第一掩膜层303（参考图8）；在半导体衬底的***区域31的第一鳍部305的侧壁和顶部表面形成鳍式场效应晶体管的第一栅极结构309，在所述半导体衬底的存储区域32的浮栅302上形成隔离氧化硅层311和位于隔离氧化硅层311上的控制栅极312，隔离氧化硅层311和控制栅极312构成闪存单元的控制栅。
具体的，所述第一栅极结构309和控制栅的形成过程为：去除所述第二掩膜层308和第一掩膜层313；形成覆盖所述半导体衬底300、隔离层307、第一鳍部305和半导体衬底的存储区域32上的浮栅302的第二氧化硅薄膜（图中未示出）；在所述第二氧化硅薄膜上形成第二多晶硅薄膜（图中未示出）；依次刻蚀去除部分所述第二多晶硅薄膜和第二氧化硅薄膜，在半导体衬底的***区域31的第一鳍部305的侧壁和顶部表面上形成第一栅介质层和位于第一栅介质层上的第一栅电极，在所述半导体衬底的存储区域32的浮栅302上形成隔离氧化硅层311和位于隔离氧化硅层311上的控制栅极312，其中所述第一栅介质层和第一栅电极构成鳍式场效应晶体管的第一栅极结构309，隔离氧化硅层311和控制栅极312构成闪存单元的控制栅。在刻蚀所述第二多晶硅薄膜和第二氧化硅薄膜之前，在所述第二多晶硅薄膜表面形成图形化的第三掩膜层。
本实施例中，在形成第一栅极结构309和控制栅的同时，在半导体衬底存储区域32暴露的第二鳍部侧壁和顶部表面形成闪存单元的选择鳍式场效应晶体管的第三栅极结构310。由于鳍式场效应晶体管具有漏电流小驱动电流大特点，将鳍式场效应晶体管作为闪存单元的选择晶体管，极大的提升了整个闪存单元的性能，并且存储区域32的选择鳍式场效应晶体管可以和***区域31的鳍式场效应晶体管同时形成，工艺步骤较为简便。
在本发明的其他实施例中，在形成第一栅极结构和控制栅的同时，在半导体衬底存储区域32的暴露的第二鳍部306顶部表面形成闪存单元的选择MOS晶体管（平面MOS晶体管）的第二栅极结构。
最后，参考图16和图17，图16为图13沿EF方向的剖面结构图形成鳍式场效应晶体管源/漏区的示意图，图17为图13沿CD方向的剖面结构图形成选择晶体管源/漏区的示意图，对所述半导体衬底300进行离子注入，在第一栅极结构309的两侧的第一鳍部305内形成鳍式场效应晶体管的源/漏区313，在第三栅极结构310两侧的第二鳍部306内形成选择鳍式场效应晶体管的源区314和漏区315（或者在第二栅极结构两侧的第二鳍部内形成选择MOS晶体管的源/漏区）。
所述离子注入的掺杂离子为N型杂质离子或P型杂质离子，根据形成的鳍式场效应晶体管的类型选择掺杂离子的类型。
浮栅302与第三栅极结构310之间的源区314作为闪存单元共性掺杂区，浮栅另外一侧的第二鳍部306内的源区在图17中未示出。
在本发明的其他实施例中，还包括：去除第一鳍部上的第一栅极结构，形成第二凹槽，在所述第二凹槽的侧壁和底部形成高K栅介质层；在高K栅介质层上形成功函数层；在功函数层上形成金属栅极，金属栅极填充满剩余的第二凹槽。需要说明的是，在去除第一鳍部上的第一栅极结构的同时，还可以去除第二鳍部上的第二栅极结构或第三栅极结构，形成第三凹槽，然后再第三凹槽内形成高K栅介质层和金属栅极，使得存储区域的选择晶体管（选择MOS晶体管或选择鳍式场效应晶体管）具有金属栅极，以减小选择晶体管栅极的寄生电容，提高选择晶体管的速度，从而提高整个闪存单元的性能。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
Claims (20)
1.一种半导体结构的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底包括***区域和存储区域，所述半导体衬底的***区域和存储区域上形成有若干分立的第一氧化硅层、位于第一氧化层上的第一多晶硅层和位于第一多晶硅层上的第一掩膜层构成的堆叠结构，半导体衬底的存储区域的堆叠结构中的第一氧化硅层作为闪存单元的隧穿氧化层、第一多晶硅层作为闪存单元的浮栅；
以所述若干分立的堆叠结构为掩膜，刻蚀所述半导体衬底，在半导体衬底的***区域和存储区域中形成若干分立的第一凹槽，半导体衬底的***区域中相邻的第一凹槽之间的半导体衬底构成第一鳍部，半导体衬底的存储区域中的相邻第一凹槽之间的半导体衬底构成第二鳍部；
在所述半导体衬底上形成隔离层，所述隔离层覆盖所述堆叠结构并填充满第一凹槽，隔离层的表面与第一掩膜层的表面平齐；
刻蚀去除半导体衬底的***区域的部分隔离层，暴露出半导体衬底的***区域上的堆叠结构和第一鳍部的部分侧壁表面；
去除半导体衬底的***区域上的堆叠结构，暴露出第一鳍部的顶部表面；
去除半导体衬底的存储区域上的第一掩膜层；
在半导体衬底的***区域的第一鳍部的侧壁和顶部表面形成鳍式场效应晶体管的第一栅极结构，在所述半导体衬底的存储区域的浮栅上形成闪存单元的控制栅。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述堆叠结构的形成方法为：在所述半导体衬底上形成有第一氧化硅薄膜、第一多晶硅薄膜和第一掩膜薄膜；依次刻蚀去除部分所述第一掩膜薄膜、第一多晶硅层薄膜和第一氧化硅薄膜，在半导体衬底的***区域和存储区域上形成若干分立的第一氧化硅层、第一多晶硅层和第一掩膜层构成的堆叠结构。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述隔离层的材料为氧化硅。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述隔离层的形成过程为：形成覆盖所述堆叠结构和半导体衬底的隔离材料层，所述隔离材料层填充满第一凹槽；平坦化所述隔离材料层，以第一掩膜层为停止层，形成隔离层。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，刻蚀去除半导体衬底的***区域的部分隔离层之前，还包括：在所述隔离层上形成第二掩膜层，第二掩膜层中具有暴露半导体衬底的***区域隔离层表面以及堆叠结构表面的第一开口。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，所述第二掩膜层材料为光刻胶。
7.如权利要求5所述的半导体结构的形成方法，其特征在于，所述第二掩膜层中具有暴露半导体衬底存储区域上的部分堆叠结构和所述部分堆叠结构两侧的隔离层的若干第二开口。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，所述刻蚀去除半导体衬底的***区域的部分隔离层时，同时去除第二开口暴露的部分隔离层，第二开口底部剩余的隔离层的表面低于第二鳍部的顶部表面。
9.如权利要求7所述的半导体结构的形成方法，其特征在于，所述去除半导体衬底的***区域上的堆叠结构时，同时去除第二开口暴露的半导体衬底存储区域上的部分堆叠结构，露出部分第二鳍部的顶部表面。
10.如权利要求5所述的半导体结构的形成方法，其特征在于，所述第一栅极结构和控制栅的形成过程为：去除所述第二掩膜层；形成覆盖所述半导体衬底、隔离层、第一鳍部和半导体衬底的存储区域上的浮栅的第二氧化硅薄膜；在所述第二氧化硅薄膜上形成第二多晶硅薄膜；依次刻蚀去除部分所述第二多晶硅薄膜和第二氧化硅薄膜，在半导体衬底的***区域的第一鳍部的侧壁和顶部表面上形成第一栅介质层和位于第一栅介质层上的第一栅电极，在所述半导体衬底的存储区域的浮栅上形成隔离氧化硅层和位于隔离氧化硅层上的控制栅极，其中所述第一栅介质层和第一栅电极构成鳍式场效应晶体管的第一栅极结构，隔离氧化硅层和控制栅极构成闪存单元的控制栅。
11.如权利要求8或9或10所述的半导体结构的形成方法，其特征在于，在形成第一栅极结构和控制栅的同时，在半导体衬底存储区域的第二鳍部顶部表面形成闪存单元的选择MOS晶体管的第二栅极结构。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，对所述半导体衬底进行离子注入，在第一栅极结构的两侧的第一鳍部内形成鳍式场效应晶体管的源/漏区，在第二栅极结构两侧的第二鳍部内形成选择MOS晶体管的源/漏区。
13.如权利要求8或9或10所述的半导体结构的形成方法，其特征在于，在形成第一栅极结构和控制栅的同时，在半导体衬底存储区域的第二鳍部侧壁和顶部表面形成闪存单元的选择鳍式场效应晶体管的第三栅极结构。
14.如权利要求13所述的半导体结构的形成方法，其特征在于，对所述半导体衬底进行离子注入，在第一栅极结构的两侧的第一鳍部内形成鳍式场效应晶体管的源/漏区，在第三栅极结构两侧的第二鳍部内形成选择鳍式场效应晶体管的源/漏区。
15.如权利要求10所述的半导体结构的形成方法，其特征在于，去除第一鳍部上的第一栅极结构，形成第二凹槽，在所述第二凹槽的侧壁和底部形成高K栅介质层，在高K栅介质层上形成金属栅极。
16.如权利要求15所述的半导体结构的形成方法，其特征在于，所述金属栅极和高K栅介质层之间还形成有功函数层。
17.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一掩膜层的材料为氮化硅、氮氧化硅、碳氧化硅、无定形碳或碳氮氧化硅。
18.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一掩膜层的厚度为300～800埃。
19.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一氧化硅层的厚度为20～60埃。
20.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一多晶硅层的厚度为800～1200埃。
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Legal Events
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| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |