CN101241914B - 非易失性半导体存储装置 - Google Patents

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Abstract

根据本发明的一个实施方式的一种非易失性半导体存储装置，具有：形成有多个存储器串的基板；所述各存储器串具有第1柱状半导体、第1选择栅极晶体管、多个存储器单元和第2选择栅极晶体管；所述第1选择栅极晶体管和所述第2选择栅极晶体管中的至少一个的沟道区域由与源极区域和漏极区域相反导电型的半导体所形成，并且具有与所述沟道区域连接的接触。

Description

非易失性半导体存储装置
相关申请的相互参考
本申请以2007年1月26日提交的在先日本专利申请No.2007-017115为基础，并要求其优选权，在此引入其全部内容作为参考。
背景技术
对小型、大容量非易失性半导体存储装置的需要急增，能够实现高集成化、大容量化的NAND型闪存受到关注。但是，为了实现小型化，需要对布线图形等进行更加精细的加工，设计规则的缩小化也变得越来越困难。于是近年来，为了提高存储器的集成度，多次提出了三维设置存储器单元的半导体存储装置。
但是，三维设置存储器单元的现有半导体存储装置的存储器单元与半导体基板电绝缘。另外，现有的三维设置存储器单元的半导体存储装置在叠层的存储器单元的两端部形成的选择栅极的沟道和漏极区域都由相同导电型的选择栅极晶体管所形成。该选择栅极晶体管的沟道区域不与控制电极连接。
由于上述结构，在存储器单元或者选择栅极晶体管的沟道区域中积蓄载流子时，沟道区域的阈值改变，会发生操作变得不稳定等不合适的情况。
发明内容
根据本发明一个实施方式的非易失性半导体存储装置，其特征在于，具有：
形成有多个存储器串(メモリストリングス)的基板，
所述各存储器串具有第1选择栅极晶体管、多个存储器单元和第2选择栅极晶体管，所述第1选择栅极晶体管具有第1柱状半导体、在所述第1柱状半导体的周围形成的第1栅极绝缘膜和在所述第1栅极绝缘膜的周围形成的第1栅极电极，
所述各存储器单元具有第2柱状半导体、在所述第2柱状半导体的周围形成的第1绝缘膜、在所述第1绝缘膜的周围形成的电荷积蓄层、在所述电荷积蓄层的周围形成的第2绝缘膜和在所述第2绝缘膜的周围形成的平板状的第1至第n电极(n是2以上的自然数)，
所述第2选择栅极晶体管具有第3柱状半导体、在所述第3柱状半导体的周围形成的第2栅极绝缘膜和在所述第2栅极绝缘膜的周围形成的第2栅极电极，
所述第1选择栅极晶体管和所述第2选择栅极晶体管中的至少一个的沟道区域由与源极区域和漏极区域相反导电型的半导体形成；以及
与所述沟道区域连接的接触。
附图说明
图1是从上方看根据第1实施方式的非易失性半导体存储装置的平面图。
图2A、25和26是图1的A-A’线剖视图。
图2B、23和24是图1的B-B’线剖视图。
图3A、4A、5A、6A、7A、8A、9A、10A、11A、12A、13A、14A、15A、16A、17A、18A、19A、20A、21A和22A是示出根据第1实施方式的非易失性半导体存储装置的各制造工序的图1的A-A’线剖视图。
图3B、4B、5B、6B、7B、8B、9B、10B、11B、12B、13B、14B、15B、16B、17B、18B、19B、20B、21B和22B是示出根据第1实施方式的非易失性半导体存储装置的各制造工序的图1的B-B’线剖视图。
图27是示出从根据第1实施方式的非易失性半导体存储装置的源极侧选择栅极晶体管一侧的底面看到的结构的平面图。
图28是示出根据第1实施方式的非易失性半导体存储装置的电路结构的图。
图29是示出根据第2实施方式的非易失性半导体存储装置的结构剖面图。
图30A是示出用于说明基板浮置效应的晶体管的元件结构的图。
图30B是示出用于说明基板浮置效应的沟道区域中积蓄空穴的状态的图。
图31是示出图30的存储器单元的操作特性的图。
图32是在根据第2实施方式的非易失性半导体存储装置的半导体区域中采用的材料的能带图。
图33、34、35、36、37、38、39、40、41、42、43、44和45是示出根据第2实施方式的非易失性半导体存储装置的各制造工序的剖面图。
图46是示出在形成根据第3实施方式的非易失性半导体存储装置的半导体区域时SiGe气体的Ge摩尔比变化的图。
图47是在根据第3实施方式的非易失性半导体存储装置的半导体区域中采用的材料的能带图。
图48A是示出根据其它实施方式的非易失性半导体存储装置的结构的图1的A-A’线剖视图。
图48B是示出根据其它实施方式的非易失性半导体存储装置的结构的图1的B-B’线剖视图。
图49是示出根据其它实施方式的非易失性半导体存储装置的晶体管的元件结构的图。
图50是在根据其它实施方式的非易失性半导体存储装置的半导体区域中采用的材料的能带图。
具体实施方式
下面参照附图详细说明本发明的实施方式。但是，本发明可以按照多种不同的方式实施，而不限于下面示出的实施方式记载内容的限定和解释。
(第1实施方式)
图1是从上方看根据第1实施方式的非易失性半导体存储装置的平面图。在图1中，非易失性半导体存储装置的多个位线BL1～BL3和多个漏极侧选择栅极晶体管SGD1～SGD3设置成阵列状。图2A是图1的非易失性半导体存储装置的A-A’线剖视图，图2B是图1的非易失性半导体存储装置的B-B’线剖视图。
在图2A和图2B中，根据本发明第1实施方式的非易失性半导体存储装置的存储器晶体管区域通过使半导体层成柱状而将存储器单元层叠形成在基板上。在图2A和图2B中示出的存储器晶体管区域中示出了层叠4层存储器单元的情况。另外，在图2A和图2B中，各层字线WL1～WL4分别具有由同一层构成的平面结构，成为板状的平面结构。另外，在图2A和图2B中，SGS是源极侧选择栅极晶体管，SGD2是漏极侧选择栅极晶体管。
接下来，参照图3～图22说明根据本第1实施方式的非易失性半导体存储装置的制造工序。在图3～图22中，按照其工序顺序图示与图2A和图2B中示出的非易失性半导体存储装置1的A-A’线剖视图部分和B-B’线剖视图相对应的各制造工序。
首先，在图3A和图3B中，在半导体基板11的表面上形成绝缘体12的层，在该绝缘体12上形成成为源极侧选择栅极晶体管SGS的栅极的栅极层13。绝缘体12用于起到源极侧选择栅极晶体管SGS的栅极绝缘膜的功能。栅极层13也可以采用多晶硅或者高熔点金属等。
接下来，在图4A和图4B中，通过蚀刻等对绝缘体12和栅极层13进行构图，形成开口部14a～14f。这些开口部14a～14f与成为图1的位线BL1～BL3和漏极侧选择栅极晶体管(行)SGD1～SGD3的交点的位置对应形成。
接下来，在图5A和图5B中，在上述开口部14a～14f的各侧壁上形成绝缘体层15a～15f。可以通过氧化作为栅极层13的多晶硅的侧壁形成二氧化硅层，或者也可以通过在多晶硅的侧壁上堆积绝缘体来形成绝缘体层15a～15f。
接下来，在图6A和图6B中，在形成了上述绝缘体层15a～15f后的上述开口部14a～14f中堆积半导体16a～16f。通过堆积多晶硅来形成半导体16a～16f，或者半导体16a～16f也可以是从开口部14a～14f底面的半导体基板11外延生长而形成的结晶态半导体。
接下来，在图7A和图7B中，交互堆积在上述图2A和图2B中示出的存储器晶体管区域的绝缘体层21、23、25、27、29和成为字线WL1～WL4的栅极层22、24、26、28。绝缘体层21、23、25、27、29可以采用二氧化硅或者低介电常数的绝缘体等。栅极层22、24、26、28可以采用多晶硅或者高熔点金属等。此外，在本第1实施方式中，示出了存储器晶体管区域为4层的例子，但是不限制于此。例如，层数越多每单位面积的存储器单元数就越增加，层数越少制造变得越容易。
接下来，在图8A和图8B中，通过蚀刻等对堆积的绝缘体层21、23、25、27、29和栅极层22、24、26、28进行构图，形成开口部31a～31f。这些开口部31a～31f的形成位置与上述图4A和图4B中形成的开口部14a～14f的形成位置对应。
接下来，在图9A和图9B中，在面向上述开口部31a～31f的各侧壁上形成SONOS(硅，氧化物，氮化物，氧化物，硅)绝缘膜(栅极绝缘膜)32a～32f或者MONOS(金属，氧化物，氮化物，氧化物，硅)绝缘膜。此外，不限于SONOS绝缘膜(MONOS绝缘膜)，例如也可以形成SANOS(硅，氧化铝，氮化物，氧化物，硅)绝缘膜等。需要在栅极层和半导体柱之间起电荷积蓄层的作用。
接下来，在图10A和图10B中，在形成了上述SONOS膜32a～32f之后的开口部31a～31f中堆积半导体33a～33f。可以通过堆积多晶硅来形成半导体33a～33f，或者半导体33a～33f也可以是从开口部31a～31f底面的半导体基板16a～16f外延生长而形成的结晶态半导体。SONOS绝缘膜32a～32f和半导体33a～33f构成存储器晶体管区域的柱状存储器单元。
接下来，在图11A和图11b中，在直到上述图10A和图10B形成的存储器晶体管区域的上面堆积漏极侧选择栅极晶体管SGD的栅极层34a、34b。栅极层34a、34b可以采用多晶硅或者高熔点金属等。
接下来，在图12A和图12B中，通过蚀刻等对堆积的栅极层34a、34b进行构图，形成漏极侧选择栅极晶体管SGD的栅极35a～35c。
接下来，在图13A和图13B中，在漏极侧选择栅极晶体管SGD的栅极35a～35c的周围形成绝缘体层36a～36c。绝缘体层36a～36c起漏极侧选择栅极晶体管SGD的栅极绝缘膜的作用。
接下来，在图14A和图14B中，堆积漏极侧选择栅极晶体管SGD的半导体层37a～37d。在该工序结束时，堆积的半导体层37a～37d的上表面位于比漏极侧选择栅极晶体管SGD的栅极35a～35c上面的绝缘体层36a～36c的上表面低的位置上。通过堆积一次半导体来形成半导体层37a～37d有困难的情况下，也可以将半导体堆积到比绝缘体层36a～36c的上表面高的位置上，然后通过蚀刻进行整形。
接下来，在图15A和图15B中，在与上述图8A和图8B的工序中形成的开口部31a～31f的形成位置对应的位置上，通过蚀刻等形成开口部38a～38f。
接下来，在图16A和图16B中，在面向上述开口部38a～38f的漏极侧选择栅极晶体管SGD的栅极35a～35c的侧壁上形成绝缘体层39a～39f。绝缘体层39a～39f起漏极侧选择栅极晶体管SGD的栅极绝缘膜的作用。
接下来，在图17A和图17B中，在上述开口部38a～38f中形成P型(导电型)或者N型(反导电型)半导体40a～40f。可以通过堆积多晶硅形成半导体40a～40f，半导体40a～40f也可以是从开口部38a～38f底面的半导体33a～33f(参照图10A和图10B)外延生长而形成的结晶态半导体。
接下来，在图18A和图18B中，在上述半导体37a～37f(参照图14A和图14B)的上面进一步堆积P型(导电型)或者N型(反导电型)半导体41a～41d。将半导体41a～41d堆积到比漏极侧选择栅极晶体管SGD的栅极35a～35c上面的绝缘体层36a～36c的上表面高的位置上。此外，在本第1实施方式中，在图14和图18中分2次堆积漏极侧选择栅极晶体管SGD周围的半导体层。例如，在图14中示出的第1次堆积半导体37a～37d时为N型(反导电型)，在图18中示出的第2次堆积半导体41a～41d时为P型(导电型)。在本第1实施方式中，为了使漏极侧选择栅极晶体管SGD的沟道区域的上层与后述的位线BL直接接触，因为第2次堆积P型(导电型)半导体，在漏极侧选择栅极晶体管(行)SGD的周围形成漏极扩散层，所以第1次在漏极侧选择栅极晶体管(行)SGD的周围堆积N型(反导电型)，从而形成P型和N型的界面。
接下来，图19和图20是用于说明在图18A和图18B中第2次堆积的半导体层为P型(导电型)的情况的图。
在本第1实施方式中，在图10A和图10B中堆积的半导体33a～33f是N型(反导电型)的情况下，图17A和图17B中堆积的半导体40a～40f是P型(导电型)。并且，在图14A和图14B中堆积的半导体层37a～37d是N型(反导电型)的情况下，图18A和图18B中堆积的半导体41a～41f是P型(导电型)。即，具有图19A和图19B中示出的结构。在堆积了这些漏极侧选择栅极晶体管SGD周围的半导体层之后，通过热扩散工序使杂质扩散。特别地，如图20A所示，使图14A和图14B中堆积的半导体37a～37d中含有的N型(反导电型)杂质扩散到半导体的上层面上。
接下来，在图21A和图21B中，在上述漏极侧选择栅极晶体管SGD及周围的半导体层的上面堆积铝层42a、42b。
接下来，在图22A和图22B中，通过蚀刻等对上述铝层42a、42b进行构图以形成位线BL1～BL3。在本第1实施方式中，在图18A和图18B中，因为以达到比漏极侧选择栅极晶体管SGD的栅极绝缘膜的上表面高的位置的方式形成P型(导电型)半导体41a～41d的层，所以可以与位线BL1～BL3接触(コンタクト)。
上面是本第1实施方式的非易失性半导体存储装置的制造工序。接下来，参照图23～图26说明本第1实施方式的非易失性半导体存储装置的半导体基板为P型(导电型)的例子。
图23是本第1实施方式的非易失性半导体存储装置的B-B’剖视图。在图23中，半导体基板11是P型(导电型)，在存储器单元阵列附近的半导体基板11上形成共用源极SL。在共用源极SL的下层形成N型半导体层50。N型半导体层50起源极侧选择栅极晶体管SGS的源极区域的功能。
另外，在图23中，在构成存储器单元阵列的半导体柱33a～33f(参照图10A和图10B)的下端附近区域51的下层，直到比源极侧选择栅极晶体管SGS的栅极层的上端低的位置上是P型(导电型)半导体52。即，在P型(导电型)52的上层堆积的半导体柱33a～33f的N型半导体层的下端附近区域51具有覆盖在源极侧选择栅极晶体管SGS的栅极层的上层上的结构。各源极侧选择栅极晶体管SGS的P型(导电型)半导体起沟道区域的功能。
另外，在图23中，在半导体基板11上形成接触SUB，形成能够给源极侧选择栅极晶体管SGS的沟道区域施加电压的结构。通过给接触SUB施加电压，可以以不改变源极侧选择栅极晶体管SGS沟道区域的阈值的方式进行控制，这是本第1实施方式的特征。
如上所述，半导体柱33a～33f下端附近的P型(导电型)区域的上层是N型区域，直到比源极侧选择栅极晶体管SGS的栅极层上端低的位置上是N型(反导电型)区域。该N型区域起源极侧选择栅极晶体管SGS的漏极区域的功能。
从源极侧选择栅极晶体管SGS的栅极层施加比源极侧选择栅极晶体管SGS的阈值高的电压时，在源极侧选择栅极晶体管SGS的栅极层的底面和侧面上形成的绝缘体层与上述沟道区域的界面上形成电子的反型层，源极区域和漏极区域导通。另外，从源极侧选择栅极晶体管SGS的栅极层施加比源极侧选择栅极晶体管SGS的阈值低的电压时，源极区域和漏极区域被隔断。即，作为源极侧选择栅极晶体管SGS正常起作用。
图24是示出与图23中示出的非易失性半导体存储装置结构不同的实施例。图24中示出的非易失性半导体存储装置的不同之处在于：半导体柱下端和直到其底面附近的半导体基板11是N型半导体。在该实施例中，虽然仅在源极侧选择栅极晶体管SGS的栅极层的底面的绝缘膜12与半导体基板11的界面上形成反型层，但是如上述同样地通过控制施加给接触SUB的电压，作为源极侧选择栅极晶体管SGS正常起作用这个现象没有改变。
另外，因为图23中示出的非易失性半导体存储装置中相邻半导体柱的漏极区域之间的距离比图24中示出的非易失性半导体存储装置的长，所以具有在施加电压时在相邻半导体柱之间难以产生相互作用的优点。另外，由于在图24中示出的非易失性半导体存储装置中，在源极侧选择栅极晶体管SGS的栅极层的侧面上不形成沟道区域，所以具有栅极层侧面的加工状态难以对电特性产生影响的结构，具有制造容易的优点。
图25是示出与图23中示出的非易失性半导体存储装置结构类似的实施例。图25的不同之处在于在非易失性半导体存储装置的A-A’线剖视图一侧附近的半导体基板11上形成共用源极SL。该实施例的情况如上述同样地通过控制施加给接触SUB的电压，作为源极侧选择栅极晶体管SGS正常起作用这个现象也没有改变。此外，共用源极SL也可以在图23中示出的B-B’线剖视图一侧和图25中示出的A-A’线剖视图一侧两个地方形成。
图26是示出与图24中示出的非易失性半导体存储装置结构类似的实施例。图26的不同之处在于在非易失性半导体存储装置的A-A’线剖视图一侧附近的半导体基板11上形成共用源极SL。该实施例的情况如上述同样地通过控制施加给接触SUB的电压，作为源极侧选择栅极晶体管SGS正常起作用这个现象也没有改变。此外，共用源极SL也可以在图24中示出的B-B’线剖视图一侧和图26中示出的A-A’线剖视图一侧两个地方形成。
图27是示出在源极侧选择栅极晶体管SGS的底面上形成的反型层中流过的电流路径的图。在图27中示出了在上述A-A’线剖视图一侧和B-B’线剖视图一侧两处形成共用源极SL的例子。在该图中，示出了从共用源极SL不仅流到位于与存储器单元阵列区域的共用源极SL的边界上的源极侧选择栅极晶体管SGS中，而且流到位于存储器单元阵列区域内部的源极侧选择栅极晶体管SGS中的电流。即，示出了存储器单元阵列区域内的全部源极侧选择栅极晶体管SGS正常起作用。
另一方面，如上述图20A和图20B所示，漏极侧选择栅极晶体管SGD的半导体柱上端附近的P型(导电型)半导体区域成为沟道区域。构成该P型(导电型)半导体区域下部的存储器单元阵列的半导体柱成为N型(反导电型)半导体区域，起漏极侧选择栅极晶体管SGD的源极区域的作用。该N型(反导电型)半导体区域的上端比漏极侧选择栅极晶体管SGD的栅极层下端延伸到上侧。在与该P型(导电型)半导体区域相接的周围形成的N型(反导电型)半导体区域，起漏极侧选择栅极晶体管SGD的漏极区域的作用。因为漏极侧选择栅极晶体管SGD的沟道区域和漏极区域中的任何一个都与位线BL相接，所以施加到位线BL上的电压被施加。从而，施加到位线BL上的电压被施加到漏极侧选择栅极晶体管SGD的沟道区域上。因此，通过施加到位线BL上的电压，可以以不改变漏极侧选择栅极晶体管SGD的沟道区域的阈值的方式进行控制。即，可以作为漏极侧选择栅极晶体管SGD正常起作用。
接下来，说明根据本第1实施方式的非易失性半导体存储装置的电路操作。
如图23～图27所示，在根据本第1实施方式的非易失性半导体存储装置中，源极侧选择栅极晶体管SGS的源极电位受施加到共用源极SL上的电压所控制。另外，源极侧选择栅极晶体管SGS的P型沟道区域的阈值受施加到接触SUB上的电压VSUB所控制。即，在现有的非易失性半导体存储装置中，源极侧选择栅极晶体管SGS的沟道区域是N型，并且因为没有形成接触，所以不能直接控制沟道区域的电位，有阈值改变这样的问题。在根据本第1实施方式的非易失性半导体存储装置中，因为能够利用施加到接触SUB上的电压VSUB直接控制源极侧选择栅极晶体管SGS的沟道区域的电位，所以有阈值不改变这样的优点。
另外，在根据本第1实施方式的非易失性半导体存储装置中，源极侧选择栅极晶体管SGS的栅极电位受施加到源极侧选择栅极晶体管SGS的栅极层上的栅极电压VGSGS所控制。因为没有取得与源极侧选择栅极晶体管SGS的漏极区域相当的N型半导体区域的直接接触，所以不能直接控制漏极电位。于是，在使源极侧选择栅极晶体管SGS导通时，以栅极电压VSGS变为比半导体基板11的基板电压为0V时的源极侧选择栅极晶体管SGS的阈值电压VTHSGS和在接触SUB上施加的电压VSUB的和(VTHSGS+VSUB)大的值的方式，进行控制。另外，在关断源极侧选择栅极晶体管SGS时，以栅极电压VGSGS变为比(VTHSGS+VSUB)小的值的方式，进行控制。
在漏极侧选择栅极晶体管SGDN(N＝1～3)中，P型半导体的沟道区域和N型半导体的漏极区域中的任何一个都与位线BLN(N＝1～3)相接。因此，沟道区域和漏极区域的各电位利用施加到位线BLN上的电压VBLN(N＝1～3)来控制。
另外，在根据本第1实施方式的非易失性半导体存储装置中，漏极侧选择栅极晶体管SGDN的栅极电位利用施加到漏极侧选择栅极晶体管SGDN的栅极层上的栅极电压VGSGD控制。因为没有取得与漏极侧选择栅极晶体管SGDN的源极区域的直接接触，所以不能直接控制源极电位。于是，在使漏极侧选择栅极晶体管SGDN导通时，以位线BLN的电压VBLN为0V时的漏极侧选择栅极晶体管SGDN的阈值电压为阈值电压VTHSGD，栅极电压VGSGD成为比电压VBLN和阈值电压VTHSGD的和(VBLN+VTHSGD)大的值的方式，进行控制。另外，在关断漏极侧选择栅极晶体管SGDN时，以栅极电压VGSGD成为比(VBLN+VTHSGD)小的值的方式，进行控制。
接下来，参照图28中示出的非易失性半导体存储装置的电路结构说明使根据本第1实施方式的非易失性半导体存储装置中的存储器单元阵列内期望的存储器晶体管操作时的电路操作。
在根据本第1实施方式的非易失性半导体存储装置中，位线BLN被如图2所示构成设置在图中列方向上的多个存储器单元的半导体柱所共有。另外，在图28中，存储器晶体管区域具有p×q个(p、q是自然数)由存储器晶体管MTr1mn～MTr4mn、源极侧选择栅极晶体管SGS和漏极侧选择栅极晶体管SGDN所构成的存储器串(ストリングス)。在图28中，示出了p＝3、q＝3的例子。为了选择性地使存储器单元阵列内的存储器晶体管操作，需要仅导通期望半导体柱的漏极侧选择栅极晶体管SGD，关断其它的漏极侧选择栅极晶体管SGD。下面，参照图28中示出的非易失性半导体存储装置的电路结构，说明仅导通位于位线BL2与漏极侧选择栅极行SGDL2的交点上的半导体柱，关断其它的半导体柱的情况。此外，在图28中示出了这样的例子，设置在图中深度方向上的各位线BL1～BL3被3根半导体柱所共有，漏极侧选择栅极行SGDL1～SGDL3被设置在与各位线BL1～BL3交叉方向上的3根半导体柱所共有。漏极侧选择栅极行SGDL1～SGDL3是用于给各半导体柱的漏极侧选择栅极晶体管SGD1～SGD3提供由外部驱动电路(未图示)施加的电压VGSGDN(N＝1～3)的行。
在使与上述漏极侧选择栅极行SGDL2连接的漏极侧选择栅极晶体管SGD2导通时，施加给漏极侧选择栅极行SGDL2的电压VGSGD2为比施加给位线BL2的电压VBL2和漏极侧选择栅极晶体管SGD2的阈值电压VTHSGD的和(VBL2+VTHSGD)高的电压。即，VGSGD2＞VBL2+VTHSGD。从而，位于位线BL2与漏极侧选择栅极行SGDL2的交点上的半导体柱的漏极侧选择栅极晶体管SGD2导通。即，可以对使漏极侧选择栅极晶体管SGD2导通了的存储器单元阵列进行存取。
接下来，施加给漏极侧选择栅极行SGDL2以外的漏极侧选择栅极行SGDL1、SGDL3的电压VGSGD1、VGSGD3是比(VBL2+VTHSGD)低的电压。即，VGSGD1、VGSGD3＜VBL2+VTHSGD。因此，位线BL1、BL3与漏极侧选择栅极行SGDL1、SGDL3的各交点位置上的半导体柱的漏极侧选择栅极晶体管SGD1、SGD3关断。即，不可能对漏极侧选择栅极晶体管SGD1、SGD3关断的各存储器单元阵列进行存取。此外，此时各施加电压的关系是VGSGD1、VGSGD3＜VGSGD2。
接下来，在使与位线BL2以外的位线BL1、BL3相关的漏极侧选择栅极晶体管SGD2关断的情况下，施加给各位线BL1、BL3的电压VBL1、VBL3是比上述电压VGSGD2与上述VTHSGD的差(VGSGD2-VTHSGD)高的电压。即，VBL1、VBL3＞VGSGD2-VTHSGD。从而位于各位线BL1、BL3与漏极侧选择栅极行SGDL2的交点上的半导体柱的漏极侧选择栅极晶体管SGD2关断。
另外，此时，施加给漏极侧选择栅极行SGDL2以外的漏极侧选择栅极晶体管SGD1、SGD3的各电压VGSGD1、VGSGD3是比上述VTHSGD和施加给各位线BL1、BL3的电压VBL1、VBL3的和(VTHSGD+VBL1、VTHSGD+VBL3)以及上述VGSGD2低的电压。即，VGSGD1＜VGSGD2＜VTHSGD+VBL1以及VGSGD3＜VGSGD2＜VTHSGD+VBL3。从而，位于位线BL1、BL3与漏极侧选择栅极行SGDL1、SGDL3的各交点上的半导体柱的漏极侧选择栅极晶体管SGD1、SGD3关断。
如上所述，在非易失性半导体存储装置中，作为期望的操作，例如可以是仅使位于位线BL2与漏极侧选择栅极行SGDL2的交点上的半导体柱导通，使其它全部半导体柱关断的操作。从而，在根据本第1实施方式的非易失性半导体存储装置中，可以通过与上述相同的各电压控制使期望的半导体柱导通。
如上所述，在根据本第1实施方式的非易失性半导体存储装置中，使选择栅极晶体管(源极侧选择栅极晶体管SGS和漏极侧选择栅极晶体管SGD)的沟道区域为与源极和漏极区域相反的导电型，并且构成为沟道区域与接触(接触SUB和位线BL)连接，可以对施加给沟道区域的电压进行控制。因此可以抑制选择栅极晶体管阈值的改变，使选择栅极晶体管的导通/关断正常操作。
从而，能够抑制在三维设置的存储器单元或者选择栅极晶体管的沟道区域中积蓄载流子，能够使存储器单元和选择栅极晶体管可靠地操作。
(第2实施方式)
在根据本发明第2实施方式的非易失性半导体存储装置中，通过使存储器晶体管区域的半导体层为柱状而在基板上层叠存储器单元形成的结构与上述第1实施方式相同。不同之处在于不用单一的半导体材料，而是在圆柱横截面的边缘部分(栅极一侧的部分)和中心部分上用相互不同的半导体材料形成作为构成存储器晶体管的活性层的圆柱状的半导体区域。而且，圆柱中心部分的半导体采用其价电子带比圆柱边缘部分半导体的价电子带离真空能级近的材料。
图29是示出根据本第2实施方式的非易失性半导体存储装置的存储器晶体管区域的概括结构的图。在图29中，基本的元件结构是圆柱状的半导体区域(以边缘部分为N型Si、中心部分为SiGe为例)为活性区域，以包围半导体区域的周围的方式设置栅极电极的SGT(Surrounding GateTransistor，环绕栅极晶体管)结构。在图29中，构成为将成为存储器单元的晶体管4层串联连接，在其下侧形成源极侧选择栅极晶体管SGS、在其上侧形成漏极侧选择栅极晶体管SGD。
包围圆柱状半导体区域周围的栅极绝缘膜是上述SONOS结构或者MONOS结构，起电荷积蓄层的功能。栅极绝缘膜也可以用SANOS绝缘膜等形成，需要也起电荷积蓄层的功能。包围成为存储器单元的半导体区域周围的栅极电极起控制栅极CG(字线WL1～WL4)的功能。
在图29中，漏极侧选择栅极晶体管SGD的漏极侧扩散层N+区域与位线BL电连接。另一方面，源极侧选择栅极晶体管SGS的P型沟道区域与P型半导体基板电连接。
现有的通过一次加工层叠的三维结构的非易失性半导体存储装置与上述图29中示出的结构不同之处在于，源极侧选择栅极晶体管SGS的源极侧扩散层区域与上述漏极侧选择栅极晶体管SGD的漏极侧扩散层N+区域同样地形成为N+区域，其它扩散层及沟道区域形成为N区域。这样通过一次加工层叠的三维结构的非易失性半导体存储装置有可能产生基板浮置效应这样的问题。
参照图30和图31说明上述基板浮置效应。图30A是示出晶体管的元件结构的图，图30B是示出在沟道区域中积蓄空穴的状态的图。图31是示出图30的存储器单元的操作特性的图。
在图30A的晶体管中，在沟道区域中没有积蓄空穴的状态的情况下正常操作。但是，在通过能带间隧道效应、碰撞电离化等产生电子-空穴对时，晶体管不正常操作，电流不能截止。该现象按照下面的过程产生。如图30B所示，在产生的空穴通过栅极电极积聚到沟道区域的表面(作为活性层的圆柱表面)上时，从栅极电极发出的电力线终止于沟道区域的表面上。电力线终止时，栅极电极的电支配不能波及到沟道区域的内侧(圆柱的中心部分)，电子流在沟道区域的内侧流动，晶体管不能截止。即，如图31所示，随着栅极电压的变化漏极电流不能截止的现象是基板浮置效应。
此外，在通常的块状基板上形成的晶体管(二维结构的晶体管)的情况下，因为在沟道区域中产生的空穴通过P阱区域流到基板电极上，所以不会产生如上所述的基板浮置效应。
在本第2实施方式中，为了使三维结构的非易失性半导体存储装置中的沟道区域中产生的空穴通过P阱区域流到基板电极上，不用单一的半导体材料，而用圆柱的边缘部分(栅极一侧的部分)和中心部分不同的2种的半导体材料形成作为活性层的圆柱状半导体区域。另外，圆柱中心部分的半导体采用其价电子带比圆柱边缘部分半导体的价电子带离真空能级近的材料。而且，与由作为沟道区域的加强型晶体管构成源极侧选择栅极晶体管SGS的技术相组合，作为层叠存储器单元形成的三维结构的非易失性半导体存储装置，构成SONOS NAND型闪存。
接下来，在本第2实施方式中，参照图32说明在圆柱状半导体区域的边缘部分(栅极一侧的部分)和中心部分采用的2种半导体材料的导带和价电子带的各能级。
在本第2实施方式中，圆柱状半导体区域的边缘部分为通常的Si，圆柱状半导体区域的中心部分为Si0.7Ge0.3。图32是示出Si和Si0.7Ge0.3的能带的图。因为Si0.7Ge0.3的价电子带比Si离真空能级近，所以对于空穴的势能比圆柱中心部分的低，通过能带间隧道效应等产生的空穴(图中的H)积聚到圆柱中心部分上。积聚到圆柱中心部分上的空穴通过圆柱中心部分，通过P阱，传导到基板电极上。
如图32所示，因为通过不用单一的半导体材料，而在圆柱边缘部分(栅极一侧的部分)和中心部分上用2种不同的半导体材料形成作为活性层的圆柱状半导体区域，设置了积聚在沟道区域表面上的空穴容易通过的区域，所以可以比现有技术效率高地传导出沟道区域中的空穴。此外，虽然SiGe的导带与Si大致相同，但是带隙比Si窄，价电子带比Si靠近真空能级。例如，在Ge的摩尔比为0.3的Si0.7Ge0.3的情况下与Si的价电子带的差为200mV左右。
接下来，参照图33～图45说明根据本第2实施方式的非易失性半导体存储装置的制造工序。此外，虽然在这里为了方便仅图示一个半导体柱，但是在基板上一次加工多个半导体柱这一点与第1实施方式相同。
首先，在图33中，在P型半导体基板101的表面上形成绝缘体102的层，在该绝缘体102上形成成为源极侧选择栅极晶体管SGS的栅极的栅极层103。接下来，交互堆积存储器晶体管区域的绝缘体层104、106、108、110、112、200和成为字线WL1～WL4的栅极层105、107、109、111。绝缘体层104、106、108、110、112、200可以采用二氧化硅或者低介电常数的绝缘体等。栅极层105、107、109、111可以采用多晶硅或者高熔点金属等。此外，在本第2实施方式中，示出了存储器晶体管区域为4层的例子，但是不限于此。例如，层数越多每单位面积的存储器单元数越增加，层数越少制造越容易。接下来，堆积成为漏极侧选择栅极晶体管SGD的栅极的栅极层113。栅极层113可以采用多晶硅或者高熔点金属等。
接下来，在图34中，为了形成活性层，通过蚀刻等进行构图，在图33中层叠的叠层膜中形成例如直径100nm的开口部114。
接下来，在图35中，在面向开口部114的侧壁和底面上形成成为源极侧选择栅极晶体管SGS的栅极绝缘膜的氧化膜115。接下来，在图36中，通过RIE(Reactive Ion Etching：反应离子蚀刻)除去开口部114底面部分的氧化膜115。
接下来，在图37中，在开口部114的内部通过CVD(Chemical VaporDeposition，化学气相沉积)堆积40nm左右的Si 116，然后连续堆积200nm的Si0.7Ge0.3117，填埋开口部114。
接下来，在图38中，留下成为源极侧选择栅极晶体管SGS的沟道区域的区域进行蚀刻，形成开口部118。接下来，在图39中，从开口部118离子注入硼元素(B：P型杂质)和砷元素(As：N型杂质)，形成源极侧选择栅极晶体管SGS的P型沟道区域119和N型漏极区域120。
接下来，在图40中，除去在形成图35的源极侧选择栅极晶体管SGS的栅极绝缘膜时形成的氧化膜115。接下来，在图41中，在面向开口部118的侧壁和底面上形成起电荷积蓄层功能的SONOS绝缘膜121。此外，不限于SONOS绝缘膜，例如也可以形成SANOS绝缘膜等。只要起电荷积蓄层的功能即可。
接下来，在图42中，除去了面向开口部118的底面部分的SONOS绝缘膜121之后，在开口部118的内部堆积40nm左右的N型Si 122，而且与图37同样地通过CVD等连续堆积200nm的N型Si0.7Ge0.3123，再次填埋开口部118。此时，成为活性层的半导体区域的圆柱边缘部分是N型Si122，圆柱中心部分是N型的Si0.7Ge0.3123。
接下来，在图43中，蚀刻成为漏极侧选择栅极晶体管SGD的沟道区域的区域，形成开口部124。接下来，在图44中，在面向开口部124的侧壁和底面上形成起漏极侧选择栅极晶体管SGD的栅极绝缘膜功能的氧化膜125。
接下来，在图45中，除去了面向开口部124的底面部分的氧化膜125之后，在开口部124的内部堆积40nm左右的Si 126，而且与图37同样地通过CVD等连续堆积200nm的Si0.7Ge0.3127，再次填埋开口部124。
然后通过蚀刻等对铝层进行构图形成位线BL1～BL3，从而可以制造图29中示出的SONOS NAND型闪存。
如上所述，在根据本第2实施方式的非易失性半导体存储装置中，不用单一的半导体，而在圆柱边缘部分(栅极一侧的部分)和中心部分上用2种不同的半导体Si和Si0.7Ge0.3形成作为活性层的圆柱状半导体区域。这样，通过在圆柱中心部分设置产生的空穴容易积聚的区域，通常通过栅极电极积聚到沟道表面上的空穴远离栅极电极，通过使圆柱中心部分成为空穴的通道，可以比现有技术效率高地传导出沟道区域中的空穴。结果是能够抑制在存储器单元或漏极侧选择栅极晶体管SGD的沟道区域中积蓄空穴，抑制基板浮置效应，可以实现进行正常的存储器操作的层叠结构的SONOS NAND型闪存。
(第3实施方式)
在上述第2实施方式中，示出了分2层形成作为活性层的圆柱状半导体区域的边缘部的Si层和中心部的SiGe层的情况。在本第3实施方式中，参照图46和图47说明以从边缘部相对于中心部逐渐地改变价电子带的方式逐渐地改变活性层形成时Ge的摩尔比的情况。
图46是模式地示出随着从边缘部分到中心部分的时间经过使形成作为活性层的圆柱状半导体区域时的SiGe气体的Ge摩尔比渐渐变化的状态的图。该图的情况是随着时间经过形成圆筒内的中心部时的SiGe气体的Ge摩尔比渐渐变化，最终成为Si0.7Ge0.3的例子，但是例如也可以变化为Si0.9Ge0.1～Si0.7Ge0.3。本第3实施方式因为Ge气体的混合比渐渐变浓，所以变得难以与先前堆积的Si层之间产生结晶缺陷和畸变，更好地使空穴流出。
图47是随着时间的经过SiGe气体的Ge摩尔比渐渐变化的情况的能带图。随着时间的经过使混合比渐渐变化的Si0.7Ge0.3的价电子带，相对于空穴的势能随着朝向圆柱中心部分渐渐变低，通过能带间隧道效应等产生的空穴(图中的H)受到如吸引到圆柱中心部分那样的力，可以效率更高地从圆柱中心部分通过P阱引出到基板电极上。
如上所述，根据本第3实施方式的非易失性半导体存储装置是随着从边缘部分到中心部分的时间经过使形成作为活性层的圆柱状半导体区域时的SiGe气体的Ge摩尔比渐渐变化而形成的。因此，通过能带间隧道效应等产生的空穴效率更高地积聚到圆柱状活性层的中心部分上，空穴引出到基板电极上的效率提高，可以进一步抑制基板浮置效应。
此外，在上述第2实施方式和第3实施方式中，说明了圆柱状活性层边缘部分的Ge摩尔比为0.3的情况，但是不限于此，Ge摩尔比也可以任意改变。另外，在上述第2实施方式中，在图36～图38中示出的制造工序中示出了圆柱状半导体区域的底面部的Si基板被挖掘了少许的情况，但是该结构不是必须的，在与Si氧化膜的蚀刻选择比十分高的情况下，也有几乎不被挖掘的情况。但是，在圆柱状半导体区域的底面部的Si基板被挖掘了少许的情况下，与堆积的Si 116的接合界面增加，接合部分的电阻降低，有可能更优选。
另外，在上述第1实施方式中示出的非易失性半导体存储装置中，在图9A和图9B中示出了在圆柱状的半导体区域的各侧壁整体上形成SONOS绝缘膜(栅极绝缘膜)32a～32f或者MONOS绝缘膜的情况，但是不限于此。例如，如图48A和图48B所示，与栅极层22、24、26、28的形成位置对应，也可以分离SONOS绝缘膜(栅极绝缘膜)301a～301d、302a～302d或者MONOS绝缘膜来形成。
另外，在上述第2实施方式中示出的非易失性半导体存储装置中，在图41中示出了在圆柱状的半导体区域的各侧壁整体上形成SONOS绝缘膜(栅极绝缘膜)121或者SANOS绝缘膜的情况，但是不限于此。该情况下也可以如图48A和图48B所示，与栅极层22、24、26、28的形成位置对应，分离SONOS绝缘膜(栅极绝缘膜)301a～301d、302a～302d或者MONOS绝缘膜来形成。这样，通过分离绝缘膜来形成，可以进一步改善层叠结构的存储器串内的各存储器单元的操作特性。
另外，在上述第2和第3实施方式中示出的非易失性半导体存储装置中，示出了用边缘部分(栅极一侧的部分)和中心部分相互不同的2种半导体Si和Si0.7Ge0.3形成作为活性层的圆柱状的半导体区域的情况，和形成为随着从边缘部分到中心部分的时间经过使SiGe气体的Ge摩尔比渐渐变化的情况，但是不限于此。例如，如图49中示出的晶体管的元件结构，也可以随着从边缘部分到中心部分的时间经过使SiGe气体的Ge摩尔比渐渐变化而形成作为活性层的圆柱状半导体区域的边缘部分(栅极一侧的部分)402，使中心部分403形成为绝缘层(Si02)。在图49中，401是由SONOS绝缘膜或者MONOS绝缘膜形成的栅极绝缘膜，404是栅极电极。另外，中心部分403也可以中空。
图50是如图49所示形成半导体区域的情况的能带图。该情况下从栅极一侧的部分朝着中心部分403随着时间的经过使形成边缘部分402的SiGe气体的混合比渐渐变化。Si0.7Ge0.3的价电子带对于空穴的势能随着朝向中心部分403渐渐变低，通过能带间隧道效应等产生的空穴(图中的H)受到吸引到中心部分403的力。因此在边缘部分402和作为绝缘层的中心部分403的界面上可以效率高地复合空穴而湮灭。
另外，在从实施第1到第3实施方式中示出的非易失性半导体存储装置中，示出了相对于基板大致垂直地层叠形成存储器串的情况，但是不限于此。例如，对于相对于基板大致垂直地层叠形成成为存储器单元的晶体管部分，电连接其下端部(一个端部)，形成所谓的U字型存储器串，在该存储器串的上端部(另一个端部)一侧形成了源极侧选择栅极晶体管SGS和漏极侧选择栅极晶体管SGD的非易失性半导体存储装置，也可以适用本发明。另外，例如，对于使层叠形成的存储器串旋转90°，构成为相对于基板大致水平地配置的非易失性半导体存储装置，也可以适用本发明。

Claims (19)

1.一种非易失性半导体存储装置，其特征在于，具有：
形成有多个存储器串的基板，
所述各存储器串具有第1选择栅极晶体管、第2选择栅极晶体管和在所述第1选择栅极晶体管和所述第2选择栅极晶体管之间设置的多个存储器单元，所述第1选择栅极晶体管和所述多个存储器单元的一端层叠形成，所述多个存储器单元的另一端和所述第2选择栅极晶体管层叠形成，
所述第1选择栅极晶体管具有第1柱状半导体、在所述第1柱状半导体的周围形成的第1栅极绝缘膜和在所述第1栅极绝缘膜的周围形成的第1栅极电极，
所述各存储器单元具有第2柱状半导体、在所述第2柱状半导体的周围形成的第1绝缘膜、在所述第1绝缘膜的周围形成的电荷积蓄层、在所述电荷积蓄层的周围形成的第2绝缘膜和在所述第2绝缘膜的周围形成的平板状的第1至第n电极，其中n是2以上的自然数，
所述第2选择栅极晶体管具有第3柱状半导体、在所述第3柱状半导体的周围形成的第2栅极绝缘膜和在所述第2栅极绝缘膜的周围形成的第2栅极电极，
所述第1选择栅极晶体管和所述第2选择栅极晶体管中的至少一个的沟道区域由与源极区域和漏极区域相反导电型的半导体形成；以及
与所述沟道区域连接的接触。
2.根据权利要求1所述的非易失性半导体存储装置，其特征在于，所述多个存储器串的所述第1选择栅极晶体管在所述基板上大致垂直地层叠形成，所述多个存储器单元在所述第1选择栅极晶体管上层叠形成，所述第2选择栅极晶体管在所述多个存储器单元上层叠形成。
3.根据权利要求1所述的非易失性半导体存储装置，其特征在于，所述第2选择栅极晶体管在所述第2栅极电极的周围在到比所述第3柱状半导体的上表面低的位置形成导电型或者反导电型的第1半导体层，在所述第1半导体层上在到比所述第2栅极绝缘膜的上表面高的位置形成与所述第1半导体层不同的导电型或者反导电型的第2半导体层。
4.根据权利要求3所述的非易失性半导体存储装置，其特征在于，所述第2选择栅极晶体管的所述沟道区域与位线电连接。
5.根据权利要求1所述的非易失性半导体存储装置，其特征在于，
所述第1选择栅极晶体管的所述第1柱状半导体在到比所述第1栅极绝缘膜的上端部低的位置形成；
所述多个存储器单元的所述第2柱状半导体在到比所述电荷积蓄层的下端部低的位置并且比所述第1栅极绝缘膜的上端部低的位置形成。
6.根据权利要求5所述的非易失性半导体存储装置，其特征在于，所述第1柱状半导体由导电型或者反导电型的半导体形成，所述第2柱状半导体由与所述第1柱状半导体不同的导电型或者反导电型的半导体形成。
7.根据权利要求5所述的非易失性半导体存储装置，其特征在于，所述第1柱状半导体由导电型或者反导电型的半导体形成，所述第2柱状半导体由与所述第1柱状半导体相同的导电型或者反导电型的半导体形成。
8.根据权利要求1所述的非易失性半导体存储装置，其特征在于，所述基板在形成所述多个存储器串的区域以外，形成给所述第1选择栅极晶体管的沟道区域施加电压的接触。
9.根据权利要求8所述的非易失性半导体存储装置，其特征在于，所述基板在形成所述多个存储器串的区域以外，形成一个或者多个共用源极。
10.根据权利要求1所述的非易失性半导体存储装置，其特征在于，
所述多个存储器串通过相邻的存储器串彼此的一个端部连接而形成；
所述第1选择栅极晶体管和所述第2选择栅极晶体管在所述多个存储器串的没有连接的另一个端部一侧上形成。
11.根据权利要求1所述的非易失性半导体存储装置，其特征在于，所述多个存储器串相对于所述基板大致水平地形成。
12.根据权利要求1所述的非易失性半导体存储装置，其特征在于，所述多个存储器单元通过按每个存储器单元分离所述第1绝缘膜、所述电荷积蓄层和所述第2绝缘膜而形成。
13.根据权利要求1所述的非易失性半导体存储装置，其特征在于，所述第2柱状半导体的活性区域由其横截面的中心部分和边缘部分相互不同的半导体材料形成，所述中心部分的价电子带比所述边缘部分的价电子带离真空能级近。
14.根据权利要求13所述的非易失性半导体存储装置，其特征在于，所述第2柱状半导体的活性区域由从所述边缘部分到所述中心部分的价电子带逐渐变化的半导体材料形成。
15.根据权利要求13所述的非易失性半导体存储装置，其特征在于，所述第2柱状半导体的活性区域的所述中心部分由绝缘体材料形成，所述第2柱状半导体的活性区域的所述边缘部分由半导体材料形成。
16.根据权利要求13所述的非易失性半导体存储装置，其特征在于，所述第2柱状半导体的活性区域的所述中心部分由SiGe形成，所述第2柱状半导体的活性区域的所述边缘部分由Si形成。
17.根据权利要求14所述的非易失性半导体存储装置，其特征在于，所述第2柱状半导体的活性区域通过使SiGe的Ge比率从所述边缘部分到所述中心部分逐渐变化而形成。
18.根据权利要求15所述的非易失性半导体存储装置，其特征在于，所述第2柱状半导体的活性区域的所述中心部分形成为中空，所述第2柱状半导体的活性区域的所述边缘部分由半导体材料形成。
19.根据权利要求18所述的非易失性半导体存储装置，其特征在于，所述边缘部分通过使SiGe的Ge比率逐渐变化而形成。
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