CN103165613A - 半导体存储器及其制造方法 - Google Patents
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Abstract
本发明实施例公开了一种半导体存储器件，为NOR型闪存存储阵列中的存储单元，包括：衬底；衬底上的立体沟道；覆盖立体沟道表面的电荷俘获式存储叠层，所述电荷俘获式存储叠层包括隧穿层、电荷存储层、阻挡层，以及覆盖电荷俘获式存储叠层的栅电极。存储单元中采用立体沟道，在存储单元的面积进一步减小时，立体沟道仍可以提供大的沟道电流，而且通过采用电荷俘获式存储叠层结构解决浮栅结构难以进一步缩小尺寸的问题。
Description
技术领域
本发明涉及半导体及制造技术，更具体地说，涉及一种半导体存储器及其制造方法。
背景技术
随着可携式个人设备的流行，对存储器的需求进一步的增加，对存储器技术的研究成为了信息技术研究的重要方向，为了更好地提高存储密度和数据存储的可靠性，研发重点逐渐主要集中在非挥发性存储器。NOR型闪存是一种常用的非挥发性存储器，其具有高速的特点，通常用于手机和通讯芯片中，作为代码的存储。
通常的NOR型闪存多为多晶硅浮栅的结构，如图1和图2所示，图1为常规的NOR型浮栅闪存的存储阵列的版图示意图，图2为存储单元BB’方向的示意图，NOR型浮栅闪存的存储阵列由多个存储单元100组成存储阵列，在字线(WL，word line)方向为栅堆叠102，栅堆叠102两侧为源漏区104，栅堆叠102包括多晶硅的浮栅(floating gate)102-1、多晶硅间介质层(IPD，Inter-Poly Delectric)102-2和多晶硅的控制栅(contorl gate)102-3，在一条WL上，存储单元100的栅极连在一起，存储单元沟道之间通过隔离106分隔开。对于NOR型浮栅闪存以多晶硅的浮栅为存储节点，即沟道热电子注入的原理进行存储，在栅长(AA’方向)不断减小时，会存在严重的短沟道效应，因此，在NOR型浮栅闪存存储单元面积的减小，主要通过减小存储单元100的栅宽(BB’方向)来实现。
然而，栅宽的减小意味着沟道宽度的减小，而沟道的电流是同沟道宽度成正比的，为了减小存储单元的面积而减小栅宽，会使得沟道电流也减小，从而造成器件驱动能力的下降，影响器件的读写性能，对于现有的结构，很难同时实现NOR型浮栅闪存存储单元面积的减小和沟道电流的增大，而且对于多晶硅的浮栅结构，由于其厚度较大，也难以进一步按比例缩小尺寸。
发明内容
本发明实施例提供一种半导体存储器，能够提高大的沟道电流。
为实现上述目的，本发明实施例提供了如下技术方案：
一种半导体存储器，为NOR型闪存存储阵列中的存储单元，包括：
衬底；
衬底上的立体沟道；
覆盖立体沟道表面的电荷俘获式存储叠层，所述电荷俘获式存储叠层包括隧穿层、电荷存储层、阻挡层，以及覆盖电荷俘获式存储叠层的栅电极。
可选地，所述立体沟道为鳍型、Ω型或纳米线型。
可选地，所述隧穿层为SiO2、SiON、高k介质材料或他们的组合。
可选地，所述电荷存储层为薄浮栅存储材料或电荷俘获存储材料。
可选地，所述阻挡层为SiO2、Si3N4、Al2O3、高k介质材料或他们的组合。
根据本发明的另一方面，还提出了一种半导体存储器的制造方法，所述器件为NOR型闪存存储阵列中的存储单元，包括：
提供衬底；
在所述衬底上形成立体沟道；
覆盖立体沟道表面以形成电荷俘获式存储叠层以及其上的栅电极，所述电荷俘获式存储叠层包括隧穿层、电荷存储层和阻挡层。
可选地，所述立体沟道为鳍型、Ω型或纳米线型。
可选地，形成所述鳍型的立体沟道的步骤为：
刻蚀所述衬底并进行填充，在衬底中形成隔离区；
对所述隔离区进行回刻，暴露出所述隔离区之间的衬底的侧壁，以形成鳍型的立体沟道。
与现有技术相比，上述技术方案具有以下优点：
本发明实施例的半导体存储器，为NOR型闪存存储阵列中的存储单元，其存储单元中采用立体沟道，在存储单元的面积进一步减小时，立体沟道仍可以提供大的沟道电流，而且通过采用电荷俘获式存储叠层结构解决浮栅结构难以进一步缩小尺寸的问题。
附图说明
通过附图所示，本发明的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘制附图，重点在于示出本发明的主旨。
图1为常规的NOR型闪存存储阵列版图的示意图；
图2为图1中具有浮栅结构的存储单元的BB’向截面示意图；
图3为本发明实施例的存储器的结构示意图；
图4-8为根据本发明实施例的存储器的制造过程示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
正如背景技术中的描述，在NOR型闪存存储阵列中，为了减小存储面积，提高集成度，由于存在严重的短沟道效应，主要通过减小存储单元栅宽来实现，栅宽的减小意味着沟道宽度的减小，而沟道的电流是同沟道宽度成正比的，为了减小存储单元的面积而减小栅宽，会使得沟道电流也减小，从而造成器件驱动能力的下降，影响器件的读写性能，而且对于多晶硅的浮栅结构，由于其厚度较大，也难以进一步按比例缩小尺寸。
为此，本发明提供了一种半导体存储器件，为NOR型闪存存储阵列中的存储单元，参考图3所示，包括：衬底201；衬底201上的立体沟道208；覆盖立体沟道208表面的电荷俘获式存储叠层202，所述电荷俘获式存储叠层202包括隧穿层202-1、电荷存储层202-2、阻挡层202-3，以及覆盖电荷俘获式存储叠层202的栅电极204。
此外，所述半导体存储器还包括源漏区(图中未示出)以及隔离区206，所述源漏区位于荷俘获式存储叠层两侧的衬底中(垂直栅宽方向的衬底中)，所述隔离区206在沿栅宽方向上位于立体沟道208下部两侧的衬底中，隔离区的高度低于立体沟道的高度。
在本发明中，所述立体沟道208的形状可以为鳍型(Fin)、Ω型或纳米线型或其他的立体形状。
其中，该存储器采用电荷俘获式的存储结构，包括由隧穿层202-1、电荷存储层202-2和阻挡层202-3组成的电荷俘获式存储叠层202。所述隧穿层202-1可以为SiO2、SiON、高k介质材料或他们的组合，所述存储层202-2可以为薄浮栅材料，即采用超薄金属层的浮栅材料，例如多晶硅、金属、金属氮化物、金属硅化物等的叠层，在一个实施例中，为TaN 5纳米/Poly 5纳米双层，也可以是电荷俘获存储材料，如硅纳米晶、金属纳米晶、Si3N4、HfO2等材料，所述阻挡层202-3可以为SiO2、Si3N4、Al2O3、高k介质材料等介质材料，或他们的组合，电荷俘获式存储叠层202例如可以为ONO(SiO2-Si3N4-SiO2)结构ANO(Al2O3-Si3N4-SiO2)结构、AHO(Al2O3-High K-SiO2)结构及其他类似的结构，所述High k介质材料(高k介质材料)例如AL2O3、HFO2、TIO2、不同组分的HfAlO、HfSiO、HfSiON等掺杂后的新型High k介质材料。
其中，所述栅电极204可以为多晶硅、金属氮化物、金属硅化物或金属等导电材料。
该半导体存储器作为NOR型闪存存储阵列中的存储单元210，图3所示的截面结构示意图为同一条字线上的相邻的两个存储单元210，在一个实施例中，所述半导体存储器为图1中所示的存储阵列中的存储单元，但本发明的存储单元不限于中的布局。在此实施例中，在一条字线上，包括了多个存储单元210，这些存储单元的栅电极204连接在一起、存储单元采用立体沟道且存储单元的立体沟道之间通过隔离区隔离开，在与字线垂直的方向的衬底内为源漏区，同一条直线上源漏区为位线(bitline)方向。
本发明中的存储器采用了立体沟道，作为NOR型闪存存储阵列中的存储单元时，立体沟道具有更多的沟道表面，如图3所示，增加了沟道的有效长度，可以在栅宽的方向上减小的同时还保证足够的沟道电流，此外，通过采用荷俘获式存储叠层结构解决浮栅结构难以进一步缩小尺寸的问题。
以上对本发明的半导体存储器进行了详细的描述，为了更好地理解本发明，本发明还提供了上述存储器的制造方法，以下将结合具体实施例的制造方法进行详细的描述。
该半导体存储器的制造方法，所述器件为NOR型闪存存储阵列中的存储单元，包括：
提供衬底；
在所述衬底上形成立体沟道；
覆盖立体沟道表面以形成电荷俘获式存储叠层以及其上的栅电极，所述电荷俘获式存储叠层包括隧穿层、电荷存储层和阻挡层。
以下结合具体的实施例对制造方法进行详细的描述。
首先，提供衬底201，参考图4。
在此实施例中，所述半导体衬底201为Si衬底。在其他实施例中，所述半导体衬底还可以包括但不限于其他元素半导体或化合物半导体，如硅锗(SiGe)、碳化硅、砷化镓、砷化铟或磷化铟。根据现有技术公知的设计要求(例如p型衬底或者n型衬底)，衬底可以包括各种掺杂配置。此外，衬底中还可以包括其他器件。
而后，在所述衬底201上形成立体沟道208，参考图5所示。
在此实施例中，所述立体沟道208为鳍型，可以通过以下步骤来实现：
先刻蚀所述硅衬底201，在硅衬底201中形成沟槽，而后以介质材料，例如二氧化硅，填充沟槽，并进行平坦化后，在沟槽中形成隔离区205，如图4所示。
接着，对所述隔离区205进行回刻，也就是去除沟槽中部分填充的介质材料，这样暴露出所述隔离区之间的衬底的侧壁部分，这样位于回刻后的隔离区206之上的衬底部分具有多个暴露的表面，回退的深度也就决定了该鳍型沟道的高度h，便形成了鳍型的立体沟道208。
在其他实施例中，还可以继续进行氧化及刻蚀的方法，进一步形成其他形状的立体沟道，如Ω型或纳米线型等立体沟道。
而后，覆盖立体沟道208的表面以形成电荷俘获式存储叠层202以及其上的栅电极204，所述电荷俘获式存储叠层包括隧穿层、电荷存储层和阻挡层，参考图7所示。
首先形成电荷俘获式存储叠层202，在本实施例中，采用ANO结构的电荷俘获式存储叠层，可以通过氧化、淀积、PVD、ALD等工艺完成SiO2的隧穿氧化层202-1、Si3N4的电荷俘获层202-2以及Al2O3的阻挡层202-3。在其他实施例中，所述电荷俘获式存储叠层还可以采用其他材料的隧穿氧化层、电荷俘获层及阻挡层由合适的工艺来形成。
而后，形成栅电极204，在本实施例中，采用PVD、CVD等工艺方法淀积栅电极，而后，通过刻蚀形成字线，如图1中的存储单元及字线排布，图7中所示即为同一字线上相邻的两个存储单元(图1中BB’方向)，图8中为同一位线上相邻的两个存储单元(图1中AA’方向，源漏区未示出)。
需要指出的是，此处只描述了作为NOR型闪存存储阵列的存储单元的存储器制备中的关键环节，其他源漏区及字线、位线的引出连接等可以采用任何其他常规的制造工艺进行，此处不在赘述。
此外，本发明的存储器及制造方法都是以图1中的阵列排布进行描述的，但本发明并不限于此，对于其他NOR型版图排布，具有本发明的半导体存储器的存储单元仍被本发明所涵盖。
以上对本发明的半导体存储器的结构及制造方法的实施例进行了详细的描述，以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。
虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
Claims (8)
1.一种半导体存储器件，为NOR型闪存存储阵列中的存储单元，其特征在于，包括：
衬底；
衬底上的立体沟道；
覆盖立体沟道表面的电荷俘获式存储叠层，所述电荷俘获式存储叠层包括隧穿层、电荷存储层、阻挡层，以及覆盖电荷俘获式存储叠层的栅电极。
2.根据权利要求1所述的半导体存储器件，其特征在于，所述立体沟道为鳍型、Ω型或纳米线型。
3.根据权利要求1所述的半导体存储器件，其特征在于，所述隧穿层为SiO2、SiON、高k介质材料或他们的组合。
4.根据权利要求1所述的半导体存储器件，其特征在于，所述电荷存储层为薄浮栅存储材料或电荷俘获存储材料。
5.根据权利要求1所述的半导体存储器件，其特征在于，所述阻挡层为SiO2、Si3N4、Al2O3、高k介质材料或他们的组合。
6.一种半导体存储器件的制造方法，所述器件为NOR型闪存存储阵列中的存储单元，其特征在于，包括：
提供衬底；
在所述衬底上形成立体沟道；
覆盖立体沟道表面以形成电荷俘获式存储叠层以及其上的栅电极，所述电荷俘获式存储叠层包括隧穿层、电荷存储层和阻挡层。
7.根据权利要求6所述的制造方法，其特征在于，所述立体沟道为鳍型、Ω型或纳米线型。
8.根据权利要求7所述的制造方法，其特征在于，形成所述鳍型的立体沟道的步骤为：
刻蚀所述衬底并进行填充，在衬底中形成隔离区；
对所述隔离区进行回刻，暴露出所述隔离区之间的衬底的侧壁，以形成鳍型的立体沟道。
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