CN103092783B - 内存*** - Google Patents

内存*** Download PDF

Info

Publication number
CN103092783B
CN103092783B CN201210374729.6A CN201210374729A CN103092783B CN 103092783 B CN103092783 B CN 103092783B CN 201210374729 A CN201210374729 A CN 201210374729A CN 103092783 B CN103092783 B CN 103092783B
Authority
CN
China
Prior art keywords
pin
voltage
memory
controller hub
memory controller
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201210374729.6A
Other languages
English (en)
Other versions
CN103092783A (zh
Inventor
骆彦彬
洪志谦
陈坵铤
陈尚斌
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fortieth floor Co.
Original Assignee
MediaTek Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=48041986&utm_source=***_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=CN103092783(B) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by MediaTek Inc filed Critical MediaTek Inc
Publication of CN103092783A publication Critical patent/CN103092783A/zh
Application granted granted Critical
Publication of CN103092783B publication Critical patent/CN103092783B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/325—Power saving in peripheral device
    • G06F1/3275—Power saving in memory, e.g. RAM, cache
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/06—Address interface arrangements, e.g. address buffers
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Abstract

一种内存控制器包括第一电压节点、第二电压节点、输入/输出接脚、驱动器电路、终端电阻器、以及输入缓冲器。第一电压节点耦接于一第一电压。第二电压节点耦接于一第二电压。该驱动器电路耦接输入/输出接脚，用以提供写入信号至输入/输出接脚。终端电阻器耦接于输入/输出接脚与第一电压节点之间。输入缓冲器耦接输入/输出接脚，用以读取来自输入/输出接脚之读取信号。没有终端电阻耦接于输入/输出接脚与第二电压节点之间。

Description

内存***
技术领域
本发明有关于一种内存控制器，特别是有关于一种低功率双倍数据速率(double data rate，DDR)内存控制器。
背景技术
一般而言，在双倍数据速率(double data rate，DDR)内存***中，例如DDR动态随机存取内存(dynamic random access memory，DRAM)***中，包括内存控制器之主晶粒以及包括DRAM装置之内存装置的每一者，各具有一组串联于各自操作电压与接地电压之间的双终端电阻器，用于双向传输之一输入/输出接脚，而两个终端电阻之间的连接点则耦接此输入/输出接脚。对于主晶粒以及内存装置中每一者而言，各自的晶粒上终端电压(on-die terminal voltage)等于各自操作电压的一半。在此结构下，发生了静态功率消耗。举例来说，在DDR3 1.5V/240Ω系列之DRAM***中，对于读取与写入路径之每一者而言，每一位具有6.25mA之静态电流。在DDR31.8V/30Ω系列之DRAM***中，对于读取与写入路径之每一者而言，每一位具有6mA之静态电流。近年来，低功率成为DRAM的需求。因此，在DRAM***中引起的静态电流应减少，以实现低功率需求。
因此，期望提供一种具有低静态电流之低功率内存控制器。
发明内容
有鉴于此，有必要提供一种内存控制器及内存***。
本发明一实施例提供一种内存控制器包括第一电压节点、第二电压节点、输入/输出接脚、驱动器电路、终端电阻器、以及输入缓冲器。第一电压节点耦接于一第一电压。第二电压节点耦接于一第二电压。该驱动器电路耦接输入/输出接脚，用以提供写入信号至输入/输出接脚。终端电阻器耦接于输入/输出接脚与第一电压节点之间。输入缓冲器耦接输入/输出接脚，用以读取来自输入/输出接脚之读取信号。没有终端电阻耦接于输入/输出接脚与第二电压节点之间。
本发明另一实施例提供一种内存***，此内存***包括内存控制器以及内存装置。内存控制器封装在第一晶粒中。该内存控制器包括一第一电压节点，耦接于一第一电压；一第二电压节点，耦接于一第二电压；一第一输入/输出接脚；一第一驱动器电路，耦接该第一输入/输出接脚，用以提供一写入信号至该第一输入/输出接脚；一第一终端电阻器，耦接于该第一输入/输出接脚与该第一电压节点之间；以及一第一输入缓冲器，耦接该第一输入/输出接脚，用以读取来自该第一输入/输出接脚之一读取信号。其中，没有终端电阻耦接于该第一输入/输出接脚与该第二电压节点之间。该内存装置封装在第二晶粒中，且包括第二输入/输出接脚、内存数组、控制电路、第二驱动器电路、以及第二输入缓冲器。第二输入/输出接脚耦接第一输入/输出接脚。内存数组用以储存数据。控制电路用以存取内存数组。第二驱动器电路耦接第二输入/输出接脚。控制电路自该内存数组读取数据以产生读取信号，以及根据来自该内存控制器之写入信号将数据写入至该内存数组。第二驱动器电路驱动读取信号并将驱动后之读取信号通过该第二输入/输出接脚提供至该第一输入/输出接脚。第二输入缓冲器耦接第二输入/输出接脚，用以读取来自第二输入/输出接脚之写入信号，且将写入信号缓冲输出至控制电路。
本发明的内存***中，输入缓冲器仅通过在本身晶粒上的终端电阻器来耦接接地电压(操作电压)，而输入缓冲器没有通过在本身晶粒上的电阻来耦接操作电压(接地电压)，使得在读取/写入路径中所引起的静态电流因此而减少。
附图说明
图1表示根据本发明一实施例之内存***；以及
图2表示根据本发明另一实施例之内存***。
具体实施方式
为使本发明之上述目的、特征和优点能更明显易懂，下文特举一较佳实施例，并配合所附图式，作详细说明如下。
在本说明书以及权利要求书当中使用了某些词汇来指代特定的组件。本领域的技术人员应可理解，硬件制造商可能会用不同的名词来称呼同样的组件。本说明书及权利要求并不以名称的差异作为区分组件的方式，而是以组件在功能上的差异作为区分的准则。在通篇说明书及权利要求当中所提及的“包含”是一个开放式的用语，因此应解释成“包含但不限定于”。另外，“耦接”一词在此包含任何直接及间接的电气连接手段。因此，若文中描述第一装置耦接第二装置，则代表第一装置可以直接电气连接于第二装置，或通过其它装置或连接手段间接地电气连接至第二装置。
图1表示根据本发明实施例之内存***1。参阅图1，内存***1包括内存控制器10以及内存装置11。在此实施例中，内存***1为双倍数据速率动态随机存取内存(double data rate dynamic randomaccess memory，DRAM DDR)***。内存控制器10(例如SR控制器)。举例来说，内存控制器10封装在作为主晶粒之一晶粒中，且内存装置11封装在作为内存晶粒之另一晶粒中。内存控制器10由两电源104与105来供电。电源104与105中的每一个包含电压节点(图未示)，以输出对应的供电电压。本实施例中，电源104包括一第一电压节点，电源105包括一第二电压节点。本实施例中，其中电源104通过第一电压节点提供内存控制器10之操作电压VDD10，而另一电源105通过第二电压节点提供内存控制器10之接地电压GND10。内存控制器10之输入/输出接脚P10通过传送导线12耦接内存装置11之输入/输出接脚P11。内存控制器10包括前端电路100、驱动器电路101、输入缓冲器102、电压源103、以及终端电阻R10。驱动器电路101耦接前端电路100，且其输出端耦接输入/输出接脚P10。输入缓冲器102之正输入端耦接输入/输出接脚P10。电压源103耦接于输入缓冲器102之负输入端与电压源105(即接地电压GND10)之间。终端电阻器R10耦接于电压源104(即操作电压VDD10)与输入/输出接脚P10之间。输入缓冲器102之输出端耦接前端电路100。根据内存控制器10之结构，输入缓冲器102仅通过在本身晶粒上的终端电阻R10来耦接电源104，而在输入/输出接脚P10与电源105之间没有耦接任何电阻器。换句话说，输入缓冲器102仅通过在本身晶粒上的终端电阻R10来耦接操作电压VDD10，而输入缓冲器102没有通过在本身晶粒上的电阻来耦接接地电压GND10。
内存装置11包括控制电路110、驱动器电路111、输入缓冲器112、电压源113、内存数组114、以及终端电阻器R11与R12。驱动器电路111之输入端耦接控制电路110，且其输出端耦接输入/输出接脚P11。输入缓冲器112之正输入端耦接输入/输出接脚P11。电压源113耦接输入缓冲器112之负输入端与内存装置11之接地电压GND11之间。终端电阻器R11耦接于内存装置11之操作电压VDD11与输入/输出接脚P11之间。终端电阻器R12耦接于输入/输出接脚P11与接地电压GND11之间。输入缓冲器112之输出端耦接控制电路110。根据内存装置11之结构，输入缓冲器112不仅通过终端电阻器R11耦接于操作电压VDD11，也通过终端电阻器R12耦接接地电压GND11。电压源113提供电压VR11(也称为晶粒上终端电压(on-die terminal voltage))，其等于操作电压VDD11之一半。在此实施例中，内存控制器10之操作电压VDD10等于内存装置11之操作电压VDD11，且内存控制器10之接地电压GND10等于内存装置11之接地电压GND11。在此实施例中，终端电阻器R11与R12之每一者为内存装置11之伪开漏极终端器(pseudo open drainterminator)。
参阅图1，当内存***1执行写入操作时，内存控制器10的前端电路100产生写入信号SW至驱动器电路101。驱动器电路101驱动写入信号SW，且通过输入/输出接脚P10将驱动后之写入信号SW提供至传输导线12。内存装置11之输入缓冲器112通过输入/输出接脚P11接收写入信号SW。输入缓冲器112将写入信号SW缓冲输出至控制电路110。控制电路110根据写入信号SW来执行存取操作，以将数据写入至内存数组114。如此一来，内存控制器10之驱动器电路101、传输导线12、以及内存装置11之输入缓冲器112形成一写入路径。
当内存***1执行读取操作时，控制电路110执行存取操作，以自内存数组114读取数据。控制电路110产生读取信号SR。驱动电路111驱动读取信号SR，且通过输入/输出接脚P11将驱动后读取信号SR提供至传输导线12。内存控制器10之输入缓冲器102通过输入/输出接脚P10接收读取信号SR。输入缓冲器102将读取信号SR缓冲输出至前端电路100。如此一来，内存装置11之驱动器电路111、传输导线12、以及内存控制器10之输入缓冲器102形成一读取路径。
在此实施例中，终端电阻器R10为内存控制器10之伪开漏极终端器。根据图1之结构，在内存控制器10中，由电压源103所提供之电压源VR10(也称为晶粒上终端电压)根据终端电阻器R10之电阻值所决定。电压VR10大于操作电压VDD10的一半(VR10>(1/2)*VDD10)。在一较佳实施例中，电压VR10等于操作电压VDD10的0.7倍(VR10＝0.7*VDD10)。参阅图1，仅具有一终端电阻器R10耦接于输入/输出接脚P10以及输入缓冲器102之正输入端之间，即，输入缓冲器102仅通过终端电阻器R10耦接电源104(即操作电压VDD10)。因此，在读取路径中所引起的静态电流减少。尤其是，当终端电阻器R10的电阻值等于60Ω时，在读取路径中不具有静态电流。
在一些实施例中，内存控制器10之终端电阻器耦接于输入/输出接脚P10与电源105之间。如图2所示，终端电阻器R10’耦接于输入/输出接脚P10与电源105中间(即接地电压GND10)。在图2之结构中，电压源103所提供之电压VR10小于操作电压VDD10的一半VR10<(1/2)*VDD10)。在一较佳实施例中，电压VR10等于操作电压VDD10的0.3倍(VR10＝0.3*VDD10)。参阅图2，输入缓冲器102仅通过终端电阻器R10’来耦接电源105，而在输入/输出接脚P10与电源104之间没有耦接任何电阻器。换句话说，输入缓冲器102仅通过在本身晶粒上的终端电阻器R10’来耦接接地电压GND10，而输入缓冲器102没有通过在本身晶粒上的电阻来耦接操作电压VDD10。在读取路径中所引起的静态电流因此而减少。尤其是，当终端电阻器R10’之电阻值等于60Ω时，在读取路径中不具有静态电流。

Claims (8)

1.一种内存***，包括：
一内存控制器，封装在一第一晶粒中，该内存控制器由第一电源以及第二电源供电，该第一电源包括第一电压节点，该第二电源包括第二电压节点，该内存控制器还包括：一第一输入/输出接脚；
一第一驱动器电路，耦接该第一输入/输出接脚，用以提供一写入信号至该第一输入/输出接脚；
一第一终端电阻器，耦接于该第一输入/输出接脚与该第一电压节点之间；以及
一第一输入缓冲器，耦接该第一输入/输出接脚，用以读取来自该第一输入/输出接脚之一读取信号；
其中，没有终端电阻耦接于该第一输入/输出接脚与该第二电压节点之间；以及
一内存装置，封装在一第二晶粒中，包括：
一第二输入/输出接脚，耦接该第一输入/输出接脚；
一内存数组，用以储存数据；
一控制电路，用以自该内存数组读取数据以产生读取信号，以及根据来自该内存控制器之写入信号将数据写入至该内存数组；
一第二驱动器电路，耦接该第二输入/输出接脚，用以驱动该读取信号，并将驱动后之该读取信号通过该第二输入/输出接脚提供至该第一输入/输出接脚；以及
一第二输入缓冲器，耦接该第二输入/输出接脚，用以读取来自该第二输入/输出接脚之该写入信号，且将该写入信号缓冲输出至该控制电路;
一第二终端电阻器，耦接该内存装置之一操作电压与该第二输入/输出接脚之间；以及
一第三终端电阻器，耦接该第二输入/输出接脚与该内存装置之一接地电压之间。
2.如权利要求1所述之内存***，其中，该内存控制器更包括一电压源，用于提供终端电压；
其中，该第一输入缓冲器具有耦接该第一输入/输出接脚之一正输入端以及耦接该电压源之一负输入端。
3.如权利要求2所述之内存***，其中，该第一电源通过该第一电压节点提供该内存控制器之一操作电压，且该电压源提供之一电压大于该内存控制器之该操作电压的一半。
4.如权利要求3所述之内存***，其中，该该第二电源通过该第二电压节点提供该内存控制器之一接地电压，且该电压源耦接于该输入缓冲器之该负输入端与该第二电压节点之间。
5.如权利要求2所述之内存***，其中，该第一电源通过该第一电压节点提供该内存控制器之一接地电压，且该电压源提供之一电压小于该内存控制器之一操作电压的一半。
6.如权利要求5所述之内存***，其中，该第二电源通过该第二电压节点提供该内存控制器之一操作电压，且该电压源耦接于该输入缓冲器之该负输入端与该第二电压节点之间。
7.如权利要求1所述之内存***，其中，该第一终端电阻器为一伪开漏极终端器。
8.如权利要求1所述之内存***，其中，该第二与第三终端电阻器之每一者为一伪开漏极终端器。
CN201210374729.6A 2011-10-11 2012-09-29 内存*** Active CN103092783B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201161545740P 2011-10-11 2011-10-11
US61/545,740 2011-10-11
US13/617,394 2012-09-14
US13/617,394 US8848462B2 (en) 2011-10-11 2012-09-14 Low power memory controllers

Publications (2)

Publication Number Publication Date
CN103092783A CN103092783A (zh) 2013-05-08
CN103092783B true CN103092783B (zh) 2015-10-28

Family

ID=48041986

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210374729.6A Active CN103092783B (zh) 2011-10-11 2012-09-29 内存***

Country Status (3)

Country Link
US (1) US8848462B2 (zh)
CN (1) CN103092783B (zh)
TW (1) TWI494943B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10109341B2 (en) * 2015-11-05 2018-10-23 Mediatek Inc. Memory capable of entering/exiting power down state during self-refresh period and associated memory controller and memory system
US10803926B2 (en) * 2018-12-31 2020-10-13 Micron Technology, Inc. Memory with on-die data transfer
US10762946B2 (en) 2018-12-31 2020-09-01 Micron Technology, Inc. Memory with partial array refresh
US11062755B2 (en) 2019-11-25 2021-07-13 Micron Technology, Inc. Memory with partial bank refresh

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1117614A (zh) * 1993-11-29 1996-02-28 富士通株式会社 电子***，半导体集成电路和终端装置
CN1294351A (zh) * 1999-10-27 2001-05-09 威盛电子股份有限公司 改善回振效应的输入/输出缓冲器
CN1296203A (zh) * 1999-11-15 2001-05-23 威盛电子股份有限公司 支持多种传输逻辑总线的输入输出缓冲器
CN100490011C (zh) * 2005-12-14 2009-05-20 钰创科技股份有限公司 用于动态随机存取内存(dram)局部字符线驱动器的电路

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6209071B1 (en) * 1996-05-07 2001-03-27 Rambus Inc. Asynchronous request/synchronous data dynamic random access memory
US6125419A (en) * 1996-06-13 2000-09-26 Hitachi, Ltd. Bus system, printed circuit board, signal transmission line, series circuit and memory module
US6777975B1 (en) * 1999-11-30 2004-08-17 Intel Corporation Input-output bus interface to bridge different process technologies
US6963218B1 (en) * 2002-08-09 2005-11-08 Xilinx, Inc. Bi-directional interface and communication link
KR100487138B1 (ko) * 2003-04-30 2005-05-04 주식회사 하이닉스반도체 입/출력 드라이버
US8335115B2 (en) * 2004-12-30 2012-12-18 Samsung Electronics Co., Ltd. Semiconductor memory module and semiconductor memory system having termination resistor units
US8692574B2 (en) * 2009-10-01 2014-04-08 Rambus Inc. Methods and systems for reducing supply and termination noise

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1117614A (zh) * 1993-11-29 1996-02-28 富士通株式会社 电子***，半导体集成电路和终端装置
CN1294351A (zh) * 1999-10-27 2001-05-09 威盛电子股份有限公司 改善回振效应的输入/输出缓冲器
CN1296203A (zh) * 1999-11-15 2001-05-23 威盛电子股份有限公司 支持多种传输逻辑总线的输入输出缓冲器
CN100490011C (zh) * 2005-12-14 2009-05-20 钰创科技股份有限公司 用于动态随机存取内存(dram)局部字符线驱动器的电路

Also Published As

Publication number Publication date
US20130088929A1 (en) 2013-04-11
US8848462B2 (en) 2014-09-30
TWI494943B (zh) 2015-08-01
TW201320099A (zh) 2013-05-16
CN103092783A (zh) 2013-05-08

Similar Documents

Publication Publication Date Title
CN100594550C (zh) 用于降低单片直流电源的片上终接电路、方法及存储***
EP1999602B1 (en) Integrated circuit with graduated on-die termination
JP5235036B2 (ja) 差動式オンライン終端
JP5130792B2 (ja) 半導体集積回路およびシステム
CN101529521A (zh) 具有改善的写入操作的二端口sram
US7804734B2 (en) Data strobe buffer and memory system including the same
US20070008763A1 (en) Memory module and memory system having the same
CN103092783B (zh) 内存***
US7869300B2 (en) Memory device control for self-refresh mode
WO2014193574A1 (en) Buffer circuit with data bit inversion
CN104637532A (zh) Sram存储单元阵列、sram存储器及其控制方法
US20080031073A1 (en) Memory Module and Method for Operating the Same
US20070205805A1 (en) Electrical system including driver that provides a first drive strength and a second drive strength
US7636266B2 (en) Semiconductor memory apparatus capable of writing data at high speed
JP4109841B2 (ja) 半導体集積回路装置および半導体機器システム
JP4408366B2 (ja) 半導体記憶装置
US20100161874A1 (en) Multiple slot memory system
US8952718B2 (en) Termination circuit and DC balance method thereof
CN103257926A (zh) 在性能增强模式下由串行闪存与存储器控制器执行的方法
US20240194240A1 (en) Memory device
CN109979502B (zh) 动态随机存取存储器
CN103064801B (zh) 终端电路、存储器***以及直流平衡方法
US20130107643A1 (en) Semiconductor memory device and driving method thereof
CN101894583B (zh) 节省电路面积的记忆单元
US20150117121A1 (en) Semiconductor memory apparatus and data storage and power consumption

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20211221

Address after: Illinois, America

Patentee after: Fortieth floor Co.

Address before: China Taiwan Hsinchu Science Park Hsinchu city Dusing a road No.

Patentee before: MEDIATEK Inc.

TR01 Transfer of patent right