TWI494943B - 記憶體控制器以及記憶體系統 - Google Patents

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Description

記憶體控制器以及記憶體系統
本發明係有關於一種記憶體控制器，特別是有關於一種低功率雙倍資料速率(double data rate，DDR)記憶體控制器。
一般而言，在雙倍資料速率(double data rate，DDR)記憶體系統中，例如DDR動態隨機存取記憶體(dynamic random access memory，DRAM)系統，包括記憶體控制器之主要晶粒以及包括DRAM裝置之記憶體裝置各具有一組串聯於各自操作電壓與接地電壓之間的兩終端電阻器，其用於雙向傳輸之一輸入/輸出接腳，而兩終端電阻之間的共同點則耦接此輸入/輸出接腳。對於主要晶粒以及記憶體控制器中每一者而言，各自的晶粒上終端電壓(on-die terminal voltage)等於各自操作電壓的一半。在此結構下，發生了靜態功率消耗。舉例來說，在DDR3 1.5V/240Ω系列之DRAM系統中，對於讀取與寫入路徑之每一者而言，每一位元具有6.25mA之靜態電流。在DDR3 1.8V/30Ω系列之DRAM系統中，對於讀取與寫入路徑之每一者而言，每一位元具有6mA之靜態電流。在近年中，低功率變為DRAM的需求。因此，在DRAM系統中引起的靜態電流可減少，以實現低功率需求。
因此，期望提供一種能引起低靜態電流之低功率記憶體控制器。
本發明提供一種記憶體控制器。此記憶體控制器由第一電源以及第二電源供電，且其包括輸入/輸出接腳、驅動器電路、終端電阻器、以及輸入緩衝器。驅動器電路耦接輸入/輸出接腳，用以提供寫入信號至輸入/輸出接腳。終端電阻器耦接於輸入/輸出接腳與第一電源之間。輸入緩衝器耦接輸入/輸出接腳，用以讀取來自輸入/輸出接腳之讀取信號。沒有終端電阻耦接於輸入/輸出接腳與第二電源之間。
本發明提供一種記憶體系統。此記憶體系統包括記憶體控制器以及記憶體裝置。記憶體控制器封裝在第一晶粒中，且由第一電源以及第二電源供電。記憶體控制器包括第一輸入/輸出接腳、第一驅動器電路、第一終端電阻器、以及第一輸入緩衝器。第一驅動器電路耦接第一輸入/輸出接腳，用以提供寫入信號至第一輸入/輸出接腳。第一終端電阻器耦接於第一輸入/輸出接腳與第一電源之間。第一輸入緩衝器耦接第一輸入/輸出接腳，用以讀取來自第一輸入/輸出接腳之讀取信號。沒有終端電阻耦接於第一輸入/輸出接腳與第二電源之間。
記憶體裝置封裝在第二晶粒中，且包括、第二輸入/輸出接腳、記憶體陣列、控制電路、第二驅動器電路、以及第二輸入緩衝器。第二輸入/輸出接腳耦接第一輸入/輸出接腳。記憶體陣列用以儲存資料。控制電路用以存取記憶體陣列。第二驅動器電路耦接第二輸入/輸出接腳。控制電路自記憶體陣列讀取資料以產生讀取信號，且第二驅動器電 路驅動讀取信號並將驅動後之讀取信號提供至第二輸入/輸出接腳。第二輸入緩衝器耦接第二輸入/輸出接腳，用以讀取來自第二輸入/輸出接腳之寫入信號，且將寫入信號緩衝輸出至控制電路。控制電路根據該寫入信號將資料寫入至記憶體陣列。
為使本發明之上述目的、特徵和優點能更明顯易懂，下文特舉一較佳實施例，並配合所附圖式，作詳細說明如下。
第1圖係表示根據本發明實施例之記憶體系統1。參閱第1圖，記憶體系統1包括記憶體控制器10以及記憶體裝置11。在此實施例中，記憶體系統1為雙倍資料速率動態隨機存取記憶體(double data rate dynamic random access memory，DRAM DDR)系統。記憶體控制器10(例如SR控制器)。舉例來說，記憶體控制器10封裝在作為主晶粒之一晶粒中，，且記憶體裝置11封裝在做為記憶體晶粒之另一晶粒中。記憶體控制器10由兩電源104與105來供電。其中一電源104提供記憶體控制器10之操作電壓VDD10，而另一電源105提供記憶體控制器10之接地電壓GND10。記憶體控制器10之輸入/輸出接腳P10耦接透過傳送導線12耦接記憶體裝置11之輸入/輸出接腳P11。記憶體控制器10包括前端電路100、驅動器電路101、輸入緩衝器102、電壓源103、以及終端電阻R10。驅動器電路101耦接前端電路100，且其輸出端耦接輸入/輸出接腳 P10。輸入緩衝器102之正輸入端耦接輸入/輸出接腳P10。電壓源103耦接於輸入緩衝器102之負輸入端與電壓源105(即接地電壓GND10)之間。終端電阻器R10耦接於電壓源104(即操作電壓VDD10)與輸入/輸出接腳P10之間。輸入緩衝器102之輸出端耦接前端電路100。根據記憶體控制器10之結構，輸入緩衝器102僅透過在本身晶粒上的終端電阻R10來耦接電源104，而在輸入/輸出接腳P10與電源105之間沒有耦接任何電阻器。換句話說，輸入緩衝器102僅透過在本身晶粒上的終端電阻R10來耦接操作電壓VDD10，而輸入緩衝器102沒有透過在本身晶粒上的電阻來耦接接地電壓GND10。
記憶體裝置11包括控制電路110、驅動器電路111、輸入緩衝器112、電壓源113、記憶體陣列114、以及終端電阻器R11與R12。驅動器電路111之輸入端耦接控制電路110，且其輸出端耦接輸入/輸出接腳P11。輸入緩衝器112之正輸入端耦接輸入/輸出接腳P11。電壓源113耦接輸入緩衝器112之負輸入端與記憶體裝置11之接地電壓GND11之間。終端電阻器R11耦接於記憶體裝置11之操作電壓VDD11與輸入/輸出接腳P11之間。終端電阻器R12耦接於輸入/輸出接腳P11與接地電壓GND11之間。輸入緩衝器112之輸出端耦接控制電路110。根據記憶體裝置11之結構，輸入緩衝器112不僅透過終端電阻器R11耦接操作電壓VDD11，也透過終端電阻器R12耦接接地電壓GND11。電壓源113提供電壓VR11(也稱為晶粒上終端電壓(on-die terminal voltage))，其等於操作電壓VDD11 之一半。在此實施例中，記憶體控制器10之操作電壓VDD10等於記憶體裝置11之操作電壓VDD11，且記憶控制器10之接地電壓GND10等於記憶體裝置11之接地電壓GND11。在此實施例中，終端電壓R11與R12之每一者為記憶體裝置11之偽開汲極終端器(pseudo open drain terminator)。
參閱第1圖，當記憶體系統11執行寫入操作時，前端電路100產生寫入信號SW至驅動器電路101。驅動器電路101驅動寫入信號SW，且透過輸入/輸出接腳P10將驅動後之寫入信號SW提供至傳輸導線12。記憶體裝置11之輸入緩衝器112透過輸入/輸出接腳P11接收寫入信號SW。輸入緩衝器112將寫入信號SW緩衝輸出至控制電路110。控制電路110根據寫入信號SW來執行存取操作，以將資料寫入至記憶體陣列114。如此一來，記憶體控制器10之驅動器電路101、傳輸導線12、以及記憶體裝置11之輸入緩衝器112形成一寫入路徑。
當記憶體系統1執行讀取操作時，控制電路110執行存取操作，以自記憶體陣列114讀取資料。控制電路110產生讀取信號SR。驅動電路111驅動讀取信號SR，且透過輸入/輸出接腳P11將驅動後讀出信號SR提供至傳輸導線12。記憶體控制器10之輸入緩衝器102透過輸入/輸出接腳P10接收讀出信號SR。輸入緩衝器102將讀出信號SR緩衝輸出至前端電路100。如此一來，記憶體裝置11之驅動器電路111、傳輸導線12、以及記憶體控制器10之輸入緩衝器102形成一讀出路徑。
在此實施例中，終端電阻器R10為記憶體控制器10之偽開汲極終端器。根據第1圖之結構，在記憶體控制器10中，由電壓源103所提供之電壓源VR10(也稱為晶粒上終端電壓)係根據終端電阻器R10之電阻值所決定。電壓VR10大於操作電壓VDD10的一半(VR10>1/2xVDD10)。在一較佳實施例中，電壓VR10等於操作電壓VDD10的0.7倍(VR10=0.7xVDD10)。參閱第1圖，僅具有耦接一終端電阻器R10耦接輸入/輸出接腳P10以及輸入緩衝器102之正輸入端，即是，輸入緩衝器102僅透過終端電阻器R10耦接電源104(即操作電壓VDD10)。因此，在讀取路徑中所引起的靜態電流減少。尤其是，當終端電阻器R10之電阻值等於60Ω時，在讀取路徑中不具有靜態電流。
在一些實施例中，記憶體控制器10之終端電阻器係耦接於輸入/輸出接腳P10與電源105之間。如第2圖所示，終端電阻R10’接於輸入/輸出接腳P10與電源105中間(即接地電壓GND10)。在第2圖之結構中，電壓源103所提供之電壓VR10小於操作電壓VDD10的一半VR10<1/2xVDD10)。在一較佳實施例中，電壓VR10等於操作電壓VDD10的0.3倍(VR10=0.3xVDD10)。參閱第2圖，輸入緩衝器102僅透過終端電阻R10’來耦接電源105，而在輸入/輸出接腳P10與電源104之間沒有耦接任何電阻器。換句話說，輸入緩衝器102僅透過在本身晶粒上的終端電阻R10’來耦接接地電壓GND10，而輸入緩衝器102沒有透過在本身晶粒上的電阻來耦接操作電壓 VDD10。在讀取路徑中所引起的靜態電流因此而減少。尤其是，當終端電阻器R10’之電阻值等於60Ω時，在讀取路徑中不具有靜態電流。
本發明雖以較佳實施例揭露如上，然其並非用以限定本發明的範圍，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可做些許的更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
1‧‧‧記憶體系統
10‧‧‧記憶體控制器
11‧‧‧記憶體裝置
12‧‧‧導線
100‧‧‧前端電路
101‧‧‧驅動器電路
102‧‧‧輸入緩衝器
103‧‧‧電壓源
104、105‧‧‧電源
110‧‧‧控制電路
111‧‧‧驅動器電路
112‧‧‧輸入緩衝器
113‧‧‧電壓源
114‧‧‧記憶體陣列
GND10、GND11‧‧‧接地電壓
P10、P11‧‧‧輸入/輸出接腳
R10、R10’、R11、R12‧‧‧終端電阻器
SR‧‧‧讀取信號
SW‧‧‧寫入信號
VDD10、VDD11‧‧‧操作電壓
VR10、VR11‧‧‧電壓
第1圖表示根據本發明一實施例之記憶體系統；以及第2圖表示根據本發明另一實施例之記憶體系統。
1‧‧‧記憶體系統
10‧‧‧記憶體控制器
11‧‧‧記憶體裝置
12‧‧‧導線
100‧‧‧前端電路
101‧‧‧驅動器電路
102‧‧‧輸入緩衝器
103‧‧‧電壓源
104、105‧‧‧電源
110‧‧‧控制電路
111‧‧‧驅動器電路
112‧‧‧輸入緩衝器
113‧‧‧電壓源
114‧‧‧記憶體陣列
GND10、GND11‧‧‧接地電壓
P10、P11‧‧‧輸入/輸出接腳
R10、R11、R12‧‧‧終端電阻器
SR‧‧‧讀取信號
SW‧‧‧寫入信號
VDD10、VDD11‧‧‧操作電壓
VR10、VR11‧‧‧電壓

Claims (10)

  1. 一種記憶體系統，包括：一記憶體控制器，封裝在一第一晶粒中，且由一第一電源以及一第二電源供電，其中，該記憶體控制器包括：一第一輸入/輸出接腳；一第一驅動器電路，耦接該第一輸入/輸出接腳，用以提供一寫入信號至該第一輸入/輸出接腳；一第一終端電阻器，耦接於該第一輸入/輸出接腳與該第一電源之間；以及一第一輸入緩衝器，耦接該第一輸入/輸出接腳，用以讀取來自該第一輸入/輸出接腳之一讀取信號；其中，沒有終端電阻耦接於該第一輸入/輸出接腳與該第二電源之間；以及一記憶體裝置，封裝在一第二晶粒中，包括：一第二輸入/輸出接腳，耦接該第一輸入/輸出接腳；一記憶體陣列，用以儲存資料；一控制電路，用以存取該記憶體陣列；一第二驅動器電路，耦接該第二輸入/輸出接腳，其中，該控制電路自該記憶體陣列讀取資料以產生讀取信號，且該第二驅動器電路驅動該讀取信號並將驅動後之該讀取信號提供至該第二輸入/輸出接腳；以及一第二輸入緩衝器，耦接該第二輸入/輸出接腳，用以讀取來自該第二輸入/輸出接腳之寫入信號，且將該寫入信號緩衝輸出至該控制電路，其中，該控制電路根據該寫入信號將資料寫入至該記憶體陣列； 該記憶體裝置更包括：一第二終端電阻，耦接該記憶體裝置之一操作電壓與該第二輸入/輸出接腳之間；以及一第三終端電阻，耦接該第二輸入/輸出接腳之間與該記憶體裝置之一接地電壓之間。
  2. 如申請專利範圍第1項所述之記憶體系統，其中，該第一電源提供該記憶體控制器之一操作電壓，且該第二電源提供該記憶體控制器之一接地電壓。
  3. 如申請專利範圍第1項所述之記憶體系統，其中，該第一電源提供該記憶體控制器之一接地電壓，且該第二電源提供該記憶體控制器之一操作電壓。
  4. 如申請專利範圍第1或2項所述之記憶體系統，其中，該記憶體控制器更包括一電壓源；其中，該第一輸入緩衝器具有耦接該第一輸入/輸出接腳之一正輸入端以及耦接該電壓源之一負輸入端。
  5. 如申請專利範圍第4項所述之記憶體系統，其中，當該第一電源提供該記憶體控制器之一操作電壓時，該電壓源提供之一電壓大於該記憶體控制器之該操作電壓的一半。
  6. 如申請專利範圍第5項所述之記憶體系統，其中，當該第二電源提供該記憶體控制器之一接地電壓時，該電壓源耦接於該輸入緩衝器之該負輸入端與該第二電源之間。
  7. 如申請專利範圍第4項所述之記憶體系統，其中，當該第一電源提供該記憶體控制器之一接地電壓時，該電 壓源提供之一電壓小於該記憶體控制器之一操作電壓的一半。
  8. 如申請專利範圍第7項所述之記憶體系統，其中，當該第二電源提供該記憶體控制器之一操作電壓時，該電壓源耦接於該輸入緩衝器之該負輸入端與該第一電源之間。
  9. 如申請專利範圍第1項所述之記憶體系統，其中，該第一終端電阻器為一偽開汲極終端器。
  10. 如申請專利範圍第1項所述之記憶體系統，其中，該第一與第二終端電阻器之每一者為一偽開汲極終端器。
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