JP5235036B2 - 差動式オンライン終端 - Google Patents

Description

背景
コンピュータ、サーバ、及び他のコンピュータによる通信手段、記憶装置、及び電子機器内のメモリが、高められた速度及び性能に向けて発展してくるにつれ、メモリ電力消費もまた増加してきた。新世代のメモリ技術は、電力を減少させることのゴールと共に、より低い電圧を実現させるが、デバイスの発展及び技法は、将来のシステム内において電力引き込み（power draw）を低減させることが求められる。

ダイナミックランダムアクセスメモリ（ＤＲＡＭ）における旧世代から新世代への、電力引き込み（power draw）を低減させるための最も単純な慣習的なアプローチは、より低い電圧にすることである。例えば、メモリクラス・ダブルデータレート１（ＤＤＲ１）は、Ｖ_ＤＤ正電力電圧源レール用に２．５Ｖを使用し、クラスＤＤＲ２は、１．８Ｖを使用し、及びクラスＤＤＲ３は、１．５Ｖを使用する。同一の技術内においてでさえ、頻繁に、より低い電圧グレードが採用される。例えば、ＤＤＲ２標準規格は、導入時にはもともと１．８Ｖであった。電子素子技術連合評議会（ＪＥＤＥＣ）は、現在、ＤＤＲ２を、１．５Ｖ仕様に発展させている。供給電圧の低減は、電力消費を低減させるための効果的な一方法とすることができるが、頻繁に、より高い電流要件で供給者が補う必要がある。電圧を、ある技術内において低くすることは、全く後方（又は下位）互換性がないコントローラ変更を必要とする可能性があり、従って、より低い電圧の部品を利用するために、新規のサブシステム設計が必要とされる可能性がある。

従来のＤＲＡＭｓ及びメモリコントローラは、全てのデータ線及びストローブ線を終端するために、内部プルアップ及びプルダウン抵抗を用いる。標準値は、１００オームプルアップ及び１００オームプルダウンであるが、他の値も利用可能である。終端レールは、Ｖ_ＤＤ及びＧＮＤである。図４は、オンチップ（ダイ）シングルエンド終端（ＯＤＴ）回路構成の一例を示す。

概要
メモリデバイス及びシステムの実施形態には、信号線に対するオンチップ（ダイ）終端が組み込まれている。メモリデバイスは、集積回路チップ（ダイ）を備える。該集積回路チップ（ダイ）は、１対の入力信号を提供する１対の入力信号ピンと、該入力信号ピンの該対間に結合されるオンチップ（ダイ）終端回路とを備え、該オンチップ終端回路は、該１対の入力信号を差動式に終端させる。

信号線に対するオンチップ終端が組み込まれたメモリデバイスの実施形態を表す概略ブロック及び回路図を示す図である。 信号線に対するオンチップ終端が組み込まれたメモリデバイスの実施形態を表す概略ブロック及び回路図を示す図である。 図２Ａ及び図２Ｂは、メモリ信号線に対するオンチップ終端を利用するシステムの一実施形態を表す概略ブロック及び回路図を示す図である。 信号線に対する差動式オンチップ終端を利用するメモリ装置を製造するための一方法の一実施形態及び態様を表すフローチャートを示す図である。 オンチップシングルエンド終端（ＯＤＴ）回路構成の一例を表す図である。

本発明の実施形態は、構造と動作方法との両方に関するものであり、該構造及び動作方法は、以下の説明及び添付図面を参照することによって、最も良く理解され得る。

詳細な説明
システム、メモリデバイス、及び関連した製造方法の実施形態は、メモリコントローラ実現形態、ダイナミックランダムアクセスメモリ（ＤＲＡＭｓ）、デュアルインラインメモリモジュール（ＤＩＭＭｓ）、及びこれらに類するものを含むコントローラ及びメモリデバイス内のストローブ線などの信号線に対する差動式オンチップ（ダイ）終端の使用を可能にする。

ＤＲＡＭｓ、メモリコントローラ、及びこれらに類するものなどのメモリデバイスを、差動式終端用に構成することができる。差動式オンチップ（ダイ）終端を有したメモリデバイスは、（シングルエンド終端を用いる）従来のメモリデバイスを、メモリサブシステムに節電を行わせることを可能にすることによって、及び、真の差動信号により得られる利点によって、改善する。

コントローラとＤＲＡＭｓとの間のＶＤＤレール上の電圧変動に対する耐性を提供するシステム及びメモリデバイスが、本明細書内において開示されている。そのストローブは、Ｖ_ＲＥＦレールに対して基準がとられるのではなく、真に差動的である。

図１Ａを参照すると、概略ブロック及び回路図は、信号線に対するオンチップ（ダイ）終端が組み込まれたメモリデバイス１００の一実施形態を表している。メモリデバイス１００は、集積回路チップ（ダイ）１０２を備える。該集積回路チップ（ダイ）１０２は、１対の入力信号を提供する１対の入力信号ピン１０４と、該入力信号ピン１０４の対間に結合されるオンチップ（ダイ）終端回路１０６とを備え、該オンチップ終端回路１０６は、該１対の入力信号を差動式に終端する。

その例示的な実施態様において、オンチップ終端回路１０６には、オンチップ終端抵抗１０８と、第１及び第２のスイッチ１１０とを含めることができ、該第１及び第２のスイッチ１１０はそれぞれ、該終端抵抗１０８を、１対の入力信号ピン１０４にスイッチ可能に結合する。制御信号ノード１１２が、オンチップ終端を制御するために第１及び第２のスイッチ１１０に結合されている。

集積回路チップ１０２には、１対の入力バッファ１１４を更に含めることができ、該１対の入力バッファ１１４は、それぞれ、１対の入力信号ピン１０４に結合される。オンチップ終端回路１０６は、入力バッファ１１４と入力信号ピン１０４との間のノードに結合され得る。

様々な実施形態において、入力信号ピン１０４は、データ（ＤＱ）ピンか、データストローブ（ＤＱＳ）ピンか、読み出しストローブ（ＲＤＱＳ）ピンか、データマスク（ＤＭ）ピンか、又は任意の他の信号ピンとして実現され得る。

メモリデバイス１００は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）か、メモリコントローラか、メモリモジュールか、又はこれらに類するもののような任意の適合可能なメモリ装置とすることができる。

差動式オンチップ終端回路の機能性を、図４内に示されたシングルエンドオンチップ（ダイ）終端（ＯＤＴ）回路構成の機能性と対比することができる。シングルエンド構成において、終端がアクティブにされる時には、各信号線は、次いで、もしもその線がトライステートにされている場合には、ＶＤＤレールから最低限の（Ｖ^２）／（Ｒ_ｕｐ＋Ｒ_ｄｏｗｎ）電力を引き込むことになり、及び、もしもそのレールがハイか又はローである場合には、最大限の（Ｖ^２）／（Ｒ_{ｕｐ＿ｏｒ＿ｄｏｗｎ}）電力を引き込むことになる。ＤＲＲ２について、１００オーム終端値を仮定すると、これは、トライステートにされている間は、信号線当りに、（１．８＾２）／（２００）＝１６．２ｍＷであり、信号がハイか又はローに駆動されている時には、最大３２．４ｍＷまでである。

図１Ａ内に示された差動式オンチップ終端回路に関して、線（例えば、ＤＱＳ信号線）がトライステートにされている場合には、Ｖ_ＤＤレールから電流は引き込まれない。信号線が駆動される時には、電力引き込みは、（Ｖ^２）（Ｒ_ｄｉｆｆ）すなわち（１．８^２）／１００＝３２．４ｍＷである。その結果は、シングルエンド終端のケースと同じであるように思えるが、その違いは、３２．４ｍＷが、１つの信号でなく２つの信号についてであるということである。従って、信号当りの電力引き込みは、差動式終端のケースの場合は、わずかに１６．２ｍＷである。信号当りの全省電力は、ＤＱＳ信号線当り、１６．２ｍＷである。３６本のＤＱＳ信号線を有したシステム又はメモリデバイスでは、４つの広域ＤＲＡＭｓを用いているＤＩＭＭ上に１８個の差動対の特定例において、ＤＤＲ２ ＤＩＭＭ上の全省電力は、５８３ｍＷである。

この例示的な差動式終端は、従って、駆動線を終端する時には、シングルエンド終端と比較して、約５０％の電力を節約することができる。実際には、節約の大部分は、結果が生じることが期待される。何故ならば、トライステート時のシングルエンド終端の場合の著しい電力引き込みと比較して、線がトライステートにされる時に電力が引き込まれる終端はないからである。バスがアイドルである時には常に、差動線はトライステートにされており、任意のシングルエンド終端は電力を使用することになる。バスアイドル時間は共通であるので、差動式終端を有するシステムの場合の省電力は、かなりのものとなる可能性がある。例えば、典型的なシステムは、６０％のアイドル時間を有する可能性があるが、より小さな及びより大きなアイドル時間割合いが期待される。従って、差動式終端は、５０％の最小省電力を達成するよう期待される。線がトライステートにされる場合の任意のアイドル時間は、更によりいっそう多くの電力を節約する。従って、異なる動作態様について電力が節約され、それらは具体的には、駆動線を終端することに関する節電、バスアイドル時間に関する節電である。

全システム節約（トータルシステムセービング）は若干より複雑であり、システムコンンフィギュレーションとアクセススキームとに依存する。幾つかのシステムでは、全てのトランザクション中に、全てのＤＩＭＭｓが必ずしも終端されるとは限らない。

１つの例示的なサーバでは、完全に負荷が掛けられる時には、各チャンネル上に３つのＤＩＭＭｓが組み込まれるが、該３つのＤＩＭＭｓのうちの２つのＤＩＭＭｓだけが終端される。別の例示的なサーバは、チャンネル上に４つまでのＤＩＭＭｓを有することが可能であり、このケースでは、４つのＤＩＭＭｓのうちの３つのＤＩＭＭｓが終端される。

１つの例示的なサーバにおいて、２ランクＤＩＭＭの両ランクが終端され、これにより、終端当りのＤＩＭＭの節電が２倍になる。従って、４８個の２ランクＤＩＭＭｓを有した完全に負荷が掛けられたシステムの全省電力は、４８×（２／３）×２×５８３ｍＷ＝３７．３Ｗである。３８０Ｗの全システム電源能力と比較すると、電力要件（電力要求値）の低減は約１０パーセントである。

別の例では、第１ランクのＤＩＭＭのみが常に終端され、全省電力は、６４×（３／４）×５８３ｍＷ＝２８．０Ｗである。６４０Ｗの全システム電源能力と比較すると、その結果は、電力要件（電力要求値）における、４．４％の低減である。

その例は、差動式オンチップ終端における実現可能な省電力を推定するために示されており、様々な設計要因に基づき、より少ないか又はより多い改善を結果として生じさせることが可能である。

差動式オンチップ終端は、ストローブ線とデータ線とに対して異なるドライバを使用する将来のＤＲＡＭ技術に対する電力要件（電力要求値）において、より多くの低減でさえも結果として生じさせることが可能である。現在の技術は、ストローブ線とデータ線との両方に対して同じドライバを使用する。

図１Ｂを参照すると、デバイスのストローブ線に対するオンチップ終端が組み込まれたメモリデバイス１００の一実施形態を、概略ブロック及び回路図が表している。オンチップ終端回路１０６は、メモリデバイス１００内においてストローブ線に対する差動式オンチップ終端を提供することができる。集積回路チップ（ダイ）１０２は、１対の入力ストローブ信号を提供する、１対の入力ストローブピン１０４Ｓを備える。該入力ストローブピン１０４Ｓの対間に結合されるオンチップ終端回路１０６は、該１対のストローブ信号を差動式に終端させる。

入力ストローブピン１０４Ｓは、データストローブ（ＤＱＳ）ピンか、読み出しストローブ（ＲＤＱＳ）ピンか、又は任意のストローブピンとして実現され得る。

図２Ａ及び図２Ｂを参照すると、メモリ信号線に対するオンチップ終端を用いるシステム２２０の一実施形態を、概略ブロック及び回路図が示している。システム２２０は、プロセッサ２２２と、少なくとも１つのメモリデバイス２００とを備える。図２Ｂ内の挿入部に示されているメモリデバイス２００は、１つか又は複数の集積回路チップ２０２を備える。集積回路チップ２０２は、複数の入力信号を提供する複数の入力信号ピン２０４と、入力信号ピン２０４の対間に結合される１つか又は複数のオンチップ終端回路２０６とを備える。該１つか又は複数のオンチップ終端回路２０６は、入力信号の対を差動式に終端させる。

オンチップ終端回路２０６は、オンチップ終端レジスタ２０８及びスイッチ２１０として構成され得る。該スイッチ２１０は、該終端レジスタ２０８を、入力信号ピン２０４の対に選択的に結合させる。制御信号ノード２１２が、オンチップ終端を制御するためにスイッチ２１０に結合されている。集積回路チップ２０２にはまた、入力信号ピン２０４に結合された入力バッファ２１４を含めることもできる。オンチップ終端回路２０６は、入力バッファ２１４と入力信号ピン２０４との間のノードに結合され得る。

差動式終端がデータ及び他の信号に対して提供される構成に関して、ストローブ信号に加えて、入力信号ピン２０４は、データ（ＤＱ）ピンか、データストローブ（ＤＱＳ）ピンか、読み出しストローブ（ＲＤＱＳ）ピンか、データマスク（ＤＭ）ピンか、又は任意の他の適合可能な信号ピンとして実現され得る。

適合可能なメモリデバイス２００の例には、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）か、メモリコントローラか、デュアルインラインメモリモジュール（ＤＩＭＭ）か、シングルインラインメモリモジュール（ＳＩＭＭ）か、又は他のものを含めることができる。

幾つかの構成では、メモリデバイス内及びコントローラ内において差動式オンライン終端がストローブ線に提供され得る。例えば、オンチップ終端回路２０６は、メモリデバイス２００内においてストローブ線に対する差動式オンチップ終端を提供することができ、該ストローブ線は、１対の入力ストローブ信号を提供する１対の入力ストローブピン２０４として構成され得る。入力ストローブピン２０４の対間に結合されるオンチップ終端回路２０６は、該１対のストローブ信号を差動式に終端させる。適合可能な入力ストローブピン２０４は、データストローブ（ＤＱＳ）ピンか、読み出しストローブ（ＲＤＱＳ）ピンか、又は任意のストローブピンとすることができる。

図３を参照すると、信号線に対する差動式オンチップ終端を用いるメモリ装置を製造するための方法の一実施形態及び態様を、フローチャートが示している。メモリ装置を製造するための該方法（３００）は、集積回路チップ（ダイ）を組み立て（３０２）、及び、１対の入力信号を提供する少なくとも１対の入力信号ピンを、集積回路チップ上に形成する（３０４）、ことを含む。入力信号ピンの対間に結合される１つか又は複数のオンチップ終端回路が、形成される（３０６）。該オンチップ終端回路（複数可）は、入力信号の対を差動式に終端する。

メモリデバイス及びシステムの差動式オンチップ終端は、Ｖ_ＤＤ電圧レベルとは無関係に、及び、終端設定（例えば、終端が、持続性であるか又は動的であるかどうか）とは無関係に、電力要件（電力要求値）の低減を容易にする（終端モードとは無関係に、データバスの利用がより多い時には、より多くの電力が節約されるということが考慮に入れられる）。真に差動式の終端によって、ＤＲＡＭにおける信号レベルが変化する場合に、メモリデバイスは、コントローラと後方（又は下位）互換性があるのままになる。その例示的な差動式オンチップ終端構成は、差動ストローブ線を終端するために使用されるオンチップ終端レジスタの数を４つから１つに低減させる。

本明細書内において使用されている可能性のある用語「実質的に」か、「本質的に」か、又は「約」は、その対応する用語に対する工業界で容認された許容誤差に関するものである。そのような工業界で容認された許容誤差は、１パーセント未満〜２０パーセントまでの範囲にわたり、機能性、値、プロセス変動、サイズ、動作速度、及びこれらに類するものに対応する（但しこれらに限定されない）。本明細書内において使用されている可能がある用語「結合される」は、直接結合（直接的な結合）と、別の構成要素か、素子か、回路か、又はモジュールを介した間接結合（間接的な結合）とを含み、ここで、間接結合については、その介在する構成要素か、素子か、回路か、又はモジュールは、信号の情報を変更しないが、その電流レベル、電圧レベル、及び／又は電力レベルを調整する場合がある。推定される結合は、例えば、推定により１つの要素が別の要素に結合される場合には、「結合される」場合と同様の手法で２つの要素間を直接的に及び間接的に結合することを含む。

例示的なブロック図及びフローチャートは、製造プロセス中の処理ステップか又はブロックを表している。その特定の例は、特定の処理ステップか又は作用を例示しているが、多くの代替の実施態様も実現可能であり、シンプルな設計を選択することによって通常なされる。作用及びステップは、機能、目的、標準規格に対する適合、レガシー構成、及びこれらに類するものの考慮事項に基づいて、本明細書内の特定の説明とは異なる順序で実行され得る。

本開示は、様々な実施形態を説明しているが、これらの実施形態は、例示的なものとして理解されるべきであり、特許請求の範囲を限定しない。記載された実施形態における多くの変形形態、修正、追加、及び改善が可能である。例えば、本明細書内において開示した構成及び方法を提供するための必要なステップを、当業者は容易に実現するであろうし、及び、処理パラメータ、材料、及び寸法は、単なる例示を目的として付与されているということを当業者は理解するであろう。パラメータ、材料、及び寸法は、特許請求の範囲内におけるものである所望の構成並びに修正を達成するために変更され得る。本明細書内において開示した実施形態の変形形態及び修正は、添付の特許請求の範囲内にあるまま、実施され得る。

Claims (11)

1. メモリ装置であって、
   メモリデバイスのデータ信号線及びストローブ信号線がオンチップ差動終端されるように構成されたメモリデバイス
   を備え、
   前記メモリデバイスが、
   第１の集積回路チップであって、
   前記データ信号線からの１対の入力データ信号を提供する１対の入力データ信号ピンと、
   前記入力データ信号ピンの対間に結合される第１のオンチップ終端回路であって、前記１対の入力データ信号を差動式に終端する、第１のオンチップ終端回路
   とを含むことからなる、第１の集積回路チップと、
   第２の集積回路チップであって、
   前記ストローブ信号線からの１対の入力ストローブ信号を提供する１対の入力ストローブ信号ピンと、
   前記入力ストローブ信号ピンの対間に結合される第２のオンチップ終端回路であって、前記１対の入力ストローブ信号を差動式に終端する、第２のオンチップ終端回路
   とを含むことからなる、第２の集積回路チップ
   とを含み、
   前記第１及び第２のオンチップ終端回路により、前記メモリデバイスによる電力引き込みが低減されることからなる、メモリ装置。
2. 前記第１のオンチップ終端回路が、
   前記データ信号線に対する第１のオンチップ終端抵抗と、
   第１及び第２のスイッチであって、該第１及び第２のスイッチの各々が、前記第１のオンチップ終端抵抗を、前記入力データ信号ピンの対に対してスイッチ可能に結合させることからなる、第１及び第２のスイッチと、
   前記データ信号線に対するオンチップ終端を制御するための、前記第１及び第２のスイッチに結合された第１の制御信号ノード
   とを更に含み、及び、
   前記第２のオンチップ終端回路が、
   前記ストローブ信号線に対する第２のオンチップ終端抵抗と、
   第３及び第４のスイッチであって、該第３及び第４のスイッチの各々が、前記第２のオンチップ終端抵抗を、前記入力ストローブ信号ピンの対に対してスイッチ可能に結合させることからなる、第３及び第４のスイッチと、
   前記ストローブ信号線に対するオンチップ終端を制御するための、前記第３及び第４のスイッチに結合された第２の制御信号ノード
   とを更に含むことからなる、請求項１に記載のメモリ装置。
3. 前記第１の集積回路チップが、
   第１の１対の入力バッファであって、該入力バッファの各々が、前記入力データ信号ピンの対に結合されており、前記第１のオンチップ終端回路が、該入力バッファと前記入力データ信号ピンとの間のノードに結合されていることからなる、第１の１対の入力バッファ
   を更に含み、及び、
   前記第２の集積回路チップが、
   第２の１対の入力バッファであって、該入力バッファの各々が、前記入力ストローブ信号ピンの対に結合されており、前記第２のオンチップ終端回路が、該入力バッファと前記入力ストローブ信号ピンとの間のノードに結合されていることからなる、第２の１対の入力バッファ
   を更に含むことからなる、請求項１又は２に記載のメモリ装置。
4. 前記ストローブ信号線は、データストローブ（ＤＱＳ）信号線か又は読み出しストローブ（ＲＤＱＳ）信号線を含み、及び、
   前記メモリデバイス内において、データマスク（ＤＭ）信号線か又は任意の他の信号線が更に差動式に終端されることからなる、請求項１乃至３の何れかに記載のメモリ装置。
5. 前記メモリデバイスが、ダイナミングランダムアクセスメモリ（ＤＲＡＭ）と、メモリコントローラとからなるグループから選択されたデバイスである、請求項１乃至４の何れかに記載のメモリ装置。
6. システムであって、
   プロセッサと、
   少なくとも１つのメモリデバイスであって、該少なくとも１つのメモリデバイスの各々のデータ信号線及びストローブ信号線が、オンチップ差動終端されるように構成された少なくとも１つのメモリデバイス
   とを備え、
   前記少なくとも１つのメモリデバイスが、
   前記データ信号線用の少なくとも１つの集積回路チップであって、
   複数の対の前記データ信号線からの入力データ信号を提供する複数の対の入力データ信号ピンと、
   前記データ信号線用の少なくとも１つのオンチップ終端回路であって、該少なくとも１つのオンチップ終端回路の各々は、前記複数の対の入力データ信号ピンの各々の対間に結合されており、前記入力データ信号の対を差動式に終端することからなる、前記データ信号線用の少なくとも１つのオンチップ終端回路
   とを含むことからなる、前記データ信号線用の少なくとも１つの集積回路チップと、
   前記ストローブ信号線用の少なくとも１つの集積回路チップであって、
   複数の対の前記ストローブ信号線からの入力ストローブ信号を提供する複数の対の入力ストローブ信号ピンと、
   前記ストローブ信号線用の少なくとも１つのオンチップ終端回路であって、該少なくとも１つのオンチップ終端回路の各々は、前記複数の対の入力ストローブ信号ピンの各々の対間に結合されており、前記入力ストローブ信号の対を差動式に終端することからなる、前記ストローブ信号線用の少なくとも１つのオンチップ終端回路
   とを含むことからなる、前記ストローブ信号線用の少なくとも１つの集積回路チップ
   とを含み、
   前記データ信号線用の前記少なくとも１つのオンチップ終端回路と、前記ストローブ信号線用の前記少なくとも１つのオンチップ終端回路とにより、前記少なくとも１つのメモリデバイスによる電力引き込みが低減されることからなる、システム。
7. 前記データ信号線用の前記少なくとも１つのオンチップ終端回路の各々が、
   前記データ信号線に対するオンチップ終端抵抗と、
   第１及び第２のスイッチであって、該第１及び第２スイッチの各々が、前記データ信号線に対するオンチップ終端抵抗を、前記入力データ信号ピンの対に対してスイッチ可能に結合させることからなる、第１及び第２のスイッチと、
   前記データ信号線に対するオンチップ差動終端を制御するための、前記第１及び第２のスイッチに結合された第１の制御信号ノード
   とを更に含み、及び、
   前記ストローブ信号線用の前記少なくとも１つのオンチップ終端回路の各々が、
   前記ストローブ信号線に対するオンチップ終端抵抗と、
   第３及び第４のスイッチであって、該第３及び第４のスイッチの各々が、前記ストローブ信号線に対するオンチップ終端抵抗を、前記入力ストローブ信号ピンの対に対してスイッチ可能に結合させることからなる、第３及び第４スイッチと、
   前記ストローブ信号線に対するオンチップ差動終端を制御するための、前記第３及び第４のスイッチに結合された第２の制御信号ノード
   とを更に含むことからなる、請求項６に記載のシステム。
8. 前記データ信号線用の前記少なくとも１つの集積回路チップの各々が、
   第１の１対の入力バッファであって、該第１の１対の入力バッファの各々が、対応する入力データ信号ピンの対に結合されており、前記データ信号線用の前記少なくとも１つのオンチップ終端回路のうちの１つが、該入力バッファと前記入力データ信号ピンとの間のノードに結合されていることからなる、第１の１対の入力バッファ
   を更に含み、及び、
   前記ストローブ信号線用の前記少なくとも１つの集積回路チップの各々が、
   第２の１対の入力バッファであって、該第２の１対の入力バッファの各々が、対応する入力ストローブ信号ピンの対に結合されており、前記ストローブ信号線用の前記少なくとも１つのオンチップ終端回路のうちの１つが、該入力バッファと前記入力ストローブ信号ピンとの間のノードに結合されていることからなる、第２の１対の入力バッファ
   を更に含むことからなる、請求項６又は７に記載のシステム。
9. 前記ストローブ信号線は、データストローブ（ＤＱＳ）信号線か又は読み出しストローブ（ＲＤＱＳ）信号線を含み、及び、
   前記少なくとも１つのメモリデバイス内において、データマスク（ＤＭ）信号線か又は任意の他の信号線が更に差動式に終端されることからなる、請求項６乃至８の何れかに記載のシステム。
10. 前記少なくとも１つのメモリデバイスが、ダイナミングランダムアクセスメモリ（ＤＲＡＭｓ）と、複数のダイナミックランダムアクセスメモリ（ＤＲＡＭｓ）を含むデュアルインラインメモリモジュールと、メモリコントローラとからなるグループから選択されることからなる、請求項６乃至９の何れかに記載のシステム。
11. メモリ装置を製造するための方法であって、
    メモリデバイスのデータ信号線及びストローブ信号線の各々がオンチップ差動終端されるように構成された該メモリデバイスを製造する
    ことを含み、
    前記メモリデバイスを製造することが、
    第１及び第２の集積回路チップを組み立て、
    少なくとも１対の入力データ信号ピンを前記第１の集積回路チップ上に形成し、ここで、該少なくとも１対の入力データ信号ピンの各々は、１対の入力データ信号を提供するものであり、
    少なくとも１対の入力ストローブ信号ピンを前記第２の集積回路チップ上に形成し、ここで、該少なくとも１対の入力ストローブ信号ピンの各々は、１対の入力ストローブ信号を提供するものであり、
    前記データ信号線用の少なくとも１つのオンチップ終端回路を形成し、ここで、該少なくとも１つのオンチップ終端回路の各々が、前記少なくとも１対の入力データ信号ピンの各々の対間に結合されており、該少なくとも１つのオンチップ終端回路の各々が、前記入力データ信号の対を差動式に終端し、及び、
    前記ストローブ信号線用の少なくとも１つのオンチップ終端回路を形成し、ここで、該少なくとも１つのオンチップ終端回路の各々が、前記少なくとも１対の入力ストローブ信号ピンの各々の対間に結合されており、該少なくとも１つのオンチップ終端回路の各々が、前記入力ストローブ信号の対を差動式に終端する
    ことを含み、
    前記データ信号線用の前記少なくとも１つのオンチップ終端回路と、前記ストローブ信号線用の前記少なくとも１つのオンチップ終端回路とにより、前記メモリデバイスによる電力引き込みが低減されることからなる、方法。

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