JP5235036B2 - 差動式オンライン終端 - Google Patents
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Description
コンピュータ、サーバ、及び他のコンピュータによる通信手段、記憶装置、及び電子機器内のメモリが、高められた速度及び性能に向けて発展してくるにつれ、メモリ電力消費もまた増加してきた。新世代のメモリ技術は、電力を減少させることのゴールと共に、より低い電圧を実現させるが、デバイスの発展及び技法は、将来のシステム内において電力引き込み(power draw)を低減させることが求められる。
メモリデバイス及びシステムの実施形態には、信号線に対するオンチップ(ダイ)終端が組み込まれている。メモリデバイスは、集積回路チップ(ダイ)を備える。該集積回路チップ(ダイ)は、1対の入力信号を提供する1対の入力信号ピンと、該入力信号ピンの該対間に結合されるオンチップ(ダイ)終端回路とを備え、該オンチップ終端回路は、該1対の入力信号を差動式に終端させる。
システム、メモリデバイス、及び関連した製造方法の実施形態は、メモリコントローラ実現形態、ダイナミックランダムアクセスメモリ(DRAMs)、デュアルインラインメモリモジュール(DIMMs)、及びこれらに類するものを含むコントローラ及びメモリデバイス内のストローブ線などの信号線に対する差動式オンチップ(ダイ)終端の使用を可能にする。
Claims (11)
- メモリ装置であって、
メモリデバイスのデータ信号線及びストローブ信号線がオンチップ差動終端されるように構成されたメモリデバイス
を備え、
前記メモリデバイスが、
第1の集積回路チップであって、
前記データ信号線からの1対の入力データ信号を提供する1対の入力データ信号ピンと、
前記入力データ信号ピンの対間に結合される第1のオンチップ終端回路であって、前記1対の入力データ信号を差動式に終端する、第1のオンチップ終端回路
とを含むことからなる、第1の集積回路チップと、
第2の集積回路チップであって、
前記ストローブ信号線からの1対の入力ストローブ信号を提供する1対の入力ストローブ信号ピンと、
前記入力ストローブ信号ピンの対間に結合される第2のオンチップ終端回路であって、前記1対の入力ストローブ信号を差動式に終端する、第2のオンチップ終端回路
とを含むことからなる、第2の集積回路チップ
とを含み、
前記第1及び第2のオンチップ終端回路により、前記メモリデバイスによる電力引き込みが低減されることからなる、メモリ装置。 - 前記第1のオンチップ終端回路が、
前記データ信号線に対する第1のオンチップ終端抵抗と、
第1及び第2のスイッチであって、該第1及び第2のスイッチの各々が、前記第1のオンチップ終端抵抗を、前記入力データ信号ピンの対に対してスイッチ可能に結合させることからなる、第1及び第2のスイッチと、
前記データ信号線に対するオンチップ終端を制御するための、前記第1及び第2のスイッチに結合された第1の制御信号ノード
とを更に含み、及び、
前記第2のオンチップ終端回路が、
前記ストローブ信号線に対する第2のオンチップ終端抵抗と、
第3及び第4のスイッチであって、該第3及び第4のスイッチの各々が、前記第2のオンチップ終端抵抗を、前記入力ストローブ信号ピンの対に対してスイッチ可能に結合させることからなる、第3及び第4のスイッチと、
前記ストローブ信号線に対するオンチップ終端を制御するための、前記第3及び第4のスイッチに結合された第2の制御信号ノード
とを更に含むことからなる、請求項1に記載のメモリ装置。 - 前記第1の集積回路チップが、
第1の1対の入力バッファであって、該入力バッファの各々が、前記入力データ信号ピンの対に結合されており、前記第1のオンチップ終端回路が、該入力バッファと前記入力データ信号ピンとの間のノードに結合されていることからなる、第1の1対の入力バッファ
を更に含み、及び、
前記第2の集積回路チップが、
第2の1対の入力バッファであって、該入力バッファの各々が、前記入力ストローブ信号ピンの対に結合されており、前記第2のオンチップ終端回路が、該入力バッファと前記入力ストローブ信号ピンとの間のノードに結合されていることからなる、第2の1対の入力バッファ
を更に含むことからなる、請求項1又は2に記載のメモリ装置。 - 前記ストローブ信号線は、データストローブ(DQS)信号線か又は読み出しストローブ(RDQS)信号線を含み、及び、
前記メモリデバイス内において、データマスク(DM)信号線か又は任意の他の信号線が更に差動式に終端されることからなる、請求項1乃至3の何れかに記載のメモリ装置。 - 前記メモリデバイスが、ダイナミングランダムアクセスメモリ(DRAM)と、メモリコントローラとからなるグループから選択されたデバイスである、請求項1乃至4の何れかに記載のメモリ装置。
- システムであって、
プロセッサと、
少なくとも1つのメモリデバイスであって、該少なくとも1つのメモリデバイスの各々のデータ信号線及びストローブ信号線が、オンチップ差動終端されるように構成された少なくとも1つのメモリデバイス
とを備え、
前記少なくとも1つのメモリデバイスが、
前記データ信号線用の少なくとも1つの集積回路チップであって、
複数の対の前記データ信号線からの入力データ信号を提供する複数の対の入力データ信号ピンと、
前記データ信号線用の少なくとも1つのオンチップ終端回路であって、該少なくとも1つのオンチップ終端回路の各々は、前記複数の対の入力データ信号ピンの各々の対間に結合されており、前記入力データ信号の対を差動式に終端することからなる、前記データ信号線用の少なくとも1つのオンチップ終端回路
とを含むことからなる、前記データ信号線用の少なくとも1つの集積回路チップと、
前記ストローブ信号線用の少なくとも1つの集積回路チップであって、
複数の対の前記ストローブ信号線からの入力ストローブ信号を提供する複数の対の入力ストローブ信号ピンと、
前記ストローブ信号線用の少なくとも1つのオンチップ終端回路であって、該少なくとも1つのオンチップ終端回路の各々は、前記複数の対の入力ストローブ信号ピンの各々の対間に結合されており、前記入力ストローブ信号の対を差動式に終端することからなる、前記ストローブ信号線用の少なくとも1つのオンチップ終端回路
とを含むことからなる、前記ストローブ信号線用の少なくとも1つの集積回路チップ
とを含み、
前記データ信号線用の前記少なくとも1つのオンチップ終端回路と、前記ストローブ信号線用の前記少なくとも1つのオンチップ終端回路とにより、前記少なくとも1つのメモリデバイスによる電力引き込みが低減されることからなる、システム。 - 前記データ信号線用の前記少なくとも1つのオンチップ終端回路の各々が、
前記データ信号線に対するオンチップ終端抵抗と、
第1及び第2のスイッチであって、該第1及び第2スイッチの各々が、前記データ信号線に対するオンチップ終端抵抗を、前記入力データ信号ピンの対に対してスイッチ可能に結合させることからなる、第1及び第2のスイッチと、
前記データ信号線に対するオンチップ差動終端を制御するための、前記第1及び第2のスイッチに結合された第1の制御信号ノード
とを更に含み、及び、
前記ストローブ信号線用の前記少なくとも1つのオンチップ終端回路の各々が、
前記ストローブ信号線に対するオンチップ終端抵抗と、
第3及び第4のスイッチであって、該第3及び第4のスイッチの各々が、前記ストローブ信号線に対するオンチップ終端抵抗を、前記入力ストローブ信号ピンの対に対してスイッチ可能に結合させることからなる、第3及び第4スイッチと、
前記ストローブ信号線に対するオンチップ差動終端を制御するための、前記第3及び第4のスイッチに結合された第2の制御信号ノード
とを更に含むことからなる、請求項6に記載のシステム。 - 前記データ信号線用の前記少なくとも1つの集積回路チップの各々が、
第1の1対の入力バッファであって、該第1の1対の入力バッファの各々が、対応する入力データ信号ピンの対に結合されており、前記データ信号線用の前記少なくとも1つのオンチップ終端回路のうちの1つが、該入力バッファと前記入力データ信号ピンとの間のノードに結合されていることからなる、第1の1対の入力バッファ
を更に含み、及び、
前記ストローブ信号線用の前記少なくとも1つの集積回路チップの各々が、
第2の1対の入力バッファであって、該第2の1対の入力バッファの各々が、対応する入力ストローブ信号ピンの対に結合されており、前記ストローブ信号線用の前記少なくとも1つのオンチップ終端回路のうちの1つが、該入力バッファと前記入力ストローブ信号ピンとの間のノードに結合されていることからなる、第2の1対の入力バッファ
を更に含むことからなる、請求項6又は7に記載のシステム。 - 前記ストローブ信号線は、データストローブ(DQS)信号線か又は読み出しストローブ(RDQS)信号線を含み、及び、
前記少なくとも1つのメモリデバイス内において、データマスク(DM)信号線か又は任意の他の信号線が更に差動式に終端されることからなる、請求項6乃至8の何れかに記載のシステム。 - 前記少なくとも1つのメモリデバイスが、ダイナミングランダムアクセスメモリ(DRAMs)と、複数のダイナミックランダムアクセスメモリ(DRAMs)を含むデュアルインラインメモリモジュールと、メモリコントローラとからなるグループから選択されることからなる、請求項6乃至9の何れかに記載のシステム。
- メモリ装置を製造するための方法であって、
メモリデバイスのデータ信号線及びストローブ信号線の各々がオンチップ差動終端されるように構成された該メモリデバイスを製造する
ことを含み、
前記メモリデバイスを製造することが、
第1及び第2の集積回路チップを組み立て、
少なくとも1対の入力データ信号ピンを前記第1の集積回路チップ上に形成し、ここで、該少なくとも1対の入力データ信号ピンの各々は、1対の入力データ信号を提供するものであり、
少なくとも1対の入力ストローブ信号ピンを前記第2の集積回路チップ上に形成し、ここで、該少なくとも1対の入力ストローブ信号ピンの各々は、1対の入力ストローブ信号を提供するものであり、
前記データ信号線用の少なくとも1つのオンチップ終端回路を形成し、ここで、該少なくとも1つのオンチップ終端回路の各々が、前記少なくとも1対の入力データ信号ピンの各々の対間に結合されており、該少なくとも1つのオンチップ終端回路の各々が、前記入力データ信号の対を差動式に終端し、及び、
前記ストローブ信号線用の少なくとも1つのオンチップ終端回路を形成し、ここで、該少なくとも1つのオンチップ終端回路の各々が、前記少なくとも1対の入力ストローブ信号ピンの各々の対間に結合されており、該少なくとも1つのオンチップ終端回路の各々が、前記入力ストローブ信号の対を差動式に終端する
ことを含み、
前記データ信号線用の前記少なくとも1つのオンチップ終端回路と、前記ストローブ信号線用の前記少なくとも1つのオンチップ終端回路とにより、前記メモリデバイスによる電力引き込みが低減されることからなる、方法。
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