CN103257926A - 在性能增强模式下由串行闪存与存储器控制器执行的方法 - Google Patents

Abstract

一种在性能增强模式下由串行闪存与存储器控制器执行的方法。在性能增强模式下串行闪存执行的方法包含：对致能阶段进行计时，其中在致能阶段串行芯片选择线持续维持在致能状态；如果致能阶段大于在串行时钟线上的时钟信号的阈值数目的周期，则将在致能阶段通过串行输入/输出线从存储器控制器接收的信息作为省略命令读指令；以及如果致能阶段等于或者小于在串行时钟线上时钟信号的阈值数目的周期，则将在致能阶段通过串行输入/输出线从存储器控制器接收的信息作为非读指令。本发明提供的在性能增强模式下由串行闪存与存储器控制器执行的方法可节省时间并且有助于提高性能。

Description

在性能增强模式下由串行闪存与存储器控制器执行的方法

技术领域

本发明有关于串行闪存(serial flash memory)，并且特别有关于增强串行闪存性能的方法。

背景技术

并行闪存(parallel flash memory)与串行闪存是两种不同的闪存。通常地，与并行闪存相比，串行闪存一般具有较少的引脚(pin)，在印刷电路板(Printed Circuit Board,PCB)上占用较少面积，消耗较少电量，较容易控制，以及能降低整个***成本。因此，串行闪存广泛应用于各种电子装置，其包含可携式电子装置，例如移动电话、桌上型个人计算机、可携式多媒体播放器、掌上型游戏机或者其他装置。

然而，除了上述优势，串行闪存的读写速度相对较普通。特别地，当串行闪存位于需要高数据带宽(high data bandwidth)的电子装置中，上述特点将成为不利条件。为了适合上述电子装置，串行闪存必须有效运作以提高数据吞吐量以及减少延迟时间。

发明内容

有鉴于此，本发明提供一种在性能增强模式下由串行闪存与存储器控制器执行的方法。

一种在性能增强模式下由串行闪存执行的方法，其中该串行闪存通过至少一条串行时钟线、一条串行芯片选择线以及多条串行输入/输出线与存储器控制器相连，该在性能增强模式下串行闪存执行的方法包含：对致能阶段进行计时，其中在该致能阶段该串行芯片选择线持续维持在致能状态；如果该致能阶段大于在该串行时钟线上的时钟信号的阈值数目的周期，则将在该致能阶段通过该串行输入/输出线从该存储器控制器接收的信息作为省略命令读指令；以及如果该致能阶段等于或者小于在该串行时钟线上该时钟信号的该阈值数目的周期，则将在该致能阶段通过该串行输入/输出线从该存储器控制器接收的信息作为非读指令。

一种在性能增强模式下由存储器控制器执行的方法，其中该存储器控制器通过至少一条串行时钟线、一条串行芯片选择线以及多条串行输入/输出线与串行闪存相连，该在性能增强模式下存储器控制器执行的方法包含：如果需要向该串行闪存发送省略命令读指令，则在第一致能阶段将该串行芯片选择线维持在致能状态，并且在该第一致能阶段通过该串行输入/输出线向该串行闪存发送该省略命令读指令；以及如果需要向该串行闪存发送非读指令，则在第二致能阶段将该串行芯片选择线维持在该致能状态，并且在该第二致能阶段通过该串行输入/输出线向该串行闪存发送该非读指令。。

本发明提供的在性能增强模式下由串行闪存与存储器控制器执行的方法可节省时间并且有助于提高性能。

附图说明

图1是描述用以实施本发明方法的存储器模块示意图。

图2是当存储器模块100处于性能增强模式下由存储器控制器120执行的方法示意图。

图3是当存储器模块100处于性能增强模式下由串行闪存140执行的方法示意图。

图4是在普遍性能增强模式下由存储器模块100执行的两个示意操作的时序图。

图5是在性能增强SPI模式下由存储器模块100执行的两个示意操作的时序图。

图6是在性能增强四元SPI模式下由存储器模块100执行的两个示意操作的时序图。

图7是在性能增强QPI模式下由存储器模块100执行的两个示意操作的时序图。

具体实施方式

在说明书及权利要求书当中使用了某些词汇来指称特定的元件。所属技术领域的技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个元件。本说明书及权利要求书并不以名称的差异作为区分元件的方式，而是以元件在功能上的差异作为区分的准则。在通篇说明书及权利要求项中所提及的“包含”为一开放式的用语，故应解释成“包含但不限定于”。此外，“耦接”一词在此包含任何直接及间接的电气连接手段。因此，若文中描述第一装置耦接于第二装置，则代表第一装置可直接电气连接于第二装置，或透过其它装置或连接手段间接地电气连接至第二装置。

接下来的描述是关于本发明的实施例，其为了描述本发明的基本原理，并不作为对本发明的限制。本发明的保护范围由权利要求书作出界定。

图1是描述用以实施本发明方法的存储器模块示意图。本实施例的存储器模块100包含存储器控制器120与串行闪存140。虽然未进行描述，但串行闪存140可包含存储器阵列以及由存储器控制器120控制存取存储器阵列的驱动器。存储器模块100包含于电子装置中，从而使得电子装置的其他组件（例如处理器）可存取存储器模块100提供的存储空间。在本例中，存储器控制器120作为处理器与串行闪存140的中间部分，以为处理器控制以及存取串行闪存140。

为了更好地说明本发明，图1省略了与本实施例无关的装置与组件。进一步地，接下来的段落将主要说明本实施例，即存储器控制器120、串行闪存140以及两组件之间的互连部分。

存储器控制器120与串行闪存140至少通过串行时钟(Serial Clock,SCK)线、串行芯片选择(Serial Chip Select,SCS)线以及多条串行输入/输出(Serial Input/Output,SIO)线互连。SCK线允许存储器控制器120向串行闪存140发送SCK信号以同步两个组件的运作。SCS线亦可称为串行芯片致能(Serial Chip Enable,SCE)线，其允许存储器控制器120向串行闪存发送SCS信号，从而通知串行闪存140上述两个组件之间何时可以以及何时不可以进行通信。例如，存储器控制器120可在两种状态之间切换SCS信号，上述状态包含致能状态(enabled state)与禁能状态(disabled state)。致能状态可为低电压状态，其指示允许存储器控制器120在其与串行闪存140之间的通信。禁能状态可为高电压状态，其指示不允许存储器控制器120在其与串行闪存140之间的通信。

每一条SIO线可为单向线(unidirectional line)或者双向线(bidirectional line)，其中单向线是从存储器控制器120至串行闪存140或者相反。换句话说，SIO线可为串行输入线、串行输出线或者串行输入/输出线。在本实施例中，存在4条SIO线，包含SIO[0]线、SIO[1]线、SIO[2]线、SIO[3]线。如果存储器模块100只支持串行***界面(Serial Peripheral Interface,SPI)模式、双输入/输出(Dual Input/Output,Dual-IO)模式、双输出(Dual-Output)模式或者其组合，则在SIO[2]线与SIO[3]线保持未活动状态时，SIO[0]线与SIO[1]线可同时运作以实施读操作。如果存储器模块100支持四元串行***界面(SPI-Quad)模式、四元***界面(Quad Peripheral Interface,QPI)模式或者其组合，则四条SIO线可同时运作以实施读操作。

存储器模块100的一个特征是其具有性能增强模式(performance-enhanced mode)，亦可称为连续读模式(continuous read mode)。因为存储器控制器120与串行闪存140组成存储器模块100，所以不管上述三个中的任何一个处于特定模式，其他两个也处于该特定模式中。

在上述性能增强模式下，存储器控制器120可通过向串行闪存140发送省略命令读指令(command-omitted read instruction)使得串行闪存140执行读操作。因为省略命令读指令包含地址区段，不包含命令区段，因此其比普通的即包含命令区段又包含地址区段的读指令要短。作为响应，串行闪存140将执行基于上述地址的读操作。换句话说，在性能增强模式下，即使串行闪存140事实上并未接收读命令，但是串行闪存140假设其从存储器控制器120接收的每个地址皆与读命令相关联。

因为读指令可能是最频繁发布的指令中的一个，所以允许不包含命令区段的每个读指令可节省存储器模块100很多时间并且大幅度提高其性能。例如，如果普通读指令的命令区段的长度是8位并且存储器模块100处于性能增强SPI模式、性能增强四元SPI模式或者性能增强双输出模式下，每个读操作可为存储器模块100节省相当于SCK信号8个周期的时间。如果普通读指令的命令区段的长度是8位并且存储器模块100处于性能增强双输入/输出模式下，每个读操作可为存储器模块100节省相当于SCK信号4个周期的时间。如果普通读指令的命令区段的长度是8位并且存储器模块100处于性能增强QPI模式下，每个读操作可为存储器模块100节省相当于SCK信号2个周期的时间。即使在双数据率(double-data-rate,DDR)的情况下发送8位长的命令，存储器模块100仍可节省上述一半的时间。当具有存储器模块100的电子装置需要高数据带宽时，上述节省的时间是非常有益的。

对于存储器控制器120，存在几种方式将存储器模块100从普通模式转化为性能增强模式。普通模式可为普通SPI模式、普通四元SPI模式、普通QPI模式、普通双输入/输出模式或者普通双输出模式；性能增强模式可为性能增强SPI模式、性能增强四元SPI模式、性能增强QPI模式、性能增强双输入/输出模式或者性能增强双输出模式；任何普通及性能增强模式皆允许DDR传输。例如，在普通模式中，存储器控制器120可通过向串行闪存140发送特定命令、通过写入串行闪存140的状态注册机或者通过在空指令周期(dummy cycle)或发送至串行闪存140的信号的模式位周期(mode-bit cycle)中放置特定位类型使得存储器模块100进入性能增强模式。相似地，存储器控制器120可利用上述方法中的一种将存储器模块100从性能增强模式转变回普通模式。

如上述，性能增强模式的一个优势在于其允许使用省略命令读指令来增强读性能。性能增强模式的另一优势是在不首先引起存储器模块100离开性能增强模式的情况下，存储器控制器120可向串行闪存140发布多个非读指令(non-read instruction)，其中非读指令包含除了读命令外的其他命令。不可避免地，进入以及离开性能增强模式的操作将占用一些时间并且消耗部分能量。此外，在返回普通模式后，存储器模块100在读操作下不能节省时间。因此，当存储器模块100仍处于性能增强模式下通过允许存储器控制器120向串行闪存140发布非读指令，本实施例可进一步增强存储器模块100的性能以及降低其能量消耗。

图2是当存储器模块100处于性能增强模式下由存储器控制器120执行的方法示意图。为了避免离题，本图未描述与进入以及离开性能增强模式相关的步骤，同时也不包含与性能增强模式无关的步骤。

在步骤210，存储器控制器120将SCS线维持在禁能状态。接着，在步骤220，存储器控制器120决定是否需要向串行闪存140发布指令。如果答案为是，则存储器控制器120进入步骤230。否则其返回到步骤210。

在步骤230，存储器控制器120决定其需要发布何种指令。具体地，存储器控制器120决定发布的指令为省略命令读指令还是非读指令。如果存储器控制器120需要发布省略命令读指令，则其进入步骤240。如果存储器控制器120需要发布非读指令，则进入步骤250。

在步骤240，存储器控制器120将SCS线切换至致能状态并在第一致能阶段将其维持在致能状态，以及在第一致能阶段通过SIO线向串行闪存140发送省略命令读指令。为了提供省略命令读操作，第一致能阶段大于SCK信号的阈值数目的周期。因此，第一致能阶段的长度向串行闪存140表明存储器控制器120正在发布省略命令读指令而不是非读指令。

具体地，在步骤240，在第一致能阶段的开始未首先发送读命令的情况下，存储器控制器120直接通过SIO线向串行闪存140发送地址。接着，在几个空指令周期之后并且第一致能阶段结束之前，存储器控制器120通过SIO线从串行闪存140接收数据。该数据是由串行闪存140从特定地址获取。在步骤240后，通过将SCS线切换回禁能状态存储器控制器120返回至步骤210。

另一方面，如果存储器控制器120需要发布非读指令，则在步骤250，存储器控制器120将SCS线切换至致能状态并且在第二致能阶段将其维持在致能状态，以及在该第二致能阶段通过SIO线向串行闪存140发送非读指令。因为第二致能阶段只需适应非读指令，其比省略命令读指令要短，所以第二致能阶段等于或小于上述SCK信号的阈值数目的周期。因此，第二致能阶段的长度将向串行闪存140表明，存储器控制器120正在发布非读指令而不是省略命令读指令。在步骤250后，存储器控制器120通过将SCS线切换回禁能状态返回步骤210。

在本实施例中，SCK信号周期的阈值数目可等于或者小于省略命令读指令的地址与空指令周期的数目。如另一示例，SCK信号周期的阈值数目可等于或者小于省略命令读指令的地址周期的数目。因为可共容的非读命令必须等于或者小于SCK信号的阈值数目的周期，所以阈值数目影响可共容的非读命令的数目。

图3是当存储器模块100处于性能增强模式下由串行闪存140执行的方法示意图。为了避免离题，本图未描述与进入以及离开性能增强模式相关的步骤，同时也不包含与性能增强模式无关的步骤。

首先，在步骤310，串行闪存140监测SCS线的状态。然后，在步骤320，串行闪存140确定SCS线是否已经从禁能状态切换至致能状态。如果答案为是，则串行闪存140进入步骤330。否则，如果SCS线维持在禁能状态，则串行闪存140返回步骤310。

在SCS线已经切换至致能状态后，在步骤330，串行闪存140对SCS信号持续维持在致能阶段的时间进行计时(count)。在步骤340，串行闪存140比较致能阶段的长度与上述SCK信号的阈值数目的周期。如果SCS信号是在第一致能阶段维持在致能状态并且第一致能阶段大于SCK信号的阈值数目的周期，则串行闪存140确定存储器控制器120正在第一致能阶段发布省略命令读指令。作为响应，串行闪存140进入步骤350。另一方面，如果SCS信号是在第二致能阶段维持在致能状态并且第二致能阶段等于或者小于SCK信号的阈值数目的周期，则串行闪存140确定存储器控制器120正在第二致能阶段发布非读指令。作为响应，串行闪存140进入步骤360。

在步骤350，串行闪存140将在第一致能阶段通过SIO线从存储器控制器120接收的信息作为省略命令读指令。如上述，省略命令读指令包含地址区段但并不包含命令区段。然后，串行闪存140执行基于该地址的读操作。接着，在存储器控制器120将SCS信号切换回禁能状态之前，串行闪存140通过SIO线将从该地址获取的数据发送至存储器控制器120。之后，串行闪存140返回至步骤310等待SCS线再次切换至致能状态。

图4是在普遍性能增强模式下由存储器模块100执行的两个示意操作的时序图。具体地，上图表描述省略命令读操作；下图表描述非读操作。在该两个示例中，参数m、n与k分别表示在省略命令读操作中地址周期的数目、空指令周期的数目以及数据周期的数目。

在该两个示例中，阈值为SCK信号的至多(m+n)个周期。在上图表中，因为致能阶段大于SCK信号的阈值数目的周期，所以串行闪存140将通过SIO[3:0]线从存储器控制器120接收的信息作为用于读操作的地址。作为响应，串行闪存140从特定地址获取数据，接着在致能阶段结束之前通过SIO[3:0]线向存储器控制器120发送已获取的数据。因为在该读操作中省略了读命令，所以该读操作比普通读操作花费更少时间。

另一方面，在下图表中，致能阶段小于SCK信号的阈值数目的周期。因此，串行闪存140将通过SIO[3:0]线从存储器控制器120接收的信息作为非读命令。然后，串行闪存140相应地执行非读命令。

串行闪存的几个示例模型允许调整每个读操作的空指令周期的数目（即n的值），例如，在4与18之间进行调整。换句话说，n的值可以达到18。而且，在性能增强SPI模式下，m可为24。因此，上述阈值可为24与18的和42或者更小值。因为只可利用SIO[3:0]线中的一条，例如只是SIO[0]线，来传输非读命令，所以可共容的非读命令的最大长度为42位。在性能增强四元QPI模式下，m可为6。因此，该阈值可为6与18的和24或者更小值。因为所有4条SIO[3:0]线都可用于传输非读命令，所以可共容的非读命令的最大长度为96位。

图5是在性能增强SPI模式下由存储器模块100执行的两个示意操作的时序图。在该模式下，存储器控制器120只利用SIO[0]线向串行闪存140发送命令与地址，并且串行闪存140只利用SIO[1]线向存储器控制器120发送回数据。如图所示，在性能增强SPI模式下，上述参数m、n与k可分别为24、18与16。此外，阈值可为24与18两者的和42。

图6是在性能增强四元SPI模式下由存储器模块100执行的两个示意操作的时序图。在该模式下，存储器控制器120只利用SIO[0]线向串行闪存140发送命令并且利用所有四条SIO[3:0]线向串行闪存140发送地址。而且，串行闪存140利用所有四条SIO[3:0]线向存储器控制器120发送回数据。如图所示，在性能增强四元SPI模式下，上述参数m、n与k可分别为6、18与4。此外，阈值可为6与18两者的和24。

图7是在性能增强QPI模式下由存储器模块100执行的两个示意操作的时序图。在该模式下，存储器控制器120利用所有四条SIO[3:0]线向串行闪存140发送命令与地址，并且串行闪存140利用所有四条SIO[3:0]线向存储器控制器120发送回数据。如图所示，在性能增强QPI模式下，上述参数m、n与k可分别为6、18与4。此外，阈值可为6与18两者的和24。虽然图7与图6相似，但是图7中的非读命令的位长度可为图6中的非读命令的位长度的四倍。

如上所述，在省略命令读操作中，阈值也可等于或小于m，即地址周期的数目，并且不受n的值的影响。例如，在性能增强双输出模式下，m可为24。因此，阈值可为24或者更小值。因为只可利用SIO[3:0]线中的一条，例如SIO[0]线，来传输非读命令，所以可共容的非读命令的最大长度为24位，即3个字节的长度。在性能增强双输入/输出模式下，m可为12。因此，阈值可为12或者更小值。因为可利用SIO[3:0]线中的两条，例如SIO[0]线与SIO[1]线，来传输非读命令，所以可共容的非读命令的最大长度为24位，即3个字节的长度。

如果存储器模块100在双数据率下运作，例如两倍于SCK信号的频率，上述阈值可进一步除2。

上述实施例允许在性能增强模式下利用省略命令读指令以增强读性能。而且，实施例允许存储器控制器120向串行闪存140发布非读指令，其在未首先引起存储器模块离开性能增强模式的情况下发生。因此，上述实施例通过提高其读性能并且减少其时间以增强整个存储器模块100的性能。

本发明虽以较佳实施例揭露如上，但是其并非用以限定本发明的范围，任何熟悉此项技术者，在不脱离本发明的精神和范围内，做均等的变化与修饰，皆属于本发明的涵盖范围。

Claims (17)

1.一种在性能增强模式下由串行闪存执行的方法，其中该串行闪存通过至少一条串行时钟线、一条串行芯片选择线以及多条串行输入/输出线与存储器控制器相连，该在性能增强模式下串行闪存执行的方法包含：

对致能阶段进行计时，其中在该致能阶段该串行芯片选择线持续维持在致能状态；

如果该致能阶段大于在该串行时钟线上的时钟信号的阈值数目的周期，则将在该致能阶段通过该串行输入/输出线从该存储器控制器接收的信息作为省略命令读指令；以及

如果该致能阶段等于或者小于在该串行时钟线上该时钟信号的该阈值数目的周期，则将在该致能阶段通过该串行输入/输出线从该存储器控制器接收的信息作为非读指令。

2.如权利要求1所述的在性能增强模式下由串行闪存执行的方法，其特征在于，该阈值数目等于或者小于该省略命令读指令的地址以及空指令周期的数目。

3.如权利要求1所述的在性能增强模式下由串行闪存执行的方法，其特征在于，该阈值数目等于或者小于该省略命令读指令的地址周期的数目。

4.如权利要求1所述的在性能增强模式下由串行闪存执行的方法，其特征在于，该性能增强模式是性能增强串行***界面模式，以及该阈值数目等于或者小于42。

5.如权利要求1所述的在性能增强模式下由串行闪存执行的方法，其特征在于，该性能增强模式是性能增强四元串行***界面模式，以及该阈值数目等于或者小于24。

6.如权利要求1所述的在性能增强模式下由串行闪存执行的方法，其特征在于，该性能增强模式是性能增强四元***界面模式，以及该阈值数目等于或者小于24。

7.如权利要求1所述的在性能增强模式下由串行闪存执行的方法，其特征在于，该性能增强模式是性能增强双输出模式，以及该阈值数目等于或者小于42。

8.如权利要求1所述的在性能增强模式下由串行闪存执行的方法，其特征在于，该性能增强模式是性能增强双输入/输出模式，以及该阈值数目等于或者小于30。

9.一种在性能增强模式下由存储器控制器执行的方法，其中该存储器控制器通过至少一条串行时钟线、一条串行芯片选择线以及多条串行输入/输出线与串行闪存相连，该在性能增强模式下存储器控制器执行的方法包含：

如果需要向该串行闪存发送省略命令读指令，则在第一致能阶段将该串行芯片选择线维持在致能状态，并且在该第一致能阶段通过该串行输入/输出线向该串行闪存发送该省略命令读指令；以及

如果需要向该串行闪存发送非读指令，则在第二致能阶段将该串行芯片选择线维持在该致能状态，并且在该第二致能阶段通过该串行输入/输出线向该串行闪存发送该非读指令。

10.如权利要求9所述的在性能增强模式下由存储器控制器执行的方法，其特征在于，该第一致能阶段大于该串行时钟线上的时钟信号的阈值数目的周期，以及该第二致能阶段等于或者小于该串行时钟线上的该时钟信号的该阈值数目的周期。

11.如权利要求10所述的在性能增强模式下由存储器控制器执行的方法，其特征在于，该阈值数目等于或者小于该省略命令读指令的地址以及空指令周期的数目。

12.如权利要求10所述的在性能增强模式下由存储器控制器执行的方法，其特征在于，该阈值数目等于或者小于该省略命令读指令的地址周期的数目。

13.如权利要求10所述的在性能增强模式下由存储器控制器执行的方法，其特征在于，该性能增强模式是性能增强串行***界面模式，以及该阈值数目等于或者小于42。

14.如权利要求10所述的在性能增强模式下由存储器控制器执行的方法，其特征在于，该性能增强模式是性能增强四元串行***界面模式，以及该阈值数目等于或者小于24。

15.如权利要求10所述的在性能增强模式下由存储器控制器执行的方法，其特征在于，该性能增强模式是性能增强四元***界面模式，以及该阈值数目等于或者小于24。

16.如权利要求10所述的在性能增强模式下由存储器控制器执行的方法，其特征在于，该性能增强模式是性能增强双输出模式，以及该阈值数目等于或者小于42。

17.如权利要求10所述的在性能增强模式下由存储器控制器执行的方法，其特征在于，该性能增强模式是性能增强双输入/输出模式，以及该阈值数目等于或者小于30。

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