CN101529521A - 具有改善的写入操作的二端口sram - Google Patents

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Abstract

一种二端口SRAM存储器单元(20)包括耦合到存储节点的一对交叉耦合的反相器(40)。存取晶体管(54)耦合在每个存储节点(SN，SNB)和写入位线(WWB0)之间，并且由写入字线(WWL0)控制。写入字线也耦合到该对交叉耦合的反相器(40)的电源端。在写入操作期间，该写入字线被断言。在交叉耦合的反相器(40)的电源端处的电压跟随写入字线电压，由此使得在存储节点处的逻辑状态在必要时更容易改变。在写入操作结尾，写入字线被去断言，允许交叉耦合的反相器(40)正常工作并且保持存储节点(SN)的逻辑状态。耦合交叉耦合的反相器的电源节点允许更快的写入操作而不损害单元稳定性。

Description

具有改善的写入操作的二端口SRAM
技术领域
本发明一般涉及存储器，具体地，涉及具有改善的写入操作的静态随机存取存储器(SRAM)。
背景技术
静态随机存取存储器(SRAM)通常用于要求高速的应用，例如数据处理***中的存储器。每个SRAM单元存储一比特数据并且被实现为一对交叉耦合反相器。SRAM单元仅稳定在两个可能的电压电平之一。单元的逻辑状态由两个反相器输出中为逻辑高的任何一个确定，并且可以通过将具有充分的大小和持续时间的电压施加到适当的单元输入来使单元的逻辑状态改变状态。SRAM单元的稳定性是一个重要问题。SRAM单元必须是对于可能使该单元无意地改变逻辑状态的瞬变、工艺变化、软误差(soft error)和电源波动是稳定的。此外，理想地，SRAM单元应该在读取操作期间提供良好的稳定性，而不损害速度或向该单元进行写入的能力。
二端口SRAM单元具有写入字线和读取字线。SRAM单元的读取端口可以包括耦合在电源端和读取位线之间的一对串联连接的MOS(金属氧化物半导体)晶体管。一个晶体管的栅极耦合到单元的存储节点并且另一个晶体管的栅极连接到读取字线。使用以这种方式分开的读取端口提供对单元稳定性或写入余量有很小或没有不利影响的优点。
低压操作对于便携应用中的SRAM变得更加普遍。今天，在有效的存储周期(cycle)的电源电压可以在一伏特或更小的范围内。以足够的写入余量和良好的单元稳定性提供低压SRAM可能是困难的，并且常常是以降低读取和写入性能为代价。
因此，需要这样的SRAM，其在低电源电压下具有改善的写入余量而不降低单元稳定性。
附图说明
在附图的图中，以示例的方式而不是限制的方式示出了本发明，在附图中同样的附图标记表示同样的元件，其中：
图1用框图形式示出根据本发明实施例的二端口集成电路存储器；
图2用示意图形式示出图1中存储器的存储器单元的一个实施例；
图3示出图2的存储器单元的各种信号的时序图；
图4用示意图形式示出图1中存储器的存储器单元的另一实施例；以及
图5示出图4的存储器单元的各种信号的时序图。
发明内容
本文中使用的术语“总线”用来指可以用来传送一种或多种不同类型信息(例如数据、地址、控制或状态)的多个信号或导体。可以就作为单导体、多导体、单向导体或双向导体来示出或描述本文所讨论的导体。然而，不同的实施例可以改变导体的实现方式。例如，可以使用分开的单向导体而不用双向导体，反之亦然。此外，可以用以串行或时间多路复用的方式传送多个信号的单导体代替多导体。同样地，传送多个信号的单导体可以被分为传送这些信号的子集的各种不同导体。因此，对于信号传送存在多种选择。
通常，在一种形式上，本发明提供具有更快的写入操作而不损害单元稳定性的二端口SRAM存储器单元。在一个实施例中，二端口存储器单元包括耦合到存储节点的一对交叉耦合的反相器。存取晶体管耦合在每个存储节点和写入位线之间并且由写入字线控制。写入字线也耦合到该对交叉耦合的反相器的电源端。在写入操作期间，写入字线被断言(assert)并且从逻辑低电压(地)变换到逻辑高电压。在必要时用写入字线电压提高在交叉耦合的反相器的电源端的电压，由此使得在存储节点处存储的逻辑状态更容易改变。在写入操作的结尾，写入字线电压降低到允许交叉耦合的反相器正常工作并且保持存储节点的逻辑状态的地电势。
示出的实施例提供具有这样的优点的二端口存储器，即在较低的电源电压下写入操作比标准存储器单元的写入操作更快，其中该标准存储器单元具有被耦合以接收持续的电源电压的电源电压端。此外，示出的实施例提供具有写入操作更快且不降低单元稳定性的优点的二端口存储器。
在本发明的一个方面，存储器单元耦合到字线。存储器单元包括一对具有用于接收第一电源电压的第一电源端以及用于接收第二电源电压的第二电源端的交叉耦合的反相器。第二电源端连接到字线。
在本发明的另一方面，存储器单元耦合到字线，该存储器单元包括：耦合到第一存储节点的第一存取晶体管，以及耦合到第二存储节点的第二存取晶体管；耦合到第一存储节点和第二存储节点中至少其一的至少一个读取端口；一对具有用于接收第一电源电压的第一电源端以及用于接收第二电源电压的第二电源端的交叉耦合的反相器。第二电源端连接到字线。该对交叉耦合的反相器包括：第一反相器，具有耦合到第一存储节点的输入端，和输出端；以及第二反相器，具有耦合到第一反相器的输出端的输入端，以及在第一存储节点处耦合到第一反相器的输入端的输出端。
在本发明的另一方面，提供一种访问存储器的方法。该存储器包括耦合到字线的至少一个存储器单元。该至少一个存储器单元包括一对具有用于接收第一电源电压的第一电源端以及用于接收第二电源电压的第二电源端的交叉耦合的反相器。该方法包括启动在字线上信号的接收以将用于存储的比特写入到所述至少一个存储器单元，其中该字线直接地耦合到第二电源端。
具体实施方式
图1用框图形式示出根据本发明实施例的二端口集成电路存储器10。通常，存储器10包括多个存储器单元12、行解码器14以及列逻辑16。所述多个存储器单元12包括代表性的存储器单元20、22、24、26、28、30、32、34和36。如图1所示，每个存储器单元耦合到标记为“WWL0”到“WWLN”的多根写入字线之一、标记为“WBL0/WBLB0”到“WBLN/WBLBN”的多对写入位线中的一对、标记为“RWL0”到“RWLN”的多根读取字线之一、以及标记为“RBL0”到“RBLN”的多根读取位线之一。多个存储器单元12按行和列实现。例如，存储器单元20、22和24以及字线WWL0形成一行存储器单元。同样地，存储器单元20、26和32形成一列存储器单元。
行译码器14具有用于接收标记为“ROW ADDRESS(行地址)”的行地址的输入，以及耦合到多根写入字线WWL0到WWLN的多个输出端。读取字线RWL0-RWLN耦合到行译码器14。列逻辑16具有用于接收标记为“COLUMN ADDRESS(列地址)”的列地址的输入端、耦合到写入位线对WBL0/WBLB0-WBLN/WBLBN的多个第一端、耦合到读取位线对RBL0-RBLN的多个第二端、以及用于接收或提供标记为“DATA(数据)”的数据信号的多个输入/输出(I/O)端。如图1所示，读取位线、写入位线和列选择线在列方向走线，而写入字线和读取字线在行方向走线。列逻辑16包括例如列译码器、感测放大器、位线均衡和预充电电路以及缓冲器电路。注意，在示出的实施例中，用于读取操作的感测放大器是单端的。在图1未示出的另一实施例中，该感测放大器可以是差动的。
在一个实施例中，存储器10被实现为集成电路数据处理器中的高速缓冲存储器。在另一实施例中，存储器10可以是独立的集成电路存储器。列逻辑16的列译码器选择哪些存储器单元将接收或提供数据。注意，在对存储器10的写入访问期间，使耦合到写入字线WWL0到WWLN中选择的一个写入字线的所有存储器单元能够从位线接收数据信号。这是因为在示出的实施例中断言写入字线将扰乱耦合到该写入字线的所有存储器单元的存储状态。因此，在每个写入操作期间一整行被写入。在用于存储由处理器使用的指令和/或数据的存储器中，组织存储器使得列的数目等于“高速缓冲存储器线”是通常的。在每个存储操作期间等于高速缓冲存储器线宽度的若干位被访问。在示出的实施例中，地址信号COLUMN ADDRESS(列地址)确定在读取操作期间一行的哪些存储器单元被选择用来提供数据。
图2用示意图形式示出图1的存储器的8晶体管(8-T)存储器单元20。存储器单元20被实现在使用CMOS(互补金属氧化物半导体)晶体管的集成电路上。存储器单元20包括一对交叉耦合的反相器40、读取端口42、以及存取晶体管52和54。交叉耦合的反相器40包括具有P沟道晶体管44和N沟道晶体管46的一个反相器，以及具有P沟道晶体管48和N沟道晶体管50的另一反相器。读取端口42包括N沟道晶体管56和58。
在存储器单元20中，P沟道晶体管44具有在电源节点47处连接到标记为“VDD”的电源导体的源极(电流电极)、连接到标记为“SNB”的存储节点的漏极(电流电极)、以及连接到标记为“SN”的存储节点的栅极(控制电极)。在多个存储器单元12上路由(route)电源导体VDD以向这些单元供电。N沟道晶体管46其漏极连接到P沟道晶体管44的漏极，其源极在电源节点45处连接到标记为“WWL0”的写入字线，其栅极连接到P沟道晶体管44的栅极。P沟道晶体管48具有连接到VDD的源极、连接到存储节点SN的漏极、以及连接到存储节点SNB的栅极。注意，在信号名称后的字母“B”指示该信号名称是具有同样的名称但没有“B”的信号的逻辑补。N沟道晶体管50其漏极连接到存储节点SN，其源极连接到写入字线WWL0，其栅极连接到P沟道晶体管48的栅极。N沟道晶体管52具有连接到标记为“WBLB0”的写入位线的漏极/源极端、连接到存储节点SNB的漏极/源极端、以及连接到写入字线WWL0的栅极。N沟道晶体管54具有连接到存储节点SNB的漏极/源极端、连接到标记为“WBL0”的写入位线的漏极/源极端、以及连接到存储节点SN的栅极。
在读取端口42中，N沟道晶体管56具有连接到标记为“VSS”的电源电压导体的第一漏极/源极端、第二漏极/源极端、以及连接到存储节点SN的栅极。在多个存储器单元12上布线电源导体VSS以向存储器单元提供接地连接。N沟道晶体管58其第一漏极/源极端连接到晶体管56的第一漏极/源极端，其第二漏极/源极端连接到标记为“RBL0”的读取位线，其栅极连接到标记为“RWL0”的读取字线。
在示出的实施例中，电源电压VDD是正电源电压，例如一伏特，并且电源电压VSS是地。在另一实施例中，电源电压可以是不同的。例如，VDD可以是地而VSS可以是负电压。
图3示出图2的存储器单元的各种信号随时间变化的时序图。将参考图1、图2和图3讨论存储器单元20的读取和写入操作。注意，在示出的实施例中，“逻辑高”电压是正电压并且“逻辑低”电压等于大约地电势。在其他的实施例中，电源电压可以是不同的。
如图3所示，读取操作从时间t0开始，在时间t1结束。在时间t0，写入字线WWL0是逻辑低，允许该对交叉耦合的反相器40保持存储节点SN/SNB的逻辑状态。相反地，存储节点SN被保持为逻辑高电压。读取位线RBL0被预充电到逻辑高。在另一实施例中，读取位线可以被预充电为地或中间的电压。就在时间t0后，行译码器14将读取字线RWL0断言为使N沟道晶体管58变为导通的逻辑高。N沟道晶体管56已经是导通的，因为存储节点SN在存储逻辑高。晶体管56和58使在读取位线RBL0上的逻辑高预充电电压降低到逻辑低。逻辑低电压被提供到列逻辑16的感测放大器，接着被输出作为DATA的一位。在预定量的时间之后，读取操作结束，读取字线RWL0回到逻辑低电势。读取字线RWL0的逻辑低使晶体管58变得基本上不导通，允许列逻辑16的位线预充电电路使读取位线RBL0的电势回到逻辑高，为另一读取操作作准备。
对存储器单元20的写入操作发生在时间t1和t2之间。在该写入操作之前，存储器单元20如图3所示通过存储节点SN和SNB分别为逻辑高和逻辑低来存储逻辑高。此外，在该写入操作以前，写入字线WBL0由列逻辑16的预充电电路预充电到逻辑高，并且写入字线WWL0被去断言(de-assert)为逻辑低。为了开始写入操作，如图3所示，写入字线WWL0由行解码器14断言为逻辑高。逻辑高写入字线WWL0使存取晶体管52和54导通，将存储节点SN耦合到写入位线WBL0并将存储节点SNB耦合到写入位线WBLB0。此外，电源节点45处的电压被提高到基本上与被断言的写入字线WWL0相同的电压，使得在存储节点SN和SNB处的电压初始增加到接近逻辑高。逻辑低电压将被写入存储器单元20，如在写入字线被断言之后被降低到逻辑低的写入位线WBL0所指示的。写入位线WBL0的逻辑状态被经由存取晶体管54提供到存储节点SN。此外，由于使用差动写入位线，写入位线WBLB0被经由晶体管52(在图3中未示出)提供到存储节点SNB。写入位线WBL0的逻辑低电压使存储节点SN的电压降低为在存储节点SNB的电压之下足够低的电压，从而当写入字线WWL0被去断言时，存储节点将被降低到逻辑低。然后，写入字线WWL0被去断言，使得在电源节点45处的电压被降低到大约地电势，并且使存取晶体管52和54变得基本上不导通。该对交叉耦合的反相器40的反相器开始作用，并且交叉耦合的对的双稳态性质导致存储节点SN的电压被降低到逻辑低并且SNB的电压增加到逻辑高。预充电写入位线WBL0和WBLB0被预充电，为另一写入操作作准备。写入操作在时间t2结束。
仍参考图3，另一读取操作在时间t2和t3之间发生。该读取操作以读取字线RWL0的断言开始。存储节点SN和SNB分别存储逻辑低和逻辑高。被断言的读取字线RWL0使N沟道晶体管58导通。因为存储节点SN处在逻辑低，所以N沟道晶体管56保持基本上不导通。读取位线RBL0不耦合到电源导体VSS，并且读取位线RBL0的逻辑高电压被列逻辑16的感测放大器感测并放大。在时间t3，存储器单元准备好用于另一读取或写入操作。
图4以示意图形式示出图1中存储器的存储器单元20′。存储器单元20′被实现在使用CMOS(互补金属氧化物半导体)晶体管的集成电路上。存储器单元20′不同于存储器单元20之处在于，存取晶体管被实现为P沟道晶体管60和62。此外，存储器单元20′在写入字线WWL0被耦合到电源节点47而不是电源节点45方面是不同的。另外，在图4的实施例中，电源导体VDD不是必需的。
图5示出图4的存储器单元的各种信号的时序图。将参考图1、图4和图5讨论存储器单元20′的读取和写入操作。
如图5所示，读取操作在时间t0开始，在时间t1结束。在时间t0，写入字线WWL0是使P沟道存取晶体管60和62基本上不导通的逻辑高，由此允许该对交叉耦合的反相器40保持存储节点SN/SNB的逻辑状态。存储节点SN被保持为逻辑低电压。读取位线RBL0被预充电到逻辑高。在另一实施例中，读取位线可以被预充电为地或中间电压。就在时间t0之后，行译码器14断言读取字线RWL0为逻辑高使N沟道晶体管58导通。N沟道晶体管56基本上不导通，因为存储节点SN在存储逻辑低。读取位线RBL0由列逻辑16读取作为逻辑高。该逻辑高被提供到列逻辑16的感测放大器，然后被输出为DATA的一位。在预定量的时间以后，读取操作结束，读取字线RWL0回到逻辑低电势。读取字线RWL0的逻辑低使晶体管58变得基本上不导通，允许列逻辑16的位线预充电电路在必要时使读取位线RBL0的电势回到逻辑高，为另一读取操作作准备。
对存储器单元20′的写入操作发生在时间t1和t2之间。在写入操作之前，如存储节点SN和SNB分别为逻辑高和逻辑低所指示的，存储器单元20′在存储逻辑低。此外，在写入操作之前，写入位线WBL0被列逻辑16的预充电电路预充电到逻辑低电压，并且写入字线WWL0被去断言为逻辑高。为了开始写入操作，写入字线WWL0被行解码器14断言为逻辑低，如图5所示。逻辑低写入字线WWL0使存取晶体管60和62变为导通，将存储节点SN耦合到写入位线WBL0并且将存储节点SNB耦合到写入位线WBLB0。此外，在电源节点47处的电压被降低到基本上与被断言的写入字线WWL0相同的电压，使得在存储节点SN和SNB处的电压初始减少到接近逻辑低。逻辑高电压将被写入存储器单元20′，如在断言写入字线WWL0之后被增加到逻辑高的写入位线WBL0所指示的。写入位线WBL0的逻辑状态被经由存取晶体管62提供到存储节点SN。此外，因为使用差动写入位线，写入位线WBLB0被经由晶体管60(在图5中未示出)提供到存储节点SNB。写入位线WBL0的逻辑高电压导致存储节点SN的电压增加到存储节点SNB的电压之上足够高的电压，从而当写入字线WWL0被去断言时，存储节点SN的电压将增加到逻辑高。接着去断言写入字线WWL0，使在电源节点47处的电压增加到VDD，并且使存取晶体管60和62变得基本上不导通。该对交叉耦合的反相器40的反相器开始作为，并且该交叉耦合的对的双稳态性质使存储节点SN的电压增加到逻辑高而SNB的电压降低到逻辑低。就在时间t2之前，写入位线WBL0和WBLB0两者都被预充电，为另一写入操作作准备。写入操作在时间t2结束。
仍参考图5，另一读取操作在时间t2和t3之间发生。该读取操作以读取字线RWL0的断言开始。在该读取操作之前，存储节点SN和SNB分别在存储逻辑高和逻辑低。被断言的读取字线RWL0使N沟道晶体管58导通。由于存储节点SN处在逻辑高，N沟道晶体管56变得导通。读取位线RBL0被经由晶体管56和58耦合到电源导体VSS，并且读取位线RBL0被降低到VSS(地)的电压。读取位线RBL0的逻辑低电压由列逻辑16的感测放大器感测并放大。在时间t3，存储器单元准备好用于另一读取或写入操作。
虽然已经在优选实施例的上下文中描述本发明，但是对本领域技术人员来说显而易见的是，可以用众多方式修改本发明并且可以采用除上面了明确阐述和描述之外的许多实施例。
因此，所附权利要求意图覆盖落在本发明的真实范围内的本发明的所有修改。
上面已经就具体的实施例描述了益处、其他优点以及问题的解决方案。然而，这些益处、优点、问题的解决方案以及可能使任何益处、优点或解决方案出现或变得更加显著的任何要素，都不应理解为任何或全部权利要求的关键的、要求的或必需的特征或要素。本文使用的术语“耦合”被定义为连接，但是并不必须是直接的连接，并且也不必须是机械的连接。本文使用的术语“包括”或其任何变型意图覆盖非排他的包括，从而包括一系列要素的处理过程、方法、物品或装置不是仅包括这些要素，而是可以包括未明确列出的或这些处理过程、方法、物品或装置所固有的其他要素。

Claims (20)

1.一种耦合到字线的存储器单元，包括：
一对交叉耦合的反相器，具有用于接收第一电源电压的第一电源端以及用于接收第二电源电压的第二电源端，其中所述第二电源端连接到字线。
2.根据权利要求1的存储器单元，其中该对交叉耦合的反相器包括：
第一反相器，具有耦合到第一存储节点的输入端，以及输出端；以及
第二反相器，具有耦合到所述第一反相器的所述输出端的输入端，以及在所述第一存储节点处耦合到所述第一反相器的所述输入端的输出端。
3.根据权利要求1的存储器单元，还包括耦合到所述第一存储节点的第一存取晶体管以及耦合到第二存储节点的第二存取晶体管。
4.根据权利要求3的存储器单元，还包括至少一个读取端口，其耦合到所述第一存储节点和所述第二存储节中的至少一个存储节点，其中所述至少一个读取端口包括：
第一晶体管，具有耦合到接地端的第一电流电极、耦合到所述第一存储节点的控制电极、以及第二电流电极；以及
第二晶体管，具有耦合到所述第一晶体管的所述第二电流电极的第一电流电极、耦合到读取字线的控制电极、和耦合到读取位线的第二电流电极。
5.根据权利要求2的存储器单元，其中所述第一反相器包括：
第一晶体管，具有耦合到所述第一电源电压端的第一电流电极、耦合到所述第一存储节点的控制电极、和耦合到所述第二存储节点的第二电流电极；以及
第二晶体管，其第一电流电极耦合到所述第一晶体管的所述第二电流电极，其控制电极耦合到所述第一晶体管的所述控制电极，其第二电流电极耦合到所述第二电源端。
6.根据权利要求5的存储器单元，其中所述第二反相器包括：
第三晶体管，具有耦合到所述第一电源电压端的第一电流电极、耦合到所述第二存储节点的控制电极、和耦合到所述第一存储节点的第二电流电极；以及
第四晶体管，其第一电流电极耦合到所述第三晶体管的所述第二电流电极，其控制电极耦合到所述第三晶体管的所述控制电极，其第二电流电极耦合到所述第二电源电压端。
7.根据权利要求3的存储器单元，其中所述第一存取晶体管和所述第二存取晶体管中的每一个都是p沟道晶体管。
8.根据权利要求3的存储器单元，其中所述第一存取晶体管和所述第二存取晶体管中的每一个都是n沟道晶体管。
9.一种存储器，包括权利要求1的存储器单元。
10.一种耦合到字线的存储器单元，包括：
耦合到第一存储节点的第一存取晶体管，以及耦合到第二存储节点的第二存取晶体管；
至少一个读取端口，其耦合到所述第一个存储节点和所述第二存储节点中的至少之一存储节点；
一对交叉耦合的反相器，具有用于接收第一电源电压的第一电源端以及用于接收第二电源电压的第二电源端，其中所述第二电源端连接到所述字线，其中该对交叉耦合的反相器包括：
第一反相器，具有耦合到所述第一存储节点的输入端，和输出端；以及
第二反相器，具有耦合到所述第一反相器的所述输出端的输入端、以及在所述第一存储节点处耦合到所述第一反相器的所述输入端的输出端。
11.根据权利要求10的存储器单元，其中所述至少一个读取端口包括：
第一晶体管，具有耦合到接地端的第一电流电极、耦合到所述第一存储节点的控制电极、和第二电流电极；以及
第二晶体管，其第一电流电极耦合到所述第一晶体管的所述第二电流电极，其控制电极耦合到读取字线，其第二电流电极耦合到读取位线。
12.根据权利要求10的存储器单元，其中所述第一反相器包括：
第一晶体管，具有耦合到所述第一电源电压端的第一电流电极、耦合到所述第一存储节点的控制电极、和耦合到所述第二存储节点的第二电流电极；以及
第二晶体管，其第一电流电极耦合到所述第一晶体管的所述第二电流电极，其控制电极耦合到所述第一晶体管的所述控制电极，其第二电流电极耦合到所述第二电源端。
13.根据权利要求12的存储器单元，其中所述第二反相器包括：
第三晶体管，具有耦合到所述第一电源电压端的第一电流电极、耦合到所述第二存储节点的控制电极、和耦合到所述第一存储节点的第二电流电极；以及
第四晶体管，其第一电流电极耦合到所述第三晶体管的所述第二电流电极，其控制电极耦合到所述第三晶体管的所述控制电极，其第二电流电极耦合到所述第二电源电压端。
14.根据权利要求10的存储器单元，其中所述第一存取晶体管和所述第二存取晶体管中的每一个都是p沟道晶体管。
15.根据权利要求10的存储器单元，其中所述第一存取晶体管和所述第二存取晶体管中的每一个都是n沟道晶体管。
16.一种存储器，至少包括权利要求10的存储器单元。
17.一种用于访问存储器的方法，该存储器包括至少一个耦合到字线的存储器单元，其中所述至少一个存储器单元包括一对交叉耦合的反相器，其具有用于接收第一电源电压的第一电源端和用于接收第二电源电压的第二电源端，所述方法包括：
使所述字线上的信号的接收能够将用于存储的比特写入到所述至少一个存储器单元，其中所述字线直接连接到所述第二电源端。
18.根据权利要求17的存储器单元，其中所述至少一个存储器单元还包括耦合到第一存储节点的第一存取晶体管以及耦合到第二存储节点的第二存取晶体管。
19.根据权利要求17的方法，还包括使所述至少一个存储器单元能够对先前存储在所述至少一个存储器单元中的位执行读取操作或数据保持操作。
20.根据权利要求19的方法，还包括通过将与写入信号对应的电压耦合到所述第二电源端，使得与到标准存储器单元的写入操作相比，能够在较低的电压下实现到所述至少一个存储器单元的更快的写入操作。
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