CN102810528B - ***件测试结构 - Google Patents

***件测试结构 Download PDF

Info

Publication number
CN102810528B
CN102810528B CN201210063783.9A CN201210063783A CN102810528B CN 102810528 B CN102810528 B CN 102810528B CN 201210063783 A CN201210063783 A CN 201210063783A CN 102810528 B CN102810528 B CN 102810528B
Authority
CN
China
Prior art keywords
metal layer
insert
hole
test
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201210063783.9A
Other languages
English (en)
Other versions
CN102810528A (zh
Inventor
刘醇鸿
余振华
胡宪斌
王姿予
吴伟诚
侯上勇
郑心圃
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN102810528A publication Critical patent/CN102810528A/zh
Application granted granted Critical
Publication of CN102810528B publication Critical patent/CN102810528B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R1/00—Details of instruments or arrangements of the types included in groups G01R5/00 - G01R13/00 and G01R31/00
    • G01R1/02—General constructional details
    • G01R1/06—Measuring leads; Measuring probes
    • G01R1/067—Measuring probes
    • G01R1/073—Multiple probes
    • G01R1/07307—Multiple probes with individual probe elements, e.g. needles, cantilever beams or bump contacts, fixed in relation to each other, e.g. bed of nails fixture or probe card
    • G01R1/07364—Multiple probes with individual probe elements, e.g. needles, cantilever beams or bump contacts, fixed in relation to each other, e.g. bed of nails fixture or probe card with provisions for altering position, number or connection of probe tips; Adapting to differences in pitch
    • G01R1/07378—Multiple probes with individual probe elements, e.g. needles, cantilever beams or bump contacts, fixed in relation to each other, e.g. bed of nails fixture or probe card with provisions for altering position, number or connection of probe tips; Adapting to differences in pitch using an intermediate adapter, e.g. space transformers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H01L2221/68331—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding of passive members, e.g. die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05026—Disposition the internal layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06131—Square or rectangular array being uniform, i.e. having a uniform pitch across the array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0616—Random array, i.e. array with no symmetry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81192—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Automation & Control Theory (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

本发明公开一种***件测试结构和方法。公开的实施例是包括***件的结构。***件具有沿着***件的***延伸的测试结构，并且测试结构的至少一部分在第一重分配元件中。第一重分配元件在***件的基板的第一表面上。测试结构在中间并且电连接至至少两个探针焊盘。

Description

***件测试结构
本申请要求于2011年6月3日提交的名为“Interposer Test Structure andMethods(***件测试结构和方法)”的美国临时申请No.61/492,989的权益，其全部内容结合于此作为参考。
技术领域
本发明涉及集成电路领域，更具体地说，涉及***件测试结构和方法。
背景技术
因为集成电路(IC)的发展，由于多种电子组件(即，晶体管、二极管、电阻器、电容器等)的集成密度的连续改进导致半导体工业经历连续快速的成长。对于大部分来说，集成密度的这些改进来自最小部件尺寸的重复减小，其允许更多组件被集成到给定区域中。
这些综合改进实质上基本是二维(2D)的，这是因为由集成部件占用的区域基本在半导体晶圆的表面上。集成电路的增加密度和面积的相应减小通常超过了将集成电路芯片直接结合到基板上的能力。从而，***件被用于将球接触区域从芯片的区域重新分配到***件的较大区域。而且，***件被允许用于包括多个芯片的三维(3D)封装。
虽然使用***件的益处使得芯片的尺寸减小，但是使用***件通常具有缺陷。***件通常引入直到处理完成都未被检测的新问题。从而，具有有缺陷的***件的封装可能经过不必要的处理，这是因为较早处理中的缺陷导致***件不可使用。这些问题中的一些通常包括基板通孔(TSV，还已知为硅通孔或半导体通孔)中的空隙、蚀刻处理之后的金属化层的异常布线、凸块冷接(bump cold joint)(开路或短路)、以及***件球状物中的裂缝。
发明内容
根据本发明的一方面，提供一种结构，包括：***件，具有沿着所述***件的***延伸的测试结构，所述测试结构的至少一部分在第一重分配元件中，所述第一重分配元件在所述***件的基板的第一表面上，所述测试结构在中间并且电连接至至少两个探针焊盘。
优选地，所述测试结构包括在所述第一重分配元件的金属化层中的密封环的一部分，所述探针焊盘在所述金属化层中。
优选地，所述测试结构包括在所述第一重分配元件的金属化层中的密封环的一部分，所述探针焊盘在所述金属化层之上。
优选地，所述测试结构包括第一金属化层中的密封环的第一部分、第二金属化层中的所述密封环的第二部分、以及第三金属化层中的所述密封环的第三部分，所述第二金属化层在所述第一金属化层之上，所述第三金属化层在所述第二金属化层之上，所述第一部分在中间并且电连接至少两个第一探针焊盘，所述第二部分在中间并且电连接至少两个第二探针焊盘，所述第三部分在中间并且电连接至少两个第三探针焊盘，所述至少两个第一探针焊盘、所述至少两个第二探针焊盘、以及所述至少两个第三探针焊盘在所述第三金属化层之上。
优选地，所述测试结构包括第一密封环和第二密封环之间的导电线，所述导电线在所述第一重分配元件的金属化层中，所述探针焊盘在所述金属化层中。
优选地，所述测试结构包括第一密封环和第二密封环之间的导电线，所述导电线在所述第一重分配元件的金属化层中，所述探针焊盘在所述金属化层之上。
优选地，所述测试结构包括第一导电线、第二导电线、以及第三导电线，所述第一导电线、所述第二导电线、以及所述第三导电线中的每个都在第一密封环和第二密封环之间，所述第一导电线在第一金属化层中，所述第二导电线在第二金属化层中，并且所述第三导电线在第三金属化层中，所述第二金属化层在所述第一金属化层之上，所述第三金属化层在所述第二金属化层之上，所述第一导电线在中间并且电连接至少两个第一探针焊盘，所述第二导电线在中间并且电连接至少两个第二探针焊盘，所述第三导电线在中间并且电连接至少两个第三探针焊盘，所述至少两个第一探针焊盘、所述至少两个第二探针焊盘和所述至少两个第三探针焊盘在所述第三金属化层之上。
优选地，所述测试结构包括在所述第一重分配元件的金属化层之间的通孔链，所述探针焊盘在所述金属化层之上。
优选地，所述金属化层包括第一金属化层、第二金属化层、以及第三金属化层，所述通孔链包括第一通孔和第二通孔，所述第一通孔在所述第一金属化层和所述第二金属化层之间，所述第二通孔在所述第二金属化层和所述第三金属化层之间，所述第一通孔中的至少一个与所述第二通孔中的至少对应的一个不垂直对准。
优选地，所述金属化层包括第一金属化层、第二金属化层、以及第三金属化层，所述通孔链包括第一通孔和第二通孔，所述第一通孔在所述第一金属化层和所述第二金属化层之间，所述第二通孔在所述第二金属化层和所述第三金属化层之间，所述第一通孔中的每个与所述第二通孔的至少对应的一个垂直对准。
优选地，所述通孔链至少部分地在所述***件的密封环内部的隔离区域中。
优选地，所述测试结构包括多个基板通孔，所述多个基板通孔从所述基板的第一表面延伸至所述基板的第二表面，所述多个基板通孔通过所述第一重分配元件并且通过所述基板的所述第二表面上的第二重分配元件串行电连接在一起。
根据本发明的另一方面，提供一种结构，包括：***件；管芯；导电凸块，将所述管芯电连接至所述***件；以及测试结构，包括所述导电凸块中的至少一个；以及至少两个电终端，在所述***件上，所述测试结构在中间并且电连接至所述至少两个电终端。
优选地，所述***件包括基板和基板通孔，所述基板通孔从所述基板的第一表面延伸至所述基板的第二表面，并且其中，所述测试结构包括所述基板通孔，所述基板通孔通过所述导电凸块中的至少一个、通过所述管芯中的管芯金属化层、以及通过所述基板的所述第二表面上的重分配元件串行电连接在一起，所述导电凸块从所述基板的所述第二表面与所述基板相对。
优选地，所述至少两个电终端包括所述重分配元件的金属化层中的探针焊盘。
优选地，所述至少两个电终端包括所述重分配元件上的导电球状物。
优选地，所述测试结构包括通过所述管芯的管芯金属化层的一部分电连接在一起的至少三个导电凸块，并且其中，所述至少两个电终端包括至少三个电终端，所述至少三个电终端中的每个电连接至所述至少三个电终端的相应一个。
优选地，所述至少三个电终端在所述***件的被所述导电凸块附着的表面上。
优选地，所述至少三个电终端在所述***件的第二表面上，所述***件的所述第二表面与所述***件的被所述导电凸块附着的第一表面不同。
优选地，所述至少三个电终端是在与所述导电凸块相对的所述***件上的导电球状物。
附图说明
为了更完全地理解本实施例及其优点，现在结合附图进行以下说明，其中：
图1是具有附着至第一侧的集成电路管芯(die)的***件的横截面图；
图2A至图2H是形成具有附着至图1的第一侧的集成电路管芯的***件的第一方法；
图3A至图3F是形成具有附着至图1的第一侧的集成电路管芯的***件的第二方法；
图4是***件的一部分的详细横截面图；
图5A和图5B是***件上的金属化层的密封环图案的布局图；
图6是沿着图5A和图5B的***件的***的密封环的横截面图；
图7是根据实施例的在金属化层中的密封环图案的布局图；
图8是根据实施例的图7的结构的横截面图；
图9是根据实施例的金属化层中的密封环图案的布局图；
图10是根据实施例的图9的结构的横截面图；
图11是根据实施例的金属化层中的密封环图案的布局图；
图12A至图12C是根据实施例的图11的结构的横截面图；
图13是根据实施例的沿着***件的***的密封环的横截面图；
图14是根据实施例的金属化层中的密封环图案的布局图；
图15是根据实施例的图14的结构的横截面图；
图16是根据实施例的金属化层中的密封环图案的布局图；
图17是根据实施例的图16的结构的横截面图；
图18是根据实施例的金属化层中的密封环图案的布局图；
图19A至图19C是根据实施例的图18的结构的横截面图；
图20和图21是根据实施例的测试测试下片段(segment under test)的一般原理；
图22是***件的隔离区域中的伪金属通孔雏菊链(daisy chain)的横截面图；
图23是根据实施例的具有被连续覆盖的金属化层和覆盖金属化层的探针焊盘的密封环图案的布局图；
图24至图26是根据多种实施例的图23中的通孔链结构的不同配置的横截面图；
图27和图28是根据实施例测试测试下通孔链的一般原理；
图29是根据实施例的***件的隔离区域中的伪基板通孔雏菊链的一部分的横截面图；
图30是根据实施例的***件的背面的平面图；
图31是根据实施例的图30的***件的横截面图；
图32是根据实施例的***件的背面的平面图；
图33是根据实施例的具有附着管芯的图32的***件的横截面图；
图34是根据实施例的具有附着管芯的***件的横截面图；
图35至图37是根据多种实施例的测试测试下基板通孔链的一般原理；
图38是根据实施例的***件的正面图案；
图39是根据实施例的管芯的有源表面；
图40是根据实施例的具有附着至具有图38的正面图案的***件的图39的有源表面的管芯的横截面图；
图41是根据实施例的***件的背面图案；
图42是根据实施例的具有附着至具有图41的背面图案的***件的图39的有源表面的管芯的横截面图；
图43是根据实施例的具有附着至***件的图39的有源表面的管芯的横截面图；
图44是根据实施例的具有附着至***件(其附着到基板)的图39的有源表面的管芯的横截面图；
图45至图48是根据多种实施例测试测试下的凸块焊盘和/或凸块(BPB)的一般原理；以及
图49是根据实施例的用于形成附着至***件的管芯并且用于测试***件和/或管芯的结构的方法。
具体实施方式
下面，详细讨论本发明各实施例的制造和使用。然而，应该理解，本发明提供了许多可以在各种具体环境中实现的可应用的发明概念。所讨论的具体实施例仅仅示出了制造和使用本发明的具体方式，而不用于限制本发明的范围。
将参考特定上下文描述实施例，即，***件和附着至***件的管芯。这些实施例包括用于测试在多个处理步骤期间用于对应于测试结构的结构的处理的可靠性的测试结构。虽然分别论述实施例的多个方面，但是本领域技术人员将容易明白，实施例可以包括多个单独论述的方面。然而，其他实施例还可以被施加至其他封装处理和封装件。
图1示出具有经由导电凸块14附着至***件10的第一侧的集成电路管芯12的***件10的横截面图。管芯12包括互连件16，互连件包括一个或多个金属化层。管芯接合焊盘18机械地连接至管芯12并且经由互连件16中的一个或多个金属化层电连接至管芯12中的器件。导电凸块14机械地连接和电连接至管芯接合焊盘18，并且可以包括例如微凸块、柱形物、和/或具有直径约5微米到约50微米的圆柱。
***件凸块焊盘24机械地连接至***件10，并且机械地连接以及和电连接至导电凸块14。***件10包括重分配层(RDL)20，重分配层包括一个或多个金属化层。RDL 20允许不同焊盘配置以及较大导电球状物30。***件凸块焊盘24经由RDL 20中的一个或多个金属化层电连接至***件10中的基板通孔(TSV，还已知为硅通孔或半导体通孔)22。基板通孔22从其上形成RDL 20的基板的正面到基板的背面延伸通过***件10的基板。***件10包括钝化结构26，其可以包括一个或多个金属化层，诸如，背面重分配元件。球形焊盘28机械地连接至***件10的背面，并且直接地和/或经由钝化结构26中的一个或多个金属化层电连接至基板通孔22。导电球状物30机械连接和电连接至球形焊盘26。导电球状物30可以包括约60微米到约120微米的直径。导电球状物30提供与管芯12的外部电连接。
图2A至图2H示出形成***件和附着至***件(诸如，图1中所示的结构)的管芯的第一方法。应该想到，该顺序被提供用于说明目的，并且可以使用其他顺序。首先参考图2A，***件的基板40被示出具有形成通过基板40的正面的基板通孔42。基板40通常包括类似于用于形成将附着至***件的集成电路管芯的基板的材料，诸如，硅。虽然基板40可以由其他材料形成，但是相信使用用于***件的硅基板可以减小压力，这是因为硅基板和通常用于管芯的硅之间的热膨胀系数(CTE)失配(mismatch)低于由不同材料形成的基板。
基板通孔42通过例如蚀刻、碾磨、激光技术、其结合等在基板40中形成凹槽形成。薄势垒层诸如通过化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)、热氧化、其结合等，共形地沉积在基板40的正面之上和开口中。势垒层可以包括氮化物或氮氧化物，诸如，氮化钛、氮氧化钛、氮化钽、氮氧化钽、氮化钨、其结合等。导电材料沉积在薄势垒层之上和开口之中。导电材料可以通过电化学镀处理、CVD、ALD、PVD、其结合等形成。导电材料的实例是铜、钨、铝、银、金、其结合等。通过例如化学机械抛光从基板40的正面去除过多导电材料和势垒层。从而，基板通孔42包括导电材料以及导电材料和基板40之间的薄势垒层。
在图2B中继续正面处理，形成RDL 44。RDL 44可以包括任何数量的金属化层、金属间电介质(IMD)层、通孔、以及钝化层或其结合。图2B中所示的RDL 44包括IMD层中的三个金属化层，诸如，第一金属化层(M1)46、第二金属化层(M2)48、以及第三金属化层(M3)50。在IMD层中的金属化层之间形成通孔。通过沉积IMD层、使用例如可接受的光刻技术在IMD层中蚀刻该层的金属化图案、在IMD中沉积用于金属化的导电材料、并且通过例如CMP去除任何过多导电材料形成金属化层。光刻技术可以包括单一大马士革制程或双大马士革制程，特别是当通孔形成通过IMD到下部金属化层时。
IMD层可以是氧化物电介质，诸如，硼磷硅玻璃(BPSG)或其他电介质材料。金属化层的导电材料可以例如是铜、镍、铝、铜铝(copperaluminum)、钨、钛、其结合等。金属化层可以包括导电材料和IMD材料之间的势垒层，并且其他介电层(诸如，由例如氮化硅制成的蚀刻停止层)可以形成在IMD层之间。
在形成图2B中的顶部金属化层、第三金属化层50之后，一个或多个钝化层形成在金属化层之上。钝化层可以是聚酰亚胺、BPSG、氮化硅(SiN)、其结合等，并且可以使用旋涂技术、CVD、ALD、PVD、其结合等形成。开口52被形成通过钝化层，以暴露图2B中的顶部金属化层、第三金属化层50，用于在顶部金属化层上形成凸块焊盘。开口52可以使用例如可接受的光刻技术和蚀刻技术形成。
参考图2C，凸块接合焊盘54被形成通过顶部金属化层上的开口52，并且导电凸块56形成在凸块接合焊盘54上。凸块接合焊盘54可以通过在开口52中沉积导电材料并且将导电材料图案化为凸块接合焊盘54形成。导电材料可以包括铜、银、锡、钛、钨、其结合等，并且可以通过PVD、CVD、ALD、其结合等被沉积。凸块接合焊盘54的图案化可以通过可接受的光刻和蚀刻技术作出。导电凸块56通过电化学镀(ECP)等形成在凸块接合焊盘54上，并且可以包括铜、锡、镍、其结合等。
在图2D中，集成电路管芯58通过导电凸块56被附着，并且底层填充材料60被分配在管芯58和***件(例如，顶部钝化层)之间。管芯58可以是使用拾取和放置工具附着的已知的良好管芯，并且在底层填充材料60被分配之前，导电凸块56可以被回流。底层填充材料60可以是液态环氧树脂、可变形凝胶、硅橡胶、其结合和/或使用可接受的分配设备分配的同样的东西。在图2E中，在底层填充材料60被硬化之后，管芯58例如通过施加模塑料62并且使用压缩模塑被封装。
基板40的背面处理在图2F中开始描述。图2E的组件在背面处理期间被附着至载体基板(carrier substrate)67。载体基板67可以使用粘合剂被附着至管芯58和/或模塑料62。通常，载体基板在随后处理步骤期间提供临时机械和结构支撑。以此方式，减少或者防止对***件的损害。载体基板可以包括例如玻璃、氧化硅、氧化铝、其结合等。粘合剂可以是任何合适的粘合剂，诸如，紫外线(UV)胶，当被暴露至UV光时，其丢失其粘合剂特性。
在图2F中，基板通孔42通过使基板40变薄从基板40的背面伸出。变薄处理可以使用蚀刻处理和/或平坦化处理(诸如，化学机械抛光(CMP)处理)执行。例如，最初可以执行平坦化处理(诸如，CMP)，以首先暴露基板通孔42的势垒层。之后，可以执行在势垒层的材料和基板40之间具有高蚀刻速率选择性的一个或多个湿蚀刻处理，从而保留从基板40的背面伸出的基板通孔42。蚀刻处理还可以例如是干蚀刻处理。一个或多个介电层(诸如，图2F中所示的介电层64和66)被沉积在基板40的背面之上。介电层64和66可以例如是氧化硅、氮化硅、氮氧化硅、其结合等。然后，背面例如通过CMP被平坦化，使得基板通孔42在背面上暴露。
图2G示出钝化层68、球形接合焊盘70、以及导电球状物72的形成。钝化层68形成在电介质64和66之上的背面上，并且可以是例如通过旋涂技术、CVD、ALD、其结合等形成的聚酰亚胺、BPSG、聚苯并噁唑(PBO)、其结合等。开口被形成通过钝化层68，以暴露例如基板通孔42，用于形成球形接合焊盘70。开口可以使用例如可接受的光刻和蚀刻技术形成。球形接合焊盘70可以通过在开口中沉积导电材料(诸如，金属，例如，一层或多层铬、铬铜合金、铜、金、钛、钨钛、镍、其结合等)并且将导电材料图案化为球形接合焊盘70而形成。导电材料可以通过ECP等沉积，并且图案化可以通过可接受的光刻和蚀刻技术进行。导电球状物72可以通过ECP等形成在球形接合焊盘70上，并且可以包括铜、锡、易熔质焊料、无铅焊料、其结合等。
应该注意，图2G示出了直接连接至基板通孔42的球形接合焊盘70；然而，一个或多个金属化层和IMD层可以形成在基板40的背面上，以将球形接合焊盘70电连接至基板通孔42。背面金属化层可以由任何合适导电材料形成，诸如，铜、铜合金、铝、银、金、其结合等，通过任何合适技术，诸如，ECP、非电镀、其他沉积方法(诸如，溅射、印刷、和CVD、PVD、其结合等)形成。
然后，该组件被附着至切割框74，导电球状物72邻接切割框74，并且载体基板67被去除，如图2H所示。然后，该组件被切割为具有***件和任意数量的管芯的独立封装件，诸如，图1中所示的封装件。
图3A至图3F示出形成***件和附着至***件的管芯(诸如，图1中所示的结构)的第二方法。将想到，该顺序被提供用于示意性目的，并且可以使用其他顺序。在该方法中，组件通过如先前所论述的图2C被处理。然后，图2C中的组件的正面通过粘合剂82被附着至载体基板80，如图3A中所示。载体基板80可以包括例如玻璃、氧化硅、氧化铝、其结合等。粘合剂82可以是任何合适的粘合剂，诸如UV胶。
背面处理开始，如图3B中所示。在图3B中，基板通孔42通过使基板40变薄，从基板40的背面伸出。使基板通孔42伸出并且形成类似于或与参考图2F论述相同的介电层。在图3C中，形成钝化层68、球形接合焊盘70、以及导电球状物72。用于形成这些组件的步骤类似于或与参考图2G论述的相同。
在图3D中，图3C的组件例如通过使粘合剂82暴露至UV辐射从载体基板80去除，并且组件通过粘合剂86被附着至另一载体基板84。组件的背面面对载体基板84。载体基板84可以包括例如玻璃、氧化硅、氧化铝、其结合等。粘合剂86可以是任何合适的粘合剂，诸如，UV胶。
在图3E中，类似于图2D，集成电路管芯58被附着至组件的正面，并且底层填充材料60被分配在管芯58和***件(例如，顶部钝化层)之间。在图3F中，载体基板84例如通过使粘合剂86暴露至UV辐射从组件去除。然后，组件被附着至切割框74，其中，背面远离切割框74，例如，导电球状物72远离切割框74。然后，组件被切割为具有***件和任何数量管芯的独立封装件，诸如，图1中所示的封装件。
图4是***件的一部分的详细横截面图。***件包括具有基板通孔92的基板90。基板例如是硅基板。基板通孔92从基板90的正面表面到背面表面延伸深度96。基板通孔92具有宽度94，其还可以是直径。深度96可以在约50微米至约200微米之间，并且宽度94可以在约3微米至约15微米之间。基板通孔92可以具有在约6至约18之间的纵横比。
***件进一步包括形成在正面表面上的分别形成在第一IMD层104、第二IMD层106、以及第三IMD层108中的第一金属化层98、第二金属化层100、以及第三金属化层102。第一通孔110将第一金属化层98的一部分电连接至第二金属化层100的一部分，并且第二通孔112将第二金属化层100的一部分电连接至第三金属化层102的一部分。
第一钝化层114形成在第三金属化层102和第三IMD层108之上，并且被图案化，以暴露第三金属化层102的一部分。接合焊盘116形成在第三金属化层102的暴露部分上，并且包括第一钝化层114之上的凸缘部分。第二钝化层118形成在第一钝化层114和接合焊盘116的凸缘部分之上。接合焊盘116通过第二钝化层118暴露。导电凸块120在接合焊盘116上并且具有例如约25微米的直径。
***件还包括形成在背面表面上的背面金属化层122。背面钝化层124形成在背面金属化层122之上并且被图案化以暴露背面金属化层122的一部分。导电球状物126形成在背面金属化层122的暴露部分上并且具有例如约100微米的直径。
图5A和图5B示出***件上的金属化层的密封环图案130的布局图。密封环图案130可以用于一个金属化层、所有金属化层、或例如在***件的正面上形成的金属化层的所有结合。图5A示出***件的边缘132并且与在图5B中扩大的拐角的视图134相关。图5B示出内部密封环图案136和外部密封环图案138的图案。除了从拐角附近的边缘132以四十五度角延伸之外，内部密封环图案136和外部密封环图案138中的每个都沿着边缘132朝边缘132内部延伸一段距离。拐角图案140延伸到外部密封环图案138以四十五度角延伸的外部的拐角，并且拐角图案140连接至外部密封环图案138。拐角图案140还可以称为拐角应力释放(CSR)区域。
图6示出沿着***件的***的密封环的横截面图。***件包括基板150，IMD层152形成在基板150的正面表面上。在IMD层152中，第一金属化层154、第二金属化层156、以及第三金属化层158由例如铜形成，尽管可以使用先前论述的任何其他材料。金属化层154、156和158中的每个都包括在外部密封环162和内部密封环164中的一部分。金属化层154、156、和158在外部密封环162中的部分包括图5A和图5B中所示的外部密封环图案138和拐角图案140。类似地，金属化层154、156和158在内部密封环164中的部分包括图5A和图5B中所示的内部密封环图案136。不连续通孔166和通孔条168将金属化层154、156和158电连接在一起。通孔条168通常沿着边缘132延伸，类似于外部密封环图案138或内部密封环图案136。
第一钝化层170形成在IMD层152的顶部IMD层和第三金属化层158之上。第三金属化层158在外部密封环162中的部分通过开口暴露，并且焊盘172形成在电连接至第三金属化层158在外部密封环162中的部分的开口中。即使可以使用先前论述的其他材料，焊盘172包括例如铝和铜铝。焊盘172的凸缘部分在第一钝化层170之上。第二钝化层174在第一钝化层170和焊盘172的凸缘部分的一部分之上。焊盘172通过第二钝化层174暴露。应该注意，在一些结构中，可以不存在焊盘172，并且可以存在或不存在通过第一钝化层170和第二钝化层174的多种开口。
***件中的结构可以具有多种尺寸，其可以根据所使用的技术节点被进一步修改。用于***件的尺寸典型地为65纳米技术节点，并且不限于实施例的范围。图6进一步示出从内部密封环164到***件内部的隔离区域176。隔离区域可以具有从内部密封环164的内部边缘朝向***件的中心向内延伸的例如约10微米的宽度180。内部密封环164可以具有约3.5微米的宽度182。内部密封环164的外部边缘和外部密封环162的内部边缘之间的距离184可以例如为约2.5微米。外部密封环162可以具有例如约2微米的宽度186。从外部密封环162的外部边缘到***件的边缘132的距离188可以例如约为2微米。焊盘172在第一钝化层170的侧壁之间可以具有例如约2微米的宽度190。焊盘172的凸缘部分邻近边缘132可以具有例如约1微米的宽度192，并且在相反位置处可以具有例如约2微米的宽度。
图7示出金属化层的示意图134a，其是图5A和图5B的密封环图案的修改。探针焊盘(probe pad)200形成在拐角中并且通过线202连接至内部密封环图案136。外部密封环图案138是不连续的，其中，线202与外部密封环138交叉。类似的探针焊盘和线可以形成在每个拐角中。
图8示出图7的结构的横截面图。应该注意，图8是简化视图，这是因为图7的连接通常不在单个横截面中对齐。图8示出在处理完成之前的结构，诸如，在形成关于图2B论述的合适金属化层和/或IMD层之后，但是在形成上覆的(overlying)IMD层或钝化层之前。图8示出测试下的片段204，其例如是图6中的内部密封环164中的金属化层154、156和158中之一的一部分和图7中的内部密封环图案136的片段，并且在测试下的片段204的相对端部结合探针焊盘200和连接件202。测试下的片段204可以在任意金属层中，并且从而可以仅在基板150之上或在任意IMD层152之上(描述为“150/152”)。测试下的片段204与可以位于测试下的片段204之下的金属化层电隔离。
在形成其中形成有测试下的片段204的特定金属化层之后并且在形成直接上覆的IMD层或钝化层之前，通过在片段的各个端部探测探针焊盘200，测试内部密封环图案136的测试下的片段204。通过在一个探针焊盘200处施加信号，可以通过在测试下的片段204的相对端部在另一探针焊盘200处感应信号，确定测试下的片段204在该片段的金属化中是否具有空隙或不连续性。通常，测试下的片段204与其他电路径电隔离或独立于其他电路径。例如，其中形成测试下的片段204的内部密封环图案136通常不形成封闭环，这是因为当测试下的片段204打开(例如，具有空隙或不连续)时，这样做将使得测试信号围绕探针焊盘200之间的环传播。而且，测试下的片段204通常不连接至下部金属化层(metallization)，以避免用于测试信号的并联通路(alternate path)。在测试之后，可以形成随后的IMD层和/或钝化层。如果金属化层形成在其中形成测试下的片段204的金属化层之上，则上覆的金属化层可以电连接至测试下的片段204，这是因为在形成上覆的金属化层之前发生测试。
图9示出具有用探针焊盘210覆盖的金属化层的另一视图134b。图9是图5A和图5B的密封环图案的修改。探针焊盘210可以例如与凸块接合焊盘(诸如，图2C中的凸块接合焊盘54)同时形成。探针焊盘210形成在拐角中并且通过互连结构(图9中未示出)和线202电连接至内部密封环图案136。外部密封环图案138不连续，其中，线202与外部密封环图案138交叉。类似的探针焊盘、互连结构和线可以形成在每个拐角中。
图10示出图9的结构的横截面图。应该注意，图10是简化视图，这是因为图9的连接通常在单一横截面中不对准。图10示出在形成凸块接合焊盘之后的结构，诸如，在形成参考图2C论述的凸块接合焊盘54之后，但是在诸如关于图2D或图3A论述的随后处理之前。图10示出测试下的片段212，其在本实例中是图6中的内部密封环164中的第一金属化层154的一部分和图9中的内部密封环图案136的片段。在测试下的片段212的相对端部中的每端处，互连结构都将探针焊盘210电连接至测试下的片段212。互连结构中的每个都包括第三金属化层158的连接部分(landingportion)214、第二金属化层156的连接部分216、连接连接部分214和216的通孔218、以及将连接部分216连接至第一金属化层154的连接部分和线202的结合的通孔220。
虽然在图10中描述了测试下的片段212在第一金属化层154中，但是测试下的片段212可以在任意金属化层中。本领域普通技术人员将很容易理解对互连结构和金属化图案的修改以形成这些不同结构。值得注意的是，虽然在图10的横截面中没有示出另一金属化层的一部分(除了在互连结构中所示的那些)，但是其他金属化层的一部分可以位于测试下的片段212之上或之下。除了互连结构的多个部分之外，测试下的片段212通常与可以在测试下的片段212之上或之下的金属化层的多个部分电隔离。
在通过形成凸块接合焊盘(诸如，关于图2C论述的凸块接合焊盘54)完成处理之后，但是在随后处理(诸如，关于图2D或图3A论述的处理)之前，内部密封环图案136的测试下的片段212通过在片段的各个端部探测探针焊盘210而被测试。通过在一个探针焊盘210处施加信号，可以通过在测试下的片段212的相对端处在另一探针焊盘210处感应信号，确定测试下的片段212在片段的金属化层中是否具有空隙或不连续性。通常，测试下的片段212与其他电路径电隔离或独立于其他电路径。例如，与上述相类似，其中形成测试下片段212的内部密封环图案136通常不形成封闭环，并且测试下片段212通常不连接至下部金属化层，以避免用于测试信号的并联通路。
图11示出被连续覆盖的金属化层和覆盖金属化层的探针焊盘230、232和234的又一视图134c。视图134c是图5A和图5B的密封环图案的修改。探针焊盘230、232和234例如与凸块接合焊盘(诸如，图2C中的凸块接合焊盘54)同时形成。探针焊盘230、232和234形成在拐角中并且通过互连结构(在图11中未示出)和各条线236、238和240电连接至各个金属化层154、156和158的内部密封环图案136。外部密封环图案138是不连续的，其中，线236、238和240与外部密封环图案138交叉。类似的探针焊盘、互连结构、以及线可以形成在每个拐角中。
图12A至图12C示出图11的结构的横截面图。应该注意，图12A至图12C是简化视图，这是因为图11的连接通常在单一横截面中不对准。图12A至图12C示出形成凸块接合焊盘之后(诸如，在形成关于图2C论述的凸块接合焊盘54之后，但是在随后处理(诸如，关于图2D或图3A论述的处理)之前的结构。
图12A示出测试下的片段250，其在本实例中是图6的内部密封环164中的第一金属化层154的一部分和图11的内部密封环图案136的片段。在测试下的片段250的相对端部中的每端处的是将探针焊盘234电连接至测试下的片段250的互连结构。每个互连结构都包括第三金属化层158的连接部分260、第二金属化层156的连接部分262、连接连接部分260和262的通孔264、以及将连接部分262连接至第一金属化层154的连接部分和线240的结合的通孔266。
图12B示出测试下的片段252，其在本实例中是图6的内部密封环164中的第二金属化层156的一部分和图11中的内部密封环图案136的片段。在测试下的片段252的相对端部中的每端处的是将探针焊盘232电连接至测试下的片段252的互连结构。每个互连结构都包括第三金属化层158的连接部分268和将连接部分268连接至第二金属化层156的连接部分和线238的结合的通孔270。
图12C示出测试下的片段254，其在本实例中是图6的内部密封环164中的第三金属化层158的一部分和图11中的内部密封环图案136的片段。在测试下的片段254的相对端部中的每端处的是将探针焊盘230电连接至测试下的片段254的结构。每个结构都包括第三金属化层158的连接部分和线236的结合。
虽然测试下的片段250、252和254在图12A至图12C中被分别示出，但是测试下的片段250、252和254通常被覆盖，但是可以使用其他配置。本领域普通技术人员将很容易地理解对互连结构和金属化图案的修改以形成这些不同结构。如先前的附图，在图12A至图12B中，其他金属化层的部分可以位于测试下的片段250、252和254之上或之下。除了部分互连结构之外，测试下的片段250、252和254通常与可以位于测试下片段250、252和254之下或之上的金属化层的部分电隔离。
在通过形成凸块接合焊盘(诸如，关于图2C论述的凸块接合焊盘54)完成处理之后，但是在随后处理(诸如，关于图2D或图3A论述的)之前，内部密封环图案136的测试下片段250、252和254通过在各个片段的各个端部处探测探针焊盘230、232和234而被测试。测试下片段250、252和254中的每个都可以被测试，如关于图9和图10中所示的结构论述的。通常，测试下的片段250、252和254与其他电路径电隔离或者独立于其他电路径。例如，类似于以上，其中形成测试下片段250、252和254中的每个的内部密封环图案136通常不形成封闭环，并且测试下片段250、252和254通常不连接至下部金属化层或上覆的金属化层，以避免用于测试信号的并联通路。
图13示出类似于图6的沿着***件的***的密封环的另一横截面图。在图13中，***件包括分别在金属化层154、156和158中的每个中的内部密封环164和外部密封环162之间的线280、282和284。线280、282和284沿着***件的***与密封环162和164相类似地延伸。而且，线280、282和284在本实例中具有最小设计规则宽度。在本实例中，具有65纳米技术节点，最小设计规则宽度约为0.324微米，从而线280、282和284中的每条都具有约0.324微米的宽度。
图14示出金属化层的另一视图134d，其是图5A和图5B的密封环图案的修改。在图4中，线图案290在内部密封环图案136和外部密封环图案138之间。在图14的视图134d中，探针焊盘200形成在拐角中，并且通过线292连接至线图案290。外部密封环图案138是不连续的，其中，线292与外部密封环图案138交叉。类似的探针焊盘和线可以形成在每个拐角中。
图15示出图14的结构的横截面图。图15示出测试下的片段294，其例如是线280、282和284(其分别是图13的金属化层154、156和158中之一的一部分)中之一和图14中的线图案290的片段。测试下的片段294在测试下片段294的相对端部处具有结合探针焊盘200和连接292。测试下片段294可以在任意金属化层中，并且从而可以仅在基板150之上或者在任意IMD层152(示出为“150/152”)之上。测试下片段294被电隔离或者是独立的，并且可以以与图7和图8中的测试下片段204论述的相同方式被测试。
图16示出覆盖有探针焊盘210的金属化层的另一视图134e。图16是图5A和图5B的密封环图案的修改。在图16中，视图134e包括内部密封环图案136和外部密封环图案138之间的线图案290。在图16的视图134e中，金属化层被示出覆盖有探针焊盘210。探针焊盘210形成在拐角中并且通过互连结构(在图16中未示出)和线292电连接至线图案290。外部密封环图案138是不连续的，其中，线282与外部密封环图案138交叉。类似的探针焊盘、互连结构、以及线可以形成在每个拐角中。
图17示出图16的结构的横截面图。图17示出测试下的片段300，其是图13的第一金属化层154的一部分和图16中的线图案290的片段。在测试下的片段300的相对端部中的每端处的是将探针焊盘210电连接至测试下片段300的互连结构。每个互连结构都包括第三金属化层150的连接部分302、第二金属化层156的连接部分304、连接连接部分302和304的通孔306、以及将连接部分304连接至第一金属化层154的连接部分和线292的结合的通孔308。
测试下片段200可以例如是线280、282和284中的任一条，其分别是图13的金属化层154、156和158之一的一部分。本领域普通技术人员将容易地理解对互连结构和金属化图案进行修改以形成这些不同结构。值得注意的是，其他金属化层的部分可以位于测试下片段300之上或之下。除了部分互连结构之外，测试下片段300通常与金属化层的可以位于测试下片段300之下或之下的多个部分电隔离。测试下片段300可以以与对图9和图10中的测试下片段212的论述相同的方式被测试。
图18示出被连续覆盖的金属化层和覆盖金属化层的探针焊盘230、232和234的又一视图134f。视图134f是图5A和图5B的密封环图案的修改。在图18中，视图134f包括在内部密封环图案136和外部密封环图案138之间的线图案290。探针焊盘230、232和234形成在拐角中并且通过互连结构(在图18中未示出)和各条线310、312和314电连接至各个金属化层154、156和158的线图案290。外部密封环图案138是不连续的，其中，线310、312和314与外部密封环图案138交叉。类似的探针焊盘、互连结构、以及线可以形成在每个拐角中。
图19A至图19C示出图18的结构的横截面图。图19A示出测试下的片段320，其在本实例中是图13的第一金属化层154中的线280的一部分和图18中的线图案290的片段。在测试下片段320的相对端部中的每端处的是将探针焊盘234电连接至测试下片段320的互连结构。每个互连结构都包括第三金属化层158的连接部分330、第二金属化层156的连接部分332、连接连接部分330和332的通孔334、以及将连接部分332连接至第一金属化层154的连接部分和线314的结合的通孔336。
图19B示出测试下的片段322，其在本实例中是图13的第二金属化层156中的线282的一部分和图18中的线图案290的片段。在测试下的片段322的相对端部中的每端处的是将探针焊盘232电连接至测试下片段322的互连结构。每个互连结构都包括第三金属化层158的连接部分338和将连接部分338连接至第二金属化层156的连接部分和线312的结合的通孔340。
图19C示出测试下的片段324，其在本实例中是图13的第三金属化层158中的线284的一部分和图18中的线图案290的片段。在测试下片段324的相对端部中的每端处，一结构将探针焊盘230电连接至测试下的片段324。每个结构都包括第三金属化层158的连接部分和线310的结合。
虽然测试下片段320、322和324在图19A至图19C中分别被示出，但是测试下片段320、322和324通常被叠加，尽管可以使用其他配置。本领域普通技术人员将容易地理解对互连结构和金属化图案进行修改以形成这些不同结构。如先前附图，部分其他金属化层可以位于测试下片段320、322和324之上或之下。除了部分互连结构之外，测试下片段320、322和324通常与金属化层的可以位于测试下片段320、322和324之下或之上的多个部分电隔离。而且，其中形成测试下片段320、322和324中的每个的线图案290通常不形成封闭环，以避免用于测试信号的并联通路。测试下片段320、322和324中的每个都可以被测试，如关于图11和图12A至图12C中所示的结构论述的。
图20和图21示出测试测试下的片段的一般原理。在图20中，探针焊盘200被探测，以通过测试下片段350施加和感应测试信号。探针焊盘200还在图8和图15中示出，并且测试下片段可以分别是图8或图15中的测试下片段204或294。在图21中，探针焊盘352例如通过互连结构电连接至测试下片段354。探针焊盘352被探测，以通过测试下片段354施加和感应测试信号。探针焊盘352可以是探针焊盘210、230、232和234，并且测试下片段354可以是测试下片段212、250、252、254、300、320、322和324，如图10、图12A、图12B、图12C、图17、图19A、图19B和图19C中所示。
图22示出***件的隔离区域中的伪金属通孔雏菊链的横截面图。除了隔离区域176中的伪金属通孔雏菊链(“通孔链”)结构400之外，图22类似于图6。通孔链结构400包括第一金属化层154的第一部分402、第二金属化层156的第二部分404、连接第一部分402和第二部分404的通孔410、第三金属化层158的第三部分406、连接第二部分404和第三部分406的通孔412、以及通过第二钝化层174暴露并且连接至第三部分406的探针焊盘408。在该实例中，金属化层154、156和158是铜，并且探针焊盘408是铝或铜铝，但是可以使用先前论述的其他材料用于这些组件。
图23示出被连续覆盖的金属化层和覆盖金属化层的探针焊盘408的又一视图134g。视图134g是图5A和图5B的修改。结合后的金属化层的通孔链图案414示出了其中形成通孔链结构400的区域。通孔链结构414可以沿着***件的***延伸，诸如，沿着***件的每个边缘延伸，并且通常在隔离区域176中的内部密封环136内部。探针焊盘408电连接至通孔链图案414。类似的探针焊盘和线可以形成在每个拐角中。
图24至图26示出通孔链结构400的不同配置的横截面图。图24至图26示出在形成凸块接合焊盘之后(诸如，在形成关于图2C论述的凸块接合焊盘54之后)但是在随后处理(诸如，参考图2D或图3A论述的)之前的结构。
图24示出探针焊盘408之间的测试下通孔链420。测试下通孔链420包括第一金属化层154的连接部分422、第二金属化层156的连接部分424、连接各个连接部分422和424的通孔428、第三金属化层158的连接部分426、以及连接各个连接部分424和426的通孔430。在该配置中，连接部分和通孔通过多个IMD层152成阶梯式。例如，连接部分在IMD层152中不完全垂直对准，但是邻近金属化层中的连接部分部分重叠，并且通孔不垂直对准。该配置还示出通过金属化层和IMD层的测试下通孔链420的三个完整循环。其他配置可以具有不同数量的循环，并且在另外的配置中，每个循环都可以不延伸通过每层。
图25示出探针焊盘408之间的测试下通孔链440。测试下通孔链440包括第一金属化层154的连接部分442、第二金属化层156的连接部分444、连接各个连接部分442和444的通孔448、第三金属化层158的连接部分446、以及连接各个连接部分444和446的通孔450。在该配置中，连接部分和通孔在通过多个IMD层152的“梯子”或“电梯”配置中。例如，连接部分在IMD层152中垂直对准，并且通孔垂直对准。该配置还示出通过金属化和IMD层的测试下通孔链440的三个完整循环。其他配置可以具有不同数量的循环，并且在另外的配置中，每个循环都可以不延伸通过每层。
图26示出探针焊盘408之间的测试下通孔链460。测试下通孔链460包括第一金属化层154的线462、第二金属化层156的连接部分464、将线462连接至连接部分464的通孔468、第三金属化层158的连接部分466、以及连接各个连接部分464和466的通孔470。在该配置中，连接部分和通孔在通过多个IMD层152的“梯子”或“电梯”配置中，如图25中所示。线462可以是超长测试线，诸如，约10毫米，以测试正面RDL链产量。线462可以在任何金属化层上。
测试下通孔链420、440或460通常与在图中未示出的金属化层的其他部分电隔离。从而，测试下通孔链420、440或460在测试期间可以是独立的。
在通过形成凸块接合焊盘(诸如，关于图2C论述的凸块接合焊盘54)完成处理之后，但是在随后处理(诸如，关于图2D或图3A论述的)之前，通孔链结构400的测试下通孔链420、440或460通过在通孔链的各个端部处探测探针焊盘408被测试。图27和图28通常示出被测试结构。在图27中，探针焊盘408被探测，以通过测试下通孔链420/440施加和感应测试信号。图27示出通孔链结构400中的通孔和连接部分的循环。在图28中，探针焊盘408电连接至包括如图26中所示的通孔和线的测试下通孔链460。探针焊盘408被探测，以通过测试下通孔链460施加和感应测试信号。通过在一个探针焊盘408处施加信号，可以通过在测试下通孔链420、440或460的相对端部处在另一探针焊盘408处感应信号，确定测试下通孔链420、440或460在通孔链结构400的通孔或金属化层中是否具有空隙或不连续性。通常，测试下通孔链420、440、或460与其他电路径电隔离或独立于其他电路径。例如，其中形成测试下通孔链420、440、或460的通孔链图案414通常不形成封闭环，并且测试下通孔链420、440、或460通常不连接至金属化层的其他部分，以避免用于测试信号的并联通路。
图29示出在***件的隔离区域176中的伪基板通孔雏菊链的一部分的横截面图。除了隔离区域176中的伪基板通孔雏菊链(“TSV链”)结构490之外，图29类似于图6。基板通孔链结构490包括背面介电层508中的背面金属化部分506、通过基板150并且连接至背面金属化部分506的基板通孔504、连接至基板通孔504的第一金属化层154的第一部分492、第二金属化层156的第二部分494、连接第一部分492和第二部分494的通孔500、第三金属化层158的第三部分496、连接第二部分494和第三部分496的通孔502、以及在第二钝化层174之下并且连接至第三部分496的焊盘498。
在该实例中，基板通孔504具有约12微米的宽度510。基板通孔宽度510的第一基板通孔部分512在隔离区域176中，并且约为8微米。基板通孔宽度510的第二基板通孔部分514在隔离区域176的外部，并且约为4微米。进一步地，在本实例中，第一金属化层154的第一部分492具有约14微米的宽度516，和从基板通孔504延伸出约1微米的伸出部分518。而且，焊盘498在第一钝化层170的侧壁之间具有约2微米的宽度520。
图30示出具有被显示为虚线(phantom)的正面图案542的***件的背面540的平面图。背面540包括背面链图案544和在***件的背面金属化层506中的探针焊盘546。探针焊盘546形成在***件的拐角中。背面链图案544是图29中示出的基板通孔链结构490的一部分。探针焊盘546中的两个电连接至独立的测试下的基板通孔链。
图31示出图30的结构的横截面图。应该注意，图31示出为虚线的管芯和凸块作为参考点，这是因为管芯和凸块通常与形成基板通孔链结构490的隔离区域的所示平面不交叉。而且，所示结构可以不在相同横截面中。图31示出在完成处理之前(诸如在背面变薄和背面金属化沉积之后)但是在形成关于图2F和图3B论述的球状物之前的结构。
图31示出测试下基板通孔链550，其包括例如分别在***件的正面上的金属化层154、156和158的部分492、494和496、背面金属化层506的部分、以及图29的基板通孔504，并且探针焊盘546在测试下基板通孔链550的相对端部处。如图31中所示，基板通孔504通过正面上的第三金属化层158的部分496并且通过背面金属化层506的部分被电连接在一起形成雏菊链。测试下基板通孔链550中的基板通孔504可以通过任意金属化层被电连接，诸如，通过第一金属化层154的部分492被直接连接，并且通过背面金属化层506的部分被直接连接。形成雏菊链或者串联电连接的金属化层的其他结合在本领域普通技术人员的技术范围内，并且被预期在其他实施例的范围内。测试下基板通孔链550与金属化层的其他部分电隔离。
在形成背面金属化层和相应IMD层或钝化层之后，但是在形成导电球状物(诸如，图2G和图3C中的导电球状物72)之前，隔离区域176中的测试下基板通孔链550通过在链的各个端部处探测探针焊盘546被测试。通过在一个探针焊盘546处施加信号，可以通过在测试下基板通孔链550的相对端部处在另一探针焊盘546处感应信号，确定测试下基板通孔链550在链中是否具有空隙或不连续性。通常，测试下基板通孔链550与其他电路径电隔离或者独立于其他电路径。例如，其中形成测试下的基板通孔链550的多个金属化层(诸如，背面链部分544)通常不形成封闭环，这是因为当测试下基板通孔链550打开(例如，具有空隙或不连续性)时，这样做使得测试信号围绕探针焊盘之间的环传播。在测试之后，可以形成随后的IMD层和/或钝化层。如果金属化层形成在测试下基板通孔链204为其一部分的背面金属化层之上，则上覆的背面金属化层可以电连接至测试下基板通孔链550，这是因为测试在形成上覆的金属化层之前发生。
图32示出具有被显示为虚线的正面图案542的***件的背面560的平面图。背面560包括***件的背面金属化层506中的探针焊盘562。探针焊盘546沿着隔离区域176中的***件的***形成。而且存在于背面金属化层506中但是在图32中未特别示出的是基板通孔链结构的基板通孔504之间的互连件，类似于图29中所示的基板通孔链结构490但是通常不在隔离区域176中。隔离区域176中的探针焊盘562中的两个电连接至独立的测试下的基板通孔链。
图33示出图32的结构的横截面图。图33中所示的结构以横截面示出用于简单的说明并且可以不必在同一横截面中。图33示出处理完成之前(诸如，在背面变薄和背面金属化沉积之后)但是在形成关于图2F和图3B论述的球状物之前的结构。图33示出连接至***件的管芯572以形成测试下基板通孔链570。例如，类似于图31，测试下基板通孔链570包括分别在***件的正面上的金属化层154、156和156的部分492、494和496、背面金属化层506的一部分、基板通孔504、以及在测试下基板通孔链570的相对端部处的探针焊盘546。测试下基板通孔链570进一步包括伪凸块结构574，其包括***件和管芯572的相应凸块焊盘、以及管芯572的金属化层的部分576。有源凸块结构578还被示出用于参考。
如图33中所示，基板通孔504通过管芯572的金属化层的部分576并且通过背面金属化层506的部分电连接在一起形成雏菊链。测试下基板通孔链570中的基板通孔504可以通过管芯572的任意金属化层被电连接。形成雏菊链的金属化层的其他结合在本领域普通技术人员的技能内，并且被预期在其他实施例的范围内。测试下基板通孔570与金属化层的其他部分(诸如，有源部分)电隔离。可以类似于先前关于图31论述的测试下基板通孔链550的测试或与先前关于图31论述的测试下基板通孔链550的测试同样地执行测试下基板通孔链570的测试。
图34是图33的修改。代替形成探针焊盘，例如，伪球状物结构582(包括相应下部接合焊盘)被形成用于测试测试下基板通孔链580。有源球状物结构584还已知用于参考。测试下基板通孔链580的测试可以在形成接合焊盘和/或球状物之后(诸如，在形成图2G或图3C中的球形接合焊盘70和/或导电球状物72)执行。类似于探测图31和图33中的探针焊盘546，可以探测伪球状物结构582，以施加和感应测试信号。
图35、图36和图37示出测试测试下基板通孔链的一般原理。在图35中，探针焊盘546通过测试下基板通孔链550被探测，以施加和感应测试信号，还在图31中示出。基板通孔504通过多个金属化层雏菊式连接(daisychain)在一起。在图36中，探针焊盘546通过测试下基板通孔链570被探测，以施加和感应测试信号，还在图33中示出。基板通孔504通过***件的多个金属化层、凸块结构、以及管芯的金属化层雏菊式连接在一起。在图37中，伪球状物结构582通过测试下基板通孔链580被探测，以施加和感应测试信号，还在图34中示出。基板通孔504通过***件的多个金属化层、凸块结构、以及管芯的金属化层雏菊式连接在一起。
图38和图39示出用于测试下凸块的图案。图38示出***件的正面图案600。正面图案600包括沿着正面图案600的***的探针焊盘602、管芯附着区域604、测试下凸块焊盘和/或凸块(“BPB”)606、以及在每个测试下BPB 606侧面的感应BPB 608。测试下BPB 606和相应感应BPB 608位于管芯附着区域604的各个拐角中并且沿着管芯附着区域604的对角线。其他实施例预期测试下BPB和相应感应BPB的其他布置。
图39示出管芯的有源表面610。有源表面610包括测试下BPB和感应BPB 618。有源表面610的图案对应于管芯附着区域604，使得管芯翻转(flip)附着至***件时，***件的测试下BPB 606和感应BPB 608分别与管芯的测试下BPB 616和感应BPB 618对准。
图40示出具有附着至具有如图38中所示的正面图案600的***件622的图39中所示的有源表面610的管芯620的横截面图。本实例中的横截面图是沿着凸块结构的外部行或列。***件622在本实例中没有完成处理，但是通过正面处理和管芯附着(诸如，在分配底层填料之前通过图2D的处理)继续进行。在另一实例中，在分配底层填料之前，***件622通过图3E的处理继续进行。图40中的结构包括测试下BPB 624、感应BPB 626、有源BPB 634、***件622的顶部金属化层的探针焊盘628和部分630、以及管芯620的顶部金属化层的部分632。在本实例中，探针焊盘628是铝铜，并且部分632是铝铜或铜，但是可以使用先前论述的其他材料。
参考图38至图40，每个测试下BPB 624(分别对应于图38和图39中的606和616)都具有两个侧面感应BPB 626(分别对应于图38和图39中的608和618)。用于感应BPB 626的***件622上的接合焊盘中的每个均电连接至各自探针焊盘628。本实例中的测试下BPB 624电连接至两个探针焊盘628，但是可以仅使用一个或使用多个探针焊盘。在本实例中，接合焊盘和探针焊盘628之间的电连接通过经过顶部金属化层(例如，第三金属化层158的部分630之一)的连接进行，但是连接可以通过多个其他金属化层进行。用于测试下BPB 624和感应BPB 626的管芯620上的接合焊盘通过经过管芯620的顶部金属化层626中的部分632的连接被电连接在一起，但是可以使用其他金属化层的多种结合。在本实例中，用于测试下BPB 624的接合焊盘到管芯的顶部金属化层的部分632的连接在用于感应BPB 626的接合焊盘到顶部金属化层的部分632的连接的中间。
图40中的结构可以在附着管芯620之后但是在例如背面处理之前被测试。感应BPB 626之一的探针焊盘628和测试下BPB 624的探针焊盘628之一被使用，以通过测试下BPB 624施加电流。其他感应BPB 626的探针焊盘628和测试下BPB 624的另一探针焊盘628被使用，以测量跨过测试下BPB 624的电压降。使用所施加的电流和所测量的电压降，可以计算测试下BPB 624的电阻，并且可以确定测试下BPB 624是否形成电连接。
图41和图42示出对图38至图40中的结构的修改。图41示出具有被显示为虚线的正面的管芯附着区域604的图案的***件的背面图案640。背面图案640包括沿着***件的***的探针焊盘642。
图42示出类似于图40的横截面。该结构通过管芯附着步骤和背面金属化层的形成被处理，诸如，在形成图2F中的金属化层之后但是在形成图2G中的球形物之前。图42中的***件644包括分别由第一、第二和第三金属化层154、156和158的部分形成的互连结构646以及在其间形成的通孔。***件644进一步包括在互连结构646和背面金属化层的部分648之间的基板通孔504。部分648将每个基板通孔504电连接至各个探针焊盘642。在本实例中，探针焊盘642是铝铜，并且部分648是铜，但是可以使用先前论述的其他材料。
如上，用于感应BPB 626的***件644上的接合焊盘中的每个都电连接至各个探针焊盘642，并且在本实例中的测试下BPB 624电连接至两个探针焊盘642。在本实例中，***件644的接合焊盘和探针焊盘642之间的电连接可以通过经由互连结构646、基板通孔504、以及背面金属化层的部分648的连接进行。管芯620上的接合焊盘和各个连接与先前关于图40论述的相同。
类似于图40，图42中的结构可以在形成背面金属化层之后但是例如在形成导电球状物之前被测试。感应BPB 626之一的探针焊盘642和测试下BPB 624的探针焊盘642之一被使用，以通过测试下BPB 624施加电流。其他感应BPB 626的探针焊盘642和测试下BPB 624的另一探针焊盘642被使用，以测量跨过测试下BPB 624的电压降。使用所施加的电流和所测量的电压降，可以计算测试下BPB 624的电阻，并且可以确定测试下BPB624是否形成电连接。
图43是图42的修改。代替将探针焊盘642电连接至基板通孔504的背面金属化层的部分648，部分648将基板通孔504电连接至***件650的背面的球状物结构652，其包括球形接合焊盘。在其他实施例中，在不存在背面金属化层的情况下，球形接合焊盘可以直接连接至基板通孔504。除了球状物结构652而不是探针焊盘642被探测，以施加电流并且测量电压之外，测试下BPB 624的测试可以关于图42论述的那样类似地执行。
图44是图43的修改。图44中的结构与图43中的结构相同或类似，增加了附着至***件650的基板660。基板660包括球栅阵列(BGA)球状物结构662。除了BGA球状物结构662而不是***件650的球状物结构652被探测之外，测试可以类似于图43那样执行。
图45至图48示出测试关于图38至图44论述的测试下BPB 624的一般原理。图45通常对应于图40中的结构。在测试中，通过探针焊盘628a和628b施加电流，并且通过探针焊盘628c和628d感应电压。图46通常对应于图42中的结构。再次，在测试中，通过探针焊盘642a和642b施加电流，并且通过探针焊盘642c和642d感应电压。图47和图48通常分别对应于图43和图44。在测试中，通过球状物结构652a和652b或BGA球状物结构662a和662b施加电流，并且通过球状物结构652c和652d或BGA球状物结构662c和662d感应电压。
图49示出用于形成附着至***件的管芯和用于测试***件和/或管芯的结构的方法。在步骤700中，基板通孔形成在***件基板中，诸如图2A中所示。在步骤702中，形成正面RDL，诸如，在图2B中。在步骤704中，执行第一测试或第一组测试，诸如，关于图20、图21、图27和图28论述的一般测试。应该注意，这些测试中的一些可以在形成正面RDL期间执行，诸如，在形成多个金属化层之间。在步骤706中，凸块焊盘和/或凸块形成在***件的正面上，并且管芯附着至***件，诸如图2C和图2D或图3D和图3E中所示。在步骤708中，第二测试或第二组测试被执行，诸如，关于图45论述的一般测试。
在步骤710中，形成基板通孔背面凸起，并且可以形成背面金属化层，诸如图2F或图3B中所示。在步骤712中，执行第三测试或第三组测试，诸如，参考图35、图36和图46论述的一般测试。在步骤714中，球形焊盘和球状物形成在***件的背面上，诸如图2G和图3C中所示。在步骤716中，执行第四测试或第四组测试，诸如，关于图37和图47论述的一般测试。
在步骤718中，***件和管芯被切割，如图2H和图3F中所示。在步骤720中，执行第五测试或第五组测试，诸如，关于图37和图47论述的一般测试。在步骤722中，切割后的结构通过执行本领域中已知的测试被采样。在步骤724中，通过将***件附着至基板组装封装。在步骤726中，通过本领域中已知的方法确定产量。在步骤728中，使测试结果与所确定的产量相关，以识别导致产量减少的缺陷的处理步骤。在步骤730中，基于相互关系，处理或处理参数被改进，以增加整个处理的产量。
通过使用以上论述的测试结构和测试方法，在处理期间可以更容易地识别已知的良好***件和管芯，其可以允许将处理集中于已知的良好***件/管芯。这可以增加处理的成本效率，诸如，不将时间或材料用在已知的有缺陷的***件/管芯上。而且，通过识别生成缺陷的处理步骤，该处理可以以增加产量的方式被改进。
第一实施例是包括***件的结构。***件具有沿着***件的***延伸的测试结构，并且测试结构的至少一部分在第一重分配元件中。第一重分配元件在***件的基板的第一表面上。测试结构在中间并且电连接至至少两个探针焊盘。
另一实施例是包括***件、管芯、导电凸块、测试结构、以及至少两个电终端的结构。导电凸块将管芯电连接至***件。测试结构包括至少一个导电凸块。至少两个电终端在***件上，并且测试结构在中间并且电连接至至少两个电终端。
进一步实施例是一种方法，包括：形成伪测试结构，伪测试结构至少部分地在***件中；将测试信号施加至伪测试结构；以及感应伪测试结构对测试信号的响应。
尽管已经详细地描述了本发明及其优势，但应该理解，可以在不背离所附权利要求限定的本发明主旨和范围的情况下，做各种不同的改变，替换和更改。而且，本申请的范围并不仅限于本说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员应理解，通过本发明，现有的或今后开发的用于执行与根据本发明所采用的所述相应实施例基本相同的功能或获得基本相同结果的工艺、机器、制造，材料组分、装置、方法或步骤根据本发明可以被使用。因此，所附权利要求应该包括在这样的工艺、机器、制造、材料组分、装置、方法或步骤的范围内。

Claims (18)

1.一种***件测试结构，包括：
***件，具有沿着所述***件的***延伸的测试结构，所述测试结构的至少一部分在第一重分配元件中，所述第一重分配元件在所述***件的基板的第一表面上，所述测试结构在所述第一重分配元件中间并且电连接至至少两个探针焊盘，
其中，所述测试结构包括多个基板通孔，所述多个基板通孔从所述基板的第一表面延伸至所述基板的第二表面，所述多个基板通孔通过所述第一重分配元件并且通过所述基板的所述第二表面上的第二重分配元件串行电连接在一起。
2.根据权利要求1所述的***件测试结构，其中，所述测试结构包括在所述第一重分配元件的金属化层中的密封环的一部分，所述探针焊盘在所述金属化层中。
3.根据权利要求1所述的***件测试结构，其中，所述测试结构包括在所述第一重分配元件的金属化层中的密封环的一部分，所述探针焊盘在所述金属化层之上。
4.根据权利要求1所述的***件测试结构，其中，所述测试结构包括第一金属化层中的密封环的第一部分、第二金属化层中的密封环的第二部分、以及第三金属化层中的密封环的第三部分，所述第二金属化层在所述第一金属化层之上，所述第三金属化层在所述第二金属化层之上，所述第一部分在所述第一金属化层中间并且电连接至少两个第一探针焊盘，所述第二部分在所述第二金属化层中间并且电连接至少两个第二探针焊盘，所述第三部分在所述第三金属化层中间并且电连接至少两个第三探针焊盘，所述至少两个第一探针焊盘、所述至少两个第二探针焊盘、以及所述至少两个第三探针焊盘在所述第三金属化层之上。
5.根据权利要求1所述的***件测试结构，其中，所述测试结构包括第一密封环和第二密封环之间的导电线，所述导电线在所述第一重分配元件的金属化层中，所述探针焊盘在所述金属化层中。
6.根据权利要求1所述的***件测试结构，其中，所述测试结构包括第一密封环和第二密封环之间的导电线，所述导电线在所述第一重分配元件的金属化层中，所述探针焊盘在所述金属化层之上。
7.根据权利要求1所述的***件测试结构，其中，所述测试结构包括第一导电线、第二导电线、以及第三导电线，所述第一导电线、所述第二导电线、以及所述第三导电线中的每个都在第一密封环和第二密封环之间，所述第一导电线在第一金属化层中，所述第二导电线在第二金属化层中，并且所述第三导电线在第三金属化层中，所述第二金属化层在所述第一金属化层之上，所述第三金属化层在所述第二金属化层之上，所述第一导电线在所述第一金属化层中间并且电连接至少两个第一探针焊盘，所述第二导电线在所述第二金属化层中间并且电连接至少两个第二探针焊盘，所述第三导电线在所述第三金属化层中间并且电连接至少两个第三探针焊盘，所述至少两个第一探针焊盘、所述至少两个第二探针焊盘和所述至少两个第三探针焊盘在所述第三金属化层之上。
8.根据权利要求1所述的***件测试结构，其中，所述测试结构包括在所述第一重分配元件的金属化层之间的通孔链，所述探针焊盘在所述金属化层之上。
9.根据权利要求8所述的***件测试结构，其中，所述金属化层包括第一金属化层、第二金属化层、以及第三金属化层，所述通孔链包括第一通孔和第二通孔，所述第一通孔在所述第一金属化层和所述第二金属化层之间，所述第二通孔在所述第二金属化层和所述第三金属化层之间，所述第一通孔中的至少一个与所述第二通孔中的至少对应的一个不垂直对准。
10.根据权利要求8所述的***件测试结构，其中，所述金属化层包括第一金属化层、第二金属化层、以及第三金属化层，所述通孔链包括第一通孔和第二通孔，所述第一通孔在所述第一金属化层和所述第二金属化层之间，所述第二通孔在所述第二金属化层和所述第三金属化层之间，所述第一通孔中的每个与所述第二通孔的至少对应的一个垂直对准。
11.根据权利要求8所述的***件测试结构，其中，所述通孔链至少部分地在所述***件的密封环内部的隔离区域中。
12.一种***件测试结构，包括：
***件；
管芯；
导电凸块，将所述管芯电连接至所述***件；以及
测试结构，包括所述导电凸块中的至少一个；以及
至少两个电终端，在所述***件上，所述测试结构在所述***件中间并且电连接至所述至少两个电终端，
其中，所述***件包括基板和基板通孔，所述基板通孔从所述基板的第一表面延伸至所述基板的第二表面，并且其中，所述测试结构包括所述基板通孔，所述基板通孔通过所述导电凸块中的至少一个、通过所述管芯中的管芯金属化层、以及通过所述基板的所述第二表面上的重分配元件串行电连接在一起，所述导电凸块从所述基板的所述第二表面与所述基板相对。
13.根据权利要求12所述的***件测试结构，其中，所述至少两个电终端包括所述重分配元件的金属化层中的探针焊盘。
14.根据权利要求12所述的***件测试结构，其中，所述至少两个电终端包括所述重分配元件上的导电球状物。
15.根据权利要求12所述的***件测试结构，其中，所述测试结构包括通过所述管芯的管芯金属化层的一部分电连接在一起的至少三个导电凸块，并且其中，所述至少两个电终端每个包括至少三个子电终端，所述至少两个电终端中的第一电终端的至少三个子电终端中的每个电连接至所述至少两个电终端中的第二电终端的至少三个子电终端的相应一个。
16.根据权利要求15所述的***件测试结构，其中，所述至少三个子电终端在所述***件的被所述导电凸块附着的表面上。
17.根据权利要求15所述的***件测试结构，其中，所述至少三个子电终端在所述***件的第二表面上，所述***件的所述第二表面与所述***件的被所述导电凸块附着的第一表面不同。
18.根据权利要求15所述的***件测试结构，其中，所述至少三个子电终端是在与所述导电凸块相对的所述***件上的导电球状物。
CN201210063783.9A 2011-06-03 2012-03-12 ***件测试结构 Active CN102810528B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201161492989P 2011-06-03 2011-06-03
US61/492,989 2011-06-03
US13/198,223 2011-08-04
US13/198,223 US9128123B2 (en) 2011-06-03 2011-08-04 Interposer test structures and methods

Publications (2)

Publication Number Publication Date
CN102810528A CN102810528A (zh) 2012-12-05
CN102810528B true CN102810528B (zh) 2015-07-08

Family

ID=47260998

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210063783.9A Active CN102810528B (zh) 2011-06-03 2012-03-12 ***件测试结构

Country Status (5)

Country Link
US (5) US9128123B2 (zh)
JP (2) JP2012253345A (zh)
KR (1) KR101355724B1 (zh)
CN (1) CN102810528B (zh)
TW (1) TWI502698B (zh)

Families Citing this family (85)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8797057B2 (en) * 2011-02-11 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Testing of semiconductor chips with microbumps
KR101128063B1 (ko) 2011-05-03 2012-04-23 테세라, 인코포레이티드 캡슐화 층의 표면에 와이어 본드를 구비하는 패키지 적층형 어셈블리
US9128123B2 (en) * 2011-06-03 2015-09-08 Taiwan Semiconductor Manufacturing Company, Ltd. Interposer test structures and methods
EP2533276A1 (en) * 2011-06-07 2012-12-12 Imec Method for detecting embedded voids in a semiconductor substrate
KR20130022829A (ko) * 2011-08-26 2013-03-07 삼성전자주식회사 칩 적층 반도체 소자의 검사 방법 및 이를 이용한 칩 적층 반도체 소자의 제조 방법
US8836136B2 (en) 2011-10-17 2014-09-16 Invensas Corporation Package-on-package assembly with wire bond vias
US8659144B1 (en) * 2011-12-15 2014-02-25 Marvell International Ltd. Power and ground planes in package substrate
US9040986B2 (en) * 2012-01-23 2015-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Three dimensional integrated circuit having a resistance measurement structure and method of use
US8835228B2 (en) 2012-05-22 2014-09-16 Invensas Corporation Substrate-less stackable package with wire-bond interconnect
US8866024B1 (en) * 2012-06-22 2014-10-21 Altera Corporation Transceiver power distribution network
US8530997B1 (en) * 2012-07-31 2013-09-10 Taiwan Semiconductor Manufacturing Company, Ltd. Double seal ring
US9502390B2 (en) * 2012-08-03 2016-11-22 Invensas Corporation BVA interposer
US20140070404A1 (en) * 2012-09-12 2014-03-13 Shing-Ren Sheu Semiconductor package structure and interposer therefor
US8963317B2 (en) * 2012-09-21 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. Thermal dissipation through seal rings in 3DIC structure
US9490190B2 (en) 2012-09-21 2016-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Thermal dissipation through seal rings in 3DIC structure
US8796829B2 (en) 2012-09-21 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Thermal dissipation through seal rings in 3DIC structure
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
KR101419601B1 (ko) * 2012-11-20 2014-07-16 앰코 테크놀로지 코리아 주식회사 Emc 웨이퍼 서포트 시스템을 이용한 반도체 디바이스 및 이의 제조방법
JP6026322B2 (ja) 2013-03-12 2016-11-16 ルネサスエレクトロニクス株式会社 半導体装置およびレイアウト設計システム
FR3003973A1 (fr) * 2013-03-26 2014-10-03 Commissariat Energie Atomique Procede de generation de fichiers de modelisation d’un flot de conception de circuit integre, programme d’ordinateur et systeme correspondants
US9553070B2 (en) * 2013-04-30 2017-01-24 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
KR101538539B1 (ko) * 2013-06-20 2015-07-21 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
US9368458B2 (en) 2013-07-10 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Die-on-interposer assembly with dam structure and method of manufacturing the same
US9343431B2 (en) 2013-07-10 2016-05-17 Taiwan Semiconductor Manufacturing Company, Ltd. Dam structure for enhancing joint yield in bonding processes
US9167710B2 (en) 2013-08-07 2015-10-20 Invensas Corporation Embedded packaging with preformed vias
US9633869B2 (en) 2013-08-16 2017-04-25 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with interposers and methods for forming the same
US9134366B2 (en) 2013-08-27 2015-09-15 Freescale Semiconductor, Inc. Method for forming a packaged semiconductor device
CN104425419B (zh) * 2013-08-30 2017-11-03 台湾积体电路制造股份有限公司 半导体器件及其制造方法
US9177919B2 (en) * 2013-11-18 2015-11-03 Xintec Inc. Chip package and method for forming the same
US9583456B2 (en) 2013-11-22 2017-02-28 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9583411B2 (en) 2014-01-17 2017-02-28 Invensas Corporation Fine pitch BVA using reconstituted wafer with area array accessible for testing
US9508703B2 (en) * 2014-04-30 2016-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked dies with wire bonds and method
US10381326B2 (en) 2014-05-28 2019-08-13 Invensas Corporation Structure and method for integrated circuits packaging with increased density
US9831214B2 (en) * 2014-06-18 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device packages, packaging methods, and packaged semiconductor devices
US10177032B2 (en) 2014-06-18 2019-01-08 Taiwan Semiconductor Manufacturing Company, Ltd. Devices, packaging devices, and methods of packaging semiconductor devices
TWI566354B (zh) * 2014-08-13 2017-01-11 矽品精密工業股份有限公司 中介板及其製法
KR102287754B1 (ko) * 2014-08-22 2021-08-09 삼성전자주식회사 칩 적층 반도체 패키지
US10319607B2 (en) * 2014-08-22 2019-06-11 Taiwan Semiconductor Manufacturing Company, Ltd. Package-on-package structure with organic interposer
US9209142B1 (en) * 2014-09-05 2015-12-08 Skorpios Technologies, Inc. Semiconductor bonding with compliant resin and utilizing hydrogen implantation for transfer-wafer removal
TWI576977B (zh) * 2014-09-10 2017-04-01 欣興電子股份有限公司 中介層結構與其製造方法
US10043774B2 (en) * 2015-02-13 2018-08-07 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit packaging substrate, semiconductor package, and manufacturing method
US9888579B2 (en) 2015-03-05 2018-02-06 Invensas Corporation Pressing of wire bond wire tips to provide bent-over tips
CN106548998A (zh) * 2015-09-17 2017-03-29 胡迪群 封装基材的制作方法
US10490528B2 (en) 2015-10-12 2019-11-26 Invensas Corporation Embedded wire bond wires
US9490222B1 (en) 2015-10-12 2016-11-08 Invensas Corporation Wire bond wires for interference shielding
US10332854B2 (en) 2015-10-23 2019-06-25 Invensas Corporation Anchoring structure of fine pitch bva
US10181457B2 (en) 2015-10-26 2019-01-15 Invensas Corporation Microelectronic package for wafer-level chip scale packaging with fan-out
CN108140615B (zh) * 2015-10-29 2022-01-25 英特尔公司 使能对用于半导体封装的硅桥的在线测试的保护环设计
WO2017078709A1 (en) * 2015-11-04 2017-05-11 Intel Corporation Three-dimensional small form factor system in package architecture
JP6593136B2 (ja) * 2015-12-02 2019-10-23 凸版印刷株式会社 配線基板積層体、半導体装置、及び半導体装置の製造方法
US9984992B2 (en) 2015-12-30 2018-05-29 Invensas Corporation Embedded wire bond wires for vertical integration with separate surface mount and wire bond mounting surfaces
TWI582432B (zh) * 2016-01-20 2017-05-11 中華精測科技股份有限公司 整合電容模組之ｉｃ測試座
US10109540B2 (en) * 2016-06-08 2018-10-23 International Business Machines Corporation Fabrication of sacrificial interposer test structure
US9852971B1 (en) * 2016-06-09 2017-12-26 Advanced Semiconductor Engineering, Inc. Interposer, semiconductor package structure, and semiconductor process
CN107591339B (zh) * 2016-07-07 2019-12-03 中芯国际集成电路制造(上海)有限公司 测试结构以及测试方法
US9935075B2 (en) 2016-07-29 2018-04-03 Invensas Corporation Wire bonding method and apparatus for electromagnetic interference shielding
TWI644408B (zh) * 2016-12-05 2018-12-11 美商美光科技公司 中介層及半導體封裝體
US10299368B2 (en) 2016-12-21 2019-05-21 Invensas Corporation Surface integrated waveguides and circuit structures therefor
US9991215B1 (en) * 2017-01-19 2018-06-05 Nanya Technology Corporation Semiconductor structure with through substrate via and manufacturing method thereof
US9966318B1 (en) * 2017-01-31 2018-05-08 Stmicroelectronics S.R.L. System for electrical testing of through silicon vias (TSVs)
JP2018163087A (ja) * 2017-03-27 2018-10-18 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置の検査装置ならびに半導体装置
US10468340B2 (en) * 2017-06-16 2019-11-05 Advanced Semiconductor Engineering, Inc. Wiring structure and semiconductor package having the same
US10276461B2 (en) * 2017-08-01 2019-04-30 Globalfoundries Inc. Split probe pad structure and method
TWI677065B (zh) * 2018-06-13 2019-11-11 瑞昱半導體股份有限公司 電子裝置及電路基板
US11705395B2 (en) * 2018-06-25 2023-07-18 Intel Corporation Core fill to reduce dishing and metal pillar fill to increase metal density of interconnects
US11088037B2 (en) * 2018-08-29 2021-08-10 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device having probe pads and seal ring
US10763199B2 (en) * 2018-12-24 2020-09-01 Nanya Technology Corporation Semiconductor package structure and method for preparing the same
US11088079B2 (en) * 2019-06-27 2021-08-10 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure having line connected via portions
US11309222B2 (en) * 2019-08-29 2022-04-19 Advanced Micro Devices, Inc. Semiconductor chip with solder cap probe test pads
US11256379B2 (en) * 2019-09-26 2022-02-22 Samsung Display Co., Ltd. Display device and a method of fabricating the same
KR20210079543A (ko) * 2019-12-20 2021-06-30 삼성전자주식회사 고대역폭 메모리 및 이를 포함하는 시스템
KR20210103167A (ko) * 2020-02-13 2021-08-23 삼성전자주식회사 반도체 패키지
US12020998B2 (en) * 2020-04-10 2024-06-25 Mediatek Inc. Semiconductor structure and package structure having multi-dies thereof
KR20210153394A (ko) 2020-06-10 2021-12-17 삼성전자주식회사 반도체 패키지 및 반도체 패키지의 제조 방법
CN113838766A (zh) * 2020-06-23 2021-12-24 祁昌股份有限公司 一种用于封装基板的同侧电性测量方法及一种封装基板
TWI737363B (zh) * 2020-06-23 2021-08-21 祁昌股份有限公司 封裝基板之同側電性量測技術
KR20220014364A (ko) 2020-07-23 2022-02-07 삼성전자주식회사 반도체 패키지
US11610835B2 (en) 2020-10-30 2023-03-21 Taiwan Semiconductor Manufacturing Company Limited Organic interposer including intra-die structural reinforcement structures and methods of forming the same
US11495534B2 (en) * 2021-04-12 2022-11-08 Nanya Technology Corporation Semiconductor device with test pad and method for fabricating the same
US20220344225A1 (en) * 2021-04-23 2022-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package including test line structure
EP4086943A1 (en) * 2021-05-06 2022-11-09 Infineon Technologies AG Semiconductor device with termination structure and field-free region
WO2023079814A1 (ja) * 2021-11-08 2023-05-11 ローム株式会社 半導体装置
US20230307341A1 (en) * 2022-01-25 2023-09-28 Intel Corporation Packaging architecture with edge ring anchoring
US20230352387A1 (en) * 2022-04-29 2023-11-02 Texas Instruments Incorporated Built-In Serial Via Chain for Integrity Monitoring of Laminate Substrate
CN115433912A (zh) * 2022-08-30 2022-12-06 歌尔微电子股份有限公司 Bga产品的磁控溅镀方法及bga产品

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5262719A (en) * 1991-09-19 1993-11-16 International Business Machines Corporation Test structure for multi-layer, thin-film modules
CN101344551A (zh) * 2007-07-10 2009-01-14 台湾积体电路制造股份有限公司 半导体测试结构
CN101552247A (zh) * 2008-04-02 2009-10-07 台湾积体电路制造股份有限公司 集成电路结构

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0240937A (ja) * 1988-08-01 1990-02-09 Ngk Spark Plug Co Ltd 半導体パッケージ
JPH05226508A (ja) * 1991-12-03 1993-09-03 Nec Corp セラミック半導体容器
JP3313233B2 (ja) 1994-03-17 2002-08-12 株式会社東芝 半導体装置
US6081429A (en) * 1999-01-20 2000-06-27 Micron Technology, Inc. Test interposer for use with ball grid array packages assemblies and ball grid array packages including same and methods
WO2001065344A2 (en) * 2000-02-18 2001-09-07 Incep Technologies, Inc. Method and apparatus for providing power to a microprocessor with integrated thermal and emi management
JP2004311535A (ja) 2003-04-03 2004-11-04 Matsushita Electric Ind Co Ltd チップサイズパッケージ半導体装置
JP3811467B2 (ja) * 2003-05-19 2006-08-23 沖電気工業株式会社 半導体パッケージ
US7462784B2 (en) * 2006-05-02 2008-12-09 Ibiden Co., Ltd. Heat resistant substrate incorporated circuit wiring board
JP2007311676A (ja) * 2006-05-22 2007-11-29 Sony Corp 半導体装置とその製造方法
KR100888335B1 (ko) 2007-08-14 2009-03-12 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그 제조 방법
JP4343256B1 (ja) * 2008-07-10 2009-10-14 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
JP2010045177A (ja) * 2008-08-12 2010-02-25 Fujitsu Microelectronics Ltd 多層配線基板及び多層配線基板の試験方法
KR101043463B1 (ko) 2009-05-28 2011-06-23 삼성전기주식회사 다층 세라믹 기판 및 이의 제조 방법
KR101003615B1 (ko) 2009-06-02 2010-12-23 삼성전기주식회사 세라믹 기판의 전극패턴 형성방법
JP2011082449A (ja) * 2009-10-09 2011-04-21 Elpida Memory Inc 半導体装置
US9128123B2 (en) 2011-06-03 2015-09-08 Taiwan Semiconductor Manufacturing Company, Ltd. Interposer test structures and methods

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5262719A (en) * 1991-09-19 1993-11-16 International Business Machines Corporation Test structure for multi-layer, thin-film modules
CN101344551A (zh) * 2007-07-10 2009-01-14 台湾积体电路制造股份有限公司 半导体测试结构
CN101552247A (zh) * 2008-04-02 2009-10-07 台湾积体电路制造股份有限公司 集成电路结构

Also Published As

Publication number Publication date
US11682593B2 (en) 2023-06-20
JP2015097280A (ja) 2015-05-21
US20120305916A1 (en) 2012-12-06
KR20120134996A (ko) 2012-12-12
US10090213B2 (en) 2018-10-02
US10734295B2 (en) 2020-08-04
US20170178983A1 (en) 2017-06-22
TWI502698B (zh) 2015-10-01
US9589857B2 (en) 2017-03-07
TW201250955A (en) 2012-12-16
US20200350221A1 (en) 2020-11-05
US20150380324A1 (en) 2015-12-31
JP6286372B2 (ja) 2018-02-28
KR101355724B1 (ko) 2014-01-24
JP2012253345A (ja) 2012-12-20
US9128123B2 (en) 2015-09-08
US20190057912A1 (en) 2019-02-21
CN102810528A (zh) 2012-12-05

Similar Documents

Publication Publication Date Title
CN102810528B (zh) ***件测试结构
US7781235B2 (en) Chip-probing and bumping solutions for stacked dies having through-silicon vias
TWI720176B (zh) 半導體結構及其製造方法
KR101918608B1 (ko) 반도체 패키지
US8704383B2 (en) Silicon-based thin substrate and packaging schemes
TWI470756B (zh) 半導體結構及形成半導體裝置的方法
CN108807318A (zh) 半导体器件及其制造方法
US11063023B2 (en) Semiconductor package
CN109216209B (zh) 集成电路封装件及其形成方法
US11600597B2 (en) Semiconductor package structure
US9842827B2 (en) Wafer level system in package (SiP) using a reconstituted wafer and method of making
US20220246484A1 (en) Stacked semiconductor device with removable probe pads
KR102628146B1 (ko) 반도체 패키지 및 이를 형성하는 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant