KR100782405B1 - 인쇄회로기판 제조방법 - Google Patents

인쇄회로기판 제조방법 Download PDF

Info

Publication number
KR100782405B1
KR100782405B1 KR1020060104893A KR20060104893A KR100782405B1 KR 100782405 B1 KR100782405 B1 KR 100782405B1 KR 1020060104893 A KR1020060104893 A KR 1020060104893A KR 20060104893 A KR20060104893 A KR 20060104893A KR 100782405 B1 KR100782405 B1 KR 100782405B1
Authority
KR
South Korea
Prior art keywords
core substrate
layer
photoresist
cavity
circuit board
Prior art date
Application number
KR1020060104893A
Other languages
English (en)
Inventor
김지은
강명삼
박정현
정회구
최종규
박정우
김상덕
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020060104893A priority Critical patent/KR100782405B1/ko
Priority to CN2007101525825A priority patent/CN101170878B/zh
Priority to JP2007274374A priority patent/JP2008112996A/ja
Priority to US11/976,211 priority patent/US20080102410A1/en
Application granted granted Critical
Publication of KR100782405B1 publication Critical patent/KR100782405B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/183—Components mounted in and supported by recessed areas of the printed circuit board
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4652—Adding a circuit layer by laminating a metal foil or a preformed metal foil pattern
    • H05K3/4658—Adding a circuit layer by laminating a metal foil or a preformed metal foil pattern characterized by laminating a prefabricated metal foil pattern, e.g. by transfer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4697—Manufacturing multilayer circuits having cavities, e.g. for mounting components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/30—Details of processes not otherwise provided for in H05K2203/01 - H05K2203/17
    • H05K2203/308—Sacrificial means, e.g. for temporarily filling a space for making a via or a cavity or for making rigid-flexible PCBs
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/108—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by semi-additive methods; masks therefor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/20—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

인쇄회로기판 제조방법이 개시된다. 전자소자가 내장되도록 캐비티(cavity)가 형성되는 인쇄회로기판을 제조하는 방법으로서, (a)내층회로가 매립된 코어기판을 제공하는 단계; (b)코어기판에 층간 도통을 위한 제1 비아(via)를 형성하는 단계; (c)캐비티의 위치에 상응하는 코어기판 상의 위치에 제1 포토레지스트를 선택적으로 형성하는 단계; (d)코어기판에 제1 외층회로가 형성되는 제1 빌드업층을 적층하는 단계; 및 (e) 캐비티의 위치에 상응하도록 제1 빌드업(build-up)층을 선택적으로 제거한 후, 제1 포토레지스트를 제거하는 단계를 포함하는 인쇄회로기판 제조방법은, 제1 포토레지스트의 두께를 조절하여 캐비티의 두께 공차를 확보할 수 있으므로, 기판 제조의 정밀도를 높일 수 있으며, 캐비티의 높이를 조절하여 기판 전체의 두께를 조절할 수 있다.
인쇄회로기판, PoP, 캐비티, 본딩패드, 포토레지스트

Description

인쇄회로기판 제조방법{Method of manufacturing Printed Circuit Board}
도 1은 본 발명의 바람직한 실시예에 따른 인쇄회로기판 제조방법을 나타내는 순서도.
도 2는 본 발명의 일 실시예에 따라 제조된 인쇄회로기판을 나타내는 단면도.
도 3 내지 도 7은 본 발명의 일 실시예에 따른 인쇄회로기판의 제조공정을 나타내는 흐름도.
도 8은 도 2를 통해 나타난 인쇄회로기판에 전자소자가 내장된 모습을 나타내는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10a, 10b : 캐리어 20a, 20b : 시드층
30a, 30b, 60 : 포토레지스트 40a, 40b : 내층회로
44, 44' : 무전해도금층 50 : 절연기판
80 : 캐비티 90 : 본딩패드
95: 전자소자 97: 전극
본 발명은 인쇄회로기판 제조방법에 관한 것이다.
전자산업이 발달함에 따라 전자 제품의 고기능화 및 소형화에 대한 요구가 발생하고 있으며, 특히 휴대용 단말기의 두께를 줄이기 위하여 탑재되는 각종 부품의 두께를 감소해야 하는 요구가 증대되고 있는 실정이다. 또한 이동통신 부문에서 다양한 서비스가 늘어남에 따라서 핸드폰 등에 다양한 전자소자가 내장되고 있다.
이와 같이, 고기능화 및 소형화 추세에 대응하기 위해서, 지금까지는 여러 개의 전자소자를 하나의 패키지(package) 내에 적층하는, 이른바 'IC 적층형'이 주류를 이루었다. 또한 최근 들어서는 기판에 IC 등의 전자소자 및 수동부품을 내장하거나, 하나 이상의 전자소자를 내장한 패키지 기판을 여러 개 적층하는 '패키지 적층형'이 제품화되고 있다.
종래기술에 따른 전자소자 내장형 인쇄회로기판의 경우, 코어기판의 표면에 IC가 내장되고, IC와 기판의 회로패턴을 전기적으로 연결하기 위해 IC의 전극(Cu bump)과 연결되는 비아(via)가 형성된다. 그러나, 이와 같은 종래기술의 경우 IC를 내장하기 위한 공간인 캐비티(cavity)의 가공에 있어서 정밀도가 떨어지며, 캐비티의 두께 공차를 확보하는 과정에서 인쇄회로기판의 전체 두께가 증가한다는 문제가 있었다.
본 발명은 매립패턴(buried pattern) 공법을 적용하여 다층의 인쇄회로기판을 제조하는 과정에서 포토레지스트를 이용하여 캐비티 공간을 미리 확보함으로써, 높은 정밀도로 기판두께를 얇게 할 수 있는 인쇄회로기판 제조방법을 제공하는 것이다.
본 발명의 일 측면에 따르면, 전자소자가 내장되도록 캐비티(cavity)가 형성되는 인쇄회로기판을 제조하는 방법으로서, (a)내층회로가 매립된 코어기판을 제공하는 단계; (b)코어기판에 층간 도통을 위한 제1 비아(via)를 형성하는 단계; (c)캐비티의 위치에 상응하는 코어기판 상의 위치에 제1 포토레지스트를 선택적으로 형성하는 단계; (d)코어기판에 제1 외층회로가 형성되는 제1 빌드업층을 적층하는 단계; 및 (e) 캐비티의 위치에 상응하도록 제1 빌드업(build-up)층을 선택적으로 제거한 후, 제1 포토레지스트를 제거하는 단계를 포함하는 인쇄회로기판 제조방법을 제시할 수 있다.
단계 (e) 이후, (f)코어기판에, 전자소자와 내층회로를 전기적으로 연결하기 위한 본딩패드(bonding pad)를 형성하는 단계를 더 수행할 수 있으며, 단계 (f)는, 내층회로의 표면에 선택적으로 금도금을 수행함으로써 이루어질 수 있다.
한편 단계 (a)는. (a1)캐리어에 시드층을 적층하는 단계; (a2)시드층에 내층회로에 상응하는 음각패턴을 형성하는 단계; (a3)음각패턴에 전도성 재료를 충전하 는 단계를 거쳐 수행될 수 있으며, 단계 (a2)는, 시드층에 감광성 필름을 적층하는 단계; 및 감광성 필름에 대해 선택적인 노광 및 현상을 수행하여, 음각패턴에 대응하는 양각패턴을 이루는 제2 포토레지스트를 형성하는 단계를 거쳐 수행될 수 있다.
또한, 단계 (a3) 이후에, 제2 포토레지스트를 제거하는 단계; 및 절연기판과의 압착을 통하여, 음각패턴에 충전된 전도성 재료를 절연기판에 전사하는 단계를 더 수행할 수 있다.
한편, 단계 (b)는, (b1)코어기판에 비아홀을 가공하는 단계; (b2)비아홀의 내벽 및 제1 포토레지스트가 형성되는 코어기판의 일면에 무전해도금을 수행하는 단계; (b3)비아홀에 전해도금을 수행하는 단계를 거쳐 수행될 수 있다.
또한, 단계 (c)이후, 코어기판에 대하여 플래시 에칭(flash etching)을 더 수행할 수도 있으며, 이후에 제1 포토레지스트와 코어기판 사이에 개재되는 무전해도금층을 제거하는 단계를 더 수행할 수 있다.
단계 (c)는, 코어기판에 감광성 필름을 적층하는 단계; 및 감광성 필름에 대해 선택적인 노광 및 현상을 수행하는 단계를 거쳐 수행될 수 있으며, 단계 (d) 이후,
내층회로와 제1 외층회로가 전기적으로 연결되도록 제1 빌드업층에 제2 비아(via)를 형성하는 단계를 더 수행할 수 있다.
단계 (e)는, (e1)캐비티의 위치에 상응하도록 제1 빌드업층을 가공하여 제1 포토레지스트를 노출시키는 단계; 및 (e2)제1 포토레지스트를 제거하는 단계를 거 쳐 수행될 수 있다.
또한, 단계 (e) 이후, 캐비티에 전자소자를 내장하고 제1 빌드업층에, 제2 외층회로가 형성되는 제2 빌드업층을 적층하는 단계를 더 수행할 수도 있다.
전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위을 포함한 발명의 상세한 설명으로부터 명확해질 것이다.
이하, 본 발명에 따른 인쇄회로기판 제조방법의 바람직한 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 1은 본 발명의 바람직한 실시예에 따른 인쇄회로기판 제조방법을 나타내는 순서도이고, 도 2는 본 발명의 일 실시예에 따라 제조된 인쇄회로기판을 나타내는 단면도이고, 도 3 내지 도 7은 본 발명의 일 실시예에 따른 인쇄회로기판의 제조공정을 나타내는 흐름도이고, 도 8은 도 2를 통해 나타난 인쇄회로기판에 전자소자가 내장된 모습을 나타내는 단면도이다.
도 2 내지 도 8을 참조하면, 캐리어(10a, 10b), 시드층(20a, 20b), 포토레지스트(30a, 30b, 60), 내층회로(40a, 40b), 비아(42, 46)절연기판(50), 솔더레지스트(70), 캐비티(80), 본딩패드(90), 전자소자(95), 전극(97)이 도시되어 있다.
단계 s10은 내층회로(40a, 40b)가 매립된 코어기판을 제공하는 단계이다. 먼저 내층회로(40a, 40b)가 매립된 코어기판을 형성하는 방법에 대해 구체적으로 설 명하도록 한다.
우선, 캐리어(10a, 10b)에 시드층(20a, 20b)을 적층한다. 시드층(20a, 20b)은 구리재질로 이루어질 수 있으며, 캐리어(10a, 10b)에 무전해도금을 수행함으로써 적층될 수 있다. 이 뿐만 아니라 시드층(20a, 20b)의 재질 및 형성방법을 다양하게 변경할 수 있음은 물론이다.
이렇게 적층된 시드층(20a, 20b)에 감광성 필름을 적층하고 선택적으로 노광 및 현상을 수행한다. 이러한 공정을 통해 시드층(20a, 20b) 상에 포토레지스트(30a, 30b)가 형성되며(도 3의 (a) 참조), 이러한 포토레지스트(30a, 30b)에 의하여 내층회로(40a, 40b)에 상응하는 음각패턴(32a, 32b)이 형성될 수 있게 된다.
이후, 음각패턴(32a, 32b)에 도전성 재료를 충전한다. 도전성 재료는 전해도금을 통하여 음각패턴(32a, 32b)에 충전될 수 있다. 시드층(20a, 20b)으로 구리재질을 이용하는 경우, 도전성 재료 역시 구리를 이용할 수 있다.
본 실시예에서는 음각패턴(32a, 32b)에 도전성 재료를 충전하는 방법으로 전해도금을 제시하였으나, 이를 설계상의 필요에 따라 다양하게 변경할 수 있음은 물론이다. 이렇게 음각패턴(32a, 32b)에 충전된 도전성 재료는 추후에 내층회로(40a, 40b)의 기능을 수행할 수 있게 된다.
음각패턴(32a, 32b)에 도전성 재료를 충전한 다음 포토레지스트(30a, 30b)를 제거하여, 절연기판(50)에 도전성 재료를 전사하기 위한 준비를 완료한다. (도 3의 (b) 참조)
다음으로, 절연기판(50)을 사이에 두고, 도 4의 (a)와 같이 정렬을 수행한 후, 도 4의 (b)에 도시된 바와 같이 캐리어(10a, 10b)와 절연기판(50)을 압착한다. 이렇게 압착을 수행하면, 내층회로(40a, 40b)가 절연기판(50)에 매립된다.
이후, 절연기판(50)에 내층회로(40a, 40b)만을 남기기 위하여 도 4의 (c)에 도시된 바와 같이 캐리어(10a, 10b) 및 시드층(20a, 20b)을 제거한다. 앞서 제시한 바와 같이 시드층(20a, 20b)을 구리재질로 형성한 경우, 에칭을 수행함으로써 시드층(20a, 20b)을 제거할 수 있다.
이상에서 설명한 과정을 거쳐 내층회로(40a, 40b)가 매립된 코어기판을 제공할 수 있게 된다.
단계 s20은 코어기판에 층간 도통을 위한 비아(42)를 형성하는 단계이다. 코어기판의 양면에 매립된 내층회로(40a, 40b)가 서로 전기적으로 연결될 수 있도록 비아(42)를 형성하는 것이다. 비아(42)를 형성하는 공정에 대해 보다 구체적으로 설명하면 다음과 같다.
먼저 도 5의 (a)에 도시된 바와 같이 비아홀(42')을 가공한다(단계 s21). 비아홀(42')의 가공은 레이저 드릴링과 같은 방법으로 수행될 수 있으며, 그 밖의 다양한 방법을 통해 수행될 수 있음은 물론이다.
이렇게 가공된 비아홀(42')의 내벽을 포함한 코어기판의 일면에 무전해도금을 수행한다(s22). 무전해도금을 통하여 형성되는 무전해도금층(44, 44')은 비아홀(42')에 전도성 재질을 충전하기 위한 시드층의 기능을 수행할 수도 있고, 추후 설명할 캐비티(80)의 가공 시 공차 확보를 위한 수단으로서의 기능도 수행할 수 있다.
가공된 비아홀(42')에 전도성 재질을 충전하여 비아(42)를 형성하기 위하여, 비아홀(42')에 전해도금을 수행한다(단계 s23). 이러한 과정은, 비아홀(42')에 상응하는 위치만이 선택적으로 개방된 포토레지스트(미도시)를, 코어기판 상에 형성한 다음 전해도금을 수행함으로써 수행될 수 있다.
이렇게 전해도금이 완료되면, 표면의 평탄화를 위하여 플래시 에칭(flash etching)을 수행한 다음 포토레지스트(미도시)를 제거한다. 이러한 과정을 거쳐, 도 5의 (b)에 도시된 바와 같이, 코어기판에 비아(42)가 형성된다.
단계 s30은 캐비티(80)가 형성되는 위치에 상응하는 코어기판 상의 위치에 포토레지스트(60)를 형성하는 단계이다. 이러한 포토레지스트(60)는, 코어기판에 감광성 필름을 적층하고, 캐비티(80)가 형성되는 위치에 상응하는 감광성 필름 부위에 대해 선택적으로 노광을 수행한 다음, 현상을 수행함으로써 수행될 수 있다. 이후, 표면의 평탄화를 위하여 플래시 에칭을 다시 한번 수행할 수 있다.
이러한 과정을 거치면, 도 6의 (a)에 도시된 바와 같이, 캐비티(80)가 형성되는 위치에 상응하는 코어기판 상의 위치에 포토레지스트(60)가 형성되며, 이러한 포토레지스트(60)와 코어기판 사이에는 비아(42) 형성을 위해 형성된 무전해도금층(44)의 일부(44')가 개재된다.
즉, 비아(42) 형성 후 수행하였던 플래시 에칭에 의하여, 포토레지스트(60)에 의해 커버되지 않은 영역의 무전해도금층은 제거되나, 포토레지스트(60)에 의해 커버되는 영역의 무전해도금층(44')은 제거되지 않게 되는 것이다.
단계 s40은 코어기판에 외층회로(40c, 40d)가 형성되는 빌드업층을 적층하는 단계이다. 이는 다층 인쇄회로기판을 형성하기 위함이다. 빌드업층은 앞서 설명한 코어기판을 형성하는 공정에 따라 형성할 수 있다.
즉, 빌드업층 역시 캐리어에 외층회로(40c, 40d)에 상응하는 음각패턴을 형성하고, 음각패턴에 전도성 재료를 충전한 다음, 음각패턴에 형성된 전도성 재료를 절연기판에 전사하고(도 6의 (b) 참조), 캐리어(10c, 10d)를 제거한 후(도 6의 (c) 참조), 시드층(20c, 20d)을 제거(도 6의 (d) 참조)하는 방법을 통하여 형성될 수 있는 것이다. 이에 대한 보다 구체적인 설명은 코어기판을 형성하는 방법과 동일 또는 유사하므로 생략하도록 한다.
단계 s50은 내층회로(40a, 40b)와 외층회로(40c, 40d) 간의 도통을 위한 비아(46)를 형성하는 단계이다. 내층회로(40a, 40b)와 외층회로(40c, 40d)가 서로 전기적 신호를 주고 받을 수 있도록 빌드업층에 비아(46)를 형성하는 것이다. 빌드업층에 형성되는 비아(46)는 앞서 설명한 코어기판에 비아(42)를 형성하는 방법과 같은 방법을 통하여 형성될 수 있다.
한편, 도 6에는 비아(46)를 형성하는 과정에 대해서는 도시되어 있지 않으나, 이는 앞서 설명한 바와 같으므로, 이해를 위해 도 5를 참조하도록 한다.
즉, 먼저 레이저 드릴링과 같은 방법을 통하여 비아홀(미도시)을 가공하고, 가공된 비아홀(미도시)에 무전해도금을 수행한 다음, 비아홀(미도시)에 전해도금을 수행함으로써 빌드업층에 비아(46)를 형성할 수 있는 것이다. 전해도금이 완료된 후 표면의 평탄화를 위하여 플래시 에칭(flash etching)을 수행할 수 있음은 앞서 설명한 바와 같다.
플래시 에칭을 수행한 후, 무전해도금을 위해 형성된 시드층(미도시)을 제거한 다음, 빌드업층에 형성된 외층회로(40c, 40d)를 보호하기 위하여 도 6의 (d)에 도시된 바와 같이 솔더레지스트(70)를 도포한다. 이때, 솔더레지스트(70)는, 이하에서 설명할 단계 s60에서 가공되는 영역을 제외한 부분에만 도포될 수도 있다.
단계 s60은 캐비티(80)의 위치에 상응하도록 빌드업층을 선택적으로 제거한 후, 포토레지스트(60) 및 무전해도금층(44')을 제거하는 단계이다.
이 과정을 상술하면, 전자소자(95)가 내장될 위치의 빌드업층을 Z축으로 가공하여 코어기판의 표면에 형성하였던 포토레지스트(60)를 노출시키고(도 7의 (a) 참조), 노출된 포토레지스트(60)를 박리하여 제거한 다음, 포토레지스트(60)와 코어기판 사이에 개재되었던 무전해도금층(44')을 제거함으로써 코어기판이 노출되도록 하여(도 7의 (b) 참조) 캐비티(80)를 형성하는 것이다.
캐비티(80) 형성을 위해 빌드업층을 Z축으로 가공하는 과정에서, 포토레지스트(60) 및 무전해도금층(44')에 의하여 가공공차를 확보할 수 있게 되어, 보다 높은 정밀도를 제공할 수 있게 된다.
단계 s70은 코어기판에, 전자소자(95)와 내층회로(40a)를 전기적으로 연결하기 위한 본딩패드(90)를 형성하는 단계이다. 캐비티(80) 내에 전자소자(95)를 본딩(bonding)하기에 앞서, 본딩을 위한 본딩패드(90)를 형성하는 것이다.
본딩패드(90)는 도 7의 (c)에 도시된 바와 같이, 코어기판에 매립된 내층회로(40a, 40b) 가운데 소정의 위치에 형성되며, 내층회로(40a, 40b) 보다 전기 전도성이 좋은 물질로 이루어지는 것이 좋다.
예를 들면, 내층회로(40a, 40b)가 구리 재질로 이루어지는 경우, 본딩패드(90)는 금 재질로 이루어질 수 있다. 즉, 내층회로(40a, 40b) 가운데 소정의 위치에 금을 이용한 전해도금을 수행함으로써 본딩패드(90)를 형성할 수 있다.
단계 s80은 캐비티에 전자소자(95)를 내장하고, 빌드업층에 제2 외층회로가 형성되는 제2 빌드업층을 적층하는 단계이다. 이는 전자소자(95)를 내장한 다층 인쇄회로기판을 제조하기 위한 것이며, 도 8에 도시된 바와 같이 캐비티에 전자소자(95)를 내장함으로써 박형의 PoP(Package on Package) 기판을 제조할 수 있게 되는 것이다.
제2 외층회로(미도시)가 형성되는 제2 빌드업층(미도시)을 형성하는 방법은 앞서 설명한 빌드업층 또는 코어기판의 경우와 동일 또는 유사하므로 이에 대한 구체적인 설명은 생략하도록 한다.
이상, 본 발명의 바람직한 실시예에 따른 인쇄회로기판 제조방법에 대해 설명하였으며, 전술한 실시예 외의 많은 실시예들이 본 발명의 특허청구범위 내에 존재한다.
상술한 바와 같이 본 발명의 바람직한 실시예에 따르면, 포토레지스트의 두께를 조절하여 캐비티의 두께 공차를 확보할 수 있으므로, 기판 제조의 정밀도를 높일 수 있으며, 캐비티의 높이를 조절하여 기판 전체의 두께를 조절할 수 있다.
또한, 회로패턴이 절연재에 매립되도록 형성하는 매립패턴 공법을 적용하여 외층회로 및 코어회로를 형성하므로, 기판의 두께가 얇고 강성이 증가하며, 내장된 전자소자의 뒤틀림이 감소하고, 기판 표면에 굴곡이 없어 평탄도가 종래보다 향상된다.
또한, 코어기판의 표면에 전자소자를 내장하게 되므로, 전자소자를 내장하는 과정에서 별도의 캐리어(Carrier) 부재가 필요하지 않게 된다.

Claims (13)

  1. 전자소자가 내장되도록 캐비티(cavity)가 형성되는 인쇄회로기판을 제조하는 방법으로서,
    (a) 내층회로가 매립된 코어기판을 제공하는 단계;
    (b) 상기 코어기판에 층간 도통을 위한 제1 비아(via)를 형성하는 단계;
    (c) 상기 캐비티의 위치에 상응하는 상기 코어기판 상의 위치에 제1 포토레지스트를 선택적으로 형성하는 단계;
    (d) 상기 코어기판에 제1 외층회로가 형성되는 제1 빌드업층을 적층하는 단계; 및
    (e) 상기 캐비티의 위치에 상응하도록 상기 제1 빌드업(build-up)층을 선택적으로 제거한 후, 상기 제1 포토레지스트를 제거하는 단계를 포함하는 인쇄회로기판 제조방법.
  2. 제1항에 있어서,
    상기 단계 (e) 이후,
    (f) 상기 코어기판에, 상기 전자소자와 상기 내층회로를 전기적으로 연결하기 위한 본딩패드(bonding pad)를 형성하는 단계를 더 수행하는 것을 특징으로 하는 인쇄회로기판 제조방법.
  3. 제2항에 있어서,
    상기 단계 (f)는,
    상기 내층회로의 표면에 선택적으로 금도금을 수행하는 단계를 포함하는 것을 특징으로 하는 인쇄회로기판 제조방법.
  4. 제1항에 있어서,
    상기 단계 (a)는.
    (a1) 캐리어에 시드층을 적층하는 단계;
    (a2) 상기 시드층에 상기 내층회로에 상응하는 음각패턴을 형성하는 단계;
    (a3) 상기 음각패턴에 전도성 재료를 충전하는 단계를 포함하는 것을 특징으로 하는 인쇄회로기판 제조방법.
  5. 제4항에 있어서,
    상기 단계 (a2)는,
    상기 시드층에 감광성 필름을 적층하는 단계; 및
    상기 감광성 필름에 대해 선택적인 노광 및 현상을 수행하여, 상기 음각패턴 에 대응하는 양각패턴을 이루는 제2 포토레지스트를 형성하는 단계를 포함하는 것을 특징으로 하는 인쇄회로기판 제조방법.
  6. 제5항에 있어서
    상기 단계 (a3) 이후에,
    상기 제2 포토레지스트를 제거하는 단계; 및
    절연기판과의 압착을 통하여, 상기 음각패턴에 충전된 전도성 재료를 상기 절연기판에 전사하는 단계를 더 수행하는 것을 특징으로 하는 인쇄회로기판 제조방법.
  7. 제1항에 있어서,
    상기 단계 (b)는,
    (b1) 상기 코어기판에 비아홀을 가공하는 단계;
    (b2) 상기 비아홀의 내벽 및 상기 제1 포토레지스트가 형성되는 상기 코어기판의 일면에 무전해도금을 수행하는 단계;
    (b3) 상기 비아홀에 전해도금을 수행하는 단계를 포함하는 것을 특징으로 하는 인쇄회로기판 제조방법.
  8. 제7항에 있어서,
    상기 단계 (c)이후,
    상기 코어기판에 대하여, 플래시 에칭(flash etching)을 더 수행하는 것을 특징으로 하는 인쇄회로기판 제조방법.
  9. 제8항에 있어서,
    상기 단계 (e) 이후,
    상기 제1 포토레지스트와 상기 코어기판 사이에 개재되는 무전해도금층을 제거하는 단계를 더 수행하는 것을 특징으로 하는 인쇄회로기판 제조방법.
  10. 제1항에 있어서,
    상기 단계 (c)는,
    상기 코어기판에 감광성 필름을 적층하는 단계; 및
    상기 감광성 필름에 대해, 선택적인 노광 및 현상을 수행하는 단계를 포함하는 것을 특징으로 하는 인쇄회로기판 제조방법.
  11. 제1항에 있어서,
    상기 단계 (d) 이후,
    상기 내층회로와 상기 제1 외층회로가 전기적으로 연결되도록 상기 제1 빌드업층에 제2 비아(via)를 형성하는 단계를 더 수행하는 것을 특징으로 하는 인쇄회로기판 제조방법.
  12. 제1항에 있어서,
    상기 단계 (e)는,
    (e1) 상기 캐비티의 위치에 상응하도록 상기 제1 빌드업층을 가공하여 상기 제1 포토레지스트를 노출시키는 단계; 및
    (e2) 상기 제1 포토레지스트를 제거하는 단계를 포함하는 것을 특징으로 하는 인쇄회로기판 제조방법.
  13. 제1항에 있어서,
    상기 단계 (e) 이후,
    상기 캐비티에 전자소자를 내장하고 상기 제1 빌드업층에, 제2 외층회로가 형성되는 제2 빌드업층을 적층하는 단계를 더 수행하는 인쇄회로기판 제조방법.
KR1020060104893A 2006-10-27 2006-10-27 인쇄회로기판 제조방법 KR100782405B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020060104893A KR100782405B1 (ko) 2006-10-27 2006-10-27 인쇄회로기판 제조방법
CN2007101525825A CN101170878B (zh) 2006-10-27 2007-10-12 制造印刷电路板的方法
JP2007274374A JP2008112996A (ja) 2006-10-27 2007-10-22 印刷回路基板の製造方法
US11/976,211 US20080102410A1 (en) 2006-10-27 2007-10-22 Method of manufacturing printed circuit board

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060104893A KR100782405B1 (ko) 2006-10-27 2006-10-27 인쇄회로기판 제조방법

Publications (1)

Publication Number Publication Date
KR100782405B1 true KR100782405B1 (ko) 2007-12-07

Family

ID=39139709

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060104893A KR100782405B1 (ko) 2006-10-27 2006-10-27 인쇄회로기판 제조방법

Country Status (4)

Country Link
US (1) US20080102410A1 (ko)
JP (1) JP2008112996A (ko)
KR (1) KR100782405B1 (ko)
CN (1) CN101170878B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100990546B1 (ko) 2008-12-08 2010-10-29 삼성전기주식회사 비아 단부에 매립된 도금패턴을 갖는 인쇄회로기판 및 이의제조방법

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8432485B1 (en) * 2007-12-19 2013-04-30 Logitech Europe S.A. Optimized designs for embedding webcam modules with superior image quality in electronics displays
TW200948238A (en) * 2008-05-13 2009-11-16 Unimicron Technology Corp Structure and manufacturing process for circuit board
JP4683239B2 (ja) * 2008-05-14 2011-05-18 ソニー株式会社 印刷用凹版の製造方法、電気基板の製造方法、および表示装置の製造方法
CN101384137B (zh) * 2008-10-09 2011-09-07 敬鹏(常熟)电子有限公司 具有散热金属层的电路板的制作方法
KR101077380B1 (ko) * 2009-07-31 2011-10-26 삼성전기주식회사 인쇄회로기판 및 그 제조방법
DE102010018499A1 (de) 2010-04-22 2011-10-27 Schweizer Electronic Ag Leiterplatte mit Hohlraum
CN102487578A (zh) * 2010-12-03 2012-06-06 欣兴电子股份有限公司 线路板及其制作方法
CN102573271B (zh) * 2010-12-21 2015-09-09 欣兴电子股份有限公司 线路板及其制作方法
CN102984883B (zh) * 2012-10-22 2015-07-15 广东欧珀移动通信有限公司 一种避免元件虚焊的结构和方法
TWI473552B (zh) * 2012-11-21 2015-02-11 Unimicron Technology Corp 具有元件設置區之基板結構及其製程
US9345142B2 (en) * 2013-11-21 2016-05-17 Samsung Electro-Mechanics Co., Ltd. Chip embedded board and method of manufacturing the same
KR102052761B1 (ko) * 2013-11-21 2019-12-09 삼성전기주식회사 칩 내장 기판 및 그 제조 방법
US9370110B2 (en) * 2014-03-26 2016-06-14 Kinsus Interconnect Technology Corp. Method of manufacturing a multilayer substrate structure for fine line
US11355427B2 (en) * 2016-07-01 2022-06-07 Intel Corporation Device, method and system for providing recessed interconnect structures of a substrate
TWI595812B (zh) * 2016-11-30 2017-08-11 欣興電子股份有限公司 線路板結構及其製作方法
KR102520038B1 (ko) 2018-01-10 2023-04-12 삼성전자주식회사 가스 센서 패키지 및 이를 포함하는 센싱 장치
US10672715B2 (en) 2018-04-16 2020-06-02 Amkor Technology, Inc. Semiconductor package using cavity substrate and manufacturing methods
CN110621121A (zh) * 2018-06-20 2019-12-27 胜宏科技（惠州）股份有限公司 一种高频微小阶梯槽的制作方法
CN110769598B (zh) * 2018-07-27 2021-11-16 宏启胜精密电子(秦皇岛)有限公司 内埋式电路板及其制作方法
US11357111B2 (en) * 2018-08-27 2022-06-07 Tactotek Oy Method for manufacturing a multilayer structure with embedded functionalities and related multilayer structure

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10284846A (ja) 1997-04-08 1998-10-23 Denso Corp ボールグリッドアレイパッケージ形半導体部品の実装構造
JP2003023235A (ja) 2001-06-21 2003-01-24 Global Circuit Co Ltd 陥沈印刷回路基板及びその製造方法
JP2004165277A (ja) 2002-11-11 2004-06-10 Shinko Electric Ind Co Ltd 電子部品実装構造及びその製造方法
KR20040081866A (ko) * 2003-03-17 2004-09-23 삼성전자주식회사 듀얼 다마신 구조의 금속배선 형성 방법

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0719970B2 (ja) * 1988-05-09 1995-03-06 日本電気株式会社 多層印刷配線板の製造方法
JPH07302859A (ja) * 1994-04-29 1995-11-14 Ibiden Co Ltd 半導体チップ搭載用多層配線基板の製造方法及び半導体チップ搭載装置の製造方法
JPH07326865A (ja) * 1994-05-31 1995-12-12 Risho Kogyo Co Ltd 電子部品搭載用の凹部を有する多層回路基板の製造方法
JPH09283932A (ja) * 1996-04-08 1997-10-31 Ibiden Co Ltd 多層プリント配線板の製造方法
JPH1022645A (ja) * 1996-07-08 1998-01-23 Nippon Avionics Co Ltd キャビティ付きプリント配線板の製造方法
JPH10126056A (ja) * 1996-10-18 1998-05-15 Victor Co Of Japan Ltd プリント配線基板の製造方法
JP4691763B2 (ja) * 2000-08-25 2011-06-01 イビデン株式会社 プリント配線板の製造方法
JP2003152317A (ja) * 2000-12-25 2003-05-23 Ngk Spark Plug Co Ltd 配線基板
KR20030010887A (ko) * 2001-07-27 2003-02-06 삼성전기주식회사 비지에이 기판의 제조방법
JP4117390B2 (ja) * 2003-05-07 2008-07-16 株式会社トッパンＮｅｃサーキットソリューションズ キャビティ付き多層プリント配線板の製造方法
JP2005236018A (ja) * 2004-02-19 2005-09-02 Alps Electric Co Ltd 微細配線構造および微細配線構造の製造方法
JP2005236194A (ja) * 2004-02-23 2005-09-02 Cmk Corp プリント配線板の製造方法
KR20060026130A (ko) * 2004-09-18 2006-03-23 삼성전기주식회사 칩패키지를 실장한 인쇄회로기판 및 그 제조방법
JP2006245213A (ja) * 2005-03-02 2006-09-14 Shinko Electric Ind Co Ltd 配線基板の製造方法
US20070281464A1 (en) * 2006-06-01 2007-12-06 Shih-Ping Hsu Multi-layer circuit board with fine pitches and fabricating method thereof

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10284846A (ja) 1997-04-08 1998-10-23 Denso Corp ボールグリッドアレイパッケージ形半導体部品の実装構造
JP2003023235A (ja) 2001-06-21 2003-01-24 Global Circuit Co Ltd 陥沈印刷回路基板及びその製造方法
JP2004165277A (ja) 2002-11-11 2004-06-10 Shinko Electric Ind Co Ltd 電子部品実装構造及びその製造方法
KR20040081866A (ko) * 2003-03-17 2004-09-23 삼성전자주식회사 듀얼 다마신 구조의 금속배선 형성 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100990546B1 (ko) 2008-12-08 2010-10-29 삼성전기주식회사 비아 단부에 매립된 도금패턴을 갖는 인쇄회로기판 및 이의제조방법

Also Published As

Publication number Publication date
CN101170878B (zh) 2010-06-16
US20080102410A1 (en) 2008-05-01
JP2008112996A (ja) 2008-05-15
CN101170878A (zh) 2008-04-30

Similar Documents

Publication Publication Date Title
KR100782405B1 (ko) 인쇄회로기판 제조방법
US7923367B2 (en) Multilayer wiring substrate mounted with electronic component and method for manufacturing the same
KR101053419B1 (ko) 다층 배선 회로 모듈 및 그 제조 방법
KR100792352B1 (ko) 패키지 온 패키지의 바텀기판 및 그 제조방법
KR100836653B1 (ko) 회로기판 및 그 제조방법
US20080296056A1 (en) Printed circuit board, production method therefor, electronic-component carrier board using printed circuit board, and production method therefor
JP2003163323A (ja) 回路モジュール及びその製造方法
US8642898B2 (en) Circuit board structure with capacitors embedded therein
JP2008060573A (ja) 電子素子内蔵型印刷回路基板の製造方法
TWI513379B (zh) 內埋元件的基板結構與其製造方法
CN101409238A (zh) 无核层封装基板的制作方法
KR100857165B1 (ko) 회로기판 제조방법
JP2010171387A (ja) 回路基板構造及びその製造方法
KR101440327B1 (ko) 칩 내장형 임베디드 인쇄회로기판 및 그 제조방법
US20090077799A1 (en) Circuit board structure with capacitor embedded therein and method for fabricating the same
US7135377B1 (en) Semiconductor package substrate with embedded resistors and method for fabricating same
US20060094156A1 (en) Semiconductor package substrate with embedded resistors and method for fabricating the same
TW201204204A (en) Embedded printed circuit board and method of manufacturing the same
KR100726239B1 (ko) 전자소자 내장형 다층 인쇄회로기판 제조방법
KR20150065029A (ko) 인쇄회로기판, 그 제조방법 및 반도체 패키지
KR100908986B1 (ko) 코어리스 패키지 기판 및 제조 방법
JP2006041122A (ja) 電子部品内蔵要素、電子装置及びそれらの製造方法
KR100693145B1 (ko) 인쇄회로기판의 제조방법
KR20030011433A (ko) 다층 인쇄회로기판의 숨겨진 레이저 비아홀 제조방법
JP2004193186A (ja) 配線基板及びその製造方法並びに半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121002

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20130916

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20141001

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee