CN102439727B - 超结半导体器件 - Google Patents

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Abstract

本发明提供的超结半导体器件能够减小重复进行开关操作时的瞬态导通电阻的升高。提供一种超结结构，其具有条带状的平行表面图案，其中超结条带和MOS单元6条带相平行，且在其上未排列MOS单元6条带的p柱Y2和在其上排列有MOS单元6条带的p柱Y1在一端部处相连接。

Description

超结半导体器件
技术领域
本发明涉及超结半导体器件，且更具体地，涉及超结(以下有时简称为SJ)MOSFET。
背景技术
开发了一种通过利用超结结构来打破常规特性极限的MOSFET，在该超结结构中p型和n型区平行地排列，在与半导体衬底的主面平行的平面上交替定位。一种用来形成该超结结构的方法利用多步骤外延***，即这样的一种结构：递增地生长外延层，以使通过利用掩模的离子注入来形成在与半导体衬底的主面垂直的方向上延伸的、称为片层、簧片、或圆柱(柱子)的多个p型和n型区，以使多个p型和n型区交替定位、且沿着与半导体衬底的主面平行的平面的方向平行地排列(该结构在下文中被称作pn柱结构或简称为柱结构)。“epi(外延)”是外延(epitaxial)的缩写，此后可简称为“epi”。
沟槽注入外延***是通过在n型外延衬底上形成具有高高宽比的多个沟槽并通过外延生长将p型硅植入到这些沟槽来形成上述pn柱结构的方法。与一般结结构的MOSFET相比，通过外延***形成的pn柱结构的导通电阻和耐压特性之间的权衡关系的改善是极佳的，因为即使在使用低电阻率的p和n柱时也能获得高耐压。
从晶片上方观察时，形成超结结构的p和n柱的表面图案在纵向上具有条带图案，如图3所示，图3是常规超结(SJ)MOSFET的部分截面透视图，考虑到器件特性优选纵向上的MOS单元条带图案与超结结构的条带图案平行。当两个条带如图4所示地正交时，表面附近的电流路径会扭曲，从而增大导通电阻，其中图4是部分截面透视图。如果两个条带平行，则不会出现电流路径扭曲的问题并会维持低导通电阻。
MOSFET进行开关操作时，寄生电容分量，即栅-源电容Cgs、漏-源电容Cds以及栅-漏电容Cgd会显著地影响开关波形。具体而言，当栅-漏电容Cgd太大时，密勒(Miller)电容增大，开关变得缓慢，且开关损耗增大。另一方面，当栅-漏电容Cgd太小时，开关损耗变小，但是截止时刻的漏-源电压Vds的升高速率变得太大，从而造成辐射噪声且不利地影响外部装置。因此，对于开关特性而言，给栅-漏电容Cgd带来适当值的结构设计是非常重要的。
此外，说明书还公开了一种超结结构半导体器件，在该超结结构半导体器件具有的结构中，p柱层由p型中间区来连接(例如参见以下的专利文献1和2)。
引用列表
专利文献
专利文献1：日本专利申请特开No.2006-351713(第0024段，图2)
专利文献2：日本专利申请特开No.2008-10896(第0028段，图6)
发明内容
技术问题
为了调节栅-漏电容Cgd，调节栅极宽度(Lg)是必要的。但是，在超结条带图案和MOS单元条带图案相平行的超结结构半导体器件中，因为栅极宽度(Lg)本征地如图5(图5是常规SJ-MOSFET的MOS结构附近区域的放大截面图)中的双头箭头所示那样窄，栅极宽度(Lg)的可调节量小，且实际上难以进一步小型化。此外，形成超结结构的p柱Y1和MOS单元条带Z必须排列成在垂直方向上进行精确位置对准。因此，MOS单元条带Z的单元间距与p柱的间距相同。如果p柱Y1和MOS单元条带Z的相对位置关系偏离，且MOS沟道的出口X和p柱Y1彼此交叠，则将不会有电流出口且器件不能导通。作为防止位置偏离问题的措施，如果每隔一个超结p柱Y1或每隔给定数量的超结p柱Y1在其上排列MOS单元条带Z，则作为图5所示结构的改进结构且如图6所示，栅极宽度(Lg)可增大，其中图6是放大截面图。如图6所示的p柱的排列将使得即使在超结条带和MOS单元条带平行的结构中，也有可能将栅极宽度(Lg)以及栅-漏电容Cgd调节成适当值。
然而，即使在图6的放大截面图中所示出的、认为是针对图5的放大截面图所示出的SJ-MOSFET问题的措施的结构中，也有可能出现以下将描述的新问题。该问题为，如图6所示的未排列有MOS单元条带Z的p柱Y2处于电浮动状态。
更具体地，在高速的重复开关操作中，在截止状态时，通过耗尽来给漏-源电容Cds充电，且浮动p柱Y2充电。再次处于导通状态时，累积在浮动p柱Y2中的电荷不逃逸，且保持着充电状态的p柱Y2处于电浮动状态。因此，耗尽层保持为从p柱-n柱结延伸，作为电流的通路的n柱中性区的宽度变窄，且导通电阻增大。因此，存在的问题为，开关操作时的生成损耗增大。
本发明是鉴于上述问题而构想的。本发明的一个目的在于提供一种超结半导体器件，尽管该超结半导体器件具有其中超结条带和MOS单元条带平行排列的条带形超结结构且具有在其上没有排列MOS单元条带来增大栅-漏电容的浮动电位p柱，该超结半导体器件能够减小重复开关操作时的瞬态导通电阻的升高。
问题的解决方案
为了实现本发明的目的，超结半导体器件包括：超结结构，该超结结构在第一导电型半导体衬底的主面上具有在与主面平行的平面中相对于主面垂直地形成的并排交替地层叠的第一导电型层和第二导电型层的层叠体；高密度第二导电型基区，其形成为沿纵向与超结结构的第二导电型层的表面层交叠；高密度第一导电型源区，其沿纵向在高密度第二导电型基区的表面层上选择性地形成；以及栅电极，其沿纵向经由夹在层叠状第一导电型层和高密度第一导电型源区之间的高密度第二导电型基区的表面上的绝缘膜而形成，其中，超结结构的第二导电型层沿纵向经由栅电极下层上的绝缘膜放置，且超结结构的第二导电型层在一端部处导电地互连。
此外，可由超结结构的第二导电型层的端部处的互连来形成导电连接。此外，可由在超结结构的第二导电型层的端部处连接的高密度第二导电型基区来形成导电连接。
另外，导电连接可由导电层或金属膜来形成，导电层或金属膜形成为连接超结结构的第二导电型层的端面。换言之，在本发明具有的结构中，其上未排列MOS单元条带的p柱的条带端部与其上排列有MOS单元条带的p柱的端部相连接。该结构使得有可能防止其上未排列MOS单元条带的p柱的电位变成浮动电位。在漏-源偏压为零或低、且p柱未完全耗尽的状态下，源电极、其上排列有MOS单元条带的p柱和其上未排列MOS单元条带的p柱在条带端部处相互电连接，且变成具有相同电位。在截止状态下，电荷在其上未排列MOS单元条带的p柱上积聚，且在漏-源偏压接近零的导通状态下，电荷通过如上所述地在端部处电连接的通路快速放电，且不存在仍然延伸的耗尽层。因此，由于n柱中性区的宽度不会变窄(n柱中性区的宽度变窄会使电流通路宽度变窄)，在连续开关时可减小瞬态导通电阻的升高。
发明的有利效果
在作为条带状超结半导体器件的超结半导体器件中，其具有平行排列的超结条带和MOS单元条带，且其构成为提供其上未排列MOS单元条带的浮动电位p柱以增大栅-漏电容，超结半导体器件可提供为通过给浮动电位p柱充电能够减小进行重复开关操作时的瞬态导通电阻的升高。
附图说明
图1是根据本发明的、具有600V耐压的SJ-MOSFET的部分截面透视图。
图2是根据本发明的、具有600V耐压的SJ-MOSFET的部分截面透视图。
图3是常规SJ-MOSFET的部分截面透视图。
图4是另一常规SJ-MOSFET的部分截面透视图。
图5是常规SJ-MOSFET的MOS结构附近的放大截面图。
图6是对图5的SJ-MOSFET进行改进后的MOS结构附近的放大截面图。
图7是根据本发明的SJ-MOSFET的pn柱结构的部分平面图。
图8是采用SJ-MOSFET的电感负载斩波器的电路图。
图9是常规SJ-MOSFET的截止波形图。
图10是本发明的SJ-MOSFET的截止波形图。
图11是通过本发明的超结半导体器件中的p基层来形成平行p柱的导电连接的平面图。
图12是本发明的超结半导体器件中的p柱端部处的平行p柱的连接的平面图。
具体实施方式
通过参照附图，将在下文中具体描述本发明的超结半导体器件的实施例。在不背离本发明的范围的情况下，本发明不限于以下实施例的描述。
实施例
在图1和图2中描绘将本发明的超结半导体器件应用至SJ-MOSFET101的示例，SJ-MOSFET 101是能够耐受600V的多外延***，在厚度为625微米的n型半导体衬底1上，形成厚度为55微米的外延生长层，且在外延生长层的表面向下至深45微米处平行地形成片状p柱Y1。从45微米深度到55微米深度是n型缓冲层4。形成超结结构的pn柱5的间距是12微米，如图2中双头箭头所描绘，且p柱宽度和n柱宽度分别为6微米。当从衬底表面观察时，p柱和n柱描绘平行条带图案。p和n柱的平均密度为4*1015cm-3。从衬底表面观察时，MOS单元6(图1)描绘与pn柱5的条带平行的条带的图案，且MOS单元6定位于上方并精确地与p柱Y1对准。由于每两个p柱条带排列有一个MOS单元条带，因此MOS单元条带的间距为24微米，是12微米的pn柱间距的两倍。如图1所示，在衬底表面上形成0.1微米厚的栅氧化膜7，且在栅氧化膜7的上方形成0.5微米厚的多晶硅栅电极8。在形成为与每隔一个的p柱Y1交叠的高密度p基层9内部，沿着条带图案的纵向形成有n型源区(未在图1或图2中描绘)。如图2和图7所示，多个平行p柱Y1通过与高密度p基层9同时形成的高密度P+层9-1彼此连接，且导电地连接。在图11中作为半导体器件芯片的整体平面图描绘了高密度p基层9的位置的一个示例。此外，在多晶硅栅电极8之上形成层间绝缘膜10，在该层间绝缘膜10上形成Al电极(未示出)，且进一步地在Al电极之上形成保护膜(未示出)。
除未示出的源区之外，各层经历如图1所描绘的图案化并形成SJ-MOSFET 101。图1中省略漏电极、源电极、保护膜、以及n型源区。由于其上未排列MOS单元的p柱Y2每隔一个就存在，因此与在每一p柱之上排列MOS单元的常规结构相比，多晶硅电极8和漏极的交叠面积增大，且栅-漏寄生电容Cgd增大。
本实施例中的多晶硅栅极宽度为18微米，是常规结构中的6微米的多晶硅栅极宽度的3倍。考虑到在多晶硅栅电极8下方的p基层9的横向扩散，本实施例中的栅-漏寄生电容Cgd是常规示例中的寄生电容的约7倍。在MOS单元条带的端部(这是有源区过渡到***区的区)，p柱条带通过在端部处与MOS结构的p基层9同时形成的高密度p层彼此电连接。
当未施加漏-源偏压或偏压低时，p柱不会完全耗尽，且因此所有p柱具有相同电位。如作为芯片的平面图的图12所示，p柱条带可在***区更远外侧的p柱条带的端部处连接以便导电地连接。p柱条带可通过与形成在端面的p柱或金属膜或导电层同时形成的p层来连接。
对p柱Y1和Y2的导电连接的效果进行描述。在如图8所示的用于电感负载斩波电路的SJ-MOSFET重复进行开关操作时，当栅极截止时，SJ-MOSFET开始进行截止操作。由于负载电感试图维持电流，因此在源极和漏极之间施加高偏压。根据漏电流的升高，位移电流流经栅-漏电容Cgd，且通过该位移电流流经栅极电阻而形成的电压降造成栅极电位升高。通过该方式栅极电位升高，从而维持漏电流(ID)。随着栅-漏电容Cgd变得越来越大，较大位移电流可在小的漏极电位增大速率下流动，且可高度维持栅极电位。因此，可维持流过负载电感的电流。
换言之，与图9所示的具有小栅-漏电容(Cgd)的常规SJ-MOSFET 100的截止时刻的漏-源电压(Vds)的增大速率(dV/dt)相比，本发明的SJ-MOSFET 101具有大栅-漏电容(Cgd)，且因此可将截止时刻的漏-源电压(Vds)的dV/dt保持得小，如图10所示。因此，可减小辐射噪声。漏极电位继续升高，且p和n柱完全耗尽。当漏-源电压变得与电路的总线电压相等时，漏极电流逐渐减小至零。从而完成截止操作。
然后，当栅极在特定时间段后再次导通时，开始进行导通操作。导通与截止相反地进行并转变至完全导通状态。在截止状态中在n和p柱中产生的耗尽层内部，积聚空间电荷(实际上是离子化的掺杂剂)，且随着全部空间电荷的消失，该状态转变至导通状态。通过从漏电极经过漏极侧上的n型低电阻率衬底来供给电荷，n柱中的空间电荷消失。另一方面，通过从源电极经过MOS单元p基层9供给空穴，p柱中的空间电荷消失。在导通状态中，漏-源电压是数十伏至若干伏，且p和n柱处于中性状态并保留着载流子。在本发明的SJ-MOSFET 101中，在单元条带端部处彼此连接且处于中性状态的p柱具有相同电位。因此，即使在其上未排列MOS单元p基层的p柱Y2中，通过在其上排列有MOS单元p基层的p柱Y1快速供给空穴，且空间电荷消失。即使在未排列MOS单元p基层的p柱Y2中，未留下耗尽层，且因此，由于n柱中性区宽度不会被压缩，电流通路不会变窄，并且实现了抑制导通电阻升高的效果。
根据本发明，由于提供了具有条带状平行表面图案的超结结构，超结条带和MOS单元条带相平行，且在其上未排列MOS单元条带的p柱和在其上排列有MOS单元条带的p柱在端部处连接从而具有相同电位，通过减小导通时刻的dV/dt值来抑制辐射噪声，且可减小重复进行开关操作时的瞬态导通电阻的升高。从而，实现了超结MOSFET，该超结MOSFET具有低噪声特性和低损耗两种特性。
[附图标记列表]
1半导体衬底
2外延生长层
4n型缓冲层
5pn柱
6MOS单元
7栅绝缘膜
8栅电极
9p基层
9-1高密度p+层
10层间绝缘膜
Y1、Y2p柱
Lg栅极宽度
100常规SJ-MSOFET
101本发明的SJ-MOSFET

Claims (1)

1.一种超结半导体器件，包括：
超结结构，所述超结结构在第一导电型半导体衬底的主面上具有在与所述主面平行的平面中相对于所述主面垂直地形成的并排交替地层叠的第一导电型层和第二导电型层的层叠体；
高密度第二导电型基区，其形成为沿纵向与所述超结结构的所述第二导电型层的表面层交叠；
高密度第一导电型源区，其沿纵向在所述高密度第二导电型基区的表面层上选择性地形成；
栅电极，其沿纵向经由夹在层叠状第一导电型层和所述高密度第一导电型源区之间的所述高密度第二导电型基区的表面上的绝缘膜而形成；以及
高密度第二导电型区，其在从有源区过渡到***区的区中，与所述高密度第二导电型基区同时形成，其中
所述第二导电型层的表面层上未配置所述高密度第二导电型基区的第二导电型层、与所述第二导电型层的表面层上配置有所述高密度第二导电型基区的第二导电型层相邻接，
所述超结结构的所述第二导电型层沿纵向经由所述栅电极下层上的所述绝缘膜放置，且未配置有所述高密度第二导电型基区的所述第二导电型层与所述高密度第二导电型基区通过所述高密度第二导电型区进行电连接。
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