CN105122458A - 半导体装置及其制造方法 - Google Patents

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Abstract

一种超结MOSFET，包括：并列pn层(4)，包括多个pn结(6)并且其中设置在pn结(6)之间的n型漂移区(4a)和p型分隔区(4b)交替地布置以彼此接触；MOS栅结构，设置于并列pn层(4)的表面上；以及n型缓冲层，与相对置的主表面接触。缓冲层的杂质浓度等于或小于n型漂移区(4a)的杂质浓度。并列pn层(4)中的至少一个p型分隔区(4b)被杂质浓度比n型漂移区(4a)低的n-区(4c)所替代。根据该结构，能够提供一种在反向恢复运行期间防止硬恢复波形中的急剧上升的超结MOSFET以及其制造方法。另外，能够提供一种能够降低反向恢复电流(Irp)和反向恢复时间(trr)，并且能够实现高速开关和低反向恢复损失的超结MOSFET及其制造方法。

Description

半导体装置及其制造方法
技术领域
本发明涉及一种半导体装置(绝缘栅型场效应晶体管)以及其制造方法。
背景技术
已知例如金属氧化物半导体场效应晶体管(MOSFET：绝缘栅型场效应晶体管)或绝缘栅双极型晶体管(IGBT)作为用于功率半导体装置的半导体元件。图5是示出通常的逆变器的电路图。图6的(a)是示出通常的IGBT的主要部分的截面图，图6的(b)是示出MOSFET的主要部分的截面图。IGBT101已经被广泛地用作高击穿电压开关元件，该高击穿电压开关元件被用于图5中示出的逆变电路1000。IGBT101具有诸如双极型晶体管的高击穿电压和低通态电压的优异特点或者具有诸如比MOSFET低的速度且高速运行的优异特点，并且是作为目前支持电力电子设备的重要的半导体元件。
然而，示出于图6的(a)的主要部分截面图的IGBT101具有反向击穿电压结(集电结103)，不同于图6的(b)中示出的MOSFET301。因此，一般来说，在IGBT101，电流不能沿反方向流动(发射极E为正电极并集电极C为负电极的偏压方向)。当IGBT101从导通状态变为正阻断状态时，由于电路中的电感组件，可能会在反方向上产生的高浪涌电压。当浪涌电压施加于IGBT101时，通常，会担心没有免受反向击穿电压损坏的IGBT101将要损坏。但是，当在逆变电路中使用IGBT时，IGBT被二极管401(参见图5)保护，该二极管401反向并列连接以使每当IGBT101关断时所产生的L负载(介电负载)电流回流。符号102和302表示n-漂移层。
对提高逆变器的频率的要求正在提高。IGBT101与一般的续流二极管401的并列连接对提高开关速度有局限性。因此，使用能够快速开关的IGBT101和快速二极管以满足需要。在快速二极管中，当该二极管从正向电流流动状态变为反向阻断状态时，反向恢复所需要的时间比一般二极管短。该二极管的使用能够降低反向恢复损失。
图2是示出根据相关技术的超结MOSFET的主要部分的截面图(a)，并且是载流子寿命分布图，其中纵轴示出与(a)相对应的基板的深度方向对应的深度。近些年，为了进一步提高开关元件的速度，已经对将IGBT101替换为图2的(a)中示出的超结MOSFET201进行了检查。已经被作为替代目标而进行检查的超结MOSFET201(参见图2)具有以漂移层205作为并列pn层的超结(SJ)结构，其中，在与基板的主表面平行的方向上以小间隔(pitch：节距)交替地布置p型区(以下，称为p型分隔区)202b和具有高杂质浓度的n型区(以下，称为n型漂移区)202a。另外，漂移层包括设置于并列pn层202的漏侧的第一n型缓冲层204。当基板的载流子寿命不被控制时，如图2的(b)中所示，载流子的寿命在从基板的表面开始的深度方向上为常数(不被控制)。在超结MOSFET201中，即使在为了使并列pn层202的n型漂移区202a与击穿电压匹配，而使其杂质浓度比通常的杂质浓度高时，也能够降低并列pn层202之间的节距从而以低电压耗尽所有的并列pn层202。因此，即使超结MOSFET201是单极型，也具有高击穿电压和低通态电阻的特性。另外，超结MOSFET因单极装置从而能够执行高速开关，并包括反向二极管结构(图2的(a)中的符号203和202a)。因此，没有必要新连接图5中所示的逆变电路的并列二极管401，并且能够期待装置的尺寸减小。另外，超结MOSFET(SJ-MOSFET)201被用作开关装置，内置二极管被用作快速恢复二极管，以进一步提高速度并进一步减少损失。
作为与超结MOSFET201相关的文献，已公开有记载以下结构的文献：在漂移层205设置包括并列pn层的SJ结构以及设于该并列pn层的下面且杂质浓度以两个阶段变化的n型缓冲层，以降低通态电阻并形成具有作为反向恢复特性的软恢复波形的内置二极管(例如，参见以下专利文献1)。另外，已知一种具有用于缩短反向恢复时间而不会提高在漏极与源极之间的漏电流的SJ-MOS结构的半导体装置(例如，参见以下专利文献2)。而且，已经提出这样一种结构，其中，SJ-MOSFET与具有SJ结构的肖特基势垒二极管连接，以实现适于软开关型的半导体装置(例如，参见以下专利文献3)。已经提出这样一种结构，其中，在整个具有SJ结构的肖特基势垒二极管设有寿命控制区，以降低反向电流并改善反向恢复特性(例如，参见以下专利文献4)。一种用于获得具有软恢复波形的反向恢复特性的寿命控制方法(例如，参见以下专利文献5)。已经提出一种用于控制过剩少数载流子的寿命的方法(例如，参见以下专利文献6)。另外，已经提出一种与根据相关技术的元件相比能够改善击穿电压和截止特性的半导体装置(例如，参见以下专利文献7)。
现有技术文献
专利文献
专利文献1：日本特开2003-101022号公报(图11和第[0077]段至第[0079]段)
专利文献2：日本特再公布2010-24433号公报(摘要)
专利文献3：日本特开2006-24690号公报(摘要中的技术问题和解决方法)
专利文献4：日本特开2008-258313号公报(摘要)
专利文献5：日本特开2007-59801号公报(摘要)
专利文献6：日本特开平7-226405号公报(技术问题)
专利文献7：日本特开2001-102577号公报(技术问题)
发明内容
技术问题
在图2的(a)示出的超结MOSFET201中，在反向阻断状态下，耗尽层以低击穿电压延伸至并列pn层中的每一栏(n型漂移区202a和p型分隔区202b)中并被完全耗尽。这时，内置二极管(符号203-202a)从正向电流(回流电流)流动的状态变为内置二极管的pn结的反向偏压阻断状态(即，反向恢复状态)。然而，在反向恢复状态下的内置二极管中，由于超结MOSFET201具有单极结构，因此几乎没有少数载流子并且反向恢复电流Irp小。因此，有可能能够得到电流波形和电压波形快速升高的所谓的硬恢复波形。以下将要描述的图3也示出了具有根据图2所示的相关技术的结构的超结MOSFET的反向恢复电流波形。当反向恢复动作具有硬恢复波形时，如示出于具有根据图3(在图3中，振荡波形部分相互重叠，看起来像粗的黑线，而且不清晰)中所示的相关技术的结构的超结MOSFET的反向恢复波形图，产生导致噪声的振铃(振荡波形)。根据图3中所示的相关技术的结构的波形是对于具有根据图2的(a)中所示的相关技术的结构的垂直超结MOSFET201，当电源电压为400V、正向电压为20A、反向电流超时变化为100A/μs时的反向恢复动作的电流波形的模拟结果。
考虑到上面提及的问题完成本发明，本发明的目的在于，提供一种在反向恢复动作期间防止在硬恢复波形中的急剧上升的半导体装置以及该半导体装置的制造方法。另外，本发明的目的在于，提供一种能够防止在硬恢复波形中的急剧上升以减小反向恢复电流(Irp)和反向恢复时间(trr)，并能获得高速开关和低反向恢复损失的半导体装置以及该半导体装置的制造方法。
技术方案
为了解决上述问题并实现目的，根据本发明一个方面的半导体装置具有以下特征。并列pn层设置在第一导电型的漏层的第一主表面上。并列pn层包括沿垂直方向延伸并彼此平行的多个pn结。设置在pn结之间的第一导电型的漂移区和第二导电型的分隔区交替地布置以彼此接触。MOS栅结构设置在并列pn层的第一主表面侧上。第一导电型的第一缓冲层设置在并列pn层与漏层之间。第一缓冲层的杂质浓度比漂移区低。并列pn层中的至少一个分隔区被杂质浓度比漂移区低的第一导电型区所替代。第一导电型的第二缓冲层可以设置在第一缓冲层与漏层之间。第二缓冲层可以具有比漂移区高的杂质浓度。并列pn层可以具有格子形的平面图案。
为了解决上述问题并实现目的，根据本发明另一个方面，提供了一种制造半导体装置的方法，该半导体装置包括第一导电型的高浓度缓冲层，设置在第一导电型的漏层的第一主表面上并具有比漂移区高的杂质浓度；第一导电型的低浓度缓冲层，设置在高浓度缓冲层上并具有比漂移区低的杂质浓度；以及并列pn层，设置在低浓度缓冲层上，在该并列pn层中，第一导电型的漂移区与第二导电型的分隔区交替地布置，至少一个分隔区被杂质浓度比漂移区低的第一导电型区所替代。该方法包括利用重金属的添加或用带电粒子的照射来调整并列pn层的载流子寿命，以使并列pn层的载流子寿命比高浓度缓冲层的载流子寿命短的步骤。
为了解决上述问题并实现目的，根据本发明另一个方面，提供了一种制造半导体装置的方法，该半导体装置包括第一导电型的高浓度缓冲层，设置在第一导电型的漏层的第一主表面上并具有比漂移区高的杂质浓度；第一导电型的低浓度缓冲层，设置在高浓度缓冲层上并具有比漂移区低的杂质浓度；和并列pn层，设置在低浓度缓冲层上，在该并列pn层中，第一导电型的漂移区与第二导电型的分隔区交替地布置，至少一个分隔区被杂质浓度比漂移区低的第一导电型区所替代。该方法具有以下特征。首先，进行在漏层的第一主表面上，形成杂质浓度比漂移区高的第一导电型的高浓度缓冲层的步骤。其次，进行在高浓度缓冲层上，形成杂质浓度比漂移区低的第一导电型的低浓度缓冲层的步骤。然后，进行在低浓度缓冲层上形成并列pn层的步骤。进一步，进行向并列pn层添加重金属或照射带电粒子，以使并列pn层的载流子寿命比高浓度缓冲层的载流子寿命短的步骤。
为了解决上述问题并实现目的，根据本发明另一个方面，提供了一种制造半导体装置的方法，该半导体装置包括第一导电型的高浓度缓冲层，设置在第一导电型的漏层的第一主表面上并具有比漂移区高的杂质浓度；第一导电型的低浓度缓冲层，设置在高浓度缓冲层上并具有比漂移区低的杂质浓度；和并列pn层，设置在低浓度缓冲层上，在该并列pn层中，第一导电型的漂移区与第二导电型的分隔区交替地布置，至少一个分隔区被杂质浓度比漂移区低的第一导电型区所替代。该方法具有以下特征。首先，进行在半导体基板的正面侧上形成并列pn层的步骤。其次，进行在半导体基板的正面侧上的并列pn层上形成元件结构的步骤。接下来，进行在半导体基板的背面侧上形成杂质浓度比漂移区低的第一导电型的低浓度缓冲层的步骤。然后，从半导体基板的背面在比低浓度缓冲层浅的位置，进行形成杂质浓度比漂移区高的第一导电型的高浓度缓冲层的步骤。进一步，进行向高浓度缓冲层添加重金属或照射带电粒子，以使并列pn层的载流子寿命比高浓度缓冲层的载流子寿命短的步骤。
发明效果
根据本发明，能够提供一种在反向恢复运行期间防止在硬恢复波形中的急剧上升的半导体装置及其制造方法。另外，还可以提供一种能够以高速运行并能够降低反向恢复损失的半导体装置及其制造方法。
附图说明
图1是示出根据本发明的实施例1的超结MOSFET的主要部分的截面图，其中，并列pn层中的p型分隔区被具有杂质浓度比n型漂移区的杂质浓度低的n型区所替代；
图2是示出根据相关技术的超结MOSFET的主要部分的截面图(a)，并且是载流子寿命分布图，其中纵轴示出与(a)相对应的基板的深度方向对应的深度；
图3是示出与具有根据图2中所示的相关技术的结构的超结MOSFET以及具有根据图1中所示的本发明的实施例1的超结MOSFET相对应的反向恢复电流波形的图；
图4是示出根据本发明的实施例1的超结MOSFET的不同的载流子寿命分布的图；
图5是示出通常的逆变器的电路图。
图6的(a)是示出通常的IGBT的主要部分的截面图，并且图6的(b)是示出MOSFET的主要部分的截面图；
图7是示出沿与根据本发明的超结MOSFET中的基板的表面平行的平面切割所得的并列pn层的平面图案的主要部分的截面图的示例；
图8的(a)是示出沿着图7的B-B’虚线所截取的主要部分的截面图，图8的(b)是沿着图7的C-C’虚线所截取的主要部分的截面图；
图9是示出沿与根据本发明的超结MOSFET中的基板的表面平行的平面切割所得的并列pn层的平面图案的主要部分的截面图的另一示例；
图10的(a)是示出沿着图9的B-B’虚线所截取的主要部分的截面图，图10的(b)是示出沿着图9的C-C’虚线所截取的主要部分的截面图。
符号的说明
1n++漏层(第一导电型高浓度半导体基板)
2第二缓冲层
3第一缓冲层
4并列pn层
4an型漂移区
4bp型分隔区
5p型基区
6pn结
10a、10bpin二极管
50、201超结MOSFET
101IGBT
103集电结
301MOSFET
401二极管
1000逆变电路
具体实施方式
在下文中，将参考附图，对根据本发明的半导体装置、该半导体装置的制造方法、以及使二极管并联连接的复合半导体装置的实施例进行详细说明。在本说明书和附图中，附有“n”或“p”的层或区中，表示电子或空穴为多数载流子。另外，附加于n或p的符号“+”和“-”表示杂质浓度比没有该符号的层的杂质浓度高和低。在以下的实施例的说明和附图中，对同样的组件标记相同的符号，并将不会重复其说明。另外，为了容易观察或者容易理解，在实施例中描述的附图中，尺寸和空间比例不同于实际的尺寸和空间比例。只要不超出其范围和主旨，本发明就不限于以下的实施例。
实施例1
图1是示出根据本发明的实施例1的超结MOSFET的主要部分的截面图，其中，并列pn层中的p型分隔区被具有杂质浓度比n型漂移区的杂质浓度低的n型区所替代。图1是示出在根据本发明的垂直超结MOSFET50和MOSFET51的每个中的元件的活性部的主要部分的截面图。图1的(a)和图1的(b)中示出的垂直超结MOSFET50和51具有超结(SJ)结构，其中，漂移层是包括具有高杂质浓度的n型区(n型漂移区)4a和p型区(p型分隔区)4b的并列pn层4，n型区(n型漂移区)4a和p型区(p型分隔区)4b在与基板主表面平行的方向上交替布置。这就是说，垂直超结MOSFET50和51具有由形成并列pn层4的n型漂移区4a和p型分隔区4b形成的多个pn结6，这些pn结6沿与基板的主表面垂直的方向(基板的深度方向)延伸并彼此平行。图1的(a)示出具有SJ结构的垂直超结MOSFET50，其中，并列pn层4中的一些p型分隔区4b的多个区域是具有比n型漂移区4a的杂质浓度低的杂质浓度的n-区4c。垂直超结MOSFET50包括具有与n-区4c具有相同杂质浓度的第一n-缓冲层3以及具有比并列pn层4的n-型漂移区4a高的杂质浓度的第二n+缓冲层2，其中，第一n-缓冲层3和第二n+缓冲层2从并列pn层4开始以该次序布置在并列pn层4与n++漏层1之间。
图1的(b)示出具有SJ结构的垂直超结MOSFET51，其中，并列pn层4的一个p型分隔区4b是具有比n型漂移区4a的杂质浓度低的杂质浓度的n-区4c。垂直超结MOSFET51包括第一n-缓冲层3，第一n-缓冲层3设置在并列pn层4的低表面与n++漏层1之间并且具有与n-区4c相同的杂质浓度。另外，垂直超结MOSFET50和51均包括设置在并列pn层4的与第一n-缓冲层3相反的一侧上的一般的MOS栅(金属-氧化物-半导体绝缘栅)结构和源电极12，一般的MOS栅结构包括p型基区5、n+源区7、p+接触区8、栅极绝缘膜9和栅电极11。漏电极13与n++漏层1接触。当半导体装置导通时，电流流过活性区(元件的活性部)(活性区负责电流驱动)。
在图1的(a)和图1的(b)中示出的垂直超结MOSFET50和51中的每个中，并列pn层4中的一些p型分隔区4b是n-区4c。因此，垂直超结MOSFET50包括pin二极管10a和MOSFET区20，垂直超结MOSFET51包括pin二极管10b和MOSFET区20。pin二极管10a包括p型基区5、n-区4c、第一n-缓冲层3和第二n+缓冲层2，pin二极管10b包括p型基区5、n-区4c和第一n-缓冲层3。
因为根据本发明的垂直超结MOSFET50和51具有上述的结构，因此可以使pin二极管10a和10b运行而不降低击穿电压。另外，能够改变示出于图1中的pin二极管10a和10b的数量以调整软恢复的程度。因为提高pin二极管的数量，因此软恢复的效果也改善。另外，在pin二极管10a和10b中，每个n-区4c的杂质浓度被抑制到足够小的值以确保击穿电压。因此，布置pin二极管10a和10b的位置不受限制，并且n-区4c可以在其之间插设n型漂移区4a的情况下彼此相邻。
在图1的(a)中所示的超结MOSFET50中，在超结MOSFET50的反向恢复运行期间，第二n+缓冲层2用作载流子库。载流子释放时间被延长，以进一步增加反向恢复时间并获得软恢复波形。
图7是示出沿与根据本发明的超结MOSFET50中的基板的表面平行的平面切割所得的并列pn层4的平面图案的主要部分的截面图的示例。图8的(a)是示出沿着图7的B-B’虚线所截取的主要部分的截面图，图8的(b)是示出沿着图7的C-C’虚线所截取的主要部分的截面图。图9是示出沿与根据本发明的超结MOSFET50中的基板的表面平行的平面切割所得的并列pn层4的平面图案的主要部分的截面图的另一示例。图10的(a)是示出沿着图9的B-B’虚线所截取的主要部分的截面图，图10的(b)是示出沿着图9的C-C’虚线所截取的主要部分的截面图。在图7中，沿着A-A’虚线所截取的截面图与图1的(a)相对应，沿着B-B’虚线所截取的截面图与图8的(a)相对应，沿着C-C’虚线所截取的截面图与图8的(b)相对应。在图9中，沿着A-A’虚线所截取的截面图与图1的(a)相对应，沿着B-B’虚线所截取的截面图与图10的(a)相对应，沿着C-C’虚线所截取的截面图与图10的(b)相对应。
在图7中示出的并列pn层4的平面图案具有沿着与n型漂移区4a和p型分隔区4b布置成一排的方向垂直的方向延伸的条纹状。在图9中示出的并列pn层4的平面图案中，p型分隔区4b和n-区4c被布置为格子状，并且p型分隔区4b和n-区4c中的每个被n型漂移区4a包围。如上所述，可以适当地改变将要布置的n-区4c的数量。另外，在图7和图9中，n-区4c不形成在元件边缘。场绝缘膜18设置在元件边缘处的并列pn层的表面上。另外，沟道停止区14设置在与元件边缘的最外周。设置沟道停止电极16以与沟道停止区14电连接。
接下来，将在下面对击穿电压为大约600V的垂直超结MOSFET50进行详细地说明。以下将对每层和每区的尺寸和杂质浓度进行简要说明。并列pn层4在深度方向(在下文中，厚度是指在深度方向上从基板开始的距离)上的厚度是36.0μm，并列pn层4之间的节距是12.0μm，n型漂移区4a和p型分隔区4b中的每个的宽度是6.0μm，每个区的杂质浓度是3.0×1015cm-3。直接设置于并列pn层4下方(漏侧)的第一n-缓冲层3具有9μm的厚度，并具有1.0×1015cm-3的杂质浓度，该杂质浓度低于n型漂移区4a的杂质浓度。设置于第一n-缓冲层3下方的第二n+缓冲层2被设为厚度15μm且杂质浓度1.0×1016cm-3，该杂质浓度高于n型漂移区4a的杂质浓度，使得耗尽层即使在反向恢复运行期间也不延伸。另外，n++漏层1的杂质浓度为2.0×1018cm-3。
图4是示出根据本发明的实施例1的超结MOSFET的不同的载流子寿命分布的图。图4的(b)至图4的(d)是示出图4的(a)中示出的垂直超结MOSFET50的载流子寿命分布的概要图。在每种情况下，使第二n+缓冲层2的载流子寿命不被控制或者不比并列pn层4和第一缓冲层3的载流子寿命短。除第二缓冲层2以外的任意一个或全部区的载流子寿命被局部性地缩短以提高开关速度。基本上，电子寿命是1.0×10-5秒，空穴寿命是3.0×10-6秒。当载流子寿命被缩短时，电子载流子寿命的最小值为1.0×10-7秒，空穴载流子寿命的最小值为3.0×10-8秒。当在第二n+缓冲层2中确保了足够数量的载流子时，在反向恢复运行期间获得软恢复波形。因此，由在第二n+缓冲层2的载流子寿命比其他区的载流子寿命长的图4的(b)至图4的(d)中示出的任一分布均获得高速开关和软恢复波形。
为了获得4的(b)和图4的(c)中所示的图载流子寿命分布，例如，可以对基板的背表面执行质子照射，并可以执行热处理以局部地控制寿命，以使该寿命在图4的(b)中从并列pn层4的正表面的深度具有峰值(最短)，并且在图4的(c)中从并列pn层4的背表面的深度具有峰值。另外，当铂(Pt)用作寿命扼杀剂，离子被注入到基板的背表面(漏层)并且通过热处理使其扩散时，因为铂很可能在基板的正表面侧偏析，所以得到如图4的(d)中所示的在正表面侧的载流子寿命具有最短倾斜的分布。
为了明确具有示出于图4的(b)中的载流子寿命分布的根据本发明的垂直超结MOSFET50(图4的(a))的效果，对具有示出于图2的(b)中的载流子寿命分布的根据相关技术的超结MOSFET201(图2的(a))的恢复波形进行了测试，其中，没有对图2的(b)的载流子寿命进行调整。测试结果在图3中示出。图3是示出对应于图2中所示的根据相关技术的超结MOSFET以及对应于图1中所示的根据本发明的实施例1的超结MOSFET的反向恢复电流波形的图。图3示出对于超结MOSFET50和201而言当电源电压为400V，正向电流为20A，反向电流随时间的变化为100A/μs时的反向恢复电流波形的模拟结果。对在图4的(a)中示出的超结MOSFET50而言，氦(He)用作寿命扼杀剂，离子被注入到基板的背表面(漏层)并执行热处理以控制寿命。另外，设定了浓度分布图，其中，浓度在从并列pn层4的源侧表面开始深度为8μm的位置有峰值。示出于图4的(a)中的超结MOSFET50的活性区中的pin二极管10a的面积与MOSFET区域20的面积相等。
如由图3可知，根据相关技术的超结MOSFET201具有硬恢复波形，其中，反向恢复时间trr1长，反向恢复电流具有高峰Irp1，增长快速并且振荡剧烈。其原因为，由于没有设置第二缓冲层和内置pin二极管，因此在正阻断状态下，载流子很有可能在反向恢复期间随着耗尽层的延伸被耗尽。
相比之下，根据本发明的超结MOSFET50(在图3中以实施例示出)包括内置pin二极管和杂质浓度比并列pn层中的漂移区的杂质浓度高的第二缓冲层。根据这种结构，大量的载流子被pin二极管注入，第二缓冲层在反向恢复运行期间用作载流子库，这导致载流子的总数上升。因此，反向恢复电流(Irp)的量增加并且反向恢复时间延长。结果得到软恢复波形。
由以上所述结果，在实施例1中，获得超结MOSFET的软恢复波形，以高速进行反向恢复运行，并且降低损失。另外，在本发明的实施例1中，在第二n+缓冲层2和n型第一缓冲层3形成在高浓度n++漏层1(在超结MOSFET51中只形成n-型第一缓冲层3)上之后，并列pn层4通过多阶段外延法形成，其中，重复执行多次外延生长和光刻以使并列pn层4以相同图案依次堆叠直至达到必要厚度。另外，可以使用沟槽填埋法以取代多阶段外延法。当通过沟槽填埋法形成并列pn层4时，首先，通过外延生长在高浓度n++漏层1上形成具有所需厚度的第二n+缓冲层2、n型第一缓冲层3和漂移层。然后，通过各向异性刻蚀形成深度与并列pn层的厚度相对应的垂直沟槽，通过外延生长在沟槽中形成将成为n-区4c的n-硅层以填补沟槽。然后，使表面平坦化以使漂移层露出。然后，再次形成深度与并列pn层的厚度相对应的垂直沟槽，通过外延生长形成将成为p型分隔区4b的p型硅层。按照这种方式，形成并列pn层4。在通过以上提及的方法中的任一方法形成的并列pn层4上形成MOS栅结构、源电极12和背表面侧的漏电极13。按照这种方式，用于根据本发明的实施例1的超结MOSFET的晶片工序就基本完成。另外，根据相关技术的制造方法能够应用于并列pn层4的制造方法和后续的晶片工序。
通常，在功率二极管中，作为缩短载流子寿命的方法，已经使用如下的方法，即，利用例如添加诸如金(Au)或铂(Pt)的重金属，或照射诸如电子束或质子的带电粒子，来引入用于在带隙(bandgap)中形成等级(level)的寿命扼杀剂。如此，当引入寿命扼杀剂时，在反向恢复运行期间载流子在二极管的消灭加快，并且在反向恢复期间峰值电流Irp或反向恢复时间trr减少。其结果为，在反向恢复期间能够减少损失。因为超结MOSFET也包括内置二极管，所以上述引入寿命扼杀剂以获得图4的(b)至图4的(d)中所示的载流子寿命分布的结构，在提高运行速度和减少反向恢复损失方面是有效的。
在根据本发明的超结MOSFET50中，杂质浓度比并列pn层4的n型漂移区4a高的第二缓冲层2形成在第一缓冲层3的下方。另外，第一缓冲层3和并列pn层4的载流子寿命被调整为比第二缓冲层2的载流子寿命短。当以这种方式调整载流子寿命时，恢复波形能够逐渐上升并能够得到软恢复波形。
作为用于局部地控制寿命的方法，可以执行诸如金或铂的重金属的添加，或用诸如质子的带电粒子的照射。可以通过将重金属离子注入至接近源区7的表面并进行热处理来将重金属加入至第一缓冲层3。另外，在形成源电极12后，基板的相反侧(背表面)可以接地，并且可以形成第一缓冲层3和第二缓冲层2。然后，重金属离子或带电粒子可以被照射至第二缓冲层2的表面。另外，局部寿命控制可以与诸如电子束照射的寿命均匀化控制工序相结合。
对第二缓冲层2的杂质浓度和厚度进行调整以使第二缓冲层2用作载流子库，该载流子库即使在超结MOSFET50处于正阻断状态时也防止耗尽层到达n++漏层1。因此，即使在反向恢复运行期间，在漂移层中的载流子不会耗尽，反向恢复波形能够逐渐上升。
根据上述实施例1，在超结MOSFET50和51中的分隔区4b的一部分被具有与漂移区4a相同的导电类型并且杂质浓度比漂移区4a低的区4c取代。因此，能够获得软恢复。另外，在超结MOSFET50中，缓冲层包括两层，即第一缓冲层3和第二缓冲层2，并且引入寿命扼杀剂，以使第一缓冲层3和并列pn层4的寿命比第二缓冲层2的寿命短。因此，可以进一步改善软恢复，以减少反向恢复期间的峰值电流Irp或反向恢复时间trr，并且降低反向恢复期间的损失。

Claims (8)

1.一种半导体装置，其特征在于，包括：
并列pn层，设置在第一导电型的漏层的第一主表面上并包括多个pn结、第一导电型的漂移区和第二导电型的分隔区，其中，所述多个pn结沿垂直方向延伸且彼此平行，所述第一导电型的漂移区和所述第二导电型的分隔区设置在pn结之间并交替地布置以彼此接触；
MOS栅结构，设置在所述并列pn层的第一主表面侧上；以及
第一导电型的第一缓冲层，设置在所述并列pn层与所述漏层之间，
其中，所述第一缓冲层的杂质浓度比所述漂移区低，
所述并列pn层中的至少一个所述分隔区被杂质浓度比所述漂移区低的第一导电型区所替代。
2.根据权利要求1所述的半导体装置，其特征在于，还包括：
第一导电型的第二缓冲层，设置在所述第一缓冲层与所述漏层之间，并具有比所述漂移区高的杂质浓度。
3.根据权利要求2所述的半导体装置，其特征在于，
所述并列pn层的载流子寿命比所述第二缓冲层短。
4.根据权利要求3所述的半导体装置，其特征在于，
所述第一缓冲层的载流子寿命比所述第二缓冲层短。
5.根据权利要求3或4所述的半导体装置，其特征在于，
所述第二缓冲层的寿命未被调整。
6.一种制造半导体装置的方法，其特征在于，所述半导体装置包括：第一导电型的高浓度缓冲层，设置在第一导电型的漏层的第一主表面上并具有比漂移区高的杂质浓度；第一导电型的低浓度缓冲层，设置在所述高浓度缓冲层上并具有比所述漂移区低的杂质浓度；以及并列pn层，设置在所述低浓度缓冲层上，在所述并列pn层中，第一导电型的漂移区与第二导电型的分隔区交替地布置，至少一个所述分隔区被杂质浓度比所述漂移区低的第一导电型区所替代，
所述方法包括：
利用重金属的添加或用带电粒子的照射来调整所述并列pn层的载流子寿命，以使所述并列pn层的载流子寿命比所述高浓度缓冲层的载流子寿命短的步骤。
7.一种制造半导体装置的方法，其特征在于，所述半导体装置包括：并列pn层，设置在第一导电型的漏层的第一主表面上，在所述并列pn层中，第一导电型的漂移区与第二导电型的分隔区交替地布置，至少一个所述分隔区被杂质浓度比所述漂移区低的第一导电型区所替代，
所述方法包括：
在所述漏层的第一主表面上，形成杂质浓度比所述漂移区高的第一导电型的高浓度缓冲层的步骤；
在所述高浓度缓冲层上，形成杂质浓度比所述漂移区低的第一导电型的低浓度缓冲层的步骤；
在所述低浓度缓冲层上形成所述并列pn层的步骤；以及
向所述并列pn层添加重金属或照射带电粒子，以使所述并列pn层的载流子寿命比所述高浓度缓冲层的载流子寿命短的步骤。
8.一种制造半导体装置的方法，其特征在于，所述半导体装置包括：并列pn层，设置在第一导电型的漏层的第一主表面上，在所述并列pn层中，第一导电型的漂移区与第二导电型的分隔区交替地布置，至少一个所述分隔区被杂质浓度比所述漂移区低的第一导电型区所替代，
所述方法包括：
在半导体基板的正面侧上形成所述并列pn层的步骤；
在所述半导体基板的正面侧上的所述并列pn层上形成元件结构的步骤；
在所述半导体基板的背面侧上形成杂质浓度比所述漂移区低的第一导电型的低浓度缓冲层的步骤；
从所述半导体基板的背面在比所述低浓度缓冲层浅的位置，形成杂质浓度比所述漂移区高的第一导电型的高浓度缓冲层的步骤；以及
向所述高浓度缓冲层添加重金属或照射带电粒子，以使所述并列pn层的载流子寿命比所述高浓度缓冲层的载流子寿命短的步骤。
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