CN102130164A - Ldmos的埋层 - Google Patents

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Abstract

本发明公开了一种LDMOS的埋层，在衬底(10)和外延层(13)之间具有多个埋层结构(11a)，这些埋层结构(11a)在水平方向上相互间隔。本发明将传统LDMOS的整个为一块的埋层(11)变为多块相互间隔的埋层结构(11a)，这些埋层结构仍然保持了隔离器件的效果，又可以降低漂移区表面电场，从而提高LDMOS器件的击穿电压。并且本发明没有增加LDMOS器件的导通电阻，对于现有的BCD工艺也不做改变，因而不会对其他双极器件和CMOS器件造成影响。

Description

LDMOS的埋层
技术领域
本发明涉及一种半导体集成电路器件，特别是涉及一种LDMOS(laterally diffused MOS，横向扩散MOS晶体管)器件。
背景技术
请参阅图1，这是现有的以BCD(Bipolar、CMOS、DMOS)工艺制造的n型LDMOS的剖面示意图。在p型衬底10上具有n型埋层11和p型埋层12，再往上则是n型外延层13。n型外延层13中有多个隔离区14，这些隔离区14将n型外延层13中的高压p阱151、高压n阱152、高压p阱153、高压n阱154、高压p阱155相互隔离。
高压p阱151中具有低压p阱161。高压n阱152中具有低压n阱162，作为LDMOS器件的漏极。高压p阱153中具有低压p阱163。高压n阱154中具有低压n阱164。高压p阱155中间具有低压p阱165。
低压p阱161中具有p型重掺杂区171。低压n阱162中具有n型重掺杂区172，作为LDMOS器件的漏极。低压p阱163中具有p型重掺杂区173和n型重掺杂区174，两者之间由隔离结构14相隔离。p型重掺杂区173作为LDMOS器件的体电极(body)。n型重掺杂区174作为LDMOS器件的源极。低压n阱164中具有n型重掺杂区175，作为LDMOS器件的漏极。低压p阱165中具有p型重掺杂区176。
所述n型重掺杂区172、175在版图上为同一个环形结构，因此同作为漏极。
n型外延层13之上具有栅氧化层18，再往上为栅极19，作为LDMOS器件的栅极。栅极19的四周都被介质包围而成为浮栅。栅极19的下方包括隔离区14、n型外延层13和低压p阱163三个部分。
上述n型LDMOS中，将各部分结构的掺杂类型变为相反，即变为p型LDMOS，也是可行的。
图1所示的LDMOS中，n型埋层11和p型埋层12是在p型衬底10和n型外延层13中采用离子注入工艺形成，这两个埋层既用来做隔离，也用来降低LDMOS器件的导通电阻。其中n型埋层11上会有不可移动的正电荷，这些正电荷在栅极19表面会形成一个与漂移区(即n型外延层13和高压n阱154)表面电场方向一致的电场，该电场与漂移区表面电场的叠加会造成漂移区表面电场强度增大，从而使得LDMOS器件很容易在漂移区表面提早击穿。
发明内容
本发明所要解决的技术问题是提供一种LDMOS的埋层结构，可以提高LDMOS器件的击穿电压。
为解决上述技术问题，本发明LDMOS的埋层，在衬底(10)和外延层(13)之间具有多个埋层结构(11a)，这些埋层结构(11a)在水平方向上相互间隔。
本发明将传统LDMOS的整个为一块的埋层(11)变为多块相互间隔的埋层结构(11a)，这些埋层结构仍然保持了隔离器件的效果，又可以降低漂移区表面电场，从而提高LDMOS器件的击穿电压。并且本发明没有增加LDMOS器件的导通电阻，对于现有的BCD工艺也不做改变，因而不会对其他双极(Bipolar)器件和CMOS器件造成影响。
附图说明
图1是现有的LDMOS的剖面示意图；
图2是本发明LDMOS的剖面示意图。
图中附图标记说明：
10为p型衬底；11为n型埋层；11a为n型埋层结构；12为p型埋层；13为n型外延层；14为隔离结构；151、153、155为高压p阱；152、154为高压n阱；161、163、165为低压p阱；162、164为低压n阱；171、173、176为n型重掺杂区；172、174、175为p型重掺杂区；18为栅氧化层；19为栅极。
具体实施方式
请参阅图2，本发明LDMOS器件与传统LDMOS器件的区别在于：在p型衬底10上具有多个n型埋层结构11a和p型埋层12，再往上则是n型外延层13。其中多个n型埋层结构11a在水平方向上相互分隔，并取代了现有的整体为一块的n型埋层11。
这些埋层结构11a的数量及间距以离子注入、并经过退火扩散后仍然可以起到隔离p型衬底10和n型外延层13的作用为准。这些埋层结构11a之间可以是相等的间距，也可以是不等的间距。
如果是p型LDMOS，则图2中各部分结构的掺杂类型变为相反；即n型衬底p型外延层之间具有多个p型埋层结构，也是可行的。
对于LDMOS器件而言，提高击穿电压有以下几种途径：
其一，增加器件漂移区的长度；但是这会增加导通电阻，还会增大LDMOS器件的面积。
其二，调节高压p阱和高压n阱的浓度；但是这会影响双极器件和CMOS器件的性能。BCD工艺是在同一芯片上制造双极器件、CMOS器件和DMOS器件，需要保证这三种器件都具有良好性能。
其三，去除图1中的n型埋层11来降低漂移区表面电场，但是这回导致LDMOS器件的导通电阻显著增加，且不能对p型衬底10和n型外延层13之间进行隔离。
本发明巧妙地将原有的埋层划分为多块埋层结构，一方面仍然可以很好地起到衬底和外延层之间的隔离效果，另一方面又降低了漂移区表面电场，提高了LDMOS器件的击穿电压。具体而言，多个埋层结构相对于整个一块的n型埋层，其掺杂浓度降低，提供的正电荷在栅极表面所形成的电场减弱，使得漂移区表面不容易被击穿，保护了栅氧化层，也提高了击穿电压。通过TCAD软件模拟，本发明相对于传统LDMOS器件，可以将击穿电压提高3V。本发明还兼顾了BJT(双极器件)及CMOS器件的性能，也不增加LDMOS器件的尺寸，还保持了LDMOS器件的较低的导通电阻。
在制造方法上，与原有LDMOS的制造工艺相比，本发明仅是调整了离子注入的区域，将原来整个一块离子注入区域改为多个相互分隔的离子注入区域，仍保持了BCD工艺不做变动，因此不会对其它的BJT(双极器件)和CMOS器件造成影响。

Claims (4)

1.一种LDMOS的埋层，其特征是，在衬底(10)和外延层(13)之间具有多个埋层结构(11a)，这些埋层结构(11a)在水平方向上相互间隔。
2.根据权利要求1所述的LDMOS的埋层，其特征是，所述衬底(10)为p型，外延层(13)和埋层结构(11a)为n型。
3.根据权利要求1所述的LDMOS的埋层，其特征是，所述衬底(10)为n型，外延层(13)和埋层结构(11a)为p型。
4.根据权利要求1所述的LDMOS的埋层，其特征是，所述多个埋层结构(11a)之间的间距相等。
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