CN103745988B - 一种高压驱动电路的隔离结构 - Google Patents
一种高压驱动电路的隔离结构 Download PDFInfo
- Publication number
- CN103745988B CN103745988B CN201410005662.8A CN201410005662A CN103745988B CN 103745988 B CN103745988 B CN 103745988B CN 201410005662 A CN201410005662 A CN 201410005662A CN 103745988 B CN103745988 B CN 103745988B
- Authority
- CN
- China
- Prior art keywords
- type
- well region
- shaped
- buried regions
- shaped well
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000002955 isolation Methods 0.000 title claims abstract description 33
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 239000002184 metal Substances 0.000 claims description 9
- 230000005684 electric field Effects 0.000 abstract description 8
- 239000012535 impurity Substances 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 4
- 238000001259 photo etching Methods 0.000 description 4
- 238000005530 etching Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
- H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
- H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
- H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Chemical & Material Sciences (AREA)
- Composite Materials (AREA)
Abstract
本发明公布了一种高压驱动电路的隔离结构，包括：P形衬底，在P形衬底上设有第一P型埋层、第二P型间断岛状埋层区、第三P型埋层、第一N型埋层、第二N型埋层，第二P型间断岛状埋层区位于第一P型埋层及第一N型埋层之间，第三P型埋层位于第一N型埋层和第二N型埋层之间。本发明解决了RESURF LDMOS横向PN结表面电场峰值过高的问题，提高了隔离结构的可靠性。
Description
技术领域
本发明涉及功率半导体集成电路领域，更准确的讲，涉及一种高压驱动电路的隔离结构。
背景技术
高压驱动电路可用于各种领域，如电机驱动、荧光灯中的电子整流器以及电源管理等。高压驱动电路中电平移位电路为整个电路的关键部分，组成电平移位电路的高压绝缘栅场效应管LDMOS的电学性能以及高压LDMOS间的电学耦合会影响移位电路的性能，高压LDMOS源端和漏端的大电流和大电压也会引起整个集成电路其他区域的寄生效应从而影响整个驱动电路的电学性能，所以电平移位电路中高压LDMOS的电学性能以及高压LDMOS的隔离无疑是高压驱动电路性能及工艺研究的重要内容，高压驱动电路中隔离结构的设计一直是高压驱动电路设计的关键，然而隔离结构设计工艺上面临着耐压及泄露电流两大难点。高压驱动电路是将新型高压功率器件、高低压逻辑控制电路以及保护电路集成在单一硅片上的电路，由于其***上的优势：高可靠性和稳定性以及低功耗、体积、重量和成本，高压驱动电路对实现家用电器、汽车电子等装置的小型化、智能化和节能化有着重要的意义。高压驱动电路又可分为高侧电路、低侧电路以及高低结终端区，为防止高压电路对其周围电路的影响，高压功率器件和高压电路间的交叉影响以及器件之间的相互串扰，高压驱动电路的隔离工艺是高压驱动电路正常、有效工作的基础，也是形成高低压兼容工艺平台的关键组成部分。
传统隔离结构中的高压LDMOS中，如图5所示，源区和衬底区所在的P型阱区和高压N型阱区组成了RESURF***中的横向PN结，由于此PN结周围没有其他导电层影响，只能相互耗尽，加之此PN结的表面处结构曲率较大，因此此PN结表面峰值电场很高，若在有外界导电离子进入情况的影响下，击穿容易发生在此，从而在长时间的使用中容易带来可靠性问题。
发明内容
本发明目的在于提供一种用于高压驱动电路中的隔离结构，解决了RESURFLDMOS横向PN结表面电场峰值过高的问题，提高了隔离结构的可靠性。
本发明为实现上述目的，采用如下技术方案：
一种高压驱动电路的隔离结构，包括P型衬底，在P型衬底中设有第一P型埋层、第二P型间断岛状埋层区、第三P型埋层、第一N型埋层、第二N型埋层，且第二P型间断岛状埋层区位于第一P型埋层及第一N型埋层之间，第三P型埋层位于第一N型埋层和第二N型埋层之间。在P型衬底的表面设有第一P型阱区，第一P型阱区下方与第一P型埋层相连。在P型衬底的表面设有第一N型阱区，第一N型阱区与第一P型阱区相连，且位于第二P型间断岛状埋层区的上方。在P型衬底的表面还设有第二N型阱区，第二N型阱区与第一N型阱区相连，且位于第一N型埋层的上方。在P型衬底的表面还设有第二P型阱区和第三N型阱区，第二P型阱区位于第三P型埋层的上方，第三N型阱区位于第二N型埋层的上方。在第二N型阱区与第二P型阱区之间设有第四N型阱区，在第三N型阱区与第二P型阱区之间设有第五N型阱区。在第一P型阱区中设有第一P型接触区和第一N型接触区。在第二N型阱区中设有第二N型接触区。在第三N型阱区中设有第二P型接触区和第三N型接触区。在第二P型接触区和第三N型接触区上设有金属，并且通过金属与第二N型接触区相连。
第一P型埋层、第二P型间断岛状埋层区和第三P型埋层的浓度可以相同，也可以不同。
第二P型间断岛状埋层区由若干个P型小埋层结构构成，P型小埋层结构的个数大于1，P型小埋层结构的尺寸可以变化，它们之间的间距也可以变化。
优选的：所述第二P型间断岛状埋层区(4)由若干个宽度相同，间距渐变增大的P型小埋层组成。
第二P型间断岛状埋层区可以与第一P型埋层相连，也可以分开。
第一N型埋层和第二N型埋层的浓度可以相同，也可以不同。
第一N型阱区、第五N型阱区和第四N型阱区的浓度可以相同，也可以不同。
第二N型阱区和第三N型阱区的浓度可以相同，也可以不同。
第一N型阱区、第五N型阱区和第四N型阱区的浓度小于等于第二N型阱区和第三N型阱区的浓度。
用于高压驱动电路的隔离结构与现有工艺相兼容，且与现有其他隔离技术相比，本发明具有如下优点：
本发明在源区和衬底区所在的P型阱区下方加入P型埋层，并在高压N型阱区下方加入一系列岛状P型埋层，且此系列岛状P型埋层的宽度相同，间距渐变增大并可调。P型阱区下方引入的P型埋层辅助P型阱区与高压N型阱区耗尽，使电场线分散从而降低表面峰值电场；而一系列岛状P型埋层可以使P型阱区下方引入的P型埋层和高压N型阱区的组成的体内PN结产生的峰值电场值降低并向漏区移动，从而表面电场也随之降低，如图6所示。解决了RESURF LDMOS横向PN结表面电场峰值过高的问题，提高了隔离结构的可靠性。
附图说明
图1为本发明中的包含高压LDMOS的高压驱动电路隔离结构剖面结构示意图。
图2为本发明中的包含一个高压LDMOS的高压驱动电路隔离结构平面图。
图3为本发明中的包含两个高压LDMOS的高压驱动电路隔离结构平面图。
图4为本发明中的包含多个高压LDMOS的高压驱动电路隔离结构平面图。
图5为传统高压驱动电路隔离结构剖面结构示意图。
图6为本发明的高压驱动电路隔离结构中LDMOS表面电场和传统高压驱动电路隔离结构中LDMOS表面电场对比示意图；
图中Proposed Structure为本发明结构，Traditional Structure为传统结构，Electric Filed为电场。
具体实施方式
如图1所示一种高压驱动电路的隔离结构，包括P型衬底1，在P型衬底1中设有第一P型埋层3、第二P型间断岛状埋层区4、第三P型埋层5、第一N型埋层6、第二N型埋层7，且第二P型间断岛状埋层区4位于第一P型埋层及第一N型埋层6之间，第三P型埋层5位于第一N型埋层6和第二N型埋层7之间。在P型衬底1的表面设有第一P型阱区9，第一P型阱区9下方与第一P型埋层3相连。在P型衬底1的表面设有第一N型阱区8，第一N型阱区8与第一P型阱区9相连，且位于第二P型间断岛状埋层区4的上方。在P型衬底1的表面还设有第二N型阱区10，第二N型阱区10与第一N型阱区8相连，且位于第一N型埋层6的上方。在P型衬底1的表面还设有第二P型阱区12和第三N型阱区13，第二P型阱区12位于第三P型埋层5的上方，第三N型阱区13位于第二N型埋层7的上方。在第二N型阱区10与第二P型阱区12之间设有第四N型阱区14，在第三N型阱区13与第二P型阱区12之间设有第五N型阱区11。在第一P型阱区9中设有第一P型接触区15和第一N型接触区16。在第二N型阱区10中设有第二N型接触区17。在第三N型阱区13中设有第二P型接触区18和第三N型接触区19。在第二P型接触区18和第三N型接触区19上设有金属20，并且通过金属20与第二N型接触区17相连。
第一P型埋层3、第二P型间断岛状埋层区4和第三P型埋层5的浓度可以相同，也可以不同。
第二P型间断岛状埋层区4由若干个P型小埋层结构构成，P型小埋层结构的个数大于1，P型小埋层结构的尺寸可以变化，它们之间的间距也可以变化。
第二P型间断岛状埋层区4可以与第一P型埋层3相连，也可以分开。
第一N型埋层6和第二N型埋层7的浓度可以相同，也可以不同。
第一N型阱区8、第五N型阱区11和第四N型阱区14的浓度可以相同，也可以不同。
第二N型阱区10和第三N型阱区13的浓度可以相同，也可以不同；
第一N型阱区8、第五N型阱区11和第四N型阱区14的浓度小于等于第二N型阱区10和第三N型阱区13的浓度。
所述高压驱动电路的隔离结构典型制备方法如下：
第一步：P型硅衬底准备；生长氧化层、淀积氮化硅、光刻、离子注入N型杂质，生成第一N型埋层和第二N型埋层；去掉氮化硅，光刻、离子注入P型杂质生成第一P型埋层、第二P型间断岛状埋层区和第三P型埋层；然后生长P型外延层。
第二步：P型离子注入及退火形成第一P型阱区和第二P型阱区；接着离子注入N型杂质，形成第一N型阱区、第二N型阱区、第三N型阱区、第四N型阱区及第五N型阱区；接着生长场氧化层、栅氧化层。紧接着淀积多晶硅及刻蚀多晶硅；
第三步：光刻、离子注入N型杂质生成N型接触区；光刻、离子注入P型杂质生成P型接触区；接着淀积介质隔离氧化层，接触孔刻蚀，淀积金属及刻蚀金属，如果是多层金属工艺，则进行多次金属淀积、刻蚀工艺等，最后进行介质钝化处理。
图2所示的是集成了一个LDMOS结构的隔离结构。图3所示的是集成了两个LDMOS结构的隔离结构，在两个LDMOS结构之间为用于耐压的高低压结终端结构，且两个LDMOS共用P型衬底。图4所示的是集成了多个LDMOS结构的隔离结构，在多个LDMOS结构之间均为用于耐压的高低压结终端结构，且多个LDMOS共用P型衬底。
Claims (6)
1.一种高压驱动电路的隔离结构，其特征在于：包括P型衬底（1），在P型衬底（1）中依次设有第一P型埋层（3）、第二P型间断岛状埋层区（4）、第一N型埋层（6）、第三P型埋层（5）、第二N型埋层（7）；
在P型衬底（1）的表面依次相邻连接设有第一P型阱区（9）、第一N型阱区（8）、第二N型阱区（10）、第四N型阱区（14）、第二P型阱区（12）、第五N型阱区（11）和第三N型阱区（13）；
第一P型阱区（9）下方与第一P型埋层（3）相连；第一N型阱区（8）位于第二P型间断岛状埋层区（4）的上方；第二N型阱区（10）位于第一N型埋层（6）的上方，并与其相连；第二P型阱区（12）位于第三P型埋层（5）的上方，并与其相连；第三N型阱区（13）位于第二N型埋层（7）的上方，并与其相连；
在第一P型阱区（9）中设有第一P型接触区（15）和第一N型接触区（16）；在第二N型阱区（10）中设有第二N型接触区（17）；在第三N型阱区（13）中设有第二P型接触区（18）和第三N型接触区（19）；在第二P型接触区（18）和第三N型接触区（19）上设有金属（20），并且通过金属（20）与第二N型接触区（17）相连。
2.根据权利要求1所述的高压驱动电路的隔离结构，其特征在于：所述第二P型间断岛状埋层区（4）与第一P型埋层（3）相连或分开。
3.根据权利要求1或2所述的高压驱动电路的隔离结构，其特征在于：所述第二P型间断岛状埋层区（4）由若干个P型小埋层结构构成，P型小埋层结构的个数大于1，P型小埋层结构的尺寸和相互间距相同或不同。
4.根据权利要求3所述的高压驱动电路的隔离结构，其特征在于：所述第二P型间断岛状埋层区（4）由若干个宽度相同，间距渐变增大的P型小埋层的组成。
5.根据权利要求1或2所述的高压驱动电路的隔离结构，其特征在于：第一P型埋层（3）、第二P型间断岛状埋层区（4）和第三P型埋层（5）的浓度相同或不同；
第一N型埋层（6）和第二N型埋层（7）的浓度相同或不同；
第一N型阱区（8）、第五N型阱区（11）和第四N型阱区（14）的浓度相同或不同；
第二N型阱区（10）和第三N型阱区（13）的浓度相同或不同。
6.根据权利要求5所述的高压驱动电路的隔离结构，其特征在于：第一N型阱区（8）、第五N型阱区（11）和第四N型阱区（14）的浓度小于等于第二N型阱区（10）和第三N型阱区（13）的浓度。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410005662.8A CN103745988B (zh) | 2014-01-07 | 2014-01-07 | 一种高压驱动电路的隔离结构 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410005662.8A CN103745988B (zh) | 2014-01-07 | 2014-01-07 | 一种高压驱动电路的隔离结构 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103745988A CN103745988A (zh) | 2014-04-23 |
| CN103745988B true CN103745988B (zh) | 2017-01-25 |
Family
ID=50502996
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410005662.8A Active CN103745988B (zh) | 2014-01-07 | 2014-01-07 | 一种高压驱动电路的隔离结构 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN103745988B (zh) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105336780B (zh) * | 2014-08-06 | 2018-11-09 | 旺宏电子股份有限公司 | 高压半导体元件 |
| US10121889B2 (en) | 2014-08-29 | 2018-11-06 | Macronix International Co., Ltd. | High voltage semiconductor device |
| US9520492B2 (en) * | 2015-02-18 | 2016-12-13 | Macronix International Co., Ltd. | Semiconductor device having buried layer |
| CN106158921B (zh) | 2015-04-10 | 2019-07-23 | 无锡华润上华科技有限公司 | 具resurf结构的横向扩散金属氧化物半导体场效应管 |
| TWI731627B (zh) * | 2020-03-19 | 2021-06-21 | 新唐科技股份有限公司 | 高壓積體電路結構 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102130164A (zh) * | 2010-01-18 | 2011-07-20 | 上海华虹Nec电子有限公司 | Ldmos的埋层 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6207994B1 (en) * | 1996-11-05 | 2001-03-27 | Power Integrations, Inc. | High-voltage transistor with multi-layer conduction region |
| KR100374627B1 (ko) * | 2000-08-04 | 2003-03-04 | 페어차일드코리아반도체 주식회사 | 고내압 아이솔레이션 영역을 갖는 고전압 반도체 소자 |
-
2014
- 2014-01-07 CN CN201410005662.8A patent/CN103745988B/zh active Active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102130164A (zh) * | 2010-01-18 | 2011-07-20 | 上海华虹Nec电子有限公司 | Ldmos的埋层 |
Non-Patent Citations (1)
| Title |
|---|
| 基于1μm 600V BCD工艺的高压栅驱动电路;黎俐等;《微电子学》;20130831;第43卷(第4期);第484-487页 * |
Also Published As
| Publication number | Publication date |
|---|---|
| CN103745988A (zh) | 2014-04-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN102306656B (zh) | 一种高压驱动电路的隔离结构 | |
| US9997626B2 (en) | NLDMOS device and method for manufacturing the same | |
| CN103745988B (zh) | 一种高压驱动电路的隔离结构 | |
| CN104518023B (zh) | 高压ldmos器件 | |
| CN106030799B (zh) | 具有soi上横向集电极的hv互补双极型晶体管 | |
| CN102969245B (zh) | 一种逆导型集成门极换流晶闸管制作方法 | |
| CN103280462B (zh) | 一种高鲁棒性的p型对称横向双扩散场效应晶体管 | |
| CN113035841A (zh) | 具有结隔离结构的集成式芯片及其制作方法 | |
| CN103745996B (zh) | 带有部分绝缘埋层的横向功率器件及制作方法 | |
| CN109979936A (zh) | 一种集成半导体器件和电子装置 | |
| CN103199119B (zh) | 一种具有超结结构的沟槽肖特基半导体装置及其制备方法 | |
| CN106298943B (zh) | 一种具有体电场调制的横向双扩散金属氧化物半导体场效应管 | |
| CN105206675A (zh) | Nldmos器件及其制造方法 | |
| CN202259309U (zh) | 一种高压驱动电路的隔离结构 | |
| CN103094319A (zh) | 双通道高压结型场效应管降低夹断电压的结构及制造方法 | |
| CN102684457B (zh) | 高压桥式电路及其制作方法 | |
| CN102769038B (zh) | 一种抗闩锁n型绝缘体上硅横向双扩散场效应晶体管 | |
| CN103094124B (zh) | 高压结型场效应管的结构及制造方法 | |
| CN108063159A (zh) | 半导体功率器件的终端结构、半导体功率器件及其制作方法 | |
| CN103779416B (zh) | 一种低vf的功率mosfet器件及其制造方法 | |
| CN103779404B (zh) | P沟道注入效率增强型绝缘栅双极型晶体管 | |
| CN103839998B (zh) | Ldmos器件及其制造方法 | |
| CN103354207B (zh) | 抗esd集成soi ldmos器件单元的制作方法 | |
| CN102983161A (zh) | 非埋层的双深n型阱高压隔离n型ldmos及制造方法 | |
| CN103681791B (zh) | Nldmos器件及制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |