CN105140303A - 结型场效应晶体管及其制备方法 - Google Patents

结型场效应晶体管及其制备方法 Download PDF

Info

Publication number
CN105140303A
CN105140303A CN201410241307.0A CN201410241307A CN105140303A CN 105140303 A CN105140303 A CN 105140303A CN 201410241307 A CN201410241307 A CN 201410241307A CN 105140303 A CN105140303 A CN 105140303A
Authority
CN
China
Prior art keywords
type
isolation structure
limiting ring
effect transistor
field effect
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201410241307.0A
Other languages
English (en)
Other versions
CN105140303B (zh
Inventor
祁树坤
张广胜
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
CSMC Technologies Corp
Original Assignee
Wuxi CSMC Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Wuxi CSMC Semiconductor Co Ltd filed Critical Wuxi CSMC Semiconductor Co Ltd
Priority to CN201410241307.0A priority Critical patent/CN105140303B/zh
Publication of CN105140303A publication Critical patent/CN105140303A/zh
Application granted granted Critical
Publication of CN105140303B publication Critical patent/CN105140303B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Landscapes

  • Element Separation (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明公开了一种结型场效应晶体管,包括:P型衬底;P型埋层和N型埋层;N型埋层分别置于P型埋层的两侧;N型外延层;置于N型外延层上的第一隔离结构、第二隔离结构、第三隔离结构以及第四隔离结构;置于第一隔离结构和第二隔离结构之间的源极区;置于源极区下方的第一N阱区;置于第二隔离结构和第三隔离结构之间的栅极区;置于第三隔离结构和第四隔离结构之间的漏极区;置于漏极区下方的第二N阱区;还包括置于N型外延层上且位于源极区与漏极区之间的至少一个P型场限环。上述结型场效应晶体管,能够实现Triple?RESURF的效果,能够有效降低夹断电压,实现低夹断电压的目的。本发明还公开了一种结型场效应晶体管的制备方法。

Description

结型场效应晶体管及其制备方法
技术领域
本发明涉及半导体技术领域,特别是涉及一种结型场效应晶体管,还涉及一种结型场效应晶体管的制备方法。
背景技术
BCD是一种单片集成工艺技术,这种技术能够在同一芯片上制备双极晶体管(BipolarJunctionTransistor)CMOS和DMOS器件。在BCD工艺中,结型场效应晶体管(JunctionFieldEffectTransistor,JFET)是非常重要的一类器件,使用结型场效应晶体管可以非常容易的搭建启动(start-up)模块以及恒流源模块。对于结型场效应晶体管,其夹断电压(pinch-offvoltage)是非常关键的参数之一。传统的结型场效应晶体管的夹断电压较高。
发明内容
基于此,有必要针对上述问题,提供一种具有低夹断电压的结型场效应晶体管。
还提供一种结型场效应晶体管的制备方法。
一种结型场效应晶体管,包括:P型衬底;置于所述P型衬底上的P型埋层和N型埋层;所述N型埋层分别置于所述P型埋层的两侧;置于所述N型埋层和所述P型埋层表面的N型外延层;置于所述N型外延层上的隔离结构;所述隔离结构包括第一隔离结构、第二隔离结构、第三隔离结构以及第四隔离结构;置于所述第一隔离结构和所述第二隔离结构之间的源极区;置于所述源极区下方的第一N阱区;置于所述第二隔离结构和所述第三隔离结构之间的栅极区;置于所述第三隔离结构和所述第四隔离结构之间的漏极区;置于所述漏极区下方的第二N阱区;还包括置于所述N型外延层上且位于所述源极区与所述漏极区之间的至少一个P型场限环。
在其中一个实施例中,所述P型场限环包括置于所述栅极区下方的第一P型场限环,置于所述N型外延层上且位于所述第二隔离结构下方的第二P型场限环;以及置于所述N型外延层上且位于所述第三隔离结构下方的第三P型场限环。
在其中一个实施例中,所述第一P型场限环、所述第二P型场限环和所述第三P型场限环均为浮空场限环。
在其中一个实施例中,还包括置于所述第二隔离结构表面的第一场板和置于所述第三隔离结构表面的第二场板。
在其中一个实施例中,所述第一场板的一端位于所述第一P型场限环边缘的垂直上方,另一端与所述第二P型场限环的距离大于零;所述第二场板的一端位于所述第一P型场限环边缘的垂直上方,另一端与所述第三P型场限环的距离大于零。
在其中一个实施例中,所述第一场板和所述第二场板为浮空场板,所述第一场板和所述第二场板为多晶硅材质。
在其中一个实施例中,所述N型外延层的掺杂浓度高于所述P型衬底。
在其中一个实施例中,所述P型衬底的掺杂浓度为1×1014~1×1015-3,所述N型外延层的掺杂浓度为1×1016~1×1017-3;所述第一N阱区和所述第二N阱区的掺杂浓度为7×1016~3×1017-3
在其中一个实施例中,所述结型场效应晶体管为圆形或跑道型结构。
一种结型场效应晶体管的制备方法,包括以下步骤:提供P型衬底;分别注入N型杂质离子和P型杂质离子,推阱后形成N型埋层和P型埋层;所述N型埋层分别置于所述P型埋层的两侧;外延形成N型外延层;所述N型外延层的掺杂浓度高于所述P型衬底的掺杂浓度;向所述N型外延层内注入P型杂质离子,推阱后形成至少一个P型场限环;在所述N型外延层的表面形成隔离结构;所述隔离结构包括第一隔离结构、第二隔离结构、第三隔离结构以及第四隔离结构;分别在所述第一隔离结构和所述第二隔离结构之间、所述第三隔离结构和所述第四隔离结构之间的N型外延层内注入N型杂质离子,推阱成结后形成第一N阱区和第二N阱区;分别向所述第一N阱区和所述第二N阱区内注入N型杂质离子形成源极区、漏极区;在所述第二隔离结构和所述第三隔离结构之间的N型外延层内注入P型杂质离子形成栅极区。
上述结型场效应晶体管,通过在P型衬底上引入N型埋层和P型埋层,形成缓变梯度的PN结,以及P型场限环/N型外延层、N型外延层/P型埋层、N型埋层/P型衬底的TripleRESURF的PN结面,能够有效降低夹断电压,实现低夹断电压的目的。同时还可以增大纵向、横向耗尽,电势分布更均匀,提升了器件的高压阻断能力。
附图说明
图1为一实施例中的结型场效应晶体管的剖面图;
图2为一实施例中的结型场效应晶体管的俯视图;
图3为一实施例中的结型场效应晶体管的制备方法的流程图。
具体实施方式
为使本发明的目的、特征和优点能够更为明显易懂,下面结合附图对本发明的具体实施方式做详细的说明。在本说明书和附图中,分配给层或区域的参考标记N和P表示这些层或区域分别包括大量电子或空穴。进一步地,分配给N或P的参考标记+和-表示掺杂剂的浓度高于或低于没有这样分配到标记的层中的浓度。在下文的优选实施例的描述和附图中,类似的组件分配有类似的参考标记且该处省略其冗余说明。
一种结型场效应晶体管,包括:P型衬底;置于所述P型衬底上的P型埋层和N型埋层。其中,N型埋层分别置于P型埋层的两侧。结型场效应晶体管还包括置于N型埋层和P型埋层表面的N型外延层;置于N型外延层上的隔离结构。其中,隔离结构包括第一隔离结构、第二隔离结构、第三隔离结构以及第四隔离结构。结型场效应晶体管还包括置于第一隔离结构和第二隔离结构之间的源极区;置于源极区下方的第一N阱区;置于第二隔离结构和第三隔离结构之间的栅极区;置于第三隔离结构和第四隔离结构之间的漏极区;置于漏极区下方的第二N阱区;以及置于N型外延层上且位于源极区与漏极区之间的至少一个P型场限环。
上述结型场效应晶体管,通过在P型衬底上引入N型埋层和P型埋层,形成缓变梯度的PN结,实现了三重降低表面电场(TripleRESURF)的效果,能够有效降低夹断电压,减缓浓度梯度,增大纵向、横向耗尽,电势分布更均匀,进而提升了器件的高压阻断能力。
图1所示为一具体实施例中的结型场效应晶体管的剖视图。
如图1所示,一种结型场效应晶体管,其包括P型衬底102以及置于P型衬底102上的N型埋层和P型埋层104。在本实施例中,P型衬底102的掺杂浓度为1×1014~1×1015-3。N型埋层包括分别设置于P型埋层102两侧的N型埋层106和108。P型埋层104和N型埋层的掺杂浓度为1×1017~1×1018-3。N型埋层和P型埋层104通过离子注入并经过高温推阱形成。在P型埋层104和N型埋层的表面形成有N-外延层110。具体地,N-外延层110的掺杂浓度略高于P型衬底102的掺杂浓度。在本实施例中,N-外延层110的掺杂浓度为1×1016~1×1017-3
在N-外延层110上设置有多个隔离结构,包括第一隔离结构112、第二隔离结构114、第三隔离结构116以及第四隔离结构118。多个隔离结构隔离出来结型场效应晶体管的源极(S)、栅极(G)以及漏极(D)的引出位置。具体地,隔离结构均为氧化硅材质。在第一隔离结构112和第二隔离结构114之间为源极区130;第二隔离结构114和第三隔离结构116之间为栅极区132;在第三隔离结构116和第四隔离结构118之间为漏极区134。源极区130、栅极区132以及漏极区134分别作为源极、栅极以及漏极的引出位置。在本实施例中,源极区130和漏极区134的杂质类型为N+型,栅极区132的杂质类型为P+型。源极区130、栅极区132以及漏极区134通过离子注入的方式形成,其掺杂浓度为1×1019~1×1020-3
在N-外延层110上且位于源极区130的下方设有第一N阱区120。在N-外延层110上且位于漏极区134的下方设有第二N阱区122。第一N阱区120和第二N阱区122的掺杂浓度为7×1016~3×1017-3。在N-外延层110上且位于源极区130和漏极区134之间还设有多个P-场限环。具体地,P-场限环均为浮空场限环,其掺杂浓度为1×1016~1×1017-3。多个P-场限环间隔分布,且自漏极区134至栅极区132环间距逐渐变小,环宽度逐渐变大。在本实施例中,P-场限环包括第一P-场限环124、第二P-场限环126以及第三P-场限环128。其中,第一P-场限环124位于栅极区132的下方。第二P-场限环126位于第二隔离结构114的下方。第三P-场限环128位于第三隔离结构116的下方。P-场限环可以增强对N-外延层110的耗尽,因而有助于提升N-外延层110的浓度以及耐压性,同时降低特征导通电阻。在其他的实施例中,P-场限环的数量可以根据需要进行设定,并不限于本实施例中的个数。
上述结型场效应晶体管,其通过引入P型埋层104以及N型埋层,在P-场限环和N-外延层110之间、N-外延层110和P型埋层104之间以及N型埋层与P型衬底102之间形成PN结,实现了TripleRESURF的效果,能够有效降低夹断电压,达到低夹断电压的目的。同时还可以减缓浓度梯度,增大纵向、横向耗尽,电势分布更均匀,提升了器件的高压阻断能力。例如,当D端为高压时,通过漏极区134以及第二N阱区122将电位引入N-外延层110、N型埋层上。横向上N-外延层110与多个P-场限环相互耗尽,满足RESURF效应,增强了横向上的耐压。纵向上N型埋层与P型衬底102、P型埋层104形成相互耗尽,继而耗尽层由下至上扩展至N-外延层110,总体上形成对N-外延层110的三维耗尽,使得N-外延层110的浓度提升,降低了结型场效应晶体管的特征导通电阻。
在本实施例中,上述结型场效应晶体管还包括分别设置于第二隔离结构114表面的第一场板136和设置于第三隔离结构116表面的第二场板138。具体地,第一场板136和第二场板138均为浮空场板,其为多晶硅材质。在本实施例中,第一场板136的一端位于第一P-场限环124边缘的垂直上方,另一端与第二P-场限环126具有一定的间距a。同样的,第二场板138的一端位于第一P-场限环124边缘的垂直上方,另一端与第三P-场限环128具有一定的间距。在本实施例中,采用浮空场板能够动态感应G、D之间的电位,从而对N-外延层110产生不同程度的增强耗尽,保证了器件的可靠性。例如,结型场效应晶体管导通时,若D端的电位为+700V,G端为0V,处于浮空的场板会感应出空间距离上D端的绝对电位,如+30V,则D端的相对电位则为-670V,因此会增强对N-外延层110的耗尽,使得P-场限环与N-外延层110的结面处的曲率半径扩大,降低电场的聚集。同时,场板和P-场限环之间留有一定的距离a,能够确保光刻后场板不落入P-场限环区域内。场板对N-外延层110的耗尽与P-场限环对N-外延层110的耗尽相互叠加,增强对N-外延层110的耗尽,提升N-外延层110的耐压性,减小了器件的特征导通电阻。
在本实施例中,结型场效应晶体管为圆形或跑道型结构,如图2所示。图2为一实施例中的结型场效应晶体管的俯视图,其为跑道型结构,沿A-A'线的剖视图如图1所示。采用圆形或跑道型的器件结构易于灵活的伸缩器件宽度,同时降低条形结构的拐角电场聚集,容易得到广泛的应用。
上述结型场效应晶体管,还可以实现恒流功能。具体工作原理为:当D端瞬间外加高压时,通过TripleResurf的作用,所有结面实现完全耗尽。同时,场板可以均匀分布集中于栅极区132/P-场限环与N-外延层110之间的密集电场,耗尽层扩展至D端,从D-S电势完全均匀降落至低电位,实现高压阻断功能(本发明可实现700V高压阻断)。同时Vgs为0V,结型场效应晶体管本身特性允许电流流过,并在S端寄生电阻上形成压降。随着电流增大,Vgs逐渐为负,通过栅极区132/P-场限环与P型埋层104形成的栅极逐渐垂直耗尽纵向界面,电流变小进而影响压降变小,当压降与电流形成平衡,夹断电压区域稳定,实现恒流功能。
图3所示为一实施例中一种结型场效应晶体管的制备方法,包括以下步骤。
S310,提供P型衬底。
在本实施例中,P型衬底的掺杂浓度为1×1014~1×1015-3
S320,分别注入N型杂质离子和P型杂质离子,推阱后形成N型埋层和P型埋层。
具体地,形成的N型埋层和P型埋层的掺杂浓度为1×1017~1×1018-3。N型埋层分别位于P型埋层的两侧。
S330,外延形成N型外延层。
在本实施例中,形成的外延层为N-外延层,其掺杂浓度比P型衬底的浓度略高。具体地,N-外延层的掺杂浓度为1×1016~1×1017-3
S340,向N型外延层内注入P型杂质离子,推阱后形成至少一个P型场限环。
具体地,形成的P型场限环为P-型。形成的P-场限环为浮空场限环,其掺杂浓度为1×1016~1×1017-3
S350,在N型外延层的表面形成隔离结构。
形成的隔离结构包括第一隔离结构、第二隔离结构、第三隔离结构以及第四隔离结构。多个隔离结构隔离出来结型场效应晶体管的源极(S)、栅极(G)以及漏极(D)的引出位置。在本实施例中,隔离结构为氧化硅材质。
S360,形成第一N阱区和第二N阱区。
分别在第一隔离结构和第二隔离结构之间以及第三隔离结构和第四隔离结构之间的N型外延层内注入N型杂质离子形成第一N阱区和第二N阱区。第一N阱区和第二N阱区的掺杂浓度为7×1016~3×1017-3
S370,形成栅极区、源极区以及漏极区。
分别向第一N阱区和第二N阱区内注入N型杂质离子形成源极区、漏极区。其中源极区和漏极区为N+型,且源极区位于第一N阱区上方,漏极区位于第二N阱区上方。在第二隔离结构和第三隔离结构之间的N型外延层内注入P型杂质离子形成P+型的栅极区。在本实施例中,形成的栅极区、源极区以及漏极区的掺杂浓度为1×1019~1×1020-3
通过离子注入形成栅极区、源极区以及漏极区后,还需要进行退火并完成后段工艺,形成完整的器件结构,从而实现纵向结的底部垂直耐压和横向PN柱面结耐压。
通过上述结型场效应晶体管制备获得的结型场效应晶体管,在P型衬底上引入N型埋层和P型埋层,形成缓变梯度的PN结,实现了三重降低表面电场TripleRESURF的效果,能够有效降低夹断电压,减缓浓度梯度,增大纵向、横向耗尽,电势分布更均匀,提升了器件的高压阻断能力。
在其他的实施例中,上述结型场效应晶体管的制备方法,在步骤S360和S370之间还包括步骤:在第二隔离结构、第三隔离结构的表面分别形成第一场板和第二场板。具体地,第一场板和第二场板均为浮空场板,其为多晶硅材质。在本实施例中,形成的P-场限环为包括第一P-场限环、第二P-场限环以及第三P-场限环。其中,第一P-场限环位于栅极区的下方。第二P-场限环位于第二隔离结构的下方。第三P-场限环位于第三隔离结构的下方
形成的第一场板的一端位于第一P-场限环边缘的垂直上方,另一端与第二P-场限环具有一定的间距。同样的,形成的第二场板的一端位于第一P-场限环边缘的垂直上方,另一端与第三P-场限环具有一定的间距。形成浮空场板能够动态感应G、D之间的电位,从而对N-外延层产生不同程度的增强耗尽,保证了器件的可靠性。
以上所述实施例仅表达了本发明的几种实施方式,其描述较为具体和详细,但并不能因此而理解为对本发明专利范围的限制。应当指出的是,对于本领域的普通技术人员来说,在不脱离本发明构思的前提下,还可以做出若干变形和改进,这些都属于本发明的保护范围。因此,本发明专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种结型场效应晶体管,其特征在于,包括:P型衬底;置于所述P型衬底上的P型埋层和N型埋层;所述N型埋层分别置于所述P型埋层的两侧;置于所述N型埋层和所述P型埋层表面的N型外延层;置于所述N型外延层上的隔离结构;所述隔离结构包括第一隔离结构、第二隔离结构、第三隔离结构以及第四隔离结构;置于所述第一隔离结构和所述第二隔离结构之间的源极区;置于所述源极区下方的第一N阱区;置于所述第二隔离结构和所述第三隔离结构之间的栅极区;置于所述第三隔离结构和所述第四隔离结构之间的漏极区;置于所述漏极区下方的第二N阱区;还包括置于所述N型外延层上且位于所述源极区与所述漏极区之间的至少一个P型场限环。
2.根据权利要求1所述的结型场效应晶体管,其特征在于,所述P型场限环包括置于所述栅极区下方的第一P型场限环,置于所述N型外延层上且位于所述第二隔离结构下方的第二P型场限环;以及置于所述N型外延层上且位于所述第三隔离结构下方的第三P型场限环。
3.根据权利要求2所述的结型场效应晶体管,其特征在于,所述第一P型场限环、所述第二P型场限环和所述第三P型场限环均为浮空场限环。
4.根据权利要求2所述的结型场效应晶体管,其特征在于,还包括置于所述第二隔离结构表面的第一场板和置于所述第三隔离结构表面的第二场板。
5.根据权利要求4所述的结型场效应晶体管,其特征在于,所述第一场板的一端位于所述第一P型场限环边缘的垂直上方,另一端与所述第二P型场限环的距离大于零;所述第二场板的一端位于所述第一P型场限环边缘的垂直上方,另一端与所述第三P型场限环的距离大于零。
6.根据权利要求4或5所述的结型场效应晶体管,其特征在于,所述第一场板和所述第二场板为浮空场板,所述第一场板和所述第二场板为多晶硅材质。
7.根据权利要求1所述的结型场效应晶体管,其特征在于,所述N型外延层的掺杂浓度高于所述P型衬底。
8.根据权利要求1所述的结型场效应晶体管,其特征在于,所述P型衬底的掺杂浓度为1×1014~1×1015-3,所述N型外延层的掺杂浓度为1×1016~1×1017-3;所述第一N阱区和所述第二N阱区的掺杂浓度为7×1016~3×1017-3
9.根据权利要求1~8任一所述的结型场效应晶体管,其特征在于,所述结型场效应晶体管为圆形或跑道型结构。
10.一种结型场效应晶体管的制备方法,包括以下步骤:
提供P型衬底;
分别注入N型杂质离子和P型杂质离子,推阱后形成N型埋层和P型埋层;所述N型埋层分别置于所述P型埋层的两侧;
外延形成N型外延层;所述N型外延层的掺杂浓度高于所述P型衬底的掺杂浓度;
向所述N型外延层内注入P型杂质离子,推阱后形成至少一个P型场限环;
在所述N型外延层的表面形成隔离结构;所述隔离结构包括第一隔离结构、第二隔离结构、第三隔离结构以及第四隔离结构;
分别在所述第一隔离结构和所述第二隔离结构之间、所述第三隔离结构和所述第四隔离结构之间的N型外延层内注入N型杂质离子,推阱成结后形成第一N阱区和第二N阱区;
分别向所述第一N阱区和所述第二N阱区内注入N型杂质离子形成源极区、漏极区;在所述第二隔离结构和所述第三隔离结构之间的N型外延层内注入P型杂质离子形成栅极区。
CN201410241307.0A 2014-05-30 2014-05-30 结型场效应晶体管及其制备方法 Active CN105140303B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201410241307.0A CN105140303B (zh) 2014-05-30 2014-05-30 结型场效应晶体管及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201410241307.0A CN105140303B (zh) 2014-05-30 2014-05-30 结型场效应晶体管及其制备方法

Publications (2)

Publication Number Publication Date
CN105140303A true CN105140303A (zh) 2015-12-09
CN105140303B CN105140303B (zh) 2017-12-12

Family

ID=54725590

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410241307.0A Active CN105140303B (zh) 2014-05-30 2014-05-30 结型场效应晶体管及其制备方法

Country Status (1)

Country Link
CN (1) CN105140303B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109728100A (zh) * 2017-10-30 2019-05-07 亚德诺半导体无限责任公司 低栅极电流结型场效应晶体管器件架构
CN111244156A (zh) * 2020-01-19 2020-06-05 上海华虹宏力半导体制造有限公司 一种调节jfet夹断电压的结构及制作方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030071314A1 (en) * 2000-01-17 2003-04-17 Fairchild Korea Semiconductor Ltd. MOS transistor and fabrication method thereof
CN200969352Y (zh) * 2006-04-24 2007-10-31 Bcd半导体制造有限公司 横向dmos结构
CN102130164A (zh) * 2010-01-18 2011-07-20 上海华虹Nec电子有限公司 Ldmos的埋层
CN102208450A (zh) * 2011-05-27 2011-10-05 东南大学 一种高压驱动电路的隔离结构
US20110241171A1 (en) * 2010-03-30 2011-10-06 Samsung Electronics Co., Ltd. Method of fabricating semiconductor integrated circuit device and semiconductor integrated circuit device fabricated using the method
CN102664181A (zh) * 2012-05-15 2012-09-12 上海先进半导体制造股份有限公司 一种超高压bcd半导体工艺以及超高压bcd器件

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030071314A1 (en) * 2000-01-17 2003-04-17 Fairchild Korea Semiconductor Ltd. MOS transistor and fabrication method thereof
CN200969352Y (zh) * 2006-04-24 2007-10-31 Bcd半导体制造有限公司 横向dmos结构
CN102130164A (zh) * 2010-01-18 2011-07-20 上海华虹Nec电子有限公司 Ldmos的埋层
US20110241171A1 (en) * 2010-03-30 2011-10-06 Samsung Electronics Co., Ltd. Method of fabricating semiconductor integrated circuit device and semiconductor integrated circuit device fabricated using the method
CN102208450A (zh) * 2011-05-27 2011-10-05 东南大学 一种高压驱动电路的隔离结构
CN102664181A (zh) * 2012-05-15 2012-09-12 上海先进半导体制造股份有限公司 一种超高压bcd半导体工艺以及超高压bcd器件

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109728100A (zh) * 2017-10-30 2019-05-07 亚德诺半导体无限责任公司 低栅极电流结型场效应晶体管器件架构
CN111244156A (zh) * 2020-01-19 2020-06-05 上海华虹宏力半导体制造有限公司 一种调节jfet夹断电压的结构及制作方法
CN111244156B (zh) * 2020-01-19 2023-08-18 上海华虹宏力半导体制造有限公司 一种调节jfet夹断电压的结构及制作方法

Also Published As

Publication number Publication date
CN105140303B (zh) 2017-12-12

Similar Documents

Publication Publication Date Title
CN103035717B (zh) 阶梯形漂移区的ldmos器件及其制造方法
CN105580139A (zh) 半导体装置
CN103199104B (zh) 一种晶圆结构以及应用其的功率器件
CN103268886B (zh) 一种横向高压功率器件的结终端结构
CN108122975A (zh) 超结器件
CN105097914A (zh) 横向扩散金属氧化物半导体器件及其制造方法
CN106571388B (zh) 具有resurf结构的横向扩散金属氧化物半导体场效应管
CN103633136B (zh) Ldmos器件及其制造方法
CN107785411A (zh) 集成有结型场效应晶体管的器件及其制造方法
CN107768442A (zh) 超结器件及其制造方法
CN104766885B (zh) 一种对称隔离ldmos器件及其制造方法
CN107785367A (zh) 集成有耗尽型结型场效应晶体管的器件及其制造方法
CN105140303A (zh) 结型场效应晶体管及其制备方法
CN103094319B (zh) 双通道高压结型场效应管降低夹断电压的结构及制造方法
CN105047693A (zh) 一种横向高压功率器件的结终端结构
CN103035671B (zh) Ldmos器件及其制造方法
CN104201203B (zh) 高耐压ldmos器件及其制造方法
CN104617139B (zh) Ldmos器件及制造方法
CN105140269A (zh) 一种横向高压功率器件的结终端结构
CN103107191B (zh) 高压p型ldmos结构及其制造方法
KR20110078861A (ko) 수평형 디모스 트랜지스터
CN103325834B (zh) 晶体管及其沟道长度的形成方法
CN104518021A (zh) 一种vdmos器件元胞结构及其制作方法
CN109216431A (zh) 完全隔离型的横向扩散金属氧化物半导体结构及制造方法
CN107895741A (zh) 改善的具有沟槽栅的金属氧化物半导体

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
TA01 Transfer of patent application right

Effective date of registration: 20171017

Address after: 214028 Xinzhou Road, Wuxi national hi tech Industrial Development Zone, Jiangsu, China, No. 8

Applicant after: Wuxi Huarun Shanghua Technology Co., Ltd.

Address before: 214028 Xinzhou Road, Wuxi national hi tech Industrial Development Zone, Jiangsu, China, No. 8

Applicant before: Wuxi CSMC Semiconductor Co., Ltd.

TA01 Transfer of patent application right
GR01 Patent grant
GR01 Patent grant