CN102124653A - 三分正交分频器 - Google Patents

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Abstract

一种本机振荡器包括耦合到VCO的输出的可编程分频器。可将所述分频器设定为三分频。不管除数如何，所述分频器输出相位彼此相差九十度的正交信号(I，Q)。为进行三分，所述分频器包括三分频器。所述三分频器包括三分电路、延迟电路和反馈电路。所述三分电路对来自所述VCO的信号进行分频，并从其产生相位彼此相差一百二十度的三个信号C、A′和B。所述延迟电路将信号A′延迟以产生所述信号A′的延迟版本A。所述反馈电路控制所述延迟电路，使得所述延迟版本A(I)相对于所述信号C(Q)为九十度异相。

Description

三分正交分频器
技术领域
所揭示的实施例涉及分频器。
背景技术
图1(现有技术)是本机振荡器1的一个实例的图。无线电接收器和无线电发射器(例如在蜂窝式电话中发现的无线电接收器和无线电发射器)常常涉及多个此类本机振荡器。此类型的本机振荡器通常涉及参考时钟源2、锁相环3和分频器4。在所说明的实例中，相位检测器5从参考时钟源2接收参考时钟信号REF且还从分频器6接收反馈信号。相位检测器5输出被供应到电荷泵7的相位误差信号。电荷泵7的输出由环路滤波器8进行滤波以产生电压电平信号。所述电压电平信号被供应到压控振荡器(VCO)9的控制输入引线上。VCO 9的控制输入引线上的电压确定由VCO 9输出的信号VCO_OUT的频率。分频器6对VCO_OUT进行分频，并将所得分频信号供应到相位检测器5作为反馈信号。当锁相环被锁定时，反馈信号与信号REF同相，且VCO_OUT的频率由分频器6所除的除数来确定。VCO_OUT的频率是所述除数与参考时钟REF的频率的乘积。VCO_OUT信号通常未被输出为本机振荡器输出信号(LO)，而是由第二分频器4将VCO_OUT信号分频到较低频率。分频器4可(例如)被设定为通过相对小的整数(例如，二或四或八)来分频。
在蜂窝式电话内的集成式收发器集成电路的情况下，常常需要制造收发器集成电路使得可使用相同集成电路设计以在多个不同频带中的任一者中通信。图2(现有技术)陈述各种频带的实例，可能需要单一接收器(在蜂窝式电话的收发器集成电路内)经由所述频带来通信。图2的最右边两列指示所需的待产生的本机振荡器(LO)信号的输出频率。标示为“LO分频器”的列指示分频器4所除的数。标示为“VCO输出MIN”和“VCO输出MAX”的两个列陈述产生所要LO MIN和LO MAX所需的对应VCO输出频率(给定LO分频器列中的所规定除数)。应注意，为产生所要频率的所需本机振荡器输出信号，VCO输出频率必须能够从2950兆赫变化到5380兆赫。此为相对宽的VCO调谐范围。可能难以实现具有宽调谐范围的VCO，或出于其它原因可能不希望必须提供此宽的VCO调谐范围。
如果可将分频器4设定为三分，则有可能减小VCO调谐范围。尽管已知进行三分频的分频器，但这些分频器一般不可用，因为所要的本机振荡器输出信号常常实际上并非仅一个信号(LO)，而是一对信号，其中所述信号中的一者的相位相对于所述信号中的另一者为九十度异相。将这些LO信号称作正交信号，或称本机振荡器信号“处于正交”。常常使用字母I和Q来表示这些正交信号。举例来说，其它接收器电路可能需要正交信号以执行相移键控调制和/或执行图像消除。
图3(现有技术)是现有技术三分频器10的一实例，其由H.奥奎(H.Oguey)和C.维托兹(C.Vittoz)于1973年陈述于标题为“低功率消耗与高频率(Low Power Consumption And High Frequency)”(电子期刊(Electronics Letters)，第17期，第9卷，1973年8月23日)的文章中。图4(现有技术)是说明电路的操作的波形图。当将频率为3F的输入时钟信号CLK供应到输入引线11上时，电路分别在节点12、13和14上产生频率为F的三个信号A、B和C。所述信号A、B和C中没有两个信号是相对于彼此为九十度异相的，因此如果将产生正交本机振荡器输出信号，则不将此分频器用于图1的本机振荡器1中的分频器4。
发明内容
一种本机振荡器包括耦合到压控振荡器(VCO)的输出的可编程分频器。可将所述可编程分频器设定为三分。不管可编程分频器所除的数如何，可编程分频器输出百分之五十工作循环的正交信号(I，Q)，所述正交信号(I，Q)的相位彼此相差九十度。为三分，分频器包括三分频器。所述三分频器包括三分电路、延迟电路和反馈电路。三分电路对从VCO接收的输入信号进行分频，并从其产生三个信号C、A′和B，所述三个信号C、A′和B的相位彼此相差一百二十度。延迟电路将第二信号A′延迟以产生所述第二信号的延迟版本A。反馈电路控制延迟电路，使得延迟版本A相对于第一信号C为九十度异相。延迟版本A可用作正交信号I，且第一信号C可用作正交信号Q。反馈环自动校正电路操作中归因子半导体制造处理中的温度改变、供应电压改变和/或变化而引起的改变和/或变化。
可将可编程分频器实现于蜂窝式电话内的RF收发器集成电路中。数字基带集成电路中执行指令的处理器可通过跨越总线将适当的控制信息从数字基带集成电路传送到RF收发器集成电路来设定可编程分频器所除的除数。
在一个特定实例中，反馈电路包括数字逻辑部分和平均与比较电路部分。所述数字逻辑部分接收信号A和C，并产生指示信号A的第一沿与信号C的一沿之间的时间量T1的数字信号。数字逻辑部分还产生指示信号C的所述沿与信号A的第二沿之间的时间量T2的数字信号。指示时间量T1的数字信号被转换为指示时间量T1的电压电平信号。指示时间量T2的数字信号被转换为指示时间量T2的电压电平信号。所述两个电压电平信号被供应到运算放大器的输入以使得运算放大器产生控制信号。所述控制信号被转换为供应到延迟电路的偏置电压控制信号。经由此反馈环，反馈电路操作以控制延迟电路的延迟以使得信号C与信号A之间的相位差为九十度。
上述内容为概要且因此必然含有细节的简化、概括和省略；因此，所属领域的技术人员将了解，所述概要仅是说明性的，且并不意味以任何方式为限制性的。如仅由权利要求书界定的本文中所描述的装置和/或过程的其它方面、发明性特征和优势将在本文中所陈述的非限制性详细描述中变得显而易见。
附图说明
图1(现有技术)是可用于蜂窝式电话中的本机振荡器的一个实例的图。
图2(现有技术)是说明图1的本机振荡器的VCO如何具有不合意宽的VCO调谐范围的图表。
图3(现有技术)是现有技术三分频器电路的图。
图4(现有技术)是说明图3的现有技术三分频器电路的操作的波形图。
图5是根据一个新颖方面的移动通信装置100的高级方框图。
图6是图5的RF收发器集成电路103的更详细方框图。
图7是图6的本机振荡器111的更详细图。
图8是图7的本机振荡器111的可编程分频器202的更详细图。
图9是说明图7的本机振荡器111的VCO如何具有比图1的现有技术电路的VCO窄的VCO调谐范围的图表。
图10是图8的新颖三分频器300的电路图。
图11是说明图10的新颖三分频器300的操作的波形图。
图11A是说明信号A&Cb和A&C是如何被转换为对应电压电平信号A&Cb(AVE)和A&C(AVE)的波形图。
图12是图10的三分频器300的反馈电路402和延迟电路401的另一实施例的电路图。
图13是根据一个新颖方面的方法500的流程图。
具体实施方式
图5是根据一个新颖方面的一种特定类型的移动通信装置100的极简化高级方框图。在此特定实例中，移动通信装置100是3G蜂窝式电话，其能够根据码分多址(CDMA)蜂窝式电话通信协议或GSM(全球移动通信***)蜂窝式电话通信协议而操作。所述蜂窝式电话包括(除未说明的若干其它部件外)天线102和两个集成电路103与104。将集成电路104称为“数字基带集成电路”或“基带处理器集成电路”。数字基带集成电路104包括(除未说明的其它部件外)执行存储于处理器可读媒体106中的指令的数字处理器105。处理器105可使得跨总线107和总线接口108A以及总线导体109而传送信息，并将信息传送到集成电路103的总线接口108B。集成电路103是RF收发器集成电路。将RF收发器集成电路103称为“收发器”，因为其包括发射器以及接收器。
图6是图5的RF收发器集成电路103的更详细方框图。接收器包括被称为“接收链”110的部分以及本机振荡器111。当蜂窝式电话正接收时，高频RF信号112接收于天线102上。来自信号112的信息传递通过双工器113并传递到接收链110中。信号112由低噪声放大器(LNA)115放大并由混频器116下变频。所得的经下变频的信号由基带滤波器117进行滤波并被传递到数字基带集成电路104。数字基带集成电路104中的模/数转换器118将所述信号转换为数字形式，且所得的数字信息由数字基带集成电路104中的数字电路来处理。数字基带集成电路104通过控制导体127和128上的由本机振荡器111供应到混频器116的正交本机振荡器信号I和Q的频率来调谐接收器。
如果蜂窝式电话正发射，则待发射的信息由数字基带集成电路104中的数/模转换器119转换为模拟形式，并被供应到“发射链”120。基带滤波器121滤除归因于数/模转换过程而引起的噪声。在本机振荡器123的控制下，混频器块122接着将信号上变频为高频信号。驱动器放大器124和外部功率放大器125放大所述高频信号以驱动天线102，使得从天线102发射高频RF信号126。数字基带集成电路104通过控制由本机振荡器123供应到混频器122的本机振荡器正交信号I和Q的频率来调谐发射器。箭头130表示如下信息：从数字基带集成电路104经由总线接口108A、跨总线导体109、经由总线接口108B并经由导体131和132而传送到本机振荡器111以设定本机振荡器111内的分频器所除的除数，如下文进一步详细解释。
图7是本机振荡器111的更详细图。本机振荡器111包括参考时钟源200(此处由导体识别)、频率合成器201和新颖的可编程分频器202。在所说明的实例中，频率合成器201是模拟锁相环(PLL)，其包括相位检测器203、电荷泵204、环路滤波器205、压控振荡器(VCO)206和分频器207。通过分别设定导体127和128上的本机振荡器输出正交信号I和Q的频率来调谐接收链110的接收器。正交信号I和Q的频率由分频器207所除的除数和可编程分频器202所除的除数来确定。参考时钟REF的频率是固定的。分频器207所除的除数由被供应到控制导体131上的值来设定。分频器202所除的除数由被供应到控制导体132上的值来设定。在此实例中，图5的数字基带集成电路104经由总线109来控制这些除数值。
图8是图7的新颖可编程分频器202的更详细图。可编程分频器202包括新颖的三分频器300、涟波分频器301和多路复用电路302。来自VCO 206的VCO_OUT信号经由导体208而被接收到分频器202的输入引线303上。涟波分频器301是具有若干级的二进制分频器。第一级输出频率是信号VCO_OUT的频率的一半的一组正交信号。在图8中，将这些信号标示为DIV2。第二级输出频率是信号VCO_OUT的频率的四分之一的一组正交信号。在图8中，将这些信号标示为DIV4。新颖的三分频器300对信号VCO_OUT进行三分频，并输出频率是VCO_OUT的频率的三分之一的一组正交信号。在图8中，将这些信号标示为DIV3。由控制导体132上的数字值来确定将所述三组正交信号中的哪一者从分频器202输出到输出引线304和305上。尽管将多路复用器符号说明为表示多路复用功能，但不需要使用多路复用器。在一个实例中，来自块300和301的三个I输出导体耦合在一起，且来自块300和301的三个Q输出导体耦合在一起。控制导体132上的控制值使块300和301中的适当一者能够将适当的一组I和Q信号驱动到输出引线304和305上。所述输出引线304和305中的每一者因此充当一种线“或”输出。
图9是说明由新颖的分频器202实现的优势的图表。分频器202可进行二分频或三分频或四分频。对于所有三个除数值来说，分频器202输出正交信号I和Q。应注意，在图9的图表中，相同频带和相同“LO MIN”与“LO MAX”频率显现为与图2的现有技术图表中一样，但应注意，在图9的图表中，“LO分频器”列指示在两种情况下VCO_OUT被三分频。结果，在图9的情况下，VCO调谐范围从图2的宽范围减小到从3610兆赫到5380兆赫的较窄调谐范围。在每一频带操作情形下，VCO_OUT频率的设定和“LO分频器”值的设定处于数字基带集成电路104的处理器105的控制下，如上文所解释。在一个有利方面中，设定VCO_OUT的频率和分频器202所除的除数，使得频率合成器201可为具有相对窄的VCO调谐范围的类型。
图10是一种用以实施图8的新颖的三分频器300的方式的更详细图。分频器300包括三分频器400、延迟电路401和反馈电路402。反馈电路402又包括数字逻辑部分403和平均与比较电路部分404。
在一个实例中，分频器400为上文在图3中所说明的分频器。分频器400包括被组织为三个级(如所说明)的十二个场效应晶体管(FET)405-416。第一级涉及第一P沟道FET场效应晶体管(PFET)405、第二PFET 407、第一N沟道场效应晶体管(NFET)406和第二NFET 408。PFET 405和NFET 406的栅极连接在一起，且PFET 405和NFET 406的漏极连接在一起。第二PFET 407的漏极耦合到第一PFET 405的源极，且第二NFET 408的漏极耦合到第一NFET 406的源极。第二PFET 407的源极连接到供应电压总线416，且第二NFET 408的源极连接到接地总线417。晶体管的第二级和第三级以类似方式耦合在一起。当将频率为3F的输入时钟信号CLK(VCO_OUT)供应到输入引线418上时，分频器400分别在节点419、420和421上产生三个信号C、A′和B。这些信号中的每一者具有约百分之五十的工作循环。第二信号A′相对于第一信号C为约120度异相，且第三信号B相对于第二信号A′为约120度异相，且第一信号C相对于第三信号B为约120度异相。
节点419上的第一信号C作为正交信号Q被供应到输出引线422上。第二信号A′被供应到延迟电路401。延迟电路401通过将第二信号A′传递通过一对反相器电路423和424而产生所述第二信号的延迟版本A。延迟电路401将所得的延迟版本A作为正交信号I而输出到输出引线425上。
反馈电路402操作以经由延迟电路401来控制延迟，使得输出引线425上的信号A相对于输出引线422上的信号C为九十度异相。数字逻辑部分403包括在节点427上产生数字信号的第一逻辑“与”门426，所述数字信号指示第二信号的延迟版本A的第一上升沿与第一信号C的下一上升沿之间的时间量T1。数字逻辑部分403包括在节点429上产生数字信号的第二逻辑“与”门428，所述数字信号指示第一信号C的上升沿与第二信号的延迟版本A的第二下降沿之间的时间量T2。第二信号的延迟版本A的第一上升沿与第二信号的延迟版本A的第二下降沿界定延迟版本A的高脉冲周期(延迟版本A处于数字逻辑高的持续时间)。
在图10的实例中，如果时间周期T1与T2相等，则输出引线425上的信号I与输出引线422上的信号Q将相对于彼此为九十度异相。平均与比较电路部分404具有第一RC低通滤波器430和第二RC低通滤波器431。第一RC低通滤波器430将节点427上的信号大致转换为节点432上的对应电压电平信号。节点432上的电压的电平指示时间T1。类似地，第二RC低通滤波器431将节点429上的信号大致转换为节点433上的对应电压电平信号。节点433上的电压的电平指示时间T2。运算放大器434分别将节点432和433上的信号接收于其非反相输入引线和反相输入引线上，并输出控制信号。所述控制信号由偏置电路435转换为对应的偏置电压VBIASN，所述偏置电压VBIASN偏置延迟电路401的晶体管436和437。供应到晶体管436和437的栅极上的偏置电压VBIASN越高，则反相器电路423和424所缺乏的电流将越少，且反相器电路423和424将能够越快地切换其输出。因此，偏置电压VBIASN越高，则经由延迟电路401的传播延迟越小。
提供电路438以在适当频率处添加极点，从而防止控制环路振荡。如果节点432上的电压高于节点433上的电压，则T1大于T2，且减小节点439上的控制电压以增加经由延迟电路401的延迟使得T1与T2变得更相等。另一方面，如果节点432上的电压低于节点433上的电压，则T1小于T2，且增加节点439上的控制电压以减小经由延迟电路401的延迟使得T1与T2变得更相等。反馈控制环路的操作是使得将T1和T2控制成相等，且使得信号C与A之间的相位差为九十度。
结合图11的波形图来进一步解释图10的电路的操作。图11的波形实际上包括三组波形。上面一组波形表示T1大于T2的情形。中间一组波形表示T1与T2相等的情形。下面一组波形表示T1小于T2的情形。如可从图11的波形看到，时间T1由信号A&Cb处于数字逻辑高的时间来表示。信号A&Cb是存在于图10中的节点427上的信号。信号A&Cb是通过将第一信号C反相以产生信号C的反相版本Cb而产生的。在此表示法中，“b”指示“反相者”。“与”门426执行信号Cb与信号A的逻辑“与”。表示法“A&Cb”指示信号“A”与“Cb”的逻辑“与”。类似地，时间T2由信号A&C处于数字逻辑高的时间来表示。信号A&C是存在于图10中的节点429上的信号。“与”门428执行信号C与信号A的逻辑“与”。表示法“A&C”指示信号“A”与“C”的逻辑“与”。
图11A说明如何将节点427上的信号A&Cb和节点429上的信号A&C分别转换为节点432上的对应电压电平信号A&Cb(AVE)和节点433上的对应电压电平信号A&C(AVE)。在图11A中由水平延伸的虚线来表示电压电平信号A&Cb(AVE)和A&C(AVE)。供应到RC低通滤波器的输入的信号为高的时间比例越大，则RC低通滤波器的电容器将充电的时间比例越高，且电容器将放电的时间比例越小。因此，供应到RC低通滤波器的输入的信号为高的时间比例越大，则由RC低通滤波器输出的电压电平信号越高。
尽管在图10中陈述了一种实现新颖的三分频器300的方式，但存在其它方式。图12陈述一实例，其中数字逻辑部分403产生四个数字信号Ab&Cb、A&C、A&Cb和Ab&C。尽管图10中的运算放大器434输出单端控制信号，使得一个电压偏置控制信号VBIASN控制经由延迟电路401的传播延迟，但在图12的实例中，运算放大器434将一对差动信号输出到对应的一对偏置电路435和435A。偏置电路435A具有用于添加极点以防止控制环路振荡的关联电路438A。一个偏置电路435将VBIASN偏置电压输出到NFET 436的栅极上。第二偏置电路435A将VBIASP偏置电压输出到PFET 436A的栅极上。在图12中的延迟电路401的实例中，延迟电路401的第二反相器电路424是简单的反相器且仅涉及如所说明的两个晶体管。反馈电路402凭借通过改变NFET 436和PFET 436A的导电性来改变经由延迟电路401的传播延迟而操作。
图13是根据一个新颖方面的方法500的流程图。在第一步骤中，对输入信号(例如，VCO_OUT)进行三分频(步骤501)以产生第一信号C和第二信号A′。第一信号C具有约百分之五十的工作循环且第二信号A′具有约百分之五十的工作循环。第二信号A′相对于第一信号C为约一百二十度异相。
在第二步骤中，使用控制环路(步骤502)以控制第二信号A′的延迟版本A相对于所述第二信号A′被延迟的延迟量，使得第二信号的延迟版本A相对于第一信号C为九十度异相。在所述方法的一个实例中，在蜂窝式电话的无线电发射器和/或接收器中，将第二信号的延迟版本A和第一信号C用作本机振荡器输出信号(正交信号I和Q)，且输入信号的频率为至少100兆赫。
在一个或一个以上示范性实施例中，可以硬件、软件、固件或其任何组合来实施所描述的功能。如果以软件实施，则可将所述功能作为一个或一个以上指令或代码存储于计算机可读或处理器可读媒体上或经由所述计算机可读或处理器可读媒体进行传输。计算机可读和处理器可读媒体包括计算机存储媒体与通信媒体两者，通信媒体包括促进将程序从一处传递到另一处的任何媒体。存储媒体可为可由计算机或处理器存取的任何可用媒体。以实例而非限制的方式，所述媒体可包含：RAM、ROM、EEPROM、CD-ROM或其它光盘存储器、磁盘存储器或其它磁性存储装置，或可用以载运或存储呈指令或数据结构形式的所要程序代码并可由计算机或处理器存取的任何其它媒体。而且，可适当地将连接称为计算机可读媒体。举例来说，如果使用同轴电缆、光纤电缆、双绞线、数字订户线(DSL)或无线技术(例如红外线、无线电和微波)从网站、服务器或其它远程源发射软件，则可将所述同轴电缆、光纤电缆、双绞线、DSL或无线技术(例如红外线、无线电和微波)包括在媒体的定义中。如本文中所使用，磁盘和光盘包括压缩光盘(CD)、激光光盘、光学光盘、数字多功能光盘(DVD)、软盘和blu-ray光盘，其中磁盘通常以磁性方式再现数据，而光盘用激光以光学方式再现数据。上述各项的组合也应包括在计算机可读媒体的范围内。在一些实施例中由处理器105执行存储于数字基带IC 104的处理器可读媒体106中的一组指令致使从数字基带IC 104将数字信息跨越总线导体109传送到图7的新颖的分频器202，使得所述新颖的分频器202进行三分频并输出相位相差九十度的一对正交信号(I和Q)。当以此方式来设定分频器202时，VCO_OUT的频率为频率3F且正交信号是频率为F的百分之五十工作循环信号。
尽管上文出于指导的目的而描述了某些特定实施例，但此专利文献的教示具有普遍适用性且不限于上文所描述的特定实施例。可使用反馈电路402来制造除以非2N(N为整数)的除数的正交分频器。举例来说，可通过使用倍频器后面为上文所描述的三分正交分频器来实施具有除数1.5的正交分频器。三分频器的I和Q输出可为百分之二十五工作循环信号或百分之五十工作循环信号。因此，可在不脱离上文所陈述的权利要求书的范围的情况下实践所描述的特定实施例的各种特征的各种修改、更改和组合。

Claims (21)

1.一种方法，其包含：
对输入信号进行三分频以产生第一信号C和相对于所述第一信号C为约一百二十度异相的第二信号A′，所述第一信号C具有约百分之五十的工作循环，且所述第二信号A′具有约百分之五十的工作循环；以及
控制所述第二信号A′的延迟版本A相对于所述第二信号A′被延迟的延迟量，由控制环路控制所述第二信号A′的所述延迟版本A以相对于所述第一信号C为九十度异相。
2.根据权利要求1所述的方法，其中控制A的所述延迟量涉及：
对所述第一信号C与所述第二信号的所述延迟版本A执行逻辑“与”运算，且借此产生第三信号；
将所述第一信号C反相，且借此产生所述第一信号的反相版本Cb；
对所述第一信号的所述反相版本Cb与所述第二信号的所述延迟版本A执行逻辑“与”运算，且借此产生第四信号；以及
在所述控制环路中，基于第三信号和第四信号来控制所述延迟版本A相对于所述第二信号A′的所述延迟量。
3.根据权利要求1所述的方法，其中控制A的所述延迟量涉及：
产生第三信号，所述第三信号指示所述第二信号的所述延迟版本A的第一沿与所述第一信号C的一沿之间的时间量T1；以及
产生第四信号，所述第四信号指示所述第一信号C的所述沿与所述第二信号的所述延迟版本A的第二沿之间的时间量T2。
4.根据权利要求3所述的方法，其中控制A的所述延迟量进一步涉及：
将所述第三信号转换为第一电压电平，其中所述第一电压电平指示所述时间量T1；
将所述第四信号转换为第二电压电平，其中所述第二电压电平指示所述时间量T2；以及
将所述第一和第二电压电平供应到运算放大器，其中由所述运算放大器输出的信号确定所述第二信号的所述延迟版本A相对于所述第二信号的未延迟版本A′延迟了多少。
5.根据权利要求1所述的方法，其中控制A的所述延迟量涉及：
第一逻辑门产生第三信号，所述第三信号指示所述第二信号的所述延迟版本A的第一沿与所述第一信号C的一沿之间的时间量T1；以及
第二逻辑门产生第四信号，所述第四信号指示所述第一信号C的所述沿与所述第二信号的所述延迟版本A的第二沿之间的时间量T2。
6.根据权利要求1所述的方法，其中对所述输入信号进行分频进一步涉及产生第三信号B，且其中控制A的所述延迟量涉及：
对所述第一、第二和第三信号中的一者与所述第一、第二和第三信号中的另一者执行逻辑“与”运算；以及
对所述第一、第二和第三信号中的所述一者与所述第一、第二和第三信号中的所述另一者的反相者执行逻辑“与”运算。
7.一种电路，其包含：
分频器，其接收频率为3F的输入信号且输出频率为F的第一信号C并输出频率为F的第二信号A′，其中所述第一信号C具有约百分之五十的工作循环，且其中所述第二信号A′具有约百分之五十的工作循环，其中所述第二信号A′相对于所述第一信号C为约一百二十度异相；
延迟电路，其接收所述第二信号A′并输出所述第二信号的延迟版本A；以及
反馈电路，其控制所述延迟电路，使得所述第二信号的所述延迟版本A相对于所述第一信号C为九十度异相。
8.根据权利要求7所述的电路，其中所述反馈电路包含：
产生第三信号的电路，所述第三信号指示所述第二信号的所述延迟版本A的第一沿与所述第一信号C的一沿之间的时间量T1；
产生第四信号的电路，所述第四信号指示所述第一信号C的所述沿与所述第二信号的所述延迟版本A的第二沿之间的时间量T2；以及
差动放大器电路，其接收所述第三信号和所述第四信号并从其产生控制信号，所述控制信号被供应到所述延迟电路。
9.根据权利要求8所述的电路，其中所述第三和第四信号是数字逻辑信号。
10.根据权利要求8所述的电路，其中所述第三和第四信号是电压电平信号。
11.根据权利要求8所述的电路，其中所述产生所述第三信号的电路包括第一数字逻辑门，且其中所述产生所述第四信号的电路包括第二数字逻辑门。
12.根据权利要求7所述的电路，其中所述反馈电路包括：
第一数字逻辑门，其具有耦合到第一低通滤波器的输入引线的输出引线；
第二数字逻辑门，其具有耦合到第二低通滤波器的输入引线的输出引线；以及
差动放大器电路，其从所述第一低通滤波器接收信号并从所述第二低通滤波器接收信号，其中所述差动放大器电路将控制信号供应到所述延迟电路。
13.根据权利要求7所述的电路，其中所述分频器包含；
第一级，其包含第一P沟道场效应晶体管(PFET)、第二PFET、第一N沟道场效应晶体管NFET和第二NFET，其中所述第一PFET的栅极与所述第一NFET的栅极耦合在一起，其中所述第一PFET的漏极与所述第一NFET的漏极耦合在一起，其中所述第二PFET的漏极耦合到所述第一PFET的源极，其中所述第二NFET的漏极耦合到所述第一NFET的源极；
第二级，其包含第一PFET、第二PFET、第一NFET和第二NFET，其中所述第一PFET的栅极与所述第一NFET的栅极耦合在一起并耦合到所述第一级的所述第一PFET和所述第一NFET的所述漏极，其中所述第一PFET的漏极与所述第一NFET的漏极耦合在一起，其中所述第二PFET的漏极耦合到所述第一PFET的源极，其中所述第二NFET的漏极耦合到所述第一NFET的源极；以及
第三级，其包含第一PFET、第二PFET、第一NFET和第二NFET，其中所述第一PFET的栅极与所述第一NFET的栅极耦合在一起并耦合到所述第二级的所述第一PFET和所述第一NFET的所述漏极，其中所述第一PFET的漏极与所述第一NFET的漏极耦合在一起，其中所述第二PFET的漏极耦合到所述第一PFET的源极，其中所述第二NFET的漏极耦合到所述第一NFET的源极，其中所述第一PFET和第一NFET的所述漏极耦合到所述第一级的所述第一PFET和所述第一NFET的所述栅极，其中所述第一、第二和第三级的所述第二PFET的所述栅极与所述第一、第二和第三级的所述第二NFET的所述栅极耦合以接收所述输入信号。
14.根据权利要求7所述的电路，其中所述电路是无线电接收器中的本机振荡器，且其中所述输入信号具有为至少100兆赫的频率。
15.根据权利要求7所述的电路，其中所述反馈电路包括：
第一数字逻辑门，其输出所述第二信号与所述第一信号的反相者的逻辑“与”；
第二数字逻辑门，其输出所述第一信号与所述第二信号的逻辑“与”；
第三数字逻辑门，其输出所述第一信号与所述第二信号的反相者的逻辑“与”；
第四数字逻辑门，其输出所述第一信号的所述反相者与所述第二信号的所述反相者的逻辑“与”；以及
电路，其接收从所述第一、第二、第三和第四数字逻辑门输出的信号，并将控制信号供应到所述延迟电路。
16.根据权利要求7所述的电路，其中所述延迟电路包括数字逻辑反相器和N沟道场效应晶体管(NFET)，其中所述数字逻辑反相器具有信号输入引线、信号输出引线、电源引线和接地引线，其中所述接地引线可经由所述NFET而电阻性地耦合到接地电位。
17.根据权利要求16所述的电路，其中所述延迟电路进一步包括P沟道场效应晶体管(PFET)，其中所述数字逻辑反相器的所述电源引线可经由所述PFET而电阻性地耦合到供应电压。
18.一种电路，其包含：
三分电路，其接收频率为3F的输入信号并输出第一信号C和第二信号A′，其中所述第一信号C与所述第二信号A′具有相同频率F，其中所述第一信号C与所述第二信号A′相对于彼此为约一百二十度异相；
延迟电路，其从所述三分电路接收所述第二信号A′并输出所述第二信号的延迟版本A；以及
用于在反馈控制环路中控制所述延迟电路以使得所述第二信号的所述延迟版本A相对于所述第一信号C为九十度异相的装置。
19.根据权利要求18所述的电路，其中所述电路是无线电接收器中的本机振荡器，且其中所述输入信号具有为至少100兆赫的频率。
20.一种存储于处理器可读媒体上的处理器可执行指令集合，其中所述处理器可执行指令集合用于执行以下步骤：
(a)与分频器通信以使得所述分频器将所述分频器所除的数从第一数改变到第二数，其中所述第一数与所述第二数中的一者为三，且其中当所述分频器进行三分时，所述分频器输出一对正交信号。
21.根据权利要求20所述的处理器可执行指令集合，其中所述分频器经耦合以从压控振荡器(VCO)接收信号。
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