CN105830348A - 使用延迟锁相环的本地振荡器信号生成 - Google Patents

使用延迟锁相环的本地振荡器信号生成 Download PDF

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CN105830348A CN201480069318.3A CN201480069318A CN105830348A CN 105830348 A CN105830348 A CN 105830348A CN 201480069318 A CN201480069318 A CN 201480069318A CN 105830348 A CN105830348 A CN 105830348A
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Abstract

公开了一种时钟生成电路，其可以用相对不易受VCO拉频影响的方式生成多个相位延迟信号。该时钟生成电路可包括：用以生成振荡信号的电路；用以生成其频率等于该振荡信号的频率的1/(n+0.5)倍的RF信号的分频器，其中，n是大于或等于1的整数值且n+0.5是非整数值；以及用以生成多个本地振荡器信号的DLL电路，其中这些本地振荡器信号相对于彼此相位延迟。

Description

使用延迟锁相环的本地振荡器信号生成
技术领域
本发明实施例一般涉及振荡器信号，尤其涉及使用延迟锁相环电路生成本地振荡器信号。
相关技术背景
无线电的频率规划可以指选择和使用各种信号频率，包括，例如，压控振荡器(VCO)的输出频率、本地振荡器(LO)信号的频率和/或生成方案、无线电信号路径中的一个或多个中间频率(IF)的值，等等。直接采样接收机对接收信号进行采样而不将接收信号下变频。相反，直接转换接收机使用LO信号来将接收信号下变频(例如，从射频(RF)到基带频率)以生成同相(I)和正交(Q)信号，并且随后以基带频率对I和Q信号进行采样。将接收信号下变频(与直接采样接收机相比)允许较低频的采样时钟，但是引入了由于本地振荡器噪声和/或I/Q失配引起的信号损伤。
VCO可以被用来生成用于在接收机中进行下变频以及用于在相关联的发射机中进行上变频的LO信号。当VCO频率等于或为RF频率的整数倍时，直接转换收发机可能易于受到VCO拉频(VCOpulling)。由此，用使得VCO拉频最小化的方式生成LO信号将是合乎需求的。此外，用使得VCO拉频最小化的方式生成LO信号的多个相位也可能是合乎需求的。
概述
提供本概述以便以简化形式介绍以下将在详细描述中进一步描述的概念选集。本概述并非旨在标识出要求保护的主题内容的关键特征或必要特征，亦非旨在限定要求保护的主题内容的范围。
公开了一种时钟生成电路及操作方法，其可以用相对不易受VCO拉频影响的方式生成多个相位延迟信号。对于一些实施例，VCO拉频可以通过使用延迟锁相环(DLL)电路、响应于本地振荡器参考信号的频率是振荡信号的非整数部分而生成多个相位延迟本地振荡器信号来被最小化。对于至少一个实施例，时钟生成电路包括压控振荡器(VCO)、分频器和DLL电路。VCO可生成具有某频率的振荡信号。分频器(耦合到VCO)可以生成其频率等于振荡信号的频率的1/(n+0.5)倍的本地振荡器参考信号，其中n是大于或等于1的整数，且(n+0.5)是非整数值。DLL电路(包括用以接收本地振荡器参考信号的输入)包括用以提供多个本地振荡器信号相位的多个输出，其中这些本地振荡器信号相位是相对于彼此相位延迟的。对于一示例性实施例，DLL电路可生成各自相对于先前的本地振荡器信号相位延迟相位达振荡信号的四分之一周期的四个本地振荡器信号相位。
对于至少一个实施例，分频器可包括用以接收指示n的值的控制信号的控制端子。用这种方式，n的值，以及由此振荡信号和本地振荡器参考信号之间的频率关系(以及由此振荡信号和本地振荡器信号相位之间的频率关系)可被动态地修改。
对于一些实施例，DLL电路可包括相位和频率检测器、电荷泵以及延迟线。相位和频率检测器可包括用于接收参考信号和反馈信号的输入，并且可生成指示参考信号和反馈信号之间的相位差的控制信号。电荷泵(耦合到相位和频率检测器)可以响应于控制信号生成控制电压。延迟线(包括用以接收本地振荡器参考信号(或者替换地，振荡信号)的第一输入和用以接收控制电压的第二输入)可以生成DLL电路的参考信号和反馈信号，以及从中可以推导多个本地振荡器信号相位的多个DLL输出相位。对于至少一个实施例，延迟线可包括第一和第二信号路径(彼此分开)，以分别生成DLL电路的参考信号和反馈信号。进一步地，延迟线可包括提供多个本地振荡器信号相位的多个串联连接的延迟元件。
附图简述
本发明各实施例是作为示例来解说的，且不旨在受附图中各图的限定，其中：
图1是其中可实现本发明各实施例的直接转换发射机的框图。
图2A示出了根据一些实施例的时钟生成电路的框图。
图2B示出了由图2A的时钟生成电路生成的四个本地振荡器信号相位的示例性时序图。
图3A示出了根据其他实施例的时钟生成电路的框图。
图3B示出了与图3A的时钟生成电路相关联的VCO信号和本地振荡器参考信号的相对相位的示例性时序图。
图4A示出了根据还有其他实施例的时钟生成电路的框图。
图4B是解说与图4A的时钟生成电路相关联的示例性频率范围的表格。
图5示出了根据一些实施例的延迟锁相环(DLL)电路的框图。
图6是描绘根据一些实施例的示例性时钟生成操作的解说性流程图。
图7是解说根据一些实施例的具有合需占空比的本地振荡器信号相位的示例性生成的时序图。
图8A示出了根据还有其他实施例的时钟生成电路的框图。
图8B示出了与图8A的时钟生成电路相关联的DLL输出信号相位和本地振荡器信号相位的示例性时序图。
相同的附图标记贯穿全部附图指示对应的部件。
详细描述
仅为了简化起见，以下在处理具有示例性频率值的信号的上下文中讨论本发明的诸实施例。应当理解，本发明诸实施例等同地适用于处理合适频率和/或频率范围的信号、以及使用任何合适的编码和/或调制技术来处理信号。
在以下描述中，阐述了众多具体细节(诸如具体组件、电路、和过程的示例)，以提供对本公开的透彻理解。而且，在以下描述中并且出于解释目的，阐述了具体的命名以提供对本公开各实施例的透彻理解。然而，对于本领域技术人员将明显的是，可以不需要这些具体细节就能实践本发明各实施例。在其他实例中，以框图形式示出公知的电路和设备以避免混淆本公开。如本文所使用的，术语“耦合”意指直接连接到、或通过一个或多个居间组件或电路来连接。本文所描述的在各种总线上提供的任何信号可以与其他信号进行时间复用并且在一条或多条共用总线上提供。另外，各电路元件或软件块之间的互连可被示为总线或单信号线。每条总线可替换地是单信号线，而每条单信号线可替换地是总线，并且单线或总线可表示用于各组件之间的通信的大量物理或逻辑机制中的任一个或多个。本发明各实施例不应被解释为限于本文描述的具体示例，而是在其范围内包括由所附权利要求所限定的所有实施例。
图1是常规直接转换发射机100的框图。发射机100包括天线ANT、基带处理器110以及模拟前端(AFE)120。AFE120包括用于I信号路径的数模转换器(DAC)121A、用于I信号路径的滤波器122A、用于I信号路径的本地振荡器(LO)混频器123A、用于Q信号路径的DAC121B、用于Q信号路径的滤波器122B、用于Q信号路径的LO混频器123B、组合器124、以及线性功率放大器(PA)125。第一LO混频器123A通过将I信号与同相本地振荡器信号LO(I)和混频来将I信号从基带直接上变频到载波频率，并且第二LO混频器123B通过将Q信号与正交本地振荡器信号LO(Q)和将Q信号从基带直接上变频到载波频率，其中本地振荡器信号的频率是载波频率。两个同相本地振荡器信号LO(I)和可以相对于彼此相位延迟达180度，并且为I路径提供差分LO信令；类似地，两个正交本地振荡器信号LO(Q)和可以相对于彼此相位延迟达180度，并且为Q路径提供差分LO信令。对于一些实施例，混频器123A-123B可以分别将差分I和Q信号上变频。组合器124组合经上变频的I信号和Q信号，并且PA125放大经组合的I/Q信号以供经由天线ANT作为TX传输。
图2A示出了生成四个本地振荡器信号相位LO(I)、LO(Q)、和的时钟生成电路200的框图，上述四个信号相位可以进而被图1的上变频混频器用来将I和Q信号从基带上变频到RF，或者类似地被接收机的下变频混频器(为了简化起见未示出)用来将RF信号下变频到基带I和Q信号。时钟生成电路200包括耦合到延时锁相环(DLL)电路220的VCO210。VCO210(可以是任何合适的VCO或者其他合适的振荡器电路)生成其频率fVCO等于RF频率(即，fVCO＝fRF)的振荡信号(VCO)。DLL电路220包括响应于振荡信号生成本地振荡器信号相位LO(I)、LO(Q)、和的延迟线和多个延迟抽头(为了简化，未在图2A中示出)。如图2B的时序图250中所描绘的，四个本地振荡器信号相位LO(I)、LO(Q)、和例如相对于彼此错开，从而LO(I)信号相位被延迟VCO周期的一半以生成信号相位，并且LO(Q)信号相位被延迟VCO周期的一半以生成信号相位。注意，LO(I)和LO(Q)信号相位是相对于彼此相位延迟达VCO周期的四分之一(例如，90度)，并且和信号相位相对于彼此相位延迟达VCO周期的四分之一(例如，90度)。虽然对于VCO拉频敏感(例如，因为fVCO等于RF频率)，时钟生成电路200可应用于在接收机中使用，或者当发射机100以相对低的发射输出功率电平操作时在发射机100中使用。图2A的实施例可以通过允许VCO210以RF频率的n倍频振荡，其中n是整数，通过在VCO210和DLL电路220之间提供整数分频器(为了简化未示出)来一般化。整数分频器可以按整数n分频VCO频率fVCO，并且可以将经分频信号(例如，具有等于RF频率的频率)作为参考信号提供给DLL电路220。
图3A示出了根据本发明实施例的时钟生成电路300，其可以用当在发射机中使用时减少VCO拉频的方式(例如，与图2A中的时钟生成电路200相比)生成本地振荡器信号相位LO(I)、LO(Q)、和时钟生成电路300包括VCO310、1.5分频电路315和DLL电路320。VCO310耦合到1.5分频电路315，该1.5分频电路315耦合到DLL电路320。VCO310(可以是任何合适的VCO或其他合适的振荡器电路)生成其频率fVCO等于1.5倍RF频率(即，fVCO＝1.5*fRF)的振荡信号(VCO)，1.5分频电路315按因数N＝1.5来分频VCO信号以生成频率为fLO_REF的本地振荡器参考信号(LO_REF)。由此，振荡信号的频率fVCO是LO参考信号LO_REF的频率fLO_REF的1.5倍，并且本地振荡器参考信号频率fLO_REF等于RF频率fRF。DLL电路320包括响应于本地振荡器参考信号生成本地振荡器信号相位LO(I)、LO(Q)、和的延迟线和多个延迟抽头(为了简化，未在图3A中示出)。四个本地振荡器信号相位LO(I)、LO(Q)、和例如相对于彼此错开，从而LO(I)信号相位被延迟VCO周期的一半以生成信号相位，并且LO(Q)信号相位被延迟VCO周期的一半以生成信号相位(例如，如图2B的时序图250中所描绘的)。
图3B是描绘频率为fVCO的VCO信号和频率为fLO_REF的本地振荡器参考信号LO_REF的波形的时序图350。如以上所提及的，对于图3A的示例性实施例，VCO信号的频率fVCO等于LO参考信号的频率fLO_REF的1.5倍，并且由此，LO参考信号的周期等于VCO信号的周期的1.5倍。因为VCO信号的频率fVCO是LO参考信号的频率fLO_REF的非整数倍(即，N＝1.5)，时钟生成电路300较不易受VCO拉频的影响(例如，与图2A的时钟生成电路200相比)。注意，为了使得1.5分频电路315精确地按因数N＝1.5来分频VCO信号，1.5分频电路315由VCO信号的交替上升和下降沿触发(例如，如图3B中所描绘的)。然而，若VCO信号的占空比不是50％，那么用VCO信号的交替上升和下降沿触发1.5分频电路315可能不合期望地在等于0.5*fRF、1.5*fRF、2.5fRF等频率处造成毛刺。
如例如图4A中所示，图3A的实施例可以通过用n+0.5分频电路来替代1.5分频电路315来一般化。具体而言，图4A示出时钟生成电路400包括VCO410、n+0.5分频电路415和DLL电路420。VCO410耦合到n+0.5分频电路415，该n+0.5分频电路415耦合到DLL电路420。VCO410(可以是任何合适的VCO或其他合适的电路)生成其频率fVCO等于本地振荡器参考信号LO_REF的频率fLO_REF的n+0.5倍(即，fVCO＝(n+0.5)*fLO_REF)的振荡信号(VCO)。n+0.5分频电路415按等于n+0.5的因数分频VCO信号以生成本地振荡器参考信号LO_REF。DLL电路420包括响应于本地振荡器参考信号LO_REF生成本地振荡器信号相位LO(I)、LO(Q)、和的延迟线和多个延迟抽头(为了简化，未在图4A中示出)。四个本地振荡器信号相位LO(I)、LO(Q)、和例如相对于彼此交错，从而LO(I)信号相位被延迟LO周期的一半以生成信号相位，并且LO(Q)信号相位被延迟LO周期的一半以生成信号相位(例如，如图2B的时序图250中所描绘的)。
对于图4A的示例性实施例，n的值是整数，该整数可以可编程的并作为控制信号(CTRL)提供给n+0.5分频电路415。因为VCO信号的频率fVCO和本地振荡器参考信号LO_REF的频率fLO_REF之间的非整数关系，时钟生成电路400较不易受VCO拉频的影响(例如，与图2A的时钟生成电路20相比)。因为n的值是可编程的(并且可以例如通过修改提供给n+0.5分频电路15的控制信号的值来被动态地调节)，时钟生成电路400可以用相对小的VCO调谐范围实现相对大的RF频率范围(例如，与图2A的时钟生成电路200相比)。例如，图4B示出了描绘与从3400MHz到4200MHz的VCO调谐范围相关联的时钟生成电路400的示例性RF频率范围的表格450。如图4B中所描绘的，时钟生成电路400可以用21.1％的VCO调谐范围覆盖400MHz到933MHz(～80％)的RF频率范围。
图5示出了可以是上文所描述的DLL电路220、320和/或420的一个实施例的DLL电路500。DLL电路500包括相位和频率检测器(PFD)502、电荷泵504、环路滤波器506和压控延迟线510。PFD502在其输入处接收参考信号(REF)和反馈信号(FB)。PFD502比较FB信号的相位和REF信号的相位以生成上(UP)和下(DN)控制信号。电荷泵504使用UP和DN控制信号来生成与两个信号FB和REF之间的相位差成正比的电荷(Qc)。由电荷泵504生成的电荷由滤波器506滤波(例如，积分)并且作为控制电压Vc提供给延迟线510的控制端子。
对于一些实施例，图5的DLL电路可以针对本地振荡器参考信号LO_REF的每个周期执行一次参考(REF)信号和反馈(FB)信号的相位的比较。若本地振荡器参考信号的频率fLO_REF相对较高(例如，大于某些指定阈值频率)，那么相位和频率检测器502和电荷泵504以这种相对较高的频率操作可能是不可能的。在这种情形中，相位和频率检测器502可被配置成每M个本地振荡器参考信号周期仅比较参考信号和反馈信号一次，其中M是整数，由此将相位和频率检测器502和电荷泵504的操作频率降低了因数M。
延迟线510包括接收本地振荡器参考信号LO_REF的输入端子、提供REF信号的第一输出端子和提供FB信号的第二输出端子。此外，延迟线510包括第一组缓冲器电路511-512，第二组缓冲器电路521-522和四个串联连接的延迟元件531-534。第一缓冲器电路511-512(耦合在延迟线510的输入端子和第一输出端子之间)形成基于本地振荡器参考信号LO_REF生成REF信号的第一信号路径。对于一些实施例，第一缓冲器电路511-512可以缓冲LO参考信号LO_REF(例如，增加其驱动强度)以生成REF信号。
第二缓冲器电路521-522和延迟元件531-534(耦合在延迟线510的输入端子和第二输出端子之间)形成了基于本地振荡器参考信号LO_REF生成FB信号的第二信号路径。缓冲器电路521耦合在输入端子和串联连接的延迟元件531-534之间，并且缓冲器电路522耦合在串联连接的延迟元件531-534和第二输出端子之间。缓冲器电路521可以在由延迟元件531-534处理之前缓冲LO参考信号LO_REF(例如，增加其驱动强度)，并且缓冲器电路522可以缓冲FB信号(例如，增加其驱动强度)。对于一些实施例，缓冲器电路521可以匹配(或以其他方式偏移)与缓冲器电路511相关联的任何传播延迟，并且缓冲器电路522可以匹配(或者以其他方式偏移)与缓冲器电路512相关联的任何传播延迟。对于其他实施例，缓冲器电路511-512和/或缓冲器电路521-522可以被省略。
串联连接的延迟元件531-534提供了四个对应的延迟抽头T1-T4，在这四个抽头处可以生成本地振荡器信号相位LO(I)、LO(Q)、和的四个相位。如上文所提到的，本地振荡器信号相位LO(I)、LO(Q)、和可以被提供给图1的发射机100的混频器123A和123B(或者类似地，接收机的下变频混频器)。更具体而言，延迟元件531-534可以响应于VC选择性地延迟本地振荡器参考信号LO_REF以分别生成本地振荡器信号相位LO(I)、LO(Q)、和进一步地，FB信号(如从延迟线510输出)可以通过调节由延迟元件531-534提供的延迟(例如，响应于控制电压VC)直到FB信号的周期等于本地振荡器参考信号fLO_REF的周期来与REF信号同步(例如，延迟锁相)。
对于其他实施例，其他数目的延迟元件可以例如在延迟线510中提供，以提供其他数目的相位延迟本地振荡器信号。由此，虽然延迟线510在图5中被示为包括4个延迟元件531-534，但是延迟线510可包括更多数目或更少数目的延迟元件。类似地，其他数目的缓冲电路511-512可以在第一信号线中提供，并且其他数目的缓冲电路521-522可以在第二信号线中提供。
以下参照图6的解说性流程图600描述时钟生成电路400的示例性操作。首先，VCO410生成了频率为fVCO的振荡信号(601)。随后，(n+0.5)分频电路415基于该振荡信号生成具有频率fLO_REF的本地振荡器参考信号LO_REF，其中该本地振荡器参考信号频率fLO_REF等于振荡信号的频率fVCO的1/(n+0.5)倍(其中n是大于或等于1的整数值，并且n+0.5是非整数值)(602)。对于一些实施例，指示n的值的控制信号(CTRL)可以被提供给(n+0.5)分频电路415(602A)。用这种方式，n的值，以及由此振荡信号的频率fVCO和本地振荡器参考信号的频率fLO_REF之间的关系可以被动态地修改。对于其他实施例，(n+0.5)分频电路415可以由例如n分频电路替代，从而本地振荡器参考信号频率fLO_REF等于振荡信号的频率fVCO的1/n倍。
接下来，DLL电路420基于本地振荡器参考信号LO_REF生成多个本地振荡器信号相位(例如，LO(I)、LO(Q)、和)，其中该多个本地振荡器信号相位具有彼此相同的频率，并且相对于彼此具有不同相位(603)。
将领会，本文所描述的实施例可以被用来用不易受VCO拉频影响的方式产生多个本地振荡器信号的相位。具体而言，四个本地振荡器信号的相位的产生可以由发射机(和接收机)使用来将I和Q信号上变频(以及将RF信号下变频)。
注意，延迟线510的延迟元件531-534之间的失配，以及由电荷泵504中的瑕疵和/或DLL电路500的参考和反馈路径之间的失配引入的静态相位差可以使所生成的LO信号相位的定时畸变。失配可以通过使用较大的延迟元件减少，这可能耗散更多功率且消耗更多电路面积。然而，因为当前的收发机通常补偿LO信号相位之间的失配(例如，通过在数字域中操纵传送的或接收的信号)，所以单独地补偿延迟线510的延迟元件531-534之间的失配可能是不必要的。
也注意到，DLL电路500中的噪声可以引起信号路径中的噪声。DLL噪声可以电路面积和功耗为代价被降低。然而，因为在每个LO循环，LO参考信号的新边沿都被注入到延迟线510的LO信号路径中，所以LO信号相位之间产生的噪声被频繁地重置，并且由此不进行累加。因此，使用DLL电路生成LO信号(如上文针对本实施例所描述的)可以通过耗散非常低的功率来满足噪声要求。
图7是解说根据一些实施例的通过后处理DLL输出相位进行的本地振荡器信号相位的示例性生成的时序图700。更具体而言，时序图700描绘了图5的DLL电路500的输出可以如何被用来生成具有任何给定占空比DC＝k/N的LO信号相位，其中N指示DLL电路500生成本地振荡器信号相位的数目，并且k是1和N-1之间的整数。具体而言，第n个占空比本地振荡器信号相位可以通过逻辑组合(例如，逻辑加)延迟线510的第n个延迟元件提供的本地振荡器信号相位(LOn)和延迟线510的第n+k个延迟元件提供的本地振荡器信号相位的补来生成。对于一些实施例，若(n+k)的值大于N的值，那么可以使用值(n+k)-N。
图8A示出了时钟生成电路800，其根据本发明实施例可以用降低VCO拉频的方式(例如，与图2A中的时钟生成电路200相比)生成本地振荡器信号相位LO(I)、LO(Q)、和时钟生成电路800包括VCO810、DLL电路820和由多个或门(为了简化起见，未在图8A中个别示出)形成的组合逻辑电路830。VCO810耦合到DLL电路820，该DLL电路820耦合到组合逻辑电路830。VCO810(可以是任何合适的VCO或者其他合适的电路)生成其频率fVCO等于RF频率的一半(即，fVCO＝fRF/2)的振荡信号。DLL电路820(可以使用图5的DLL电路500的一个或多个实施例形成)延迟振荡信号以生成八个不同的DLL输出相位Φ0到Φ7，其各自在射频处具有等于所期望占空比的一半的占空比。由此，对于至少一些实施例而言，DLL电路820可包括八个延迟抽头(为了简化起见未示出)来提供八个DLL输出相位Φ0到Φ7。
组合逻辑电路830对八个DLL输出相位Φ0到Φ7的相应对执行逻辑或以生成本地振荡器信号相位LO(I)、LO(Q)、和对于一些实施例，组合逻辑电路830包括对DLL输出相位Φ0和Φ4执行逻辑或以生成第一本地振荡器信号相位LO(I)的第一或门，组合逻辑电路830包括对DLL输出相位Φ1和Φ5执行逻辑或以生成第二本地振荡器信号相位LO(Q)的第二或门，组合逻辑电路830包括对DLL输出相位Φ2和Φ6执行逻辑或以生成第三本地振荡器信号相位的第三或门，以及组合逻辑电路830包括对DLL输出相位Φ3和Φ7执行逻辑或以生成第四本地振荡器信号相位的第四或门。对于一些实施例，振荡信号的频率等于本地振荡器信号相位LO(I)、LO(Q)、和的频率的一半。由此，对于此类实施例，当生成本地振荡器信号相位LO(I)、LO(Q)、和时，使用组合逻辑电路830的图8的实施例可以有效地将振荡信号的频率fVCO翻倍。
对于一些实施例而言，振荡信号的频率fVCO等于本地振荡器信号相位的频率的1/K倍，组合逻辑电路830生成P数目个本地振荡器信号相位，并且DLL电路820包括N＝P*K数目个输出以提供相应的N数目个DLL输出相位，其中K、N和P都是大于1的整数对于至少一个实施例，K＝2、N＝8且P＝4。
图8B示出了描绘由DLL电路820生成的八个DLL输出相位Φ0到Φ7的时序图850，其中每个DLL输出相位Φ0到Φ7具有12.5％的占空比。四个本地振荡器信号相位LO(I)、LO(Q)、和(在上文中描述)可以由组合逻辑电路830响应于八个DLL输出相位Φ0到Φ7(每个都具有25％的占空比)生成。如上文所提及的，对于图8A中的示例性实施例，振荡信号的频率fVCO等于RF频率的一半。因为振荡信号的频率fVCO是RF频率的一半(例如，而非RF频率的整数倍)，时钟生成电路800较不易受VCO拉频的影响(例如，与图2A的时钟生成电路200相比)。
注意，DLL电路820中的瑕疵可以导致位于每个VCO周期内部的两个RF周期之间的失配，并且还可以导致等于0.5*fRF、1.5*fRF的频率等处的毛刺。
在说明书前述篇幅中，本发明各实施例已参照其具体示例性实施例进行了描述。然而将明显的是，可对其作出各种修改和改变而不会脱离如所附权利要求中所阐述的本公开更宽泛的范围。相应地，本说明书和附图应被认为是解说性而非限定性的。例如，在图6的流程图中描绘的方法步骤可以其他合适的次序执行和/或多个步骤可以合并到单个步骤中。

Claims (29)

1.一种用以生成多个本地振荡器信号相位的时钟生成电路，所述时钟生成电路包括：
用以生成具有一频率的振荡信号的电路；
分频器，用以生成其频率等于所述振荡信号的所述频率的1/(n+0.5)倍的本地振荡器(LO)参考信号，其中n是大于或等于1的整数值，并且其中n+0.5是非整数值；以及
延迟锁相环(DLL)电路，包括用以接收所述LO参考信号的输入，并且包括用以提供所述多个本地振荡器信号相位的多个输出，其中所述本地振荡器信号相位具有相同的频率，并且相对于彼此相位延迟。
2.如权利要求1所述的时钟生成电路，其特征在于，所述本地振荡器信号相位的数目是4、8、12或16中的一者。
3.如权利要求1所述的时钟生成电路，其特征在于，所述分频器包括用以接收指示n的值的控制信号的控制端子。
4.如权利要求1所述的时钟生成电路，其特征在于，所述DLL电路包括：
相位和频率检测器，其包括用于接收参考信号和反馈信号的输入，所述相位和频率检测器用以生成指示所述参考信号和所述反馈信号之间的相位差的控制信号；
耦合到所述相位和频率检测器的电荷泵，用以响应于所述控制信号生成控制电压；以及
延迟线，其包括用以接收所述LO参考信号的第一输入和用以接收所述控制电压的第二输入，所述延迟线用以生成所述参考信号、所述反馈信号和多个DLL输出相位。
5.如权利要求4所述的时钟生成电路，其特征在于，所述DLL输出相位包括所述本地振荡器信号相位。
6.如权利要求4所述的时钟生成电路，其特征在于，每个所述逻辑振荡器信号相位通过逻辑组合所述DLL输出相位的相应对来生成，其中所述逻辑组合用以调节所述本地振荡器信号相位的占空比。
7.如权利要求4所述的时钟生成电路，其特征在于，所述相位和频率检测器用以每M个LO参考信号周期比较所述参考信号和所述反馈信号一次，其中M是大于或等于1的整数值。
8.如权利要求1所述的时钟生成电路，其特征在于，所述本地振荡器信号相位具有与所述LO参考信号相同的频率，并且其中相继本地振荡器信号相位被相位延迟达等于所述LO参考信号的一个周期除以相继本地振荡器信号相位的数目的相位差。
9.一种向发射机或接收机提供本地振荡器信号的方法，所述方法包括：
生成具有一频率的振荡信号；
基于所述振荡信号生成本地振荡器(LO)参考信号，其中所述LO参考信号具有的频率等于所述振荡信号的频率的1/(n+0.5)倍，其中n是大于或等于1的整数值，并且其中n+0.5是非整数值，以及
基于所述LO参考信号生成多个本地振荡器信号相位，其中所述多个本地振荡器信号相位都具有相同的频率，并且各自具有不同的相位。
10.如权利要求9所述的方法，其特征在于，所述LO参考信号由(n+0.5)分频电路生成。
11.如权利要求10所述的方法，其特征在于，进一步包括：
生成指示n的值的控制信号；以及
向所述(n+0.5)分频电路提供所述控制信号。
12.如权利要求9所述的方法，其特征在于，所述多个本地振荡器信号相位由包括延迟线的延迟锁相环(DLL)电路生成。
13.如权利要求9所述的方法，其特征在于，所述振荡信号由压控振荡器(VCO)生成。
14.如权利要求9所述的方法，其特征在于，所述本地振荡器信号相位的数目是4、8、12或16中的一者。
15.如权利要求12所述的方法，其特征在于，进一步包括：
通过逻辑组合所述延迟线的两个不同输出来调节所述本地振荡器信号相位的所选择的一者的占空比。
16.一种用于向发射机或接收机提供本地振荡器信号的***，所述***包括：
用于生成具有一频率的振荡信号的装置；
用于基于所述振荡信号生成本地振荡器(LO)参考信号的装置，其中所述LO参考信号具有的频率等于所述振荡信号的频率的1/(n+0.5)倍，其中n是大于或等于1的整数值，并且其中n+0.5是非整数值，以及
用于基于所述LO参考信号生成多个本地振荡器信号相位的装置，其中所述多个本地振荡器信号相位都具有相同的频率且具有不同相位。
17.如权利要求16所述的***，其特征在于，所述LO参考信号由(n+0.5)分频电路生成。
18.如权利要求17所述的***，其特征在于，进一步包括：
用于生成指示n的值的控制信号的装置；以及
用于向所述(n+0.5)分频电路提供所述控制信号的装置。
19.如权利要求16所述的***，其特征在于，所述多个本地振荡器信号相位由包括延迟线的延迟锁相环(DLL)电路生成。
20.如权利要求16所述的***，其特征在于，所述振荡信号由压控振荡器(VCO)生成。
21.如权利要求16所述的***，其特征在于，所述本地振荡器信号相位的数目是4、8、12或16中的一者。
22.如权利要求19所述的***，其特征在于，进一步包括：
用于通过逻辑组合所述延迟线的两个不同输出来调节所述本地振荡器信号相位的所选择的一者的占空比的装置。
23.一种时钟生成电路，用以生成各自具有相同的本地振荡器频率的P个本地振荡器信号相位，其中P是大于1的整数，所述时钟生成电路包括：
用以生成其频率等于所述本地振荡器频率的1/K倍的振荡信号的电路，其中K是整数；
延迟锁相环(DLL)电路，包括用以接收振荡信号的输入，并且包括用以提供相应N个DLL输出相位的N＝P*K个输出，其中所述DLL输出相位具有相同的频率，并且相对于彼此相位延迟；以及
组合逻辑电路，包括用以接收DLL输出相位的多个输入，以及包括用以提供所述P个本地振荡器信号相位的多个输出
24.如权利要求23所述的时钟生成电路，其特征在于，所述DLL输出相位具有与所述振荡信号相同的频率，并且其中相继DLL输出相位被相位延迟达等于所述振荡信号的一个周期除以所述数目N的相位差。
25.如权利要求23所述的时钟生成电路，其特征在于，P＝4、N＝8且K＝2。
26.如权利要求23所述的时钟生成电路，其特征在于，所述本地振荡器信号相位的占空比由所述组合逻辑电路调节。
27.如权利要求24所述的时钟生成电路，其特征在于，所述DLL电路包括：
相位和频率检测器，包括用以接收参考信号和反馈信号的输入，所述相位和频率检测器用以生成指示所述参考信号和所述反馈信号之间的相位差的控制信号，其中所述相位和频率检测器用以每M个参考信号周期比较所述参考信号和所述反馈信号一次，其中M是大于或等于1的整数。
28.如权利要求27所述的时钟生成电路，其特征在于，所述DLL电路包括延迟线，所述延迟线包括：
用以响应于所述振荡信号和控制电压生成所述参考信号的第一信号路径；以及
用以响应于所述振荡信号和所述控制电压生成所述反馈信号的第二信号路径，所述第二信号路径与所述第一信号路径分开。
29.如权利要求28所述的时钟生成电路，其特征在于，所述第二信号路径进一步包括：
多个串联连接的延迟元件，每个延迟元件具有用以生成所述多个DLL输出相位的对应一者的输出端子，其中所述控制电压用以调节由所述延迟元件中的每一者提供的延迟。
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