CN115149943B - 分频电路 - Google Patents

Abstract

本发明涉及一种分频电路。该分频电路接收基准时钟信号输入，并包括除三单元和选择单元。除三单元用于根据所述基准时钟信号而产生频率是所述基准时钟信号的频率的1/3的多个除三信号。选择单元接收所述多个除三信号中的两个除三信号，并根据所述基准时钟信号而在所述多个除三信号中的两个除三信号之间选择，以产生第一选择信号。

Description

分频电路

技术领域

本发明涉及电子电路领域，特别是涉及一种分频电路。

背景技术

常用的分频电路一般以2分频为基础进行整数分频，而分数分频的电路设计方案面临着组合逻辑电路级数较多、延时较长、抖动较大等信号质量问题。特别是在电感电容压控振荡器(LC-VCO)/数控振荡(DCO)调频范围方面，2分频或更高分频的电路所产生的信号相较于例如1.5分频而言，LC-VCO/DCO还存在调频范围更大的问题。

发明内容

鉴于上述问题，本发明旨在提供一种高性能、低抖动、低延时的分频电路。

本发明的一方面的分频电路，该分频电路接收基准时钟信号输入，并可以包括除三单元和选择单元。除三单元用于根据基准时钟信号而产生频率是基准时钟信号的频率的1/3的多个除三信号。而选择单元接收多个除三信号中的两个除三信号，并根据基准时钟信号而在多个除三信号中的两个除三信号之间选择，以产生第一选择信号。

可选地，除三单元可以包括三分频产生模块和相位调制模块。三分频产生模块配置成根据基准时钟信号而产生频率是基准时钟信号的频率的1/3的多个除三信号。而相位调制模块配置成使选择单元的所接收的两个除三信号的相位适于被选择单元用来根据基准时钟信号而产生第一选择信号。

可选地，分频电路可以进一步包括多个传输门。多个传输门中的每个传输门配置成根据基准时钟信号的边沿变化而在高阻态和反相态两个状态之间交替。其中，高阻态使得传输门断开于分频电路，反相态使得传输门对输入其中的信号进行反相。

可选地，多个传输门中的每个传输门可以由通过各自的源极和漏极依次串联的第一PMOS、第二PMOS、第一NMOS和第二NMOS组成。其中，第一PMOS的源极接工作电压，第一PMOS的漏极接第二PMOS的源极，第二PMOS的漏极接第一NMOS的漏极，第一NMOS的源极接第二NMOS的漏极，第二NMOS的源极接地，第一PMOS和第二NMOS的共栅极作为传输门的输入端，第二PMOS和第一NMOS的共漏极作为传输门的输出端。

可选地，选择单元可以包括第一传输门和第二传输门。在第一传输门中，第一传输门的输入端接两个除三信号中的一个除三信号，第二PMOS的栅极接基准时钟信号的反相信号，第一NMOS的栅极接基准时钟信号。在第二传输门中，第二传输门的输入端接两个除三信号中的另一个除三信号，第二PMOS的栅极接基准时钟信号，第一NMOS的栅极接基准时钟信号的反相信号。第一传输门和第二传输门的输出端相连并作为选择单元的输出端而输出第一选择信号。

可选地，分频电路还可以包括占空比调整单元。占空比调整单元接收第一选择信号并且包括缓冲模块、与门电路、占空比检测模块、反馈模块。缓冲模块接收第一选择信号和下述反馈量的输入，并根据反馈量来对第一选择信号进行延迟，并将所延迟的第一选择信号输入到与门电路。与门电路的接收所延迟的第一选择信号和第一选择信号，并将两者的与运算结果信号输出到占空比检测模块。占空比检测模块检测与运算结果信号的占空比并将经检测的与运算结果信号输出到占空比调整单元的输出端。反馈模块根据占空比检测模块的检测结果而将反馈量输出返回到缓冲模块。

可选地，传输门可以包括第一传输门、第二传输门和第三传输门。在第一传输门中，第一传输门的输入端接两个除三信号中的一个除三信号，第二PMOS的栅极接基准时钟信号，第一NMOS的栅极接基准时钟信号的反相信号。在第二传输门中，第二传输门的输入端接两个除三信号中的另一个除三信号，第二PMOS的栅极接基准时钟信号，第一NMOS的栅极接基准时钟信号的反相信号。在第三传输门中，第三传输门的输入端接第二传输门的输出端，第二PMOS的栅极接基准时钟信号的反相信号，第一NMOS的栅极接基准时钟信号。第一传输门和第三传输门的输出端相连并作为选择单元的输出端而输出第一选择信号。

可选地，分频电路还可以包括占空比调整单元。占空比调整单元接收第一选择信号并且包括缓冲模块、或门电路、占空比检测模块、反馈模块。缓冲模块接收第一选择信号和下述反馈量的输入，并根据反馈量来对第一选择信号进行延迟，并将所延迟的第一选择信号输入到或门电路。或门电路的接收所延迟的第一选择信号和第一选择信号，并将两者的或运算结果信号输出到占空比检测模块。占空比检测模块检测或运算结果信号的占空比并将经检测的或运算结果信号输出到占空比调整单元的输出端。反馈模块根据占空比检测模块的检测结果而将反馈量输出返回到缓冲模块。

可选地，选择单元还可以包括下拉单元、电容、第一电阻和第二电阻。下拉单元由依次串联的第一NMOS、第二NMOS、第三电阻、第四电阻、第三NMOS和第四NMOS组成，其中，第一NMOS的源极接地，第一NMOS的漏极接第二NMOS的源极，第二NMOS的漏极接第三电阻的第一端，第三电阻的第二端接第四电阻的第一端，第四电阻的第二端接第三NMOS的漏极，第三NMOS的源极接第四NMOS的漏极，第四NMOS的源极接地。下拉单元的第一NMOS的栅极接两个除三信号中的一个除三信号输入，第二NMOS的栅极接基准时钟信号输入，第三NMOS的栅极接基准时钟信号的反相信号输入，第四NMOS的栅极接两个除三信号中的另一个除三信号输入。第三电阻和第四电阻之间的连线接出下拉单元的输出端，下拉单元的输出端和选择单元的输出端之间的连线接出分频电路的输出端。电容的第一端接分频电路的输出端，电容的第二端接地，第一电阻串联在第一传输门的第一NMOS的漏极和第一传输门的输出端之间，第二电阻串联在第二传输门的第一NMOS的漏极和第一传输门的输出端之间。

可选地，可以基于基准时钟信号的频率来确定第一电阻、第二电阻、第三电阻和第四电阻的电阻值以及电容的电容值。

可选地，第一电阻、第二电阻、第三电阻和第四电阻中的每个电阻的两端可再并联一个MOS管开关，电容和接地端之间连接一个MOS管开关。MOS管开关的栅极接控制信号，通过控制信号控制以确定是否无效第一电阻、第二电阻、第三电阻、第四电阻和电容。

可选地，三分频产生模块包括通过各自的输入端和输出端依次串联并形成环路的第四传输门、第五传输门、第六传输门、第七传输门和与非门电路。在第四传输门和第六传输门中，第二PMOS的栅极接基准时钟信号，第一NMOS的栅极接基准时钟信号的反相信号。在第五传输门和第七传输门中，第二PMOS的栅极接基准时钟信号的反相信号，第一NMOS的栅极接基准时钟信号。其中，三分频产生模块根据基准时钟信号的边沿变化而使得第四传输门、第五传输门、第六传输门和第七传输门并分别输出多个除三信号中的第一除三信号、第二除三信号、第三除三信号和第四除三信号。与非门电路接收第二除三信号和第四除三信号作为输入并输出第五除三信号，第五除三信号又作为第四传输门的输入信号输入返回到第四传输门，以形成环路。

可选地，相位调制模块可以包括反相器，反相器的输入端连接第四除三信号并输出第六除三信号。输入到选择单元的多个除三信号中的两个除三信号是以下几对除三信号中的一对：第一除三信号和第六除三信号、第二除三信号和第六除三信号、第三除三信号和第五除三信号。

可选地，第七传输门进一步可以包括可控开关。可控开关配置成在启用时能够将输入到选择单元的两个除三信号中一个始终为高电平，另一个始终为低电平，从而使得第一选择信号的频率等于基准时钟的频率。

可选地，可控开关包括连接在第七传输门的第一PMOS的源极和工作电压之间的PMOS开关和连接在第七传输门的输出端与接地端之间并与第一NMOS和第二NMOS并联的NMOS开关，PMOS开关和NMOS开关的栅极都接控制信号，通过控制信号来控制PMOS开关和NMOS开关的启用。

可选地，在前述任一实施例的分频电路中，还可以包括整形电路，整形电路接收第一选择信号，并输出整形后的第一选择信号。

可选地，该整形电路可以包括串联的两个缓冲器。

如上所述，根据本发明的分频电路，其根据基准时钟信号而通过对除三单元产生的3分频信号进行选择来产生1.5分频信号，整个电路受统一的基准时钟信号的时序控制，逻辑电路级数较少，使得产生的分频信号延时更短、抖动更少，进一步减小了LC-VCO/DCO的调频范围。此外，还可以使得分频信号的占空比达到50%，并可以经过控制开关来选择输出1分频信号。

附图说明

图1A是根据本发明实施例的分频电路100的模块示意图。

图1B是根据本发明实施例的由两个除三信号得到1.5分频信号的波形原理示意图。

图2是根据本发明实施例的传输门的结构示意图。

图3A是根据本发明的实施例的分频电路300的模块示意图。

图3B是图3A中涉及的信号的仿真实验波形图。

图3C是用于图3A的占空比调整模块330的模块示意图。

图3D是图3C的占空比调整模块330的占空比调整波形示意图。

图4A是根据本发明实施例的选择单元400的结构示意图。

图4B是图4A中涉及的信号的仿真实验波形图。

图5A是根据本发明的实施例的分频电路500的结构示意图。

图5B是图5A及进行信号整形的第一选择信号的仿真实验波形图。

图6是图5A和/或图3A的分频电路实施例中选择产生1分频信号时的仿真实验波形图。

具体实施方式

下面介绍的是本发明的多个实施例中的一些，旨在提供对本发明的基本了解。并不旨在确认本发明的关键或决定性的要素或限定所要保护的范围。

出于简洁和说明性目的，本文主要参考其示范实施例来描述本发明的原理。但是，本领域技术人员将容易地认识到，相同的原理可等效地应用于所有类型的分频电路并且可以在其中实施这些相同的原理，以及任何此类变化不背离本专利申请的真实精神和范围。

而且，在下文描述中，参考了附图，这些附图图示特定的示范实施例。在不背离本发明的精神和范围的前提下可以对这些实施例进行电、机械、逻辑和结构上的更改。此外，虽然本发明的特征是结合若干实施/实施例的仅其中之一来公开的，但是如针对任何给定或可识别的功能可能是期望和/或有利的，可以将此特征与其他实施/实施例的一个或多个其他特征进行组合。因此，下文描述不应视为在限制意义上的，并且本发明的范围由所附权利要求及其等效物来定义。

诸如“具备”和“包括”之类的用语表示除了具有在说明书和权利要求书中有直接和明确表述的单元（模块）和步骤以外，本发明的技术方案也不排除具有未被直接或明确表述的其它单元（模块）和步骤的情形。

图1A是根据本发明实施例的分频电路100的模块示意图。分频电路100接收基准时钟信号输入，分频电路100包括除三单元110和选择单元120。除三单元110用于根据基准时钟信号而产生频率是基准时钟信号的频率的1/3的多个除三信号；选择单元120接收多个除三信号中的两个除三信号，并根据基准时钟信号而在多个除三信号中的两个除三信号之间选择，以产生第一选择信号。

具体而言，除三单元110可以根据基准时钟信号的不断变化的跳变沿来输出频率为基准时钟信号频率的1/3的多个除三信号，其产生方式本发明不限定，而可以包括现有的3分频产生电路结构中的任何。选择单元120则同样根据基准时钟信号的不断变化的跳变沿来在两个除三信号进行交替选择并不断输出，以产生第一选择信号。选择单元120可以配置成在基准时钟信号的上升沿时选择两个除三信号中的一个除三信号，而在基准时钟信号的下降沿时选择两个除三信号中的另一个除三信号。而若调整基准时钟信号的输入方式和两个除三信号的相位关系，则可以通过基于基准时钟信号而交替选择两个除三信号来产生1.5分频信号。

作为示例，可以参考图1B，输出的两个除三信号的波形可以如图所示，当基准时钟信号CKP上升沿时，选择单元选择除三信号1的反相信号作为第一选择信号输出，当基准时钟信号CKP下降沿时，选择单元选择除三信号2的反相信号作为第一选择信号输出，由此产生了1.5分频的第一选择信号。

由此，可以理解，本实施例的思想在于利用两个3分频信号（除三信号）作为选择单元的两个输入，该3分频信号的产生电路和选择单元受同一基准时钟信号的时序控制。该两个3分频信号可能需要满足一定的相位关系，使得选择单元的输出为1.5分频。本除三单元产生的多个除三信号中的两个除三信号可能具有该相位关系，但是也可以理解，即使不具备该相位关系，也可以在一些实施例中在除三单元中另设置相位调制模块，使选择单元的所接收的两个除三信号的相位适于被选择单元用来根据基准时钟信号而产生1.5分频的第一选择信号。

分频电路100受同一基准时钟信号的时序控制，并可以设置更少的逻辑电路级数，使得输出的1.5分频信号具有较低的抖动和延迟。

此外，除三单元110还可以配置成也能够输出1分频信号，例如，可以在除三单元110内设置直接拉低或拉高除三信号的开关。通过使得两个除三信号中一个始终为高电平、另一个始终为低电平，可以使得选择单元120的跟随基准时钟信号频率的交替选择而正好输出与基准时钟信号频率相同的1分频信号。

基于同一基准时钟信号的时序控制，分频电路的各个单元可以通过复用传输门来完成。如图2所示的本发明中使用的传输门的结构图，该传输门可以认为是由CMOS反相器和MOS管开关组成，4个MOS管从上到下依次为第一PMOS管（即CMOS反相器的PMOS管）、第二PMOS管（即PMOS管开关）、第一NMOS管（即NMOS管开关）和第二NMOS管（即CMOS反相器的NMOS管）。该CMOS反相器的第一PMOS管的源极接工作电压V_DD，第二NMOS管的源极接地G。第一PMOS管和第二NMOS管的共栅极并作为CMOS反相器的输入端，而原CMOS反相器的输出（两个MOS管开关的共漏极）作为传输门的输出端。

因此，在图2中，还在CMOS反相器基上***了两个MOS管作为由时钟信号控制的开关，包括NMOS管开关（即第一NMOS管）和PMOS管开关（即第二PMOS管）。其中，PMOS管开关的源极接CMOS反相器的PMOS管的漏极，PMOS管开关的漏极接CMOS反相器的输出端；NMOS管开关的漏极接CMOS反相器的输出端，NMOS管开关的源极接CMOS反相器的NMOS管的漏极。在传输门中，一般设置为如图2所示的要么NMOS管开关的栅极接基准时钟信号CKP而PMOS管开关的栅极接基准时钟信号的反相信号CKN，要么NMOS管开关的栅极接基准时钟信号的反相信号CKN而PMOS管开关的栅极接基准时钟信号CKP。由此，可以通过对两个MOS管开关的选通来使得原CMOS反相器能够正常接入电路而将输入端D的输入信号反相并输出到输出端OUT。具体而言，当CKN=1、CKP=0时，输出OUT为D的反相，即

，传输门可正常发挥CMOS反相器的功能。而当CKN=0、CKP=1时，传输门表现出高阻状态，相当于与CMOS反相器连接的两个MOS管开关均断开，由此CMOS反相器也处于断开状态。由此，可以通过的两个MOS管开关的栅极输入控制来实现传输门的接入或断开。

因此，每个传输门可以配置成根据基准时钟信号的边沿变化而在高阻态和反相态两个状态之间交替。其中，高阻态使得传输门断开于分频电路，反相态使得传输门对输入其中的信号进行反相。

传输门中的CMOS反相器利用了MOS管工艺，能与MOS管开关更有利地集成，使得传输门的信号传输仅需通过MOS管相应线路，相比于现有的包含多级逻辑门的除三电路和选择器，利用传输门构成除三电路和选择器能够进一步减少传输延迟，提高传输品质。

图3A示出了根据本发明的一些实施例的分频电路300的模块示意图，其包括除三单元310，选择单元320。除三单元310又包括三分频产生模块312和相位调制模块314（图示为反相器，但不限于此）。

在一些实施例中，三分频产生模块312可以由通过各自的输入端和输出端依次串联并形成环路的四个传输门（即从左到右依次为第四-第七传输门）和与非门电路组成，每个传输门对应的基准时钟信号输入接法如图3A中每个传输门上标记的CKP/CKN所示。三分频产生模块312根据基准时钟信号的边沿变化而使得四个传输门依次输出第一除三信号DIV4<1>、第二除三信号DIV4<2>、第三除三信号DIV4<3>和第四除三信号DIV4<4>，与非门电路接收第二除三信号DIV4<2>和第四除三信号DIV4<4>作为输入并输出第五除三信号DIV4<5>，第五除三信号DIV4<5>又作为第四传输门的输入信号输入返回到第一个传输门，以形成如图3A所示的环路。此三分频产生模块312利用传输门和与非门的MOS工艺制成，且受同一时序控制，有利于产生低抖动低延时的3分频信号。

此外，在一些实施例中，三分频产生模块312中还可以设置可控开关。当启用该可控开关时，三分频产生模块312输出的除三信号被强行拉高或拉低，以使得下述选择单元输出的第一选择信号是与基准时钟频率相同、占空比相同的信号。

该可控开关可以例如如图3A所示地设置在第七传输门上，包括连接在第七传输门的第一PMOS的源极和工作电压之间的PMOS开关和连接在第七传输门的输出端与接地端之间并与第一NMOS和第二NMOS并联的NMOS开关，PMOS开关和NMOS开关的栅极都接控制信号PDIV，通过控制信号PDIV来控制PMOS开关和NMOS开关的启用。具体而言，控制信号PDIV为低电平时，PMOS开关和NMOS开关都断开于电路，此时三分频产生模块正常产生频率为基准时钟频率的1/3的除三信号，并且分频电路正常产生1.5分频信号；当控制信号PDIV为高电平时，PMOS开关和NMOS开关都接通，此时三分频产生模块产生的两个除三信号中一个被强行拉高另一个被强行拉低（如图所示第四除三信号DIV4<4>始终是低电平，从而第六除三信号DIV4<4B>始终为高电平，第一除三信号DIV4<1始终是低电平>），并且分频电路产生1分频信号。

在一些实施例中，选择单元320可以由2个传输门组成，每个传输门的输入端接一个除三信号输入。在图3A的示例中，以第一除三信号DIV4<1>和第四除三信号DIV4<4>的反相信号（即图中的第六除三信号DIV4<4B>）作为输入到选择单元320的两个除三信号，因此，本示例中的相位调制模块可以是CMOS反相器，其对第四除三信号DIV4<4>进行反相而得到第六除三信号DIV4<4B>。

如图3B所示的仿真实验波形，其示出了各个除三信号和第一选择信号的仿真波形。第一除三信号DIV4<1>可以测量得与第六除三信号DIV4<4B>的相位相差90°（或270°）且占空比相同。在此波形基础上，图3A的选择单元320在基准时钟CKP上升沿时选择输出第一除三信号DIV4<1>，而在基准时钟CKP下降沿时选择输出第六除三信号DIV4<4B>。

如图3B所述，最终的第一选择信号DIV1P5_MUX的仿真波形是一个占空比为2/3的1.5分频信号，其周期是基准时钟信号周期的1.5倍。此外，在本文的所有仿真实验波形图中，纵坐标表示信号的电平（mV），横坐标表示时间（ns）。

可以理解的是，在利用如图3A的选择单元320的基础上，只要输入到两个传输门的除三信号满足上述相位条件，则并不必须是用第一除三信号DIV4<1>和第六除三信号DIV4<4B>来输入选择单元320。所以，相位调制模块314也不限于DIV4<4>输出线上的反相器，而是可以是图中所有除三信号中的一个或多个输出线上的相位调制功能模块，只要其能够将相位调制为适于选择单元进行选择（例如如图1B所示的相位关系）。比如，还可以是用第三除三信号DIV4<3>和第五除三信号DIV4<5>的反相信号来输入，此两个除三信号同样满足相位相差90°（或270°）且占空比相同。

进一步可以理解，如上所述的，本发明不限制相位调制模块的具体形式和相位调制范围，而能将两个除三信号进行交替选择而输出1.5分频信号的任何形式和范围都可以。

在一些实施例中，可以在图3A的第一选择信号DIV1P5_MUX产生后设置占空比调整单元以将占空比从2/3调整到1/2。如图3C所示，占空比调整单元330接收第一选择信号DIV1P5_MUX并且包括缓冲模块、与门电路、占空比检测模块、反馈模块。缓冲模块接收第一选择信号和反馈量的输入，并根据反馈量来对第一选择信号进行延迟，并将所延迟的第一选择信号输入到与门电路。与门电路的接收经缓冲模块延迟的第一选择信号和第一选择信号，并将两者的与运算结果信号输出到占空比检测模块。占空比检测模块检测与运算结果信号的占空比并将经检测的与运算结果信号输出到占空比调整单元的输出端。反馈模块根据占空比检测模块的检测结果而将反馈量输出返回到缓冲模块。

由图3C的波形图可看出，可以将第一选择信号DIV1P5_MUX和经延迟的第一选择信号DIV1P5_MUX_D做逻辑与运算，当延迟量δ为1/12时，可以使得与运算结果信号为1/2占空比，使得第一选择信号的占空比调整为1/2。

在一些实施例中，除了图3A中的利用2个传输门构成选择单元，还可以如图4A所示地利用3个传输门构成选择单元。多利用一个传输门可以使得第一选择信号DIV1P5_MUX_2是一个占空比为1/3的1.5分频信号，其周期也是基准时钟信号周期的1.5倍。

如图4A所示，选择单元400包括在图中依次从左到右的第一传输门、第二传输门和第三传输门。为了简单性起见，图4A不再示出除三单元，选择单元400可以选择除三单元中产生的多个除三信号中合适的两个除三信号作为输入（图中示例性地示为DIV4<2>与DIV4<4B>）。

在第一传输门中，第一传输门的输入端接两个除三信号中的一个除三信号，第二PMOS的栅极接基准时钟信号CKP，第一NMOS的栅极接基准时钟信号的反相信号CKN；在第二传输门中，第二传输门的输入端接两个除三信号中的一个除三信号，第二PMOS的栅极接基准时钟信号CKP，第一NMOS的栅极接基准时钟信号的反相信号CKN；在第三传输门中，第三传输的输入端接第二传输门的输出端，第二PMOS的栅极接基准时钟信号的反相信号CKN，第一NMOS的栅极接基准时钟信号CKP，第一传输门和第三传输门的输出端相连并作为选择单元的输出端而输出第一选择信号DIV1P5_MUX_2。

在图4A的示例中，以第二除三信号DIV4<2>和第四除三信号DIV4<4>的反相信号（即图中的第六除三信号DIV4<4B>）作为输入到选择单元320的两个除三信号，因此，本示例中的相位调制模块同样可以是CMOS反相器，其对第四除三信号DIV4<4>进行反相而得到第六除三信号DIV4<4B>。如图4B所示的仿真实验波形，最终的第一选择信号DIV1P5_MUX_2是一个占空比为1/3的1.5分频信号。

同样地，在一些实施例中，可以在图4A的第一选择信号DIV1P5_MUX_2产生后设置占空比调整单元以将占空比从1/3调整到1/2。该占空比调整单元接收所述第一选择信号并且包括缓冲模块、或门电路、占空比检测模块、反馈模块。缓冲模块接收所述第一选择信号和下述反馈量的输入，并根据所述反馈量来对所述第一选择信号进行延迟，并将所延迟的第一选择信号输入到所述或门电路。所述或门电路的接收所延迟的第一选择信号和所述第一选择信号，并将两者的或运算结果信号输出到所述占空比检测模块。所述占空比检测模块检测所述或运算结果信号的占空比并将经检测的所述或运算结果信号输出到所述占空比调整单元的输出端。所述反馈模块根据所述占空比检测模块的检测结果而将所述反馈量输出返回到所述缓冲模块。与图3A的原理一致，对应于图4A的选择单元400的实施例的占空比调整单元仅需将图3A中的与门电路替换为或门电路即可，在此不再赘述。

但是，本发明还可以利用相位插值的方式来将占空比调整为1/2。以图5A为例，其在图4A的基础上，在选择单元500中添加了下拉单元510、电容C、第一电阻R₁和第二电阻R₂。

如图5A所示，下拉单元510由依次串联（从左到右）的第一NMOS、第二NMOS、第三电阻R₃、第四电阻R₄、第三NMOS和第四NMOS组成，其中，第一NMOS的源极接地，第一NMOS的漏极接第二NMOS的源极，第二NMOS的漏极接第三电阻的第一端，第三电阻的第二端接第四电阻的第一端，第四电阻的第二端接第三NMOS的漏极，第三NMOS的源极接第四NMOS的漏极，第四NMOS的源极接地。下拉单元的第一NMOS的栅极接两个除三信号中的一个除三信号输入（图示为DIV4<1>），第二NMOS的栅极接基准时钟信号输入，第三NMOS的栅极接基准时钟信号的反相信号输入，第四NMOS的栅极接两个除三信号中的另一个除三信号输入（图示为DIV4<4B>）。第三电阻和第四电阻之间的连线接出下拉单元510的输出端，下拉单元510的输出端和选择单元520的输出端之间的连线接出分频电路的输出端，输出端输出调整占空比后的第一选择信号DIV1P5_MUX。电容C的第一端接分频电路的输出端，电容的第二端接地。第一电阻R₁串联在第一传输门的第一NMOS的漏极和第一传输门的输出端之间。第二电阻R₂串联在第二传输门的第一NMOS的漏极和第一传输门的输出端之间。

通过以上连接方式，可以利用4个电阻来进行相位插值，通过调节电阻和电容的大小来控制输出的第一选择信号的跳变沿速度（即波形陡峭程度），使得第一选择信号DIV1P5_MUX的占空比逐渐接近1/2。此外，还可以根据不同的基准时钟信号频率来设置不同的电阻值和电容值，使得本发明的占空比调整模块及包含其的1.5分频电路能够兼容较大的基准时钟信号频率范围。

图5B中示出了针对图5A的电路配置而进行的仿真实验结果波形示意图，可以看出，利用对相位插值电阻和电容的调节，可以调节输出信号DIV1P5_MUX的上升沿和下降沿速度，使其达到1/2的占空比。

在一些实施例中，以上相位插值的方式同样可以兼容上述关于除三电路而描述的用于1分频信号产生的电路。在一些示例中，可以通过添加MOS管开关来较为简易地解决如何在添加了用于相位插值的电阻和电容的分频电路中实现1分频输出的问题。例如，如图5A所示，第一电阻、第二电阻、第三电阻和第四电阻中的每个电阻的两端再并联一个MOS管开关，电容和接地端之间连接一个MOS管开关，MOS管开关的栅极接控制信号PDIV，通过控制信号来确定是否无效第一电阻、第二电阻、第三电阻、第四电阻和电容。该控制信号PDIV是上述1分频中所使用的同一个控制信号。由此，仅需将控制信号PDIV输入高电平，则可以使得除三单元输出到选择单元的两个除三信号中一个始终为高电平、另一个始终为低电平，且选择单元中的用于相位插值的第一电阻、第二电阻、第三电阻、第四电阻全部被短接而无效，电容由于断开而无效。因此，通过将控制信号PDIV设为高电平即可实现第一选择信号更换为与基准时钟信号频率一致的1分频信号。

该1分频信号的产生电路的仿真实验波形如图6所示，可以看到，除三信号DIV4<2>被拉高，从而使得DIV4<4>和DIV4<5>处于低电平，该第一选择信号DIV4P5_MUX为与基准时钟信号CKP频率、周期、占空比和相位基本上一致的信号。

本文至此介绍了除三单元的实施例和选择单元的两种主要实施方式（即前述利用两个传输门构成产生2/3占空比的1.5分频信号的选择单元和利用三个传输门构成产生1/3占空比的1.5分频信号的选择单元）。在此基础上，本发明的分频电路还可以在以上任何实施例中的第一选择信号输出端设置整形电路，整形电路接收第一选择信号，并输出整形后的第一选择信号。整形电路可以是任何具有信号驱动整形能力的元器件，例如反相器、缓冲器、放大器等等。在一些实施例中，整形电路包括串联的两个缓冲器，以对第一选择信号DIV1P5_MUX进行整形，整形后的第一选择信号CLK_OUT的波形如图5B所示。例如在图5A的电路配置下，可以看出，整形后的第一选择信号CLK_OUT的相比于原利用相位插值器的分频电路方案而输出的第一选择信号DIV1P5_MUX，其波形更近似于可用的标准时钟信号波形、信号质量更佳。

以上主要说明了本发明的分频电路。尽管只对其中一些本发明的具体实施方式进行了描述，但是本领域普通技术人员应当了解，本发明可以在不偏离其主旨与范围内以许多其他的形式实施。因此，所展示的例子与实施方式被视为示意性的而非限制性的，在不脱离如所附各权利要求所定义的本发明精神及范围的情况下，本发明可能涵盖各种的修改与替换。

Claims (14)

1.一种分频电路，其特征在于，所述分频电路接收基准时钟信号输入，并包括：

除三单元，其包括：

三分频产生模块，配置成根据所述基准时钟信号而产生频率是所述基准时钟信号的频率的1/3的多个除三信号；以及

相位调制模块，配置成使要由下述选择单元接收的两个除三信号的相位相差90°；以及

选择单元，其接收所述多个除三信号中的两个除三信号，并根据所述基准时钟信号而在所述多个除三信号中的两个除三信号之间选择，以产生第一选择信号，

其中，所述分频电路进一步包括多个传输门，所述多个传输门中的每个传输门由通过各自的源极和漏极依次串联的第一PMOS、第二PMOS、第一NMOS和第二NMOS组成，所述第一PMOS的源极接工作电压，所述第一PMOS的漏极接所述第二PMOS的源极，所述第二PMOS的漏极接所述第一NMOS的漏极，所述第一NMOS的源极接所述第二NMOS的漏极，所述第二NMOS的源极接地，所述第一PMOS和所述第二NMOS的共栅极作为所述传输门的输入端，所述第二PMOS和第一NMOS的共漏极作为所述传输门的输出端，

其中，所述三分频产生模块包括：通过各自的输入端和输出端依次串联并形成环路的第一传输门、第二传输门、第三传输门、第四传输门和与非门电路，

在所述第一传输门和第三传输门中，所述第二PMOS的栅极接所述基准时钟信号，所述第一NMOS的栅极接所述基准时钟信号的反相信号，

在所述第二传输门和第四传输门中，所述第二PMOS的栅极接所述基准时钟信号的反相信号，所述第一NMOS的栅极接所述基准时钟信号，

并且其中，所述三分频产生模块根据所述基准时钟信号的边沿变化而使得所述第一传输门、所述第二传输门、所述第三传输门和所述第四传输门并分别输出所述多个除三信号中的第一除三信号、第二除三信号、第三除三信号和第四除三信号，

所述与非门电路接收所述第二除三信号和所述第四除三信号作为输入并输出第五除三信号，所述第五除三信号又作为第一传输门的输入信号输入返回到所述第一传输门，以形成所述环路。

2.根据权利要求1所述的分频电路，其特征在于，所述多个传输门中的每个传输门配置成根据所述基准时钟信号的所述边沿变化而在高阻态和反相态两个状态之间交替，其中，所述高阻态使得所述传输门断开于所述分频电路，所述反相态使得所述传输门对输入其中的信号进行反相。

3.根据权利要求1所述的分频电路，其特征在于，所述选择单元包括第五传输门和第六传输门，

在所述第五传输门中，所述第五传输门的输入端接所述两个除三信号中的一个除三信号，所述第二PMOS的栅极接所述基准时钟信号的反相信号，所述第一NMOS的栅极接所述基准时钟信号，

在所述第六传输门中，所述第六传输门的输入端接所述两个除三信号中的另一个除三信号，所述第二PMOS的栅极接所述基准时钟信号，所述第一NMOS的栅极接所述基准时钟信号的反相信号，

所述第五传输门和所述第六传输门的输出端相连并作为所述选择单元的输出端而输出所述第一选择信号。

4.根据权利要求3所述的分频电路，其特征在于，所述分频电路还包括占空比调整单元，所述占空比调整单元接收所述第一选择信号并且包括缓冲模块、与门电路、占空比检测模块、反馈模块，

其中，所述缓冲模块接收所述第一选择信号和下述反馈量的输入，并根据所述反馈量来对所述第一选择信号进行延迟，并将所延迟的第一选择信号输入到所述与门电路，

所述与门电路的接收所延迟的第一选择信号和所述第一选择信号，并将两者的与运算结果信号输出到所述占空比检测模块，

所述占空比检测模块检测所述与运算结果信号的占空比并将经检测的所述与运算结果信号输出到所述占空比调整单元的输出端，

所述反馈模块根据所述占空比检测模块的检测结果而将所述反馈量输出返回到所述缓冲模块。

5.根据权利要求1所述的分频电路，其特征在于，

所述传输门包括第五传输门、第六传输门和第七传输门，

在所述第五传输门中，所述第五传输门的输入端接所述两个除三信号中的一个除三信号，所述第二PMOS的栅极接所述基准时钟信号，所述第一NMOS的栅极接所述基准时钟信号的反相信号，

在所述第六传输门中，所述第六传输门的输入端接所述两个除三信号中的另一个除三信号，所述第二PMOS的栅极接所述基准时钟信号，所述第一NMOS的栅极接所述基准时钟信号的反相信号，

在所述第七传输门中，所述第七传输门的输入端接所述第六传输门的输出端，所述第二PMOS的栅极接所述基准时钟信号的反相信号，所述第一NMOS的栅极接所述基准时钟信号，

所述第五传输门和所述第七传输门的输出端相连并作为所述选择单元的输出端而输出所述第一选择信号。

6.根据权利要求5所述的分频电路，其特征在于，所述分频电路还包括占空比调整单元，所述占空比调整单元接收所述第一选择信号并且包括缓冲模块、或门电路、占空比检测模块、反馈模块，

其中，所述缓冲模块接收所述第一选择信号和下述反馈量的输入，并根据所述反馈量来对所述第一选择信号进行延迟，并将所延迟的第一选择信号输入到所述或门电路，

所述或门电路的接收所延迟的第一选择信号和所述第一选择信号，并将两者的或运算结果信号输出到所述占空比检测模块，

所述占空比检测模块检测所述或运算结果信号的占空比并将经检测的所述或运算结果信号输出到所述占空比调整单元的输出端，

所述反馈模块根据所述占空比检测模块的检测结果而将所述反馈量输出返回到所述缓冲模块。

7.根据权利要求5所述的分频电路，其特征在于，

所述选择单元还包括下拉单元、电容、第一电阻和第二电阻，

所述下拉单元由依次串联的第一NMOS、第二NMOS、第三电阻、第四电阻、第三NMOS和第四NMOS组成，其中，所述第一NMOS的源极接地，所述第一NMOS的漏极接所述第二NMOS的源极，所述第二NMOS的漏极接所述第三电阻的第一端，所述第三电阻的第二端接所述第四电阻的第一端，所述第四电阻的第二端接所述第三NMOS的漏极，所述第三NMOS的源极接所述第四NMOS的漏极，所述第四NMOS的源极接地，

所述下拉单元的所述第一NMOS的栅极接所述两个除三信号中的一个除三信号输入，所述第二NMOS的栅极接所述基准时钟信号输入，所述第三NMOS的栅极接所述基准时钟信号的反相信号输入，所述第四NMOS的栅极接所述两个除三信号中的另一个除三信号输入，

所述第三电阻和所述第四电阻之间的连线接出所述下拉单元的输出端，所述下拉单元的输出端和所述选择单元的输出端之间的连线接出所述分频电路的输出端，

所述电容的第一端接所述分频电路的输出端，所述电容的第二端接地，所述第一电阻串联在所述第五传输门的第一NMOS的漏极和所述第五传输门的输出端之间，所述第二电阻串联在所述第六传输门的第一NMOS的漏极和所述第五传输门的输出端之间。

8.根据权利要求7所述的分频电路，其特征在于，基于所述基准时钟信号的频率来确定所述第一电阻、第二电阻、第三电阻和第四电阻的电阻值以及所述电容的电容值。

9.根据权利要求7所述的分频电路，其特征在于，所述第一电阻、第二电阻、第三电阻和第四电阻中的每个电阻的两端再并联一个MOS管开关，所述电容和接地端之间连接一个MOS管开关，所述MOS管开关的栅极接控制信号，通过所述控制信号控制以确定是否无效所述第一电阻、第二电阻、第三电阻、第四电阻和所述电容。

10.根据权利要求1所述的分频电路，其特征在于，

所述相位调制模块包括反相器，所述反相器的输入端连接所述第四除三信号并输出第六除三信号，

输入到所述选择单元的所述多个除三信号中的两个除三信号是以下几对除三信号中的一对：所述第一除三信号和所述第六除三信号、所述第二除三信号和所述第六除三信号、所述第三除三信号和所述第五除三信号。

11.根据权利要求1所述的分频电路，其特征在于，所述第四传输门进一步包括可控开关，所述可控开关配置成在启用时能够将输入到所述选择单元的所述两个除三信号中一个始终为高电平，另一个始终为低电平，从而使得所述第一选择信号的频率等于所述基准时钟的频率。

12.根据权利要求11所述的分频电路，其特征在于，所述可控开关包括连接在所述第四传输门的第一PMOS的源极和工作电压之间的PMOS开关和连接在所述第四传输门的输出端与接地端之间并与第一NMOS和第二NMOS并联的NMOS开关，所述PMOS开关和所述NMOS开关的栅极都接控制信号，通过所述控制信号来控制所述PMOS开关和所述NMOS开关的启用。

13.根据权利要求1-12中的任一项所述的分频电路，其特征在于，所述分频电路还包括整形电路，所述整形电路接收所述第一选择信号，并输出整形后的第一选择信号。

14.根据权利要求13所述的分频电路，其特征在于，所述整形电路包括串联的两个缓冲器。

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